JP2003234422A - 水平に向けたエッジをもつフローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法及びそれにより形成されたメモリアレー - Google Patents
水平に向けたエッジをもつフローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法及びそれにより形成されたメモリアレーInfo
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- 238000000034 method Methods 0.000 title claims abstract description 231
- 238000007667 floating Methods 0.000 title claims abstract description 207
- 239000004065 semiconductor Substances 0.000 title claims abstract description 176
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 125000006850 spacer group Chemical group 0.000 claims description 73
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 238000002955 isolation Methods 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 22
- 239000011810 insulating material Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 230000005641 tunneling Effects 0.000 claims description 11
- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims description 7
- 239000013641 positive control Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 295
- 230000008569 process Effects 0.000 description 178
- 150000004767 nitrides Chemical class 0.000 description 92
- 238000005530 etching Methods 0.000 description 48
- 238000012545 processing Methods 0.000 description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- 238000000151 deposition Methods 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 238000005755 formation reaction Methods 0.000 description 20
- 238000005468 ion implantation Methods 0.000 description 20
- 238000007254 oxidation reaction Methods 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 230000003647 oxidation Effects 0.000 description 18
- 230000008878 coupling Effects 0.000 description 16
- 238000010168 coupling process Methods 0.000 description 16
- 238000005859 coupling reaction Methods 0.000 description 16
- 230000008021 deposition Effects 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 12
- 230000000873 masking effect Effects 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 238000001465 metallisation Methods 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 nitride nitride Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
-
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Abstract
(57)【要約】
【課題】 フローティングゲートメモリセルの半導体メ
モリアレーを形成するためのセルフ・アライン型方法及
びそれにより形成されたメモリアレーを提供する。 【解決手段】 各メモリセルは、半導体基板の表面へと
形成されたトレンチと、離間されたソース及びドレイン
領域とを備え、これら領域間にチャンネル領域が形成さ
れる。ドレイン領域は、トレンチの下に形成される。導
電性のフローティングゲートがチャンネル領域の一部分
の上に形成されてそこから絶縁され、水平に向けられた
エッジがそこから延びている。導電性の制御ゲートが形
成され、これは、トレンチに配置された第１部分と、フ
ローティングゲートのエッジに隣接して配置されてそこ
から絶縁された第２部分とを有する。
モリアレーを形成するためのセルフ・アライン型方法及
びそれにより形成されたメモリアレーを提供する。 【解決手段】 各メモリセルは、半導体基板の表面へと
形成されたトレンチと、離間されたソース及びドレイン
領域とを備え、これら領域間にチャンネル領域が形成さ
れる。ドレイン領域は、トレンチの下に形成される。導
電性のフローティングゲートがチャンネル領域の一部分
の上に形成されてそこから絶縁され、水平に向けられた
エッジがそこから延びている。導電性の制御ゲートが形
成され、これは、トレンチに配置された第１部分と、フ
ローティングゲートのエッジに隣接して配置されてそこ
から絶縁された第２部分とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートメモリセルの半導体メモリアレーを形成するセルフ
・アライン型方法に係る。又、本発明は、上記形式のフ
ローティングゲートメモリセルの半導体メモリアレーに
も係る。
ートメモリセルの半導体メモリアレーを形成するセルフ
・アライン型方法に係る。又、本発明は、上記形式のフ
ローティングゲートメモリセルの半導体メモリアレーに
も係る。
【０００２】
【従来の技術】フローティングゲートを使用してそこに
電荷を蓄積する不揮発性半導体メモリセル、及び半導体
基板に形成されたそのような不揮発性メモリセルのメモ
リアレーがこの技術で良く知られている。典型的に、こ
のようなフローティングゲートメモリセルは、分割ゲー
ト型又は積層ゲート型となっている。
電荷を蓄積する不揮発性半導体メモリセル、及び半導体
基板に形成されたそのような不揮発性メモリセルのメモ
リアレーがこの技術で良く知られている。典型的に、こ
のようなフローティングゲートメモリセルは、分割ゲー
ト型又は積層ゲート型となっている。
【０００３】
【発明が解決しようとする課題】半導体フローティング
ゲートメモリセルアレーの製造に直面した１つの問題
は、ソース、ドレイン、制御ゲート及びフローティング
ゲートのような種々のコンポーネントを整列することで
ある。半導体集積処理のデザインルールが緩和されるに
つれ、最小リソグラフィー特徴部が減少すると、正確な
整列の必要性がより重要となる。又、種々の部品の整列
は、半導体製品の製造の収率も決定する。
ゲートメモリセルアレーの製造に直面した１つの問題
は、ソース、ドレイン、制御ゲート及びフローティング
ゲートのような種々のコンポーネントを整列することで
ある。半導体集積処理のデザインルールが緩和されるに
つれ、最小リソグラフィー特徴部が減少すると、正確な
整列の必要性がより重要となる。又、種々の部品の整列
は、半導体製品の製造の収率も決定する。
【０００４】セルフ・アラインは、この技術において良
く知られている。セルフ・アラインとは、１つ以上の材
料を含む１つ以上のステップ処理において特徴部が互い
に自動的に整列されるようにそれらステップを処理する
行為を指す。従って、本発明は、セルフ・アライン技術
を使用して、フローティングゲートメモリセル形式の半
導体メモリアレーの製造を行うものである。
く知られている。セルフ・アラインとは、１つ以上の材
料を含む１つ以上のステップ処理において特徴部が互い
に自動的に整列されるようにそれらステップを処理する
行為を指す。従って、本発明は、セルフ・アライン技術
を使用して、フローティングゲートメモリセル形式の半
導体メモリアレーの製造を行うものである。
【０００５】単一ウェハ上に形成するメモリセルの数を
最大にするためにメモリセルアレーのサイズを縮小する
ことが常に必要とされる。メモリセルを対で形成し、各
対が単一ソース領域を共有するようにし、そして隣接セ
ル対が共通のドレイン領域を共有するようにすると、メ
モリセルアレーのサイズが減少することが良く知られて
いる。しかしながら、通常は、ドレイン領域へのビット
ライン接続のために、アレーの大きな領域が指定され
る。このビットライン領域は、メモリセル対間の接触開
口、ワードライン間隔に対する接触（これはリソグラフ
ィー発生に大きく依存する）、接触整列及び接触完全性
によってしばしば占有される。更に、ワードライントラ
ンジスタのために著しいスペースが指定され、そのサイ
ズは、リソグラフィー発生及び接合部スケーリングによ
って設定される。
最大にするためにメモリセルアレーのサイズを縮小する
ことが常に必要とされる。メモリセルを対で形成し、各
対が単一ソース領域を共有するようにし、そして隣接セ
ル対が共通のドレイン領域を共有するようにすると、メ
モリセルアレーのサイズが減少することが良く知られて
いる。しかしながら、通常は、ドレイン領域へのビット
ライン接続のために、アレーの大きな領域が指定され
る。このビットライン領域は、メモリセル対間の接触開
口、ワードライン間隔に対する接触（これはリソグラフ
ィー発生に大きく依存する）、接触整列及び接触完全性
によってしばしば占有される。更に、ワードライントラ
ンジスタのために著しいスペースが指定され、そのサイ
ズは、リソグラフィー発生及び接合部スケーリングによ
って設定される。
【０００６】本発明が向けられる別の特徴は、メモリセ
ルの消去性能である。図１は、良く知られた不揮発性メ
モリセルの設計を示すもので、フローティングゲート１
を備え、このフローティングゲートは、ソース及びドレ
イン領域３／４を有する半導体基板２の上に配置されそ
してそこから絶縁される。制御ゲート５は、フローティ
ングゲート１に隣接して横方向に配置された第１部分
と、フローティングゲート１の上に垂直方向に配置され
てそれに重畳した第２部分とを有する。フローティング
ゲート１は、制御ゲートの第２部分に向かって上方に延
びる比較的鋭いエッジ６を含む。制御ゲート５の重畳部
分に向かって延びるこのエッジ６は、メモリセルを消去
するのに使用されるファウラー−ノルドハイム(FowlerN
ordheim)トンネリングを改善する。セルのサイズが縮小
されるにつれて、制御ゲート５とフローティングゲート
１との間に少なくともある程度の重畳を維持して、上方
に向けられた鋭いエッジを消去機能に使用できるように
しなければならない。このセルアーキテクチャーは、制
御ゲート５とフローティングゲート１との間の限定重畳
キャパシタンスのために消去結合比にスケーリング限界
を課する。そこで、メモリセルの消去結合比を不利に妥
協せず、セルサイズが著しく減少された不揮発性のフロ
ーティングゲート型メモリセルアレーが要望される。
ルの消去性能である。図１は、良く知られた不揮発性メ
モリセルの設計を示すもので、フローティングゲート１
を備え、このフローティングゲートは、ソース及びドレ
イン領域３／４を有する半導体基板２の上に配置されそ
してそこから絶縁される。制御ゲート５は、フローティ
ングゲート１に隣接して横方向に配置された第１部分
と、フローティングゲート１の上に垂直方向に配置され
てそれに重畳した第２部分とを有する。フローティング
ゲート１は、制御ゲートの第２部分に向かって上方に延
びる比較的鋭いエッジ６を含む。制御ゲート５の重畳部
分に向かって延びるこのエッジ６は、メモリセルを消去
するのに使用されるファウラー−ノルドハイム(FowlerN
ordheim)トンネリングを改善する。セルのサイズが縮小
されるにつれて、制御ゲート５とフローティングゲート
１との間に少なくともある程度の重畳を維持して、上方
に向けられた鋭いエッジを消去機能に使用できるように
しなければならない。このセルアーキテクチャーは、制
御ゲート５とフローティングゲート１との間の限定重畳
キャパシタンスのために消去結合比にスケーリング限界
を課する。そこで、メモリセルの消去結合比を不利に妥
協せず、セルサイズが著しく減少された不揮発性のフロ
ーティングゲート型メモリセルアレーが要望される。
【０００７】
【課題を解決するための手段】本発明は、ビットライン
接続及びワードライントランジスタに必要なスペースを
最小にすると共に制御ゲートとフローティングゲートと
の間の垂直方向の重畳の必要性を排除することによりサ
イズの減少されたメモリセルを形成するためのセルフ・
アライン型方法と、それにより形成されたメモリセルア
レーとを提供することにより、上記問題を解消する。
接続及びワードライントランジスタに必要なスペースを
最小にすると共に制御ゲートとフローティングゲートと
の間の垂直方向の重畳の必要性を排除することによりサ
イズの減少されたメモリセルを形成するためのセルフ・
アライン型方法と、それにより形成されたメモリセルア
レーとを提供することにより、上記問題を解消する。
【０００８】本発明によれば、電気的にプログラム可能
で且つ消去可能なメモリデバイスのアレーは、第１導電
型の半導体材料の基板と、この基板上に形成され、互い
にほぼ平行で、且つ第１方向に延びる離間された分離領
域とを備え、各対の隣接する分離領域間には活性領域が
設けられる。活性領域の各々は、複数のメモリセルを含
み、各メモリセルは、第２導電型を有する基板に形成さ
れた第１及び第２の離間された領域を備え、それらの間
には基板のチャンネル領域が画成され、更に、各メモリ
セルは、上記チャンネル領域の少なくとも一部分の上に
配置されてそこから絶縁された導電性のフローティング
ゲートも備え、このフローティングゲートは、該フロー
ティングゲートの側縁から延びる水平に向けられたエッ
ジを含み、そして更に、各メモリセルは、少なくとも一
部分が上記水平に向けられたエッジに横方向に隣接して
配置されてそこから絶縁された導電性の制御ゲートも備
えている。
で且つ消去可能なメモリデバイスのアレーは、第１導電
型の半導体材料の基板と、この基板上に形成され、互い
にほぼ平行で、且つ第１方向に延びる離間された分離領
域とを備え、各対の隣接する分離領域間には活性領域が
設けられる。活性領域の各々は、複数のメモリセルを含
み、各メモリセルは、第２導電型を有する基板に形成さ
れた第１及び第２の離間された領域を備え、それらの間
には基板のチャンネル領域が画成され、更に、各メモリ
セルは、上記チャンネル領域の少なくとも一部分の上に
配置されてそこから絶縁された導電性のフローティング
ゲートも備え、このフローティングゲートは、該フロー
ティングゲートの側縁から延びる水平に向けられたエッ
ジを含み、そして更に、各メモリセルは、少なくとも一
部分が上記水平に向けられたエッジに横方向に隣接して
配置されてそこから絶縁された導電性の制御ゲートも備
えている。
【０００９】本発明の別の特徴において、半導体メモリ
セルのアレーを形成する方法は、第１導電型を有する基
板上に、互いにほぼ平行で且つ第１方向に延びる離間さ
れた分離領域を形成し、各対の隣接する分離領域間には
活性領域が設けられ、更に、第２導電型を有する半導体
基板に、複数の離間された第１及び第２領域を形成し、
上記基板の活性領域における複数のチャンネル領域が、
上記第１領域の１つと第２領域の１つとの間に各々延び
るように画成され、更に、１つのチャンネル領域の少な
くとも一部分上に各々配置されてそこから絶縁された導
電性材料の複数のフローティングゲートを形成し、各フ
ローティングゲートは、該フローティングゲートの側縁
から延びる水平に向けられたエッジを含み、そして更
に、各々の少なくとも一部分が上記水平に向けられたエ
ッジの１つに横方向に隣接して配置されてそこから絶縁
された複数の導電性制御ゲートを形成するという段階を
備えている。
セルのアレーを形成する方法は、第１導電型を有する基
板上に、互いにほぼ平行で且つ第１方向に延びる離間さ
れた分離領域を形成し、各対の隣接する分離領域間には
活性領域が設けられ、更に、第２導電型を有する半導体
基板に、複数の離間された第１及び第２領域を形成し、
上記基板の活性領域における複数のチャンネル領域が、
上記第１領域の１つと第２領域の１つとの間に各々延び
るように画成され、更に、１つのチャンネル領域の少な
くとも一部分上に各々配置されてそこから絶縁された導
電性材料の複数のフローティングゲートを形成し、各フ
ローティングゲートは、該フローティングゲートの側縁
から延びる水平に向けられたエッジを含み、そして更
に、各々の少なくとも一部分が上記水平に向けられたエ
ッジの１つに横方向に隣接して配置されてそこから絶縁
された複数の導電性制御ゲートを形成するという段階を
備えている。
【００１０】本発明の更に別の特徴において、半導体材
料の基板上に配置されてそこから絶縁された導電性フロ
ーティングゲートと、少なくとも一部分がこのフローテ
ィングゲートに横方向に隣接して配置されそして絶縁材
料によりそこから絶縁された導電性制御ゲートとを有す
る電気的にプログラム可能で且つ消去可能なメモリデバ
イスを動作する方法は、フローティングゲートに電子を
誘起するためのフローティングゲートの電圧に対して充
分に正である電圧を制御ゲートに印加して、フローティ
ングゲートの側縁から延びる水平に向けられたエッジか
ら、絶縁材料を通して、制御ゲートへとファウラー−ノ
ルドハイムのトンネリングにより横方向にトンネル作用
を生じさせる段階を備えている。本発明の他の目的及び
特徴は、以下の説明、特許請求の範囲及び添付図面から
容易に明らかとなろう。
料の基板上に配置されてそこから絶縁された導電性フロ
ーティングゲートと、少なくとも一部分がこのフローテ
ィングゲートに横方向に隣接して配置されそして絶縁材
料によりそこから絶縁された導電性制御ゲートとを有す
る電気的にプログラム可能で且つ消去可能なメモリデバ
イスを動作する方法は、フローティングゲートに電子を
誘起するためのフローティングゲートの電圧に対して充
分に正である電圧を制御ゲートに印加して、フローティ
ングゲートの側縁から延びる水平に向けられたエッジか
ら、絶縁材料を通して、制御ゲートへとファウラー−ノ
ルドハイムのトンネリングにより横方向にトンネル作用
を生じさせる段階を備えている。本発明の他の目的及び
特徴は、以下の説明、特許請求の範囲及び添付図面から
容易に明らかとなろう。
【００１１】
【発明の実施の形態】本発明は、分離領域によって分離
された活性領域に不揮発性メモリセルの列を形成するた
めの方法、及びそれにより形成されたメモリセルのアレ
ーに係る。これらメモリセルは、メモリセルの消去結合
比を不利に妥協せずに著しいセルサイズ減少を許す独特
のメモリセル設計を利用する。
された活性領域に不揮発性メモリセルの列を形成するた
めの方法、及びそれにより形成されたメモリセルのアレ
ーに係る。これらメモリセルは、メモリセルの消去結合
比を不利に妥協せずに著しいセルサイズ減少を許す独特
のメモリセル設計を利用する。
【００１２】分離領域の形成
図２Ａは、好ましくはＰ型である良く知られた半導体基
板１０（又は半導体ウェル）の上面図である。二酸化シ
リコン（以下「酸化物」という）のような絶縁材料の層
１２が、図２Ｂに示すように付着される。この絶縁層１
２は、酸化又は付着（例えば、化学蒸着即ちＣＶＤ）の
ような公知技術により基板１０上に形成され、好ましく
は８０Å厚みの酸化物層が形成される。絶縁材料層１２
の上にはポリシリコン層１４（以下「ポリ」）が付着さ
れる（例えば、２００ないし７００Å厚み）。絶縁層１
２上にポリシリコン層１４を付着しそして形成すること
は、低圧力ＣＶＤ即ちＬＰＣＶＤのような公知のプロセ
スで行うことができる。このポリ層１４は、イオンイン
プランテーションによりドープすることもできるし又は
現場でドープすることもできる。ポリシリコン層１４の
上には、好ましくはＣＶＤにより窒化シリコン層１８
（以下「窒化物」）が付着される（例えば、５００ない
し１０００Å厚み）。この窒化物層１８は、分離形成中
に活性領域を画成するのに使用される。もちろん、以上
に述べたパラメータ及び以下に述べるパラメータは、全
て、デザインルール及びプロセス技術の世代に依存す
る。ここには、０．１３ミクロンプロセスについて説明
する。しかしながら、本発明は、特定のプロセス技術世
代に限定されるものではなく、又、以下に述べるプロセ
スパラメータの特定値に限定されるものでもないことが
当業者に理解されよう。
板１０（又は半導体ウェル）の上面図である。二酸化シ
リコン（以下「酸化物」という）のような絶縁材料の層
１２が、図２Ｂに示すように付着される。この絶縁層１
２は、酸化又は付着（例えば、化学蒸着即ちＣＶＤ）の
ような公知技術により基板１０上に形成され、好ましく
は８０Å厚みの酸化物層が形成される。絶縁材料層１２
の上にはポリシリコン層１４（以下「ポリ」）が付着さ
れる（例えば、２００ないし７００Å厚み）。絶縁層１
２上にポリシリコン層１４を付着しそして形成すること
は、低圧力ＣＶＤ即ちＬＰＣＶＤのような公知のプロセ
スで行うことができる。このポリ層１４は、イオンイン
プランテーションによりドープすることもできるし又は
現場でドープすることもできる。ポリシリコン層１４の
上には、好ましくはＣＶＤにより窒化シリコン層１８
（以下「窒化物」）が付着される（例えば、５００ない
し１０００Å厚み）。この窒化物層１８は、分離形成中
に活性領域を画成するのに使用される。もちろん、以上
に述べたパラメータ及び以下に述べるパラメータは、全
て、デザインルール及びプロセス技術の世代に依存す
る。ここには、０．１３ミクロンプロセスについて説明
する。しかしながら、本発明は、特定のプロセス技術世
代に限定されるものではなく、又、以下に述べるプロセ
スパラメータの特定値に限定されるものでもないことが
当業者に理解されよう。
【００１３】絶縁層１２、ポリシリコン層１４及び窒化
シリコン１８が形成されると、適当なホトレジスト材料
１９が窒化シリコン層１８上に付着され、そしてマスキ
ングステップが実行されて、ある領域（縞１６）からホ
トレジスト材料が選択的に除去される。ホトレジスト材
料１９が除去されたところでは、窒化シリコン１８、ポ
リシリコン１４及びその下の絶縁材料１２が、図２Ｃに
示すように、Ｙ即ち列方向に形成された縞１６におい
て、標準的なエッチング技術（即ち非等方性エッチング
プロセス）を使用してエッチング除去される。隣接する
縞１６間の距離Ｗは、使用するプロセスの最小リソグラ
フィー特徴部と同程度に小さくすることができる。ホト
レジスト１９が除去されないところでは、窒化シリコン
１８、ポリシリコン領域１４及びその下の絶縁材料１２
が維持される。それにより得られる構造が図２Ｄに示さ
れており、活性領域１７が分離領域１６とインターレー
スしている。以下に述べるように、分離領域の形成には
２つの実施形態、即ちＬＯＣＯＳ及びＳＴＩがある。Ｓ
ＴＩ実施形態では、エッチングが基板１０へと所定の深
さまで続けられる。
シリコン１８が形成されると、適当なホトレジスト材料
１９が窒化シリコン層１８上に付着され、そしてマスキ
ングステップが実行されて、ある領域（縞１６）からホ
トレジスト材料が選択的に除去される。ホトレジスト材
料１９が除去されたところでは、窒化シリコン１８、ポ
リシリコン１４及びその下の絶縁材料１２が、図２Ｃに
示すように、Ｙ即ち列方向に形成された縞１６におい
て、標準的なエッチング技術（即ち非等方性エッチング
プロセス）を使用してエッチング除去される。隣接する
縞１６間の距離Ｗは、使用するプロセスの最小リソグラ
フィー特徴部と同程度に小さくすることができる。ホト
レジスト１９が除去されないところでは、窒化シリコン
１８、ポリシリコン領域１４及びその下の絶縁材料１２
が維持される。それにより得られる構造が図２Ｄに示さ
れており、活性領域１７が分離領域１６とインターレー
スしている。以下に述べるように、分離領域の形成には
２つの実施形態、即ちＬＯＣＯＳ及びＳＴＩがある。Ｓ
ＴＩ実施形態では、エッチングが基板１０へと所定の深
さまで続けられる。
【００１４】この構造体は、残留ホトレジスト１９を除
去するように更に処理される。次いで、二酸化シリコン
のような分離材料２０ａ又は２０ｂが領域即ち「グルー
ブ」１６に形成される。次いで、窒化物層１８が選択的
に除去されて、図２Ｅに示す構造体が形成される。分離
は、良く知られたＬＯＣＯＳプロセスを経て形成されて
局部フィールド酸化物２０ａを生じさせる（例えば、露
出した基板を酸化することにより）こともできるし、或
いは浅いトレンチプロセス（ＳＴＩ）を経て形成され
て、領域２０ｂに形成された二酸化シリコンを生じさせ
る（例えば、酸化物層を付着した後に、化学的−機械的
−ポリシング（ＣＭＰ）エッチングにより）こともでき
る。ＬＯＣＯＳ形成中には、局部フィールド酸化物の形
成中にポリ層１４の側壁を保護するためにスペーサが必
要となることに注意されたい。
去するように更に処理される。次いで、二酸化シリコン
のような分離材料２０ａ又は２０ｂが領域即ち「グルー
ブ」１６に形成される。次いで、窒化物層１８が選択的
に除去されて、図２Ｅに示す構造体が形成される。分離
は、良く知られたＬＯＣＯＳプロセスを経て形成されて
局部フィールド酸化物２０ａを生じさせる（例えば、露
出した基板を酸化することにより）こともできるし、或
いは浅いトレンチプロセス（ＳＴＩ）を経て形成され
て、領域２０ｂに形成された二酸化シリコンを生じさせ
る（例えば、酸化物層を付着した後に、化学的−機械的
−ポリシング（ＣＭＰ）エッチングにより）こともでき
る。ＬＯＣＯＳ形成中には、局部フィールド酸化物の形
成中にポリ層１４の側壁を保護するためにスペーサが必
要となることに注意されたい。
【００１５】残留ポリシリコン層１４と、その下の絶縁
材料１２が活性領域を形成する。従って、この点におい
て、基板１０は、活性領域と分離領域の交互の縞を有
し、分離領域は、ＬＯＣＯＳ絶縁材料２０ａ又は浅いト
レンチの絶縁材料２０ｂのいずれかで形成される。図２
Ｅは、ＬＯＣＯＳ領域２０ａ及び浅いトレンチ領域２０
ｂの両方の形成を示しているが、ＬＯＣＯＳ領域（２０
ａ）又は浅いトレンチ領域（２０ｂ）の一方のみが使用
される。好ましい実施形態では、絶縁材料の浅いトレン
チ２０ｂが形成される。というのは、小さなデザインル
ールで正確に形成できるからである。図２Ｅの構造は、
セルフ・アライン構造を表わしており、これは、非セル
フ・アライン方法により形成された構造体より更にコン
パクトである。
材料１２が活性領域を形成する。従って、この点におい
て、基板１０は、活性領域と分離領域の交互の縞を有
し、分離領域は、ＬＯＣＯＳ絶縁材料２０ａ又は浅いト
レンチの絶縁材料２０ｂのいずれかで形成される。図２
Ｅは、ＬＯＣＯＳ領域２０ａ及び浅いトレンチ領域２０
ｂの両方の形成を示しているが、ＬＯＣＯＳ領域（２０
ａ）又は浅いトレンチ領域（２０ｂ）の一方のみが使用
される。好ましい実施形態では、絶縁材料の浅いトレン
チ２０ｂが形成される。というのは、小さなデザインル
ールで正確に形成できるからである。図２Ｅの構造は、
セルフ・アライン構造を表わしており、これは、非セル
フ・アライン方法により形成された構造体より更にコン
パクトである。
【００１６】図２Ｅに示す構造体を形成する良く知られ
た従来の非セルフ・アライン方法は、次の通りである。
最初に、分離領域２０が基板１０に形成される。これ
は、基板１０上に窒化シリコンの層を付着し、ホトレジ
ストを付着し、第１マスキングステップを使用して窒化
シリコンをパターン化して基板１０の選択的部分を露出
させ、そしてシリコンのトレンチ形成及びトレンチ埋め
に関連した場所でＬＯＣＯＳプロセス又はＳＴＩプロセ
スのいずれかを使用してその露出された基板１０を酸化
することにより実行できる。その後、窒化シリコンが除
去され、そして二酸化シリコン層１２（ゲート酸化物を
形成するための）が基板１０上に付着される。このゲー
ト酸化物１２の上にポリシリコン層１４が付着される。
ポリシリコン層１４は、次いで、第２マスキングステッ
プを使用してパターン化され、そして選択的部分が除去
される。従って、ポリシリコン１４は、分離領域２０と
セルフ・アラインされず、第２マスキングステップが必
要となる。更に、この付加的なマスキングステップは、
ポリシリコン１４の寸法が、分離領域２０に対して整列
余裕度を有することを必要とする。非セルフ・アライン
方法は、窒化物層１８を使用しないことに注意された
い。本発明のメモリアレーは、セルフ・アラインプロセ
ス又は非セルフ・アラインプロセスのいずれによっても
形成できる。
た従来の非セルフ・アライン方法は、次の通りである。
最初に、分離領域２０が基板１０に形成される。これ
は、基板１０上に窒化シリコンの層を付着し、ホトレジ
ストを付着し、第１マスキングステップを使用して窒化
シリコンをパターン化して基板１０の選択的部分を露出
させ、そしてシリコンのトレンチ形成及びトレンチ埋め
に関連した場所でＬＯＣＯＳプロセス又はＳＴＩプロセ
スのいずれかを使用してその露出された基板１０を酸化
することにより実行できる。その後、窒化シリコンが除
去され、そして二酸化シリコン層１２（ゲート酸化物を
形成するための）が基板１０上に付着される。このゲー
ト酸化物１２の上にポリシリコン層１４が付着される。
ポリシリコン層１４は、次いで、第２マスキングステッ
プを使用してパターン化され、そして選択的部分が除去
される。従って、ポリシリコン１４は、分離領域２０と
セルフ・アラインされず、第２マスキングステップが必
要となる。更に、この付加的なマスキングステップは、
ポリシリコン１４の寸法が、分離領域２０に対して整列
余裕度を有することを必要とする。非セルフ・アライン
方法は、窒化物層１８を使用しないことに注意された
い。本発明のメモリアレーは、セルフ・アラインプロセ
ス又は非セルフ・アラインプロセスのいずれによっても
形成できる。
【００１７】メモリアレーの形成
図２Ｅに示す構造体が、セルフ・アライン方法又は非セ
ルフ・アライン方法のいずれかを使用して作られると、
その構造体は、次のように更に処理される。図３Ａない
し３Ｕは、本発明のプロセスにおいて次のステップが実
行されるときに図２Ｂ及び２Ｅに直交する方向から見た
活性領域構造体１７の断面図である。活性領域１７の小
さなセグメントしか示されていないが、以下に示す処理
ステップは、このような領域のアレーを形成する。最初
に、絶縁層２２が構造体上に形成される。より詳細に
は、酸化物層２２がポリ層１４の上に形成される（例え
ば、１００ないし２００Å厚み）。次いで、この酸化物
層２２の上に厚いポリ層２４が形成される（例えば、３
０００Å厚みまで）。それにより得られる活性領域構造
体が図３Ａに示されている。
ルフ・アライン方法のいずれかを使用して作られると、
その構造体は、次のように更に処理される。図３Ａない
し３Ｕは、本発明のプロセスにおいて次のステップが実
行されるときに図２Ｂ及び２Ｅに直交する方向から見た
活性領域構造体１７の断面図である。活性領域１７の小
さなセグメントしか示されていないが、以下に示す処理
ステップは、このような領域のアレーを形成する。最初
に、絶縁層２２が構造体上に形成される。より詳細に
は、酸化物層２２がポリ層１４の上に形成される（例え
ば、１００ないし２００Å厚み）。次いで、この酸化物
層２２の上に厚いポリ層２４が形成される（例えば、３
０００Å厚みまで）。それにより得られる活性領域構造
体が図３Ａに示されている。
【００１８】従来のホトリソグラフィー（マスキング）
スキムを次に使用して、半くぼみの第１トレンチ２６が
構造体に次のように形成される。適当なホトレジスト材
料がポリ層２４に付着され、そしてマスキングステップ
が実行されて、選択された平行な縞領域からホトレジス
ト材料が選択的に除去される（その下に第１のトレンチ
２６が形成される）。ホトレジスト材料が除去された場
所では、露出されたポリシリコン２４が、標準的なポリ
エッチングプロセス（例えば、酸化物層２２をエッチン
グストッパーとして使用する非等方性ポリエッチング）
を使用して除去され、ポリシリコンのブロック２８が残
され、それらの間に第１トレンチ２６が形成される。ポ
リブロック２８の巾は、使用するプロセスの最小リソグ
ラフィー特徴部と同程度に小さなものでよい。残留ホト
レジストが除去されて、図３Ｂに示す構造体が形成され
る。
スキムを次に使用して、半くぼみの第１トレンチ２６が
構造体に次のように形成される。適当なホトレジスト材
料がポリ層２４に付着され、そしてマスキングステップ
が実行されて、選択された平行な縞領域からホトレジス
ト材料が選択的に除去される（その下に第１のトレンチ
２６が形成される）。ホトレジスト材料が除去された場
所では、露出されたポリシリコン２４が、標準的なポリ
エッチングプロセス（例えば、酸化物層２２をエッチン
グストッパーとして使用する非等方性ポリエッチング）
を使用して除去され、ポリシリコンのブロック２８が残
され、それらの間に第１トレンチ２６が形成される。ポ
リブロック２８の巾は、使用するプロセスの最小リソグ
ラフィー特徴部と同程度に小さなものでよい。残留ホト
レジストが除去されて、図３Ｂに示す構造体が形成され
る。
【００１９】窒化物付着ステップを使用して、図３Ｃに
示すように、構造体の上に窒化物層３０が形成される
（例えば、３００ないし５００Å厚み）。次いで、図３
Ｄに示すように、窒化物層３０の上に、厚い酸化物層３
２（例えば、２５００Å厚み）が付着される。平坦化エ
ッチングプロセスがそれに続き（例えば、化学的−機械
的−ポリシング（ＣＭＰ）エッチング）、これは、厚い
酸化物層３２を下方に、ポリブロック２８の上部と一緒
にエッチング除去する（ポリブロック２８をポリシング
ストッパーとして使用して）。又、ＣＭＰエッチング
は、ポリブロック２８上の窒化物層３０の部分も除去す
る。それにより生じる構造体が図３Ｅに示されている。
示すように、構造体の上に窒化物層３０が形成される
（例えば、３００ないし５００Å厚み）。次いで、図３
Ｄに示すように、窒化物層３０の上に、厚い酸化物層３
２（例えば、２５００Å厚み）が付着される。平坦化エ
ッチングプロセスがそれに続き（例えば、化学的−機械
的−ポリシング（ＣＭＰ）エッチング）、これは、厚い
酸化物層３２を下方に、ポリブロック２８の上部と一緒
にエッチング除去する（ポリブロック２８をポリシング
ストッパーとして使用して）。又、ＣＭＰエッチング
は、ポリブロック２８上の窒化物層３０の部分も除去す
る。それにより生じる構造体が図３Ｅに示されている。
【００２０】ポリエッチングプロセスを使用して、ポリ
ブロック２８を除去し（酸化物層２２をエッチングスト
ッパーとして使用して）、第２のトレンチ３４を形成す
る。制御された酸化物エッチングを使用して、第２のト
レンチ３４の底に露出された酸化物層２２の部分を除去
する（ポリ層１４をエッチングストッパーとして使用し
て）。又、この酸化物エッチングは、厚い酸化物層３２
をある程度消費する。別のポリエッチングプロセスを実
行して、第２のトレンチ３４の底に露出されたポリ層１
４の部分を除去する（酸化物層１２をエッチングストッ
パーとして使用して）。それにより生じる構造体が図３
Ｆに示されている。
ブロック２８を除去し（酸化物層２２をエッチングスト
ッパーとして使用して）、第２のトレンチ３４を形成す
る。制御された酸化物エッチングを使用して、第２のト
レンチ３４の底に露出された酸化物層２２の部分を除去
する（ポリ層１４をエッチングストッパーとして使用し
て）。又、この酸化物エッチングは、厚い酸化物層３２
をある程度消費する。別のポリエッチングプロセスを実
行して、第２のトレンチ３４の底に露出されたポリ層１
４の部分を除去する（酸化物層１２をエッチングストッ
パーとして使用して）。それにより生じる構造体が図３
Ｆに示されている。
【００２１】熱酸化プロセスを使用してトレンチ３４に
おいてポリ層１４の露出端に酸化物側壁層３６が形成さ
れる。次いで、構造体の全表面にわたり適当なイオンイ
ンプランテーションが行われる。イオンは、それが各第
２のトレンチ３４において酸化物層１２の露出部分に貫
通するに充分なエネルギーをもつ場所では、周囲基板の
導電型（例えばＰ型）とは異なる導電型（例えばＮ型）
を有する基板１０に第１領域（ソース領域）３８を形成
する。他の全ての領域では、イオンがその下の構造体に
より吸収され、何の作用も及ぼさない。インプランテー
ションされたソース領域３８は、第２のトレンチ３４に
セルフ・アラインされる。次いで、側壁スペーサ４０が
第２のトレンチ３４の壁に対して形成される。スペーサ
の形成は、公知であり、構造体の輪郭にわたって材料を
付着し、その後、非等方性エッチングプロセスを実行
し、それにより、構造体の水平面から材料を除去する一
方、構造体の垂直方向を向いた表面では材料がほぼその
まま残される。スペーサ４０は、窒化物層３０及び基板
シリコン１０に対して良好なエッチング選択性をもつ任
意の誘電体材料で形成することができる。好ましい実施
形態では、絶縁スペーサ４０は、全構造体上に薄い酸化
物層（例えば、２００Å）を付着し、その後、良く知ら
れた反応性イオンエッチング（ＲＩＥドライエッチン
グ）のような非等方性エッチングプロセスを行って、ス
ペーサ４０を除き付着酸化物層を除去することにより、
酸化物で形成される。この酸化物エッチングプロセス
は、第２のトレンチ３４の底において酸化物層１２の露
出部分も除去し、基板１０及び若干の酸化物層３２を露
出させる。それにより生じる構造体が図３Ｇに示されて
いる。
おいてポリ層１４の露出端に酸化物側壁層３６が形成さ
れる。次いで、構造体の全表面にわたり適当なイオンイ
ンプランテーションが行われる。イオンは、それが各第
２のトレンチ３４において酸化物層１２の露出部分に貫
通するに充分なエネルギーをもつ場所では、周囲基板の
導電型（例えばＰ型）とは異なる導電型（例えばＮ型）
を有する基板１０に第１領域（ソース領域）３８を形成
する。他の全ての領域では、イオンがその下の構造体に
より吸収され、何の作用も及ぼさない。インプランテー
ションされたソース領域３８は、第２のトレンチ３４に
セルフ・アラインされる。次いで、側壁スペーサ４０が
第２のトレンチ３４の壁に対して形成される。スペーサ
の形成は、公知であり、構造体の輪郭にわたって材料を
付着し、その後、非等方性エッチングプロセスを実行
し、それにより、構造体の水平面から材料を除去する一
方、構造体の垂直方向を向いた表面では材料がほぼその
まま残される。スペーサ４０は、窒化物層３０及び基板
シリコン１０に対して良好なエッチング選択性をもつ任
意の誘電体材料で形成することができる。好ましい実施
形態では、絶縁スペーサ４０は、全構造体上に薄い酸化
物層（例えば、２００Å）を付着し、その後、良く知ら
れた反応性イオンエッチング（ＲＩＥドライエッチン
グ）のような非等方性エッチングプロセスを行って、ス
ペーサ４０を除き付着酸化物層を除去することにより、
酸化物で形成される。この酸化物エッチングプロセス
は、第２のトレンチ３４の底において酸化物層１２の露
出部分も除去し、基板１０及び若干の酸化物層３２を露
出させる。それにより生じる構造体が図３Ｇに示されて
いる。
【００２２】第２のトレンチには、好ましくは次のよう
にポリブロック４２が埋められる。構造体の上にポリシ
リコンの厚い層が付着される。平坦化プロセス（即ちＣ
ＭＰ）を使用して、第２のトレンチ３４においてポリブ
ロック４２以外の付着ポリシリコンが除去される。ポリ
ブロック４２を互いに偶発的に短絡し得るトポグラフィ
ーの問題がもしあれば、それに対処するために、任意の
ポリエッチングを行って、窒化物層３０及び酸化物層３
２に対してポリブロック３４の上面を若干くぼませるこ
とができる。ポリブロック４２は、アレーの列を横切っ
て延び（図２Ｃの１−１線に沿って）、そして基板１０
のソース領域３８に直接電気的接触する。それにより得
られる構造が図３Ｈに示されている。
にポリブロック４２が埋められる。構造体の上にポリシ
リコンの厚い層が付着される。平坦化プロセス（即ちＣ
ＭＰ）を使用して、第２のトレンチ３４においてポリブ
ロック４２以外の付着ポリシリコンが除去される。ポリ
ブロック４２を互いに偶発的に短絡し得るトポグラフィ
ーの問題がもしあれば、それに対処するために、任意の
ポリエッチングを行って、窒化物層３０及び酸化物層３
２に対してポリブロック３４の上面を若干くぼませるこ
とができる。ポリブロック４２は、アレーの列を横切っ
て延び（図２Ｃの１−１線に沿って）、そして基板１０
のソース領域３８に直接電気的接触する。それにより得
られる構造が図３Ｈに示されている。
【００２３】酸化物エッチングを使用して、酸化物層３
２が除去され、ポリブロック４２間に配置された半くぼ
みの第３のトレンチ４４が残される。次いで、従来の技
術（例えば、ＬＰＣＶＤ）により構造体上に酸化物層４
３が形成される（例えば、２００ないし３００Å）。そ
れにより生じる構造体が図３Ｉに示されている。窒化物
の厚い層（例えば、２０００Å）を付着し、その後、非
等方性窒化物（ＲＩＥドライ）エッチングを行って、ス
ペーサ４６（例えば、巾が１５００Åまでのスペーサ）
以外の付着窒化物を除去することにより、第３のトレン
チ４４の側壁に対して窒化物スペーサ４６が形成され
る。それにより生じる構造体が図３Ｊに示されている。
２が除去され、ポリブロック４２間に配置された半くぼ
みの第３のトレンチ４４が残される。次いで、従来の技
術（例えば、ＬＰＣＶＤ）により構造体上に酸化物層４
３が形成される（例えば、２００ないし３００Å）。そ
れにより生じる構造体が図３Ｉに示されている。窒化物
の厚い層（例えば、２０００Å）を付着し、その後、非
等方性窒化物（ＲＩＥドライ）エッチングを行って、ス
ペーサ４６（例えば、巾が１５００Åまでのスペーサ）
以外の付着窒化物を除去することにより、第３のトレン
チ４４の側壁に対して窒化物スペーサ４６が形成され
る。それにより生じる構造体が図３Ｊに示されている。
【００２４】次いで、酸化物エッチングを使用して、酸
化物層４３の露出部分（即ち、スペーサ４６によって保
護されていない部分）が除去される。次いで、構造体
は、熱酸化プロセスを受け、ポリブロック４２上に酸化
物層４８が形成される。酸化物層４８は、ポリブロック
４２に対してセルフ・アラインされる（例えば、６００
Åまでの厚みで）。この酸化プロセスの熱サイクル中
に、ソース領域３８は、基板へと深く押し入る。それに
より得られる構造体が図３Ｋに示されている。
化物層４３の露出部分（即ち、スペーサ４６によって保
護されていない部分）が除去される。次いで、構造体
は、熱酸化プロセスを受け、ポリブロック４２上に酸化
物層４８が形成される。酸化物層４８は、ポリブロック
４２に対してセルフ・アラインされる（例えば、６００
Åまでの厚みで）。この酸化プロセスの熱サイクル中
に、ソース領域３８は、基板へと深く押し入る。それに
より得られる構造体が図３Ｋに示されている。
【００２５】非等方性（ドライ）窒化物エッチングを使
用して、第３のトレンチに露出された（窒化物スペーサ
４６間で）窒化物層３０の部分が除去される。このとき
は、酸化物層２２がエッチングストッパーとして使用さ
れる。この窒化物エッチングは、ポリブロック４２及び
スペーサ４６に隣接する窒化物層３０の露出部分も若干
除去する。非等方性酸化物エッチングがそれに続き、ポ
リ層１４をエッチングストッパーとして使用して、第３
のトレンチ４４に露出された（窒化物スペーサ４６間
で）酸化物層２２の部分が除去される。この酸化物エッ
チングは、酸化物層４８の小さな部分も若干消費する。
それにより生じる構造体が図３Ｌに示されている。
用して、第３のトレンチに露出された（窒化物スペーサ
４６間で）窒化物層３０の部分が除去される。このとき
は、酸化物層２２がエッチングストッパーとして使用さ
れる。この窒化物エッチングは、ポリブロック４２及び
スペーサ４６に隣接する窒化物層３０の露出部分も若干
除去する。非等方性酸化物エッチングがそれに続き、ポ
リ層１４をエッチングストッパーとして使用して、第３
のトレンチ４４に露出された（窒化物スペーサ４６間
で）酸化物層２２の部分が除去される。この酸化物エッ
チングは、酸化物層４８の小さな部分も若干消費する。
それにより生じる構造体が図３Ｌに示されている。
【００２６】非等方性（ドライ）ポリエッチングを次に
実行し、酸化物層１２をエッチングストッパーとして使
用して、第３のトレンチに露出された（窒化物スペーサ
４６間で）ポリ層１４の部分が除去される。非等方性
（ドライ）酸化物エッチングがそれに続き、第３のトレ
ンチに露出された（窒化物スペーサ４６間で）酸化物層
１２の部分を除去し、第３のトレンチ４４の底に基板１
０を露出させる。この酸化物エッチングは、酸化物層４
８の小さな部分も若干消費させる。それにより得られる
構造体が図３Ｍに示されている。
実行し、酸化物層１２をエッチングストッパーとして使
用して、第３のトレンチに露出された（窒化物スペーサ
４６間で）ポリ層１４の部分が除去される。非等方性
（ドライ）酸化物エッチングがそれに続き、第３のトレ
ンチに露出された（窒化物スペーサ４６間で）酸化物層
１２の部分を除去し、第３のトレンチ４４の底に基板１
０を露出させる。この酸化物エッチングは、酸化物層４
８の小さな部分も若干消費させる。それにより得られる
構造体が図３Ｍに示されている。
【００２７】次いで、シリコン基板１０が第３のトレン
チ４４の底に露出されたままの状態で、シリコンエッチ
ングプロセスを実行して、第３のトレンチ４４を基板１
０へと下方に延長する（例えば、基板表面より下へ５０
０ないし１５００Åの深さまで）。次いで、酸化物エッ
チングを使用して、酸化物層４８を除去し、そして分離
酸化物２０ａ又は２０ｂ（図２Ｅに示す）の上部を、ト
レンチ４４の底にほぼ等しいレベルまで下方にエッチン
グする。従って、第３のトレンチ４４が連続的に形成さ
れ、そして活性及び分離領域１７／１６を横切って延び
る。構造体の表面全体にわたって適当なイオンインプラ
ンテーションが再び実行される。このイオンインプラン
テーションは、基板１０の活性領域において第３のトレ
ンチ４４の下に第２領域５０（埋設ビットラインドレイ
ン領域）を形成する。又、イオンインプランテーション
は、露出したポリブロック４２をドーピングする（又は
更にドーピングする）という作用も有する。第３のトレ
ンチ４４の外側で、且つポリブロック４２を除いて、イ
オンが阻止されそして何の作用も果たさない。それによ
り生じる構造体が図３Ｎに示されている。第２の領域５
０は、分離領域内にある第３のトレンチの部分の下には
形成されない。というのは、分離酸化物２０ａ又は２０
ｂによってイオンが阻止されるからである。
チ４４の底に露出されたままの状態で、シリコンエッチ
ングプロセスを実行して、第３のトレンチ４４を基板１
０へと下方に延長する（例えば、基板表面より下へ５０
０ないし１５００Åの深さまで）。次いで、酸化物エッ
チングを使用して、酸化物層４８を除去し、そして分離
酸化物２０ａ又は２０ｂ（図２Ｅに示す）の上部を、ト
レンチ４４の底にほぼ等しいレベルまで下方にエッチン
グする。従って、第３のトレンチ４４が連続的に形成さ
れ、そして活性及び分離領域１７／１６を横切って延び
る。構造体の表面全体にわたって適当なイオンインプラ
ンテーションが再び実行される。このイオンインプラン
テーションは、基板１０の活性領域において第３のトレ
ンチ４４の下に第２領域５０（埋設ビットラインドレイ
ン領域）を形成する。又、イオンインプランテーション
は、露出したポリブロック４２をドーピングする（又は
更にドーピングする）という作用も有する。第３のトレ
ンチ４４の外側で、且つポリブロック４２を除いて、イ
オンが阻止されそして何の作用も果たさない。それによ
り生じる構造体が図３Ｎに示されている。第２の領域５
０は、分離領域内にある第３のトレンチの部分の下には
形成されない。というのは、分離酸化物２０ａ又は２０
ｂによってイオンが阻止されるからである。
【００２８】次いで、酸化プロセスが実行され、第３の
トレンチ４４の露出したシリコン表面を酸化して、これ
らシリコン表面のライナーとなる薄い酸化物層５２が形
成される。この酸化プロセスは、第３のトレンチ４４の
上部の側壁の一部分を形成するポリ層１４の露出側縁１
４ａも酸化し、水平に向けられたエッジ５４を形成す
る。各エッジは、図３Ｏに示すように、第３のトレンチ
４４の側壁の１つに直接的に向けられる。エッジ５４
は、細長いエッジ（即ち、かみそりの刃の鋭いエッジの
ような）であってもよいし、又は短いエッジ（即ち、鉛
筆の先端のような）であってもよい。又、この酸化プロ
セスは、ポリブロック４２上に酸化物層４８を再成長さ
せる。それに続き、第３のトレンチ４４の側壁に沿って
ポリスペーサ５６が形成され、これは、構造体上にポリ
層を最初に付着する（例えば、２０００Å厚み）ことに
より行われる。次いで、乾式の非等方性ドライエッチン
グプロセスを使用して、第３のトレンチ４４の側壁に沿
って残されるポリスペーサ５６を除き、付着されたポリ
層が除去される。それにより生じる構造体が図３Ｐに示
されている。
トレンチ４４の露出したシリコン表面を酸化して、これ
らシリコン表面のライナーとなる薄い酸化物層５２が形
成される。この酸化プロセスは、第３のトレンチ４４の
上部の側壁の一部分を形成するポリ層１４の露出側縁１
４ａも酸化し、水平に向けられたエッジ５４を形成す
る。各エッジは、図３Ｏに示すように、第３のトレンチ
４４の側壁の１つに直接的に向けられる。エッジ５４
は、細長いエッジ（即ち、かみそりの刃の鋭いエッジの
ような）であってもよいし、又は短いエッジ（即ち、鉛
筆の先端のような）であってもよい。又、この酸化プロ
セスは、ポリブロック４２上に酸化物層４８を再成長さ
せる。それに続き、第３のトレンチ４４の側壁に沿って
ポリスペーサ５６が形成され、これは、構造体上にポリ
層を最初に付着する（例えば、２０００Å厚み）ことに
より行われる。次いで、乾式の非等方性ドライエッチン
グプロセスを使用して、第３のトレンチ４４の側壁に沿
って残されるポリスペーサ５６を除き、付着されたポリ
層が除去される。それにより生じる構造体が図３Ｐに示
されている。
【００２９】次いで、窒化物エッチングプロセスを使用
して、窒化物スペーサ４６が除去される。酸化物エッチ
ングがそれに続き、酸化物層４８及び４３が除去される
と共に、図３Ｑに示すように、第３のトレンチ４４の底
にある（ポリスペーサ５６間において）酸化物層５２の
露出部分が除去される。窒化物エッチングプロセスがそ
れに続き（例えば、高温の燐酸において）、図３Ｒに示
すように、窒化物層３０が除去される。構造体上に酸化
物層を付着し（例えば、５００ないし１２００Å厚
み）、その後、酸化物エッチング（例えば、ＲＩＥ）を
行うことにより、第３のトレンチの側壁の底に沿って絶
縁スペーサ５８（好ましくは酸化物）が形成される。
又、この酸化物付着及びエッチングプロセスは、ポリス
ペーサ５６に隣接して（ポリエッジ５４の上に）酸化物
スペーサ６０を形成すると共に、酸化物スペーサ４０に
隣接して酸化物スペーサ６２を形成する。これにより生
じる構造体が図３Ｓに示されている。
して、窒化物スペーサ４６が除去される。酸化物エッチ
ングがそれに続き、酸化物層４８及び４３が除去される
と共に、図３Ｑに示すように、第３のトレンチ４４の底
にある（ポリスペーサ５６間において）酸化物層５２の
露出部分が除去される。窒化物エッチングプロセスがそ
れに続き（例えば、高温の燐酸において）、図３Ｒに示
すように、窒化物層３０が除去される。構造体上に酸化
物層を付着し（例えば、５００ないし１２００Å厚
み）、その後、酸化物エッチング（例えば、ＲＩＥ）を
行うことにより、第３のトレンチの側壁の底に沿って絶
縁スペーサ５８（好ましくは酸化物）が形成される。
又、この酸化物付着及びエッチングプロセスは、ポリス
ペーサ５６に隣接して（ポリエッジ５４の上に）酸化物
スペーサ６０を形成すると共に、酸化物スペーサ４０に
隣接して酸化物スペーサ６２を形成する。これにより生
じる構造体が図３Ｓに示されている。
【００３０】次いで、金属付着ステップが実行され、タ
ングステン、コバルト、チタン、ニッケル、白金、又は
モリブデンのような金属が構造体上に付着される。次い
で、構造体がアニールされ、高温の金属を第３のトレン
チ４４の底において基板１０の露出部分へ流し込み且つ
浸透させて、酸化物スペーサ５８間に金属化シリコンの
導電層６４（シリサイド）を形成できるようにする。基
板１０における金属化シリコン領域６４は、スペーサ５
８によって第２領域５０にセルフ・アラインされるの
で、セルフ・アラインシリサイド（即ち、サリサイド）
と称することができる。又、高温金属は、ポリスペーサ
５６の露出した上部に金属化ポリシリコンの導電層６６
（ポリサイド）を形成すると共に、ポリブロック４２の
露出した上部にポリサイド層６８を形成する。残留構造
体に付着した金属は、金属エッチングプロセスにより除
去される。それにより生じる構造体が図３Ｔに示されて
いる。
ングステン、コバルト、チタン、ニッケル、白金、又は
モリブデンのような金属が構造体上に付着される。次い
で、構造体がアニールされ、高温の金属を第３のトレン
チ４４の底において基板１０の露出部分へ流し込み且つ
浸透させて、酸化物スペーサ５８間に金属化シリコンの
導電層６４（シリサイド）を形成できるようにする。基
板１０における金属化シリコン領域６４は、スペーサ５
８によって第２領域５０にセルフ・アラインされるの
で、セルフ・アラインシリサイド（即ち、サリサイド）
と称することができる。又、高温金属は、ポリスペーサ
５６の露出した上部に金属化ポリシリコンの導電層６６
（ポリサイド）を形成すると共に、ポリブロック４２の
露出した上部にポリサイド層６８を形成する。残留構造
体に付着した金属は、金属エッチングプロセスにより除
去される。それにより生じる構造体が図３Ｔに示されて
いる。
【００３１】ＢＰＳＧ７０のようなパッシベーションを
使用して構造体をカバーし、これは第３のトレンチ４４
を埋めることを含む。マスキングステップを実行して、
サリサイド領域６４の上にエッチング領域が画成され
る。このエッチング領域においてＢＰＳＧ７０が選択的
にエッチングされ、理想的にはサリサイド領域６４（及
び第２領域５０）を中心とする接触開口が形成される。
この接触開口には、次いで、金属付着及び平坦化エッチ
バックにより導体金属が埋められ、導体コンタクト７２
を形成する。サリサイド層６４は、導体７２と第２領域
５０との間の導通を向上させる。ポリサイド層６６／６
８は、ポリスペーサ５６及びポリブロック４２の長さに
沿った導通を向上させる。ビットラインコネクタ７４が
ＢＰＳＧ７０上の金属マスキングによって各活性領域に
追加され、その活性領域において全てのコンタクト７２
を一緒に接続する。最終的な構造が図３Ｕに示されてい
る。
使用して構造体をカバーし、これは第３のトレンチ４４
を埋めることを含む。マスキングステップを実行して、
サリサイド領域６４の上にエッチング領域が画成され
る。このエッチング領域においてＢＰＳＧ７０が選択的
にエッチングされ、理想的にはサリサイド領域６４（及
び第２領域５０）を中心とする接触開口が形成される。
この接触開口には、次いで、金属付着及び平坦化エッチ
バックにより導体金属が埋められ、導体コンタクト７２
を形成する。サリサイド層６４は、導体７２と第２領域
５０との間の導通を向上させる。ポリサイド層６６／６
８は、ポリスペーサ５６及びポリブロック４２の長さに
沿った導通を向上させる。ビットラインコネクタ７４が
ＢＰＳＧ７０上の金属マスキングによって各活性領域に
追加され、その活性領域において全てのコンタクト７２
を一緒に接続する。最終的な構造が図３Ｕに示されてい
る。
【００３２】図３Ｕに示すように、第１及び第２の領域
３８／５０は、各セルのソース及びドレインを形成する
（ソース及びドレインは動作中に交換できることが当業
者に知られているが）。ポリ層１４は、フローティング
ゲートを構成し、そしてポリスペーサ５６は、各メモリ
セルの制御ゲートを構成する。各メモリセルのチャンネ
ル領域７６は、ソース及びドレイン３８／５０間の基板
の表面部分である。各チャンネル領域７６は、互いに直
角に接合された２つの部分、即ち第３のトレンチ４４の
垂直壁に沿って延びる垂直部分７８と、第３のトレンチ
４４とソース領域３８との間に延びる水平部分８０とを
有する。各フローティングゲート１４は、チャンネル領
域７６の水平部分８０と、ソース領域３８の一部分の上
に配置されるが、そこから絶縁される。フローティング
ゲート１４は、各々、水平に向けられたエッジ５４を有
し、これは、制御ゲート５６の１つに直接対面するが、
酸化物層５２によりそこから絶縁される。本発明のプロ
セスは、互いに鏡像関係のメモリセルの対を形成し、第
３のトレンチ４４の各側にメモリセルが形成されて、共
通のビットライン領域５０を共有する。同様に、ポリブ
ロック４２に電気的に接触する各ソースライン領域３８
が、隣接メモリセル間で、異なる鏡像セットのメモリセ
ルから共有される。各制御ゲート５６、ソース領域３８
（ポリブロック４２が電気的に接続された）及びドレイ
ン領域５０は、分離領域１６及び活性領域１７を横切っ
て連続的に延び、各活性領域１７から１つのメモリセル
を一緒にリンクする。
３８／５０は、各セルのソース及びドレインを形成する
（ソース及びドレインは動作中に交換できることが当業
者に知られているが）。ポリ層１４は、フローティング
ゲートを構成し、そしてポリスペーサ５６は、各メモリ
セルの制御ゲートを構成する。各メモリセルのチャンネ
ル領域７６は、ソース及びドレイン３８／５０間の基板
の表面部分である。各チャンネル領域７６は、互いに直
角に接合された２つの部分、即ち第３のトレンチ４４の
垂直壁に沿って延びる垂直部分７８と、第３のトレンチ
４４とソース領域３８との間に延びる水平部分８０とを
有する。各フローティングゲート１４は、チャンネル領
域７６の水平部分８０と、ソース領域３８の一部分の上
に配置されるが、そこから絶縁される。フローティング
ゲート１４は、各々、水平に向けられたエッジ５４を有
し、これは、制御ゲート５６の１つに直接対面するが、
酸化物層５２によりそこから絶縁される。本発明のプロ
セスは、互いに鏡像関係のメモリセルの対を形成し、第
３のトレンチ４４の各側にメモリセルが形成されて、共
通のビットライン領域５０を共有する。同様に、ポリブ
ロック４２に電気的に接触する各ソースライン領域３８
が、隣接メモリセル間で、異なる鏡像セットのメモリセ
ルから共有される。各制御ゲート５６、ソース領域３８
（ポリブロック４２が電気的に接続された）及びドレイ
ン領域５０は、分離領域１６及び活性領域１７を横切っ
て連続的に延び、各活性領域１７から１つのメモリセル
を一緒にリンクする。
【００３３】メモリセルの動作
図３Ｕを参照してメモリセルの動作を以下に説明する。
このようなメモリセルの動作及び動作理論は、米国特許
第５，５７２，０５４号にも開示されており、フローテ
ィングゲート及び制御ゲートを有する不揮発性メモリセ
ルを消去し及び読み取る動作及び動作理論、フローティ
ングゲートから制御ゲートへのトンネル作用、並びにこ
のようなメモリセルのアレーについては、その開示を参
考としてここに援用する。
このようなメモリセルの動作及び動作理論は、米国特許
第５，５７２，０５４号にも開示されており、フローテ
ィングゲート及び制御ゲートを有する不揮発性メモリセ
ルを消去し及び読み取る動作及び動作理論、フローティ
ングゲートから制御ゲートへのトンネル作用、並びにこ
のようなメモリセルのアレーについては、その開示を参
考としてここに援用する。
【００３４】所与の活性領域１７において選択されたメ
モリセルを最初に消去するために、そのソース３８及び
ドレイン５０の両方に接地電位が印加される。制御ゲー
ト５６には、高い正の電圧（例えば、＋５ないし１０ボ
ルト）が印加される。フローティングゲート１４の電子
は、酸化物層５２を経て制御ゲート５６へとトンネル通
過するファウラー−ノルドハイムトンネリングメカニズ
ムによって誘起され、フローティングゲート１４を正に
荷電したままにする。このトンネリングは、各フローテ
ィングゲート１４に形成された水平に向いたエッジ５４
により改善される。各制御ゲート５６は、活性領域１７
及び分離領域１６を横切って連続的に延びるので、制御
ゲート５６の１つに高電圧が印加されると、各活性領域
から１つのメモリセルが消去されることに注意された
い。
モリセルを最初に消去するために、そのソース３８及び
ドレイン５０の両方に接地電位が印加される。制御ゲー
ト５６には、高い正の電圧（例えば、＋５ないし１０ボ
ルト）が印加される。フローティングゲート１４の電子
は、酸化物層５２を経て制御ゲート５６へとトンネル通
過するファウラー−ノルドハイムトンネリングメカニズ
ムによって誘起され、フローティングゲート１４を正に
荷電したままにする。このトンネリングは、各フローテ
ィングゲート１４に形成された水平に向いたエッジ５４
により改善される。各制御ゲート５６は、活性領域１７
及び分離領域１６を横切って連続的に延びるので、制御
ゲート５６の１つに高電圧が印加されると、各活性領域
から１つのメモリセルが消去されることに注意された
い。
【００３５】選択されたメモリセルをプログラミングす
ることが望まれるときには、小さな電圧（例えば、０．
５ないし１．０Ｖ）がそのドレイン領域５０に印加され
る。制御ゲート５６により画成されたＭＯＳ構造体のス
レッシュホールド電圧付近の正の電圧レベル（約＋１．
８ボルト程度）がその制御ゲート５６に印加される。そ
のソース領域３８には、９又は１０ボルト程度の正の高
い電圧が印加される。ドレイン領域５０により発生され
た電子は、ドレイン領域５０から、チャンネル領域７６
の弱く反転した垂直部分７８を経てソース領域３８に向
かって流れる。これらの電子は、チャンネル領域７６の
水平部分８０に到着すると、フローティングゲート１４
の近方端の高い電位を見る（フローティングゲート１４
は、制御ゲート５６よりも、正に荷電されたソース領域
３８に強く容量性結合されているために）。電子は加速
しそして加熱され、そのほとんどが絶縁層１２へ注入さ
れそして絶縁層を貫通してフローティングゲート１４へ
と注入される。接地電位及びＶｄｄ（デバイスの電源電
圧に基づき約１．５ないし３．３ボルト）が、選択され
たメモリセルを含まないメモリセルの行及び列に対し、
ソースライン３８及びビットライン領域５０に各々印加
される。選択されたメモリセルを含まないメモリセルの
行に対し制御ゲート５６に接地電位が印加される。従っ
て、選択された行及び列のメモリセルのみがプログラム
される。
ることが望まれるときには、小さな電圧（例えば、０．
５ないし１．０Ｖ）がそのドレイン領域５０に印加され
る。制御ゲート５６により画成されたＭＯＳ構造体のス
レッシュホールド電圧付近の正の電圧レベル（約＋１．
８ボルト程度）がその制御ゲート５６に印加される。そ
のソース領域３８には、９又は１０ボルト程度の正の高
い電圧が印加される。ドレイン領域５０により発生され
た電子は、ドレイン領域５０から、チャンネル領域７６
の弱く反転した垂直部分７８を経てソース領域３８に向
かって流れる。これらの電子は、チャンネル領域７６の
水平部分８０に到着すると、フローティングゲート１４
の近方端の高い電位を見る（フローティングゲート１４
は、制御ゲート５６よりも、正に荷電されたソース領域
３８に強く容量性結合されているために）。電子は加速
しそして加熱され、そのほとんどが絶縁層１２へ注入さ
れそして絶縁層を貫通してフローティングゲート１４へ
と注入される。接地電位及びＶｄｄ（デバイスの電源電
圧に基づき約１．５ないし３．３ボルト）が、選択され
たメモリセルを含まないメモリセルの行及び列に対し、
ソースライン３８及びビットライン領域５０に各々印加
される。選択されたメモリセルを含まないメモリセルの
行に対し制御ゲート５６に接地電位が印加される。従っ
て、選択された行及び列のメモリセルのみがプログラム
される。
【００３６】フローティングゲート１４への電子の注入
は、フローティングゲート１４の近方端における電荷の
減少が、熱電子を発生するための高い表面電位を水平チ
ャンネル領域部分８０に沿ってもはや維持できなくなる
まで続く。その点において、フローティングゲート１４
の減少された電荷が、ドレイン領域５０からフローティ
ングゲート１４への電子の流れを減少する。
は、フローティングゲート１４の近方端における電荷の
減少が、熱電子を発生するための高い表面電位を水平チ
ャンネル領域部分８０に沿ってもはや維持できなくなる
まで続く。その点において、フローティングゲート１４
の減少された電荷が、ドレイン領域５０からフローティ
ングゲート１４への電子の流れを減少する。
【００３７】最後に、選択されたメモリセルを読み取る
ために、接地電位がそのソース領域３８に印加される。
約＋１ボルトの読み取り電圧がそのドレイン領域５０に
印加され、そして約１．５ないし３．３ボルト（デバイ
スの電源電圧に基づく）がその制御ゲート５６に印加さ
れる。フローティングゲート１４が正に荷電された（即
ち、フローティングゲートの電子が放電した）場合に
は、チャンネル領域７６の水平部分８０（フローティン
グゲート１４の真下の）がターンオンされる。制御ゲー
ト５６が読み取り電位まで上昇すると、チャンネル領域
７６の垂直部分７８（制御ゲート５６に直接隣接する）
もターンオンされる。従って、全チャンネル領域７６が
ターンオンし、ソース領域３８からドレイン領域５０へ
電流を通流させる。これは、「１」状態となる。
ために、接地電位がそのソース領域３８に印加される。
約＋１ボルトの読み取り電圧がそのドレイン領域５０に
印加され、そして約１．５ないし３．３ボルト（デバイ
スの電源電圧に基づく）がその制御ゲート５６に印加さ
れる。フローティングゲート１４が正に荷電された（即
ち、フローティングゲートの電子が放電した）場合に
は、チャンネル領域７６の水平部分８０（フローティン
グゲート１４の真下の）がターンオンされる。制御ゲー
ト５６が読み取り電位まで上昇すると、チャンネル領域
７６の垂直部分７８（制御ゲート５６に直接隣接する）
もターンオンされる。従って、全チャンネル領域７６が
ターンオンし、ソース領域３８からドレイン領域５０へ
電流を通流させる。これは、「１」状態となる。
【００３８】一方、フローティングゲート１４が負に荷
電された場合には、チャンネル領域７６の水平部分８０
（フローティングゲート１４の真下）が弱くターンオン
するか、又は完全にシャットオフする。制御ゲート５６
及びドレイン領域５０が読み取り電位まで上昇しても、
チャンネル領域７６の水平部分８０にはほとんど又は全
く電流が流れない。この場合に、電流が「１」状態に比
して非常に僅かであるか、又は全く電流が流れない。こ
のようにして、メモリセルは、「０」状態でプログラム
されるセンスとされる。非選択の列及び行に対してソー
スライン３８、ビットライン領域５０及び制御ゲート５
６に接地電位が印加され、従って、選択されたメモリセ
ルだけが読み取られる。
電された場合には、チャンネル領域７６の水平部分８０
（フローティングゲート１４の真下）が弱くターンオン
するか、又は完全にシャットオフする。制御ゲート５６
及びドレイン領域５０が読み取り電位まで上昇しても、
チャンネル領域７６の水平部分８０にはほとんど又は全
く電流が流れない。この場合に、電流が「１」状態に比
して非常に僅かであるか、又は全く電流が流れない。こ
のようにして、メモリセルは、「０」状態でプログラム
されるセンスとされる。非選択の列及び行に対してソー
スライン３８、ビットライン領域５０及び制御ゲート５
６に接地電位が印加され、従って、選択されたメモリセ
ルだけが読み取られる。
【００３９】メモリセルアレーは、良く知られた従来の
行アドレスデコード回路、列アドレスデコード回路、セ
ンス増幅回路、出力バッファ回路及び入力バッファ回路
を含む周辺回路を備えている。本発明のメモリセルアー
キテクチャーは、フローティングゲートの上方に延びる
エッジと制御ゲートとの間に垂直方向に重畳する限定領
域を使用しないので、効果的である。図１の公知構成に
示したように、フローティングゲート１と制御ゲート５
との間には第１の結合キャパシタンスＣ1が横方向にあ
り、そしてフローティングゲート１と制御ゲート５との
間には第２の結合キャパシタンスＣ2が垂直方向にあ
る。その目標とするところは、これら２つの素子間の容
量性結合を最小にしながらトンネリングの効率を最大に
することである。Ｃ2は、フローティングゲート１の上
に張り出した制御ゲート５の量を減少することにより最
小にすることができる。しかしながら、フローティング
ゲートは、製造プロセスの制約により一定厚みを有する
ので、Ｃ1を最小にするには制約がある。Ｃ1を減少する
ためにフローティングゲートと制御ゲートとの間の横方
向距離を増加する場合には、それらの間の絶縁材料がト
ンネル作用により質低下される。トンネル作用を向上す
るために横方向距離を狭くした場合には、容量性結合Ｃ
1が大きくなる。従って、容量性結合Ｃ1がスケーリング
限界として働く。
行アドレスデコード回路、列アドレスデコード回路、セ
ンス増幅回路、出力バッファ回路及び入力バッファ回路
を含む周辺回路を備えている。本発明のメモリセルアー
キテクチャーは、フローティングゲートの上方に延びる
エッジと制御ゲートとの間に垂直方向に重畳する限定領
域を使用しないので、効果的である。図１の公知構成に
示したように、フローティングゲート１と制御ゲート５
との間には第１の結合キャパシタンスＣ1が横方向にあ
り、そしてフローティングゲート１と制御ゲート５との
間には第２の結合キャパシタンスＣ2が垂直方向にあ
る。その目標とするところは、これら２つの素子間の容
量性結合を最小にしながらトンネリングの効率を最大に
することである。Ｃ2は、フローティングゲート１の上
に張り出した制御ゲート５の量を減少することにより最
小にすることができる。しかしながら、フローティング
ゲートは、製造プロセスの制約により一定厚みを有する
ので、Ｃ1を最小にするには制約がある。Ｃ1を減少する
ためにフローティングゲートと制御ゲートとの間の横方
向距離を増加する場合には、それらの間の絶縁材料がト
ンネル作用により質低下される。トンネル作用を向上す
るために横方向距離を狭くした場合には、容量性結合Ｃ
1が大きくなる。従って、容量性結合Ｃ1がスケーリング
限界として働く。
【００４０】しかしながら、本発明では、このスケーリ
ング限界がバイパスされる。というのは、水平に向けら
れたエッジ５４が、その横方向に隣接して配置された垂
直に向けられた制御ゲートスペーサ５６に直接対向する
からである。垂直に向けられた容量性結合（例えば
Ｃ2）はなく、そして横方向に向けられた容量性結合
（例えばＣ1）は充分に小さいが、水平に向けられたエ
ッジ５４と制御ゲート５６との間には依然充分なトンネ
リングを生じさせることができる。
ング限界がバイパスされる。というのは、水平に向けら
れたエッジ５４が、その横方向に隣接して配置された垂
直に向けられた制御ゲートスペーサ５６に直接対向する
からである。垂直に向けられた容量性結合（例えば
Ｃ2）はなく、そして横方向に向けられた容量性結合
（例えばＣ1）は充分に小さいが、水平に向けられたエ
ッジ５４と制御ゲート５６との間には依然充分なトンネ
リングを生じさせることができる。
【００４１】本発明は、サイズが減少されそしてプログ
ラム効率が優れたメモリセルアレーも提供する。メモリ
セルのサイズは、５０%程度減少される。というのは、
ビットライン領域５０が基板１０内に埋設され、そして
ビットライン領域５０が第３のトレンチとセルフ・アラ
インされ、そこでは、リソグラフィー発生、接触整列及
び接触完全性の制約によりスペースが浪費されることが
ない。本発明では、０．１８μｍ及び０．１３μｍの技
術世代を各々使用して約０．２１μｍ及び０．１４μｍ
のセル領域を得ることができる。プログラム効率は、チ
ャンネル領域７６の垂直部分７８をフローティングゲー
ト１４に「照準」することによって大幅に改善される。
従来のプログラミング構成では、チャンネル領域の電子
がフローティングゲートの平行な経路に流れ、そこで、
比較的少数の電子が加熱されそしてフローティングゲー
トに注入される。推定プログラム効率（全電子数に対す
る注入電子数）は、約１／１０００と推定される。しか
しながら、チャンネル領域の第１部分は、フローティン
グゲートに直接「照準」される電子経路を定義するの
で、本発明のプログラム効率は、ほぼ全部の電子がフロ
ーティングゲートに注入される１／１付近であると推定
される。
ラム効率が優れたメモリセルアレーも提供する。メモリ
セルのサイズは、５０%程度減少される。というのは、
ビットライン領域５０が基板１０内に埋設され、そして
ビットライン領域５０が第３のトレンチとセルフ・アラ
インされ、そこでは、リソグラフィー発生、接触整列及
び接触完全性の制約によりスペースが浪費されることが
ない。本発明では、０．１８μｍ及び０．１３μｍの技
術世代を各々使用して約０．２１μｍ及び０．１４μｍ
のセル領域を得ることができる。プログラム効率は、チ
ャンネル領域７６の垂直部分７８をフローティングゲー
ト１４に「照準」することによって大幅に改善される。
従来のプログラミング構成では、チャンネル領域の電子
がフローティングゲートの平行な経路に流れ、そこで、
比較的少数の電子が加熱されそしてフローティングゲー
トに注入される。推定プログラム効率（全電子数に対す
る注入電子数）は、約１／１０００と推定される。しか
しながら、チャンネル領域の第１部分は、フローティン
グゲートに直接「照準」される電子経路を定義するの
で、本発明のプログラム効率は、ほぼ全部の電子がフロ
ーティングゲートに注入される１／１付近であると推定
される。
【００４２】又、本発明では、第３のトレンチ４４の側
壁に沿って形成される制御ゲートは、セルのサイズに影
響せずに、導通性能及びパンチスルー余裕度に対して別
々に最適化することができる。更に、ソース領域３８と
埋設ビットライン領域５０との間のパンチスルー抑制
は、第１導電型（例えば、Ｎ型）を有するソース領域
を、その第１導電型とは異なる第２導電型（例えば、Ｐ
型）を有するウェルに埋設すると共に、メモリセルの導
通特性に影響しない他のサブ表面インプラントを使用す
ることにより、最適化することができる。更に、ソース
領域３８及びビットライン領域５０を垂直方向及び水平
方向に分離すると、セルサイズに影響なく、信頼性パラ
メータを容易に最適化することができる。
壁に沿って形成される制御ゲートは、セルのサイズに影
響せずに、導通性能及びパンチスルー余裕度に対して別
々に最適化することができる。更に、ソース領域３８と
埋設ビットライン領域５０との間のパンチスルー抑制
は、第１導電型（例えば、Ｎ型）を有するソース領域
を、その第１導電型とは異なる第２導電型（例えば、Ｐ
型）を有するウェルに埋設すると共に、メモリセルの導
通特性に影響しない他のサブ表面インプラントを使用す
ることにより、最適化することができる。更に、ソース
領域３８及びビットライン領域５０を垂直方向及び水平
方向に分離すると、セルサイズに影響なく、信頼性パラ
メータを容易に最適化することができる。
【００４３】最後に、本発明のメモリセル構造体は、
「持ち上がったソースライン」４２を備え、これは、導
電性ポリブロック４２がソースライン３８に沿って延び
る（及びそれに電気的に接続される）が、基板表面より
上に配置されることを意味する。持ち上がったソースラ
イン４２は、それらの側壁がフローティングゲート１４
の側壁に横方向に隣接して配置されるが、酸化物層３６
及び酸化物スペーサ４０によってそこから絶縁されてい
る。この構成は、ソースライン３８の長さに沿って電気
的抵抗の減少を与え、そして持ち上がったソースライン
４２とフローティングゲート１４との間に容量性結合を
与える（フローティングゲート１４とソース領域３８と
の間の重畳により生じる容量性結合に加えて）。本発明
では、ポリブロック４２がソース領域３８にセルフ・ア
ラインされ、そしてフローティングゲート１４がポリブ
ロック４２と制御ゲートのポリスペーサ５６との間にセ
ルフ・アラインされる（従って、チャンネル領域７６の
第１及び第２部分７８／８０にセルフ・アラインされ
る）。
「持ち上がったソースライン」４２を備え、これは、導
電性ポリブロック４２がソースライン３８に沿って延び
る（及びそれに電気的に接続される）が、基板表面より
上に配置されることを意味する。持ち上がったソースラ
イン４２は、それらの側壁がフローティングゲート１４
の側壁に横方向に隣接して配置されるが、酸化物層３６
及び酸化物スペーサ４０によってそこから絶縁されてい
る。この構成は、ソースライン３８の長さに沿って電気
的抵抗の減少を与え、そして持ち上がったソースライン
４２とフローティングゲート１４との間に容量性結合を
与える（フローティングゲート１４とソース領域３８と
の間の重畳により生じる容量性結合に加えて）。本発明
では、ポリブロック４２がソース領域３８にセルフ・ア
ラインされ、そしてフローティングゲート１４がポリブ
ロック４２と制御ゲートのポリスペーサ５６との間にセ
ルフ・アラインされる（従って、チャンネル領域７６の
第１及び第２部分７８／８０にセルフ・アラインされ
る）。
【００４４】第１の別の実施形態
図４Ａないし４Ｇは、図３Ｕに示したものと同様のメモ
リセル構造体を形成するための第１の別のプロセスを示
し、この場合には、窒化物層３０を除去するために使用
される窒化物エッチングが、窒化物層の一部分を保存す
るためにプロセスにおいて後で実行される。この第１の
別のプロセスは、図３Ｏに示された同じ構造体で始ま
り、これは、図４Ａに再び示されている。
リセル構造体を形成するための第１の別のプロセスを示
し、この場合には、窒化物層３０を除去するために使用
される窒化物エッチングが、窒化物層の一部分を保存す
るためにプロセスにおいて後で実行される。この第１の
別のプロセスは、図３Ｏに示された同じ構造体で始ま
り、これは、図４Ａに再び示されている。
【００４５】第３のトレンチ４４の側壁に沿ったポリス
ペーサ５６の形成は、図３Ｐを参照して上述したのと同
様に行われるが、好ましくは薄いポリ層が構造体上に付
着され（例えば、７００Å厚み）、その後、乾式非等方
性ドライエッチングプロセスを行い、第３のトレンチ４
４の側壁に沿って残されたポリスペーサ５６を除いて、
付着ポリ層を除去する。各ポリスペーサ５６の上縁が、
その隣接窒化物層３０の上縁とほぼ水平になる（図４Ｂ
に示すように）か、又は隣接するフローティングゲート
のエッジ５４と窒化物層３０の隣接上縁との間に位置す
るよう確保するためにポリエッチングが実行されるのが
好ましい。
ペーサ５６の形成は、図３Ｐを参照して上述したのと同
様に行われるが、好ましくは薄いポリ層が構造体上に付
着され（例えば、７００Å厚み）、その後、乾式非等方
性ドライエッチングプロセスを行い、第３のトレンチ４
４の側壁に沿って残されたポリスペーサ５６を除いて、
付着ポリ層を除去する。各ポリスペーサ５６の上縁が、
その隣接窒化物層３０の上縁とほぼ水平になる（図４Ｂ
に示すように）か、又は隣接するフローティングゲート
のエッジ５４と窒化物層３０の隣接上縁との間に位置す
るよう確保するためにポリエッチングが実行されるのが
好ましい。
【００４６】次いで、窒化物エッチングプロセスを使用
して、窒化物スペーサ４６が除去される。酸化物エッチ
ングがそれに続き、酸化物層４８及び４３が除去される
と共に、図４Ｃに示すように、第３のトレンチ４４の底
において（ポリスペーサ５６間にある）酸化物層５２の
露出部分が除去される。絶縁スペーサ５８（好ましくは
酸化物）は、構造体上に酸化物の層を付着し（例えば、
５００ないし１２００Å厚み）、その後、酸化物エッチ
ング（例えば、ＲＩＥ）を行うことにより、第３のトレ
ンチ４４の側壁に沿って形成される。又、この酸化物付
着及びエッチングプロセスは、窒化物層３０の垂直部分
に隣接して酸化物スペーサ６２を形成する。それにより
得られる構造体が図４Ｄに示されている。
して、窒化物スペーサ４６が除去される。酸化物エッチ
ングがそれに続き、酸化物層４８及び４３が除去される
と共に、図４Ｃに示すように、第３のトレンチ４４の底
において（ポリスペーサ５６間にある）酸化物層５２の
露出部分が除去される。絶縁スペーサ５８（好ましくは
酸化物）は、構造体上に酸化物の層を付着し（例えば、
５００ないし１２００Å厚み）、その後、酸化物エッチ
ング（例えば、ＲＩＥ）を行うことにより、第３のトレ
ンチ４４の側壁に沿って形成される。又、この酸化物付
着及びエッチングプロセスは、窒化物層３０の垂直部分
に隣接して酸化物スペーサ６２を形成する。それにより
得られる構造体が図４Ｄに示されている。
【００４７】次いで、金属付着ステップが実行されて、
タングステン、コバルト、チタン、ニッケル、白金又は
モリブデンのような金属が構造体上に付着される。次い
で、構造体がアニールされ、高温の金属を第３のトレン
チ４４の底において基板１０の露出部分へ流し込み且つ
浸透させて、サリサイド層６４を形成することができ
る。又、高温金属は、ポリスペーサ５６の露出した上部
にポリサイド層６６を形成すると共に、ポリブロック４
２の露出した上部にポリサイド層６８を形成する。残留
金属を除去するための金属エッチングプロセスの後に得
られる構造体が、図４Ｅに示されている。
タングステン、コバルト、チタン、ニッケル、白金又は
モリブデンのような金属が構造体上に付着される。次い
で、構造体がアニールされ、高温の金属を第３のトレン
チ４４の底において基板１０の露出部分へ流し込み且つ
浸透させて、サリサイド層６４を形成することができ
る。又、高温金属は、ポリスペーサ５６の露出した上部
にポリサイド層６６を形成すると共に、ポリブロック４
２の露出した上部にポリサイド層６８を形成する。残留
金属を除去するための金属エッチングプロセスの後に得
られる構造体が、図４Ｅに示されている。
【００４８】窒化物エッチングプロセスがそれに続き
（例えば、高温の燐酸において）、図４Ｆに示すよう
に、窒化物層３０の露出部分（即ち酸化物スペーサ６２
により保護されない部分）を除去する。この構造体は、
図３Ｕを参照して述べたように処理され（即ち、パッシ
ベーション、接触形成及びビットライン形成）、図４Ｇ
に示す構造体が得られる。
（例えば、高温の燐酸において）、図４Ｆに示すよう
に、窒化物層３０の露出部分（即ち酸化物スペーサ６２
により保護されない部分）を除去する。この構造体は、
図３Ｕを参照して述べたように処理され（即ち、パッシ
ベーション、接触形成及びビットライン形成）、図４Ｇ
に示す構造体が得られる。
【００４９】図３Ａないし３Ｕのプロセスからのこの第
１の別の実施形態の主たる相違は、窒化物層３０を除去
するための窒化物エッチングステップがプロセスにおい
て後で実行されることである。その結果、窒化物層３０
は、サリサイド／ポリサイド金属化プロセス中に酸化物
層２２（フローティングゲート１４の上の）を保護する
ためにそのまま残される。更に、窒化物層３０の一部分
は、最終的なメモリセル構造体においてそのまま残され
る（フローティングゲート１４の上で且つポリブロック
４２に横方向に隣接して）。窒化物の高い誘電率（酸化
物に比して）が与えられると、窒化物層３０のこの残留
部分は、より強力な側壁フリンジフィールドを与え、従
って、メモリセルの各々に対しソース領域３８（ポリブ
ロック４２を含む）とフローティングゲート１４との間
の容量性結合を改善する。
１の別の実施形態の主たる相違は、窒化物層３０を除去
するための窒化物エッチングステップがプロセスにおい
て後で実行されることである。その結果、窒化物層３０
は、サリサイド／ポリサイド金属化プロセス中に酸化物
層２２（フローティングゲート１４の上の）を保護する
ためにそのまま残される。更に、窒化物層３０の一部分
は、最終的なメモリセル構造体においてそのまま残され
る（フローティングゲート１４の上で且つポリブロック
４２に横方向に隣接して）。窒化物の高い誘電率（酸化
物に比して）が与えられると、窒化物層３０のこの残留
部分は、より強力な側壁フリンジフィールドを与え、従
って、メモリセルの各々に対しソース領域３８（ポリブ
ロック４２を含む）とフローティングゲート１４との間
の容量性結合を改善する。
【００５０】第２の別の実施形態
図５Ａないし５Ｉは、図３Ｕに示されたものと同様のメ
モリセル構造体を形成するための第２の別のプロセスを
示し、この場合には、第２の領域５０を形成するのに使
用されるイオンインプランテーションがプロセスにおい
て後で実行されそして付加的なトンネル酸化物の形成が
含まれる。この第２の別のプロセスは、図３Ｍに示され
たものと同じ構造で始まり、これは図５Ａに再び示され
ている。
モリセル構造体を形成するための第２の別のプロセスを
示し、この場合には、第２の領域５０を形成するのに使
用されるイオンインプランテーションがプロセスにおい
て後で実行されそして付加的なトンネル酸化物の形成が
含まれる。この第２の別のプロセスは、図３Ｍに示され
たものと同じ構造で始まり、これは図５Ａに再び示され
ている。
【００５１】同じシリコン及び酸化物エッチングプロセ
スが図３Ｎを参照して述べたように実行され、図５Ｂに
示すように、第３のトレンチ４４が基板１０へと下方に
拡張され、そして酸化物層４８が除去される。しかしな
がら、第２領域５０を形成するのに使用されるイオンイ
ンプランテーションは、このときには実行されない。む
しろ、図３Ｏを参照して述べた酸化プロセスが実行され
て、図５Ｃに示すように、酸化物層５２及びフローティ
ングゲートのエッジ５４が形成され、そして酸化物層４
８が再成長される。
スが図３Ｎを参照して述べたように実行され、図５Ｂに
示すように、第３のトレンチ４４が基板１０へと下方に
拡張され、そして酸化物層４８が除去される。しかしな
がら、第２領域５０を形成するのに使用されるイオンイ
ンプランテーションは、このときには実行されない。む
しろ、図３Ｏを参照して述べた酸化プロセスが実行され
て、図５Ｃに示すように、酸化物層５２及びフローティ
ングゲートのエッジ５４が形成され、そして酸化物層４
８が再成長される。
【００５２】制御型酸化物エッチングプロセス（例え
ば、１０対１に希釈されたＨＦエッチング剤を伴う）が
実行されて、酸化物層５２が除去され、そしてフローテ
ィングゲートの鋭いエッジ５４が露出される。薄い酸化
物層８２（例えば、１３０Å）が構造体上に付着される
（例えば、ＨＴＯ付着により）。酸化物層５２を除去し
そして酸化物層８２を付着すると、制御された厚みをも
つトンネル酸化物層が鋭いエッジ５４に隣接して形成さ
れる。次いで、ポリ層を構造体上に付着し（例えば、７
００Å厚み）、その後、乾式非等方性ドライエッチング
プロセスを行って、第３のトレンチ４４において酸化物
層８２に沿って残されるポリスペーサ５６を除き付着ポ
リ層を除去することにより、ポリスペーサ５６が第３の
トレンチ４４の側壁に沿って形成される。各ポリスペー
サ５６の上縁が、その隣接窒化物層３０の上縁とほぼ水
平になる（図５Ｄに示すように）か、又は隣接するフロ
ーティングゲートのエッジ５４と窒化物層３０の隣接上
縁との間に位置するよう確保するために、ポリエッチン
グが実行されるのが好ましい。
ば、１０対１に希釈されたＨＦエッチング剤を伴う）が
実行されて、酸化物層５２が除去され、そしてフローテ
ィングゲートの鋭いエッジ５４が露出される。薄い酸化
物層８２（例えば、１３０Å）が構造体上に付着される
（例えば、ＨＴＯ付着により）。酸化物層５２を除去し
そして酸化物層８２を付着すると、制御された厚みをも
つトンネル酸化物層が鋭いエッジ５４に隣接して形成さ
れる。次いで、ポリ層を構造体上に付着し（例えば、７
００Å厚み）、その後、乾式非等方性ドライエッチング
プロセスを行って、第３のトレンチ４４において酸化物
層８２に沿って残されるポリスペーサ５６を除き付着ポ
リ層を除去することにより、ポリスペーサ５６が第３の
トレンチ４４の側壁に沿って形成される。各ポリスペー
サ５６の上縁が、その隣接窒化物層３０の上縁とほぼ水
平になる（図５Ｄに示すように）か、又は隣接するフロ
ーティングゲートのエッジ５４と窒化物層３０の隣接上
縁との間に位置するよう確保するために、ポリエッチン
グが実行されるのが好ましい。
【００５３】次いで、酸化物エッチングプロセスを使用
し、酸化物層８２の露出部分（即ちポリスペーサ５６に
より保護されない部分）と、酸化物層４８とが除去され
る。次いで、窒化物エッチングを使用して、窒化物スペ
ーサ４６が除去され、その後、酸化物エッチングによ
り、酸化物層４３が除去される。それにより得られる構
造体が図５Ｅに示されている。構造体の全表面にわたっ
て適当なイオンインプランテーションが行われて、第３
のトレンチ４４の下で基板１０に第２領域５０（埋設ビ
ットライン領域）が形成される。第３のトレンチ４４の
外側では、イオンが阻止され、何の作用も与えない。絶
縁スペーサ５８（好ましくは酸化物）は、構造体上に酸
化物層を付着し（例えば、５００ないし１２００Å厚
み）、その後、酸化物エッチング（例えば、ＲＩＥ）を
行うことにより第３のトレンチ４４の側壁に沿って形成
される。この酸化物付着及びエッチングプロセスは、窒
化物層３０の垂直部分に隣接して酸化物スペーサ６２を
形成する。それにより生じる構造体が図５Ｆに示されて
いる。絶縁スペーサ５８を形成した後、又は制御ゲート
５６を形成した後であってスペーサ４６を除去する前
に、イオンインプランテーションプロセスを実行できる
ことに注意されたい。
し、酸化物層８２の露出部分（即ちポリスペーサ５６に
より保護されない部分）と、酸化物層４８とが除去され
る。次いで、窒化物エッチングを使用して、窒化物スペ
ーサ４６が除去され、その後、酸化物エッチングによ
り、酸化物層４３が除去される。それにより得られる構
造体が図５Ｅに示されている。構造体の全表面にわたっ
て適当なイオンインプランテーションが行われて、第３
のトレンチ４４の下で基板１０に第２領域５０（埋設ビ
ットライン領域）が形成される。第３のトレンチ４４の
外側では、イオンが阻止され、何の作用も与えない。絶
縁スペーサ５８（好ましくは酸化物）は、構造体上に酸
化物層を付着し（例えば、５００ないし１２００Å厚
み）、その後、酸化物エッチング（例えば、ＲＩＥ）を
行うことにより第３のトレンチ４４の側壁に沿って形成
される。この酸化物付着及びエッチングプロセスは、窒
化物層３０の垂直部分に隣接して酸化物スペーサ６２を
形成する。それにより生じる構造体が図５Ｆに示されて
いる。絶縁スペーサ５８を形成した後、又は制御ゲート
５６を形成した後であってスペーサ４６を除去する前
に、イオンインプランテーションプロセスを実行できる
ことに注意されたい。
【００５４】熱アニールプロセス（例えば、ＲＴＡ又は
炉熱アニール）を使用して、第１及び第２領域３８／５
０が基板１０の深部へ押し込まれる。次いで、金属付着
ステップが実行されて、タングステン、コバルト、チタ
ン、ニッケル、白金又はモリブデンのような金属が構造
体上に付着される。次いで、構造体がアニールされて、
サリサイド領域６４を形成し（第３のトレンチ４４の底
において酸化物スペーサ５８間に）、ポリサイド領域６
６を形成し（ポリスペーサ５６の露出上部の上に）、そ
してポリサイド領域６８を形成する（ポリブロック４２
の露出上部に）。残留構造体に付着された金属は、金属
エッチングプロセスにより除去される。それにより得ら
れる構造体が図５Ｇに示されている。
炉熱アニール）を使用して、第１及び第２領域３８／５
０が基板１０の深部へ押し込まれる。次いで、金属付着
ステップが実行されて、タングステン、コバルト、チタ
ン、ニッケル、白金又はモリブデンのような金属が構造
体上に付着される。次いで、構造体がアニールされて、
サリサイド領域６４を形成し（第３のトレンチ４４の底
において酸化物スペーサ５８間に）、ポリサイド領域６
６を形成し（ポリスペーサ５６の露出上部の上に）、そ
してポリサイド領域６８を形成する（ポリブロック４２
の露出上部に）。残留構造体に付着された金属は、金属
エッチングプロセスにより除去される。それにより得ら
れる構造体が図５Ｇに示されている。
【００５５】窒化物エッチングプロセスがそれに続き
（例えば、高温の燐酸において）、図５Ｈに示すよう
に、窒化物層３０の露出部分（即ち酸化物スペーサ６２
により保護されない部分）を除去する。この構造体は、
次いで、図３Ｕを参照して述べたように処理され（即
ち、パッシベーション、接触形成及びビットライン形
成）、図５Ｉに示す構造体が得られる。
（例えば、高温の燐酸において）、図５Ｈに示すよう
に、窒化物層３０の露出部分（即ち酸化物スペーサ６２
により保護されない部分）を除去する。この構造体は、
次いで、図３Ｕを参照して述べたように処理され（即
ち、パッシベーション、接触形成及びビットライン形
成）、図５Ｉに示す構造体が得られる。
【００５６】この第２の別の実施形態は、第２領域５０
を形成するのに使用されるイオンインプランテーション
ステップを、制御ゲートのスペーサ５６が形成された後
までシフトする。フローティングゲートのエッジ５４と
制御ゲート５６との間のトンネリングに使用される酸化
物層８２は、熱成長ステップではなく、酸化物付着ステ
ップ（例えば、ＨＴＯ）により形成され、第３のトレン
チ４４の輪郭により誘起されるストレスが与えられる
と、良好に均一性を達成する。最後に、窒化物層の残留
部分は、より強力な側壁フリンジフィールドを与え、ひ
いては、ソース領域３８（ポリブロック４２を含む）と
フローティングゲート１４との間の容量性結合を改善す
る。
を形成するのに使用されるイオンインプランテーション
ステップを、制御ゲートのスペーサ５６が形成された後
までシフトする。フローティングゲートのエッジ５４と
制御ゲート５６との間のトンネリングに使用される酸化
物層８２は、熱成長ステップではなく、酸化物付着ステ
ップ（例えば、ＨＴＯ）により形成され、第３のトレン
チ４４の輪郭により誘起されるストレスが与えられる
と、良好に均一性を達成する。最後に、窒化物層の残留
部分は、より強力な側壁フリンジフィールドを与え、ひ
いては、ソース領域３８（ポリブロック４２を含む）と
フローティングゲート１４との間の容量性結合を改善す
る。
【００５７】第３の別の実施形態
図６Ａないし６Ｊは、図３Ｕに示したものと同様のメモ
リセル構造体を形成するための第３の別のプロセスを示
し、これは、「Ｌ」字型の制御ゲート及びチャンネル領
域を備え、その各々は、２つの個別の水平部分が垂直部
分で分離されたものを有している。この第３の別のプロ
セスは、図３Ｍに示されたものと同じ構造体で始まり、
これは、図６Ａに再び示されている。
リセル構造体を形成するための第３の別のプロセスを示
し、これは、「Ｌ」字型の制御ゲート及びチャンネル領
域を備え、その各々は、２つの個別の水平部分が垂直部
分で分離されたものを有している。この第３の別のプロ
セスは、図３Ｍに示されたものと同じ構造体で始まり、
これは、図６Ａに再び示されている。
【００５８】図３Ｎを参照して述べたように、同じエッ
チングプロセスが実行されて、図６Ｂに示すように、第
３のトレンチ４４を基板１０へと下方に拡張する。しか
しながら、第２領域５０を形成するのに使用されるイオ
ンインプランテーションは、このときには実行されな
い。むしろ、図３Ｏを参照して述べた酸化プロセスが実
行されて、図６Ｃに示すように、酸化物層５２及びフロ
ーティングゲートのエッジ５４が形成される。ポリ層８
４が構造体上に形成される。ポリ層８４の上面に任意の
ポリサイド層８６が形成され、上述した金属付着及びア
ニールプロセスが行われる。層８４及び８６の全厚み
は、約７００Åであるのが好ましい。次いで、酸化物層
が構造体上に形成され、その後、酸化物エッチングが行
われ、第３のトレンチ４４においてポリ層８４に対して
形成された酸化物スペーサ５８を除き、酸化物層が除去
される。それにより生じる構造体が図６Ｄに示されてい
る。
チングプロセスが実行されて、図６Ｂに示すように、第
３のトレンチ４４を基板１０へと下方に拡張する。しか
しながら、第２領域５０を形成するのに使用されるイオ
ンインプランテーションは、このときには実行されな
い。むしろ、図３Ｏを参照して述べた酸化プロセスが実
行されて、図６Ｃに示すように、酸化物層５２及びフロ
ーティングゲートのエッジ５４が形成される。ポリ層８
４が構造体上に形成される。ポリ層８４の上面に任意の
ポリサイド層８６が形成され、上述した金属付着及びア
ニールプロセスが行われる。層８４及び８６の全厚み
は、約７００Åであるのが好ましい。次いで、酸化物層
が構造体上に形成され、その後、酸化物エッチングが行
われ、第３のトレンチ４４においてポリ層８４に対して
形成された酸化物スペーサ５８を除き、酸化物層が除去
される。それにより生じる構造体が図６Ｄに示されてい
る。
【００５９】ポリエッチングプロセスを使用して、ポリ
サイド層８６及びポリ層８４の露出部分（即ち、酸化物
スペーサ５８により保護されない部分）が除去され、ト
レンチ４４の側壁及び底壁に沿ってポリ及びポリサイド
層８４／８６の「Ｌ」字型セグメントが残される。この
ポリエッチング、及び酸化物スペーサ５８の形成は、各
ポリ／ポリサイドセグメント８４／８６の上縁が、その
隣接窒化物層３０の上縁とほぼ水平になる（図６Ｅに示
すように）か、又は隣接するフローティングゲートのエ
ッジ５４と窒化物層３０の隣接上縁との間に位置するよ
う確保するために行われるのが好ましい。
サイド層８６及びポリ層８４の露出部分（即ち、酸化物
スペーサ５８により保護されない部分）が除去され、ト
レンチ４４の側壁及び底壁に沿ってポリ及びポリサイド
層８４／８６の「Ｌ」字型セグメントが残される。この
ポリエッチング、及び酸化物スペーサ５８の形成は、各
ポリ／ポリサイドセグメント８４／８６の上縁が、その
隣接窒化物層３０の上縁とほぼ水平になる（図６Ｅに示
すように）か、又は隣接するフローティングゲートのエ
ッジ５４と窒化物層３０の隣接上縁との間に位置するよ
う確保するために行われるのが好ましい。
【００６０】窒化物エッチングプロセスは、露出された
窒化物スペーサ４６を除去するのに使用される。次い
で、酸化物エッチングが使用されて、図６Ｆに示すよう
に、酸化物スペーサ５８（第３のトレンチ４４におけ
る）、酸化物層４８（ポリブロック４２上の）、酸化物
層４３、及び酸化物層５２の部分（第３のトレンチ４４
の底においてポリセグメント８４間にある）が除去され
る。酸化物付着及びエッチバックプロセス（例えば、Ｒ
ＩＥドライエッチング）を使用して、酸化物スペーサ８
８を形成し（第３のトレンチ４４において層５２、８４
及び８６の露出され垂直に向けられた端部に対して）、
酸化物スペーサ９０を形成し（第３のトレンチ４４にお
いてポリサイド層８６の垂直に向けられた部分に対し
て）、そして酸化物スペーサ９２を形成する（窒化物層
３０の垂直に向けられた部分に対して）。構造体の全表
面にわたって適当なイオンインプランテーションを行っ
て、第３のトレンチ４４の下で基板１０に第２領域５０
（埋設ビットライン領域）を形成する。又、ポリブロッ
ク４２にもイオンインプランテーションされて、これら
ブロックがドープ（又は更にドープ）される。第３のト
レンチ４４の外側の領域では、ポリブロック４２を除
き、イオンが阻止され、何の作用も及ぼさない。イオン
インプランテーションプロセスは、酸化物スペーサ８８
／９０／９２を形成する前に行うこともできるし、又は
窒化物スペーサ４６を除去する前に行うこともできる点
に注意されたい。それにより得られる構造が図６Ｇに示
されている。
窒化物スペーサ４６を除去するのに使用される。次い
で、酸化物エッチングが使用されて、図６Ｆに示すよう
に、酸化物スペーサ５８（第３のトレンチ４４におけ
る）、酸化物層４８（ポリブロック４２上の）、酸化物
層４３、及び酸化物層５２の部分（第３のトレンチ４４
の底においてポリセグメント８４間にある）が除去され
る。酸化物付着及びエッチバックプロセス（例えば、Ｒ
ＩＥドライエッチング）を使用して、酸化物スペーサ８
８を形成し（第３のトレンチ４４において層５２、８４
及び８６の露出され垂直に向けられた端部に対して）、
酸化物スペーサ９０を形成し（第３のトレンチ４４にお
いてポリサイド層８６の垂直に向けられた部分に対し
て）、そして酸化物スペーサ９２を形成する（窒化物層
３０の垂直に向けられた部分に対して）。構造体の全表
面にわたって適当なイオンインプランテーションを行っ
て、第３のトレンチ４４の下で基板１０に第２領域５０
（埋設ビットライン領域）を形成する。又、ポリブロッ
ク４２にもイオンインプランテーションされて、これら
ブロックがドープ（又は更にドープ）される。第３のト
レンチ４４の外側の領域では、ポリブロック４２を除
き、イオンが阻止され、何の作用も及ぼさない。イオン
インプランテーションプロセスは、酸化物スペーサ８８
／９０／９２を形成する前に行うこともできるし、又は
窒化物スペーサ４６を除去する前に行うこともできる点
に注意されたい。それにより得られる構造が図６Ｇに示
されている。
【００６１】次いで、金属付着ステップが行われて、タ
ングステン、コバルト、チタン、ニッケル、白金又はモ
リブデンのような金属が構造体上に付着される。次い
で、構造体がアニールされて、サリサイド領域６４を形
成し（第３のトレンチ４４の底において酸化物スペーサ
５８間に）、ポリサイド領域９４を形成し（ポリ層セグ
メント８４の露出上部の上に）、そしてポリサイド領域
６８をポリブロック４２の露出上部に形成する。残留構
造体に付着された金属は、金属エッチングプロセスによ
り除去される。それにより得られる構造体が図６Ｈに示
されている。窒化物エッチングプロセスがそれに続き
（例えば、高温の燐酸において）、図６Ｉに示すよう
に、窒化物層３０の露出部分（即ち酸化物スペーサ９２
により保護されない部分）を除去する。この構造体は、
次いで、図３Ｕを参照して述べたように処理され（即
ち、パッシベーション、接触形成及びビットライン形
成）、図６Ｊに示す構造体が得られる。
ングステン、コバルト、チタン、ニッケル、白金又はモ
リブデンのような金属が構造体上に付着される。次い
で、構造体がアニールされて、サリサイド領域６４を形
成し（第３のトレンチ４４の底において酸化物スペーサ
５８間に）、ポリサイド領域９４を形成し（ポリ層セグ
メント８４の露出上部の上に）、そしてポリサイド領域
６８をポリブロック４２の露出上部に形成する。残留構
造体に付着された金属は、金属エッチングプロセスによ
り除去される。それにより得られる構造体が図６Ｈに示
されている。窒化物エッチングプロセスがそれに続き
（例えば、高温の燐酸において）、図６Ｉに示すよう
に、窒化物層３０の露出部分（即ち酸化物スペーサ９２
により保護されない部分）を除去する。この構造体は、
次いで、図３Ｕを参照して述べたように処理され（即
ち、パッシベーション、接触形成及びビットライン形
成）、図６Ｊに示す構造体が得られる。
【００６２】この第３の別の実施形態は、第２の領域５
０を形成するのに使用されるイオンインプランテーショ
ンステップを、ポリ層セグメント８４及びポリサイド８
６の形成により第３のトレンチ４４の底が狭められる後
までシフトする。従って、第２領域５０は、第３のトレ
ンチの底壁の中央部分の下だけに形成される。これは、
ほぼ直角に接合された３つの部分を有する各セルに対し
て基板にチャンネル領域７６を形成し、即ち第１の水平
部分８０は、第３のトレンチ４４とソース領域３８との
間に延び、垂直部分７８は、第３のトレンチ４４の垂直
壁に沿って延び、そして第２の水平部分９６は、垂直部
分７８とドレイン領域５０との間に延び、従って、チャ
ンネル領域７６は、ほぼ「Ｓ」字型となる。窒化物層３
０の残りの部分は、より強力な側壁フリンジフィールド
を与え、従って、ソース領域３８（ポリブロック４２を
含む）とフローティングゲート１４との間の容量性結合
を改善する。最後に、制御ゲートの厚みは、正確に制御
することが非常に困難なポリ付着及びエッチバックプロ
セスではなく、ポリ付着ステップによって指令される。
０を形成するのに使用されるイオンインプランテーショ
ンステップを、ポリ層セグメント８４及びポリサイド８
６の形成により第３のトレンチ４４の底が狭められる後
までシフトする。従って、第２領域５０は、第３のトレ
ンチの底壁の中央部分の下だけに形成される。これは、
ほぼ直角に接合された３つの部分を有する各セルに対し
て基板にチャンネル領域７６を形成し、即ち第１の水平
部分８０は、第３のトレンチ４４とソース領域３８との
間に延び、垂直部分７８は、第３のトレンチ４４の垂直
壁に沿って延び、そして第２の水平部分９６は、垂直部
分７８とドレイン領域５０との間に延び、従って、チャ
ンネル領域７６は、ほぼ「Ｓ」字型となる。窒化物層３
０の残りの部分は、より強力な側壁フリンジフィールド
を与え、従って、ソース領域３８（ポリブロック４２を
含む）とフローティングゲート１４との間の容量性結合
を改善する。最後に、制御ゲートの厚みは、正確に制御
することが非常に困難なポリ付着及びエッチバックプロ
セスではなく、ポリ付着ステップによって指令される。
【００６３】第４の別の実施形態
図７Ａないし７Ｚは、図３Ｕに示したものと同様のメモ
リセル構造体を、セルフ・アライン接触（ＳＡＣ）構成
を使用して形成するための第４の別のプロセスを示す。
この第４の別のプロセスは、図３Ｃに示したものと同じ
構造体で始まり、これは図７Ａに再び示されている。
リセル構造体を、セルフ・アライン接触（ＳＡＣ）構成
を使用して形成するための第４の別のプロセスを示す。
この第４の別のプロセスは、図３Ｃに示したものと同じ
構造体で始まり、これは図７Ａに再び示されている。
【００６４】誘電体材料の厚い層１０２（例えば、ＢＳ
Ｇ）が、図７Ｂに示すように構造体上に付着され、酸化
物層３２の部分間のギャップを埋める。ＢＳＧエッチン
グプロセスを使用して、ＢＳＧ層１０２を、酸化物層３
２の上部とほぼ平らになるまで下方にエッチングし、こ
のとき、酸化物層３２をエッチングストッパーとして使
用する。ＢＳＧエッチングプロセスは、図７Ｃに示すよ
うに、酸化物層３２の上部間に配置されたＢＳＧ１０２
のブロックを形成する。酸化物エッチングプロセスを使
用して、酸化物層３２の露出部分を、窒化物層３０の上
部とほぼ平らになるまで下方にエッチングし、このと
き、窒化物層３０をエッチングストッパーとして使用す
る。制御型酸化物オーバーエッチングを使用して、酸化
物層３２の露出部分を、図７Ｄに示すように、窒化物層
３０の上部から所定の距離だけ下へと下方にエッチング
する。
Ｇ）が、図７Ｂに示すように構造体上に付着され、酸化
物層３２の部分間のギャップを埋める。ＢＳＧエッチン
グプロセスを使用して、ＢＳＧ層１０２を、酸化物層３
２の上部とほぼ平らになるまで下方にエッチングし、こ
のとき、酸化物層３２をエッチングストッパーとして使
用する。ＢＳＧエッチングプロセスは、図７Ｃに示すよ
うに、酸化物層３２の上部間に配置されたＢＳＧ１０２
のブロックを形成する。酸化物エッチングプロセスを使
用して、酸化物層３２の露出部分を、窒化物層３０の上
部とほぼ平らになるまで下方にエッチングし、このと
き、窒化物層３０をエッチングストッパーとして使用す
る。制御型酸化物オーバーエッチングを使用して、酸化
物層３２の露出部分を、図７Ｄに示すように、窒化物層
３０の上部から所定の距離だけ下へと下方にエッチング
する。
【００６５】次いで、厚い窒化物層１０４が、図７Ｅに
示すように、構造体上に付着される。平坦化エッチング
プロセス（例えば、ＣＭＰ）がそれに続き、窒化物層１
０４、ＢＳＧ１０２及び窒化物３０を、ポリブロック２
８の上部と平らになるように下方にエッチングし（ポリ
ブロック２８をポリシングストッパーとして使用し
て）、そしてポリブロック２８の上面を露出したままに
する。それにより得られる構造体が図７Ｆに示されてい
る。ポリエッチングプロセスを使用して、ポリブロック
２８を除去し（酸化物層２２をエッチングストッパーと
して使用して）、第２のトレンチ３４を形成する。制御
型の酸化物エッチングを使用して、第２のトレンチ３４
の底に露出した酸化物層２２の部分を除去する（ポリ層
１４をエッチングストッパーとして使用して）。別のポ
リエッチングプロセスを実行して、第２のトレンチ３４
の底に露出したポリ層１４の部分を除去する（酸化物層
１２をエッチングストッパーとして使用して）。それに
より生じる構造体が図７Ｇに示されている。
示すように、構造体上に付着される。平坦化エッチング
プロセス（例えば、ＣＭＰ）がそれに続き、窒化物層１
０４、ＢＳＧ１０２及び窒化物３０を、ポリブロック２
８の上部と平らになるように下方にエッチングし（ポリ
ブロック２８をポリシングストッパーとして使用し
て）、そしてポリブロック２８の上面を露出したままに
する。それにより得られる構造体が図７Ｆに示されてい
る。ポリエッチングプロセスを使用して、ポリブロック
２８を除去し（酸化物層２２をエッチングストッパーと
して使用して）、第２のトレンチ３４を形成する。制御
型の酸化物エッチングを使用して、第２のトレンチ３４
の底に露出した酸化物層２２の部分を除去する（ポリ層
１４をエッチングストッパーとして使用して）。別のポ
リエッチングプロセスを実行して、第２のトレンチ３４
の底に露出したポリ層１４の部分を除去する（酸化物層
１２をエッチングストッパーとして使用して）。それに
より生じる構造体が図７Ｇに示されている。
【００６６】トレンチ３４において熱酸化プロセスを使
用してポリ層１４の露出端に酸化物側壁層３６が形成さ
れる。次いで、適当なイオンインプランテーションを使
用し、周囲基板の導電型（例えばＰ型）とは異なる導電
型（例えばＮ型）を有する基板１０に第１領域（ソース
領域）３８が形成される。次いで、全構造体上に薄い酸
化物層（例えば、２００Å）を付着し、その後、非等方
性エッチングプロセス（例えば、ＲＩＥドライエッチン
グ）を行って、スペーサ４０以外の付着酸化物層を除去
することにより、第２のトレンチ３４の壁に側壁スペー
サ４０が形成される。又、この酸化物エッチングプロセ
スは、第２のトレンチ３４の底において酸化物層１２の
露出部分も除去し、基板１０を露出させる。それにより
得られる構造体が図７Ｈに示されている。
用してポリ層１４の露出端に酸化物側壁層３６が形成さ
れる。次いで、適当なイオンインプランテーションを使
用し、周囲基板の導電型（例えばＰ型）とは異なる導電
型（例えばＮ型）を有する基板１０に第１領域（ソース
領域）３８が形成される。次いで、全構造体上に薄い酸
化物層（例えば、２００Å）を付着し、その後、非等方
性エッチングプロセス（例えば、ＲＩＥドライエッチン
グ）を行って、スペーサ４０以外の付着酸化物層を除去
することにより、第２のトレンチ３４の壁に側壁スペー
サ４０が形成される。又、この酸化物エッチングプロセ
スは、第２のトレンチ３４の底において酸化物層１２の
露出部分も除去し、基板１０を露出させる。それにより
得られる構造体が図７Ｈに示されている。
【００６７】第２のトレンチがポリブロック４２で埋め
られ、これは、構造体上にポリシリコンの厚い層を付着
し、その後、平坦化プロセス（即ちＣＭＰ）を行って、
第２のトレンチ３４においてポリブロック４２を除き付
着ポリシリコンを除去することにより行われるのが好ま
しい。任意のポリエッチングを実行して、窒化物層１０
４及び酸化物層３２に対してポリブロック４２の上面を
若干くぼませ、トポロジーの問題がもしあれば、それに
対処する。ポリブロック４２は、基板１０のソース領域
３８と直接電気的接触し、そしてその場でドープするこ
ともできるし又は個別のインプランテーションによって
ドープすることもできる。それにより得られる構造体が
図７Ｉに示されている。
られ、これは、構造体上にポリシリコンの厚い層を付着
し、その後、平坦化プロセス（即ちＣＭＰ）を行って、
第２のトレンチ３４においてポリブロック４２を除き付
着ポリシリコンを除去することにより行われるのが好ま
しい。任意のポリエッチングを実行して、窒化物層１０
４及び酸化物層３２に対してポリブロック４２の上面を
若干くぼませ、トポロジーの問題がもしあれば、それに
対処する。ポリブロック４２は、基板１０のソース領域
３８と直接電気的接触し、そしてその場でドープするこ
ともできるし又は個別のインプランテーションによって
ドープすることもできる。それにより得られる構造体が
図７Ｉに示されている。
【００６８】ＢＳＧエッチングプロセス（湿式又は乾
式）を使用して、ＢＳＧ１０２が除去され、酸化物層３
２の一部分が露出される。次いで、非等方性エッチング
（例えば、ＲＩＥ）を使用して、酸化物層３２の露出部
分（即ち、窒化物１０４により保護されない部分）を除
去し、図７Ｊに示すように、酸化物ブロック３２間に露
出された半くぼみの第３のトレンチ４４を残す。次い
で、構造体は、熱酸化プロセスを受け、ポリブロック１
２上に酸化物層４８が形成される。この酸化物層４８
は、ポリブロック４２とセルフ・アラインされる（例え
ば、６００Åまでの厚みで）。この酸化プロセスの熱サ
イクル中に、ソース領域３８は、基板へと深く押し込ま
れる。それにより生じる構造体が図７Ｋに示されてい
る。
式）を使用して、ＢＳＧ１０２が除去され、酸化物層３
２の一部分が露出される。次いで、非等方性エッチング
（例えば、ＲＩＥ）を使用して、酸化物層３２の露出部
分（即ち、窒化物１０４により保護されない部分）を除
去し、図７Ｊに示すように、酸化物ブロック３２間に露
出された半くぼみの第３のトレンチ４４を残す。次い
で、構造体は、熱酸化プロセスを受け、ポリブロック１
２上に酸化物層４８が形成される。この酸化物層４８
は、ポリブロック４２とセルフ・アラインされる（例え
ば、６００Åまでの厚みで）。この酸化プロセスの熱サ
イクル中に、ソース領域３８は、基板へと深く押し込ま
れる。それにより生じる構造体が図７Ｋに示されてい
る。
【００６９】非等方性（乾式）窒化物エッチングを使用
して、第３のトレンチに（酸化物ブロック３２間で）露
出された窒化物層３０の部分を除去し、このとき、酸化
物層２２をエッチングストッパーとして使用する。又、
この窒化物エッチングは、ポリブロック４２に隣接した
窒化物層３０の露出部分もある程度除去し、そして窒化
物層１０４の厚みを減少する（例えば、３００ないし５
００Åまでの厚みに）。非等方性酸化物エッチングがそ
れに続き、ポリ層１４をエッチングストッパーとして使
用して、第３のトレンチ４４に（酸化物ブロック３２間
で）露出された酸化物層２２の部分を除去する。又、こ
の酸化物エッチングは、酸化物層４８の小さな部分を若
干消費する。それにより生じる構造体が図７Ｌに示され
ている。
して、第３のトレンチに（酸化物ブロック３２間で）露
出された窒化物層３０の部分を除去し、このとき、酸化
物層２２をエッチングストッパーとして使用する。又、
この窒化物エッチングは、ポリブロック４２に隣接した
窒化物層３０の露出部分もある程度除去し、そして窒化
物層１０４の厚みを減少する（例えば、３００ないし５
００Åまでの厚みに）。非等方性酸化物エッチングがそ
れに続き、ポリ層１４をエッチングストッパーとして使
用して、第３のトレンチ４４に（酸化物ブロック３２間
で）露出された酸化物層２２の部分を除去する。又、こ
の酸化物エッチングは、酸化物層４８の小さな部分を若
干消費する。それにより生じる構造体が図７Ｌに示され
ている。
【００７０】非等方性（乾式）ポリエッチングを次いで
実行して、酸化物層１２をエッチングストッパーとして
使用して、第３のトレンチに（酸化物ブロック３２間
で）露出されたポリ層１４の部分を除去する。このポリ
エッチングは、図７Ｍに示すように、第３のトレンチ４
４に面するポリ層１４の縁に傾斜即ちテーパー領域１０
６を形成するように実行されるのが好ましい。
実行して、酸化物層１２をエッチングストッパーとして
使用して、第３のトレンチに（酸化物ブロック３２間
で）露出されたポリ層１４の部分を除去する。このポリ
エッチングは、図７Ｍに示すように、第３のトレンチ４
４に面するポリ層１４の縁に傾斜即ちテーパー領域１０
６を形成するように実行されるのが好ましい。
【００７１】非等方性（乾式）酸化物エッチングがそれ
に続き、第３のトレンチに（酸化物ブロック３２間で）
露出された酸化物層１２の部分が除去されて、第３のト
レンチ４４の底において基板１０を露出させる。又、こ
の酸化物エッチングは、酸化物層４８の小さな部分を若
干消費する。それにより生じる構造体が図７Ｍに示され
ている。次いで、シリコン基板１０が第３のトレンチ４
４の底に露出されたままである状態で、シリコン（乾
式）エッチングプロセスが実行されて、第３のトレンチ
４４を、基板表面より５００Åないし１５００Å低い深
さまで、基板１０へと下方に拡張する。このエッチング
は、シリコンと酸化物との間で１対１の選択性をもつよ
うに選択され、従って、酸化物分離領域１６にも同様の
深さのトレンチをエッチングし（ＬＯＣＯＳ又はＳＴ
Ｉ）、ここでは、第３のトレンチ４４が連続的に形成さ
れそして活性及び分離領域１７／１６を横切って延び
る。それにより生じる構造体が図７Ｎに示されている。
に続き、第３のトレンチに（酸化物ブロック３２間で）
露出された酸化物層１２の部分が除去されて、第３のト
レンチ４４の底において基板１０を露出させる。又、こ
の酸化物エッチングは、酸化物層４８の小さな部分を若
干消費する。それにより生じる構造体が図７Ｍに示され
ている。次いで、シリコン基板１０が第３のトレンチ４
４の底に露出されたままである状態で、シリコン（乾
式）エッチングプロセスが実行されて、第３のトレンチ
４４を、基板表面より５００Åないし１５００Å低い深
さまで、基板１０へと下方に拡張する。このエッチング
は、シリコンと酸化物との間で１対１の選択性をもつよ
うに選択され、従って、酸化物分離領域１６にも同様の
深さのトレンチをエッチングし（ＬＯＣＯＳ又はＳＴ
Ｉ）、ここでは、第３のトレンチ４４が連続的に形成さ
れそして活性及び分離領域１７／１６を横切って延び
る。それにより生じる構造体が図７Ｎに示されている。
【００７２】次いで、酸化プロセスが実行され、第３の
トレンチ４４の露出シリコン面が酸化されて、これらシ
リコン面のライニングとなる薄い酸化物層５２（例え
ば、１５０Å）が形成される。又、この酸化プロセス
は、第３のトレンチ４４の上部の側壁の一部分を形成す
るポリ層１４の露出テーパー面１０６も酸化し、図７Ｏ
に示すように、第３のトレンチ４４の側壁の１つを各々
直接的に指す水平に向けられたエッジ５４を形成する。
エッジ５４は、細長いエッジでもよいし（即ちかみそり
の刃の鋭いエッジのような）、又は短いエッジ（鉛筆の
先端のような）でもよい。又、この酸化プロセスは、酸
化物層４８をポリブロック４２より厚くする。
トレンチ４４の露出シリコン面が酸化されて、これらシ
リコン面のライニングとなる薄い酸化物層５２（例え
ば、１５０Å）が形成される。又、この酸化プロセス
は、第３のトレンチ４４の上部の側壁の一部分を形成す
るポリ層１４の露出テーパー面１０６も酸化し、図７Ｏ
に示すように、第３のトレンチ４４の側壁の１つを各々
直接的に指す水平に向けられたエッジ５４を形成する。
エッジ５４は、細長いエッジでもよいし（即ちかみそり
の刃の鋭いエッジのような）、又は短いエッジ（鉛筆の
先端のような）でもよい。又、この酸化プロセスは、酸
化物層４８をポリブロック４２より厚くする。
【００７３】任意の酸化物層最適化プロセスが次に行わ
れ、第３のトレンチ４４から酸化物層５２を除去し、そ
の後、ＨＴＯ酸化物付着ステップを行って、良好に制御
された厚み（例えば、１５０Å）を有する酸化物層５２
を全構造体上に再形成することにより、熱成長ファウラ
ー−ノルドハイムトンネリング酸化物の厚みを最適化す
ることができる。それにより生じる構造体が図７Ｐに示
されている。図７Ｑに示すように、ポリ層５６が構造体
上に形成される（例えば、８００Å厚み）。ポリ層５６
の上面には、金属化ポリシリコン（図示せず）を形成す
ることができる。次いで、図７Ｒに示すように、ポリ層
５６上に、誘電体材料の層１０８（例えば、ＢＳＧ、１
０００Åまで）が形成される。次いで、ＢＳＧエッチン
グプロセスを使用して、ＢＳＧ１０８を、酸化物層５２
と平らになるように下方にエッチングし、その後、ポリ
エッチングにより、ポリ層５６を、酸化物層５２と平ら
になるように下方にエッチングする。これらＢＳＧ及び
ポリエッチングに代わって、ＣＭＰ平坦化を使用するこ
ともできる。付加的なポリエッチングを行って、図７Ｓ
に示すように、ポリ層５６の上部を酸化物層５２の上部
及びＢＳＧ１０８より下にくぼませる。
れ、第３のトレンチ４４から酸化物層５２を除去し、そ
の後、ＨＴＯ酸化物付着ステップを行って、良好に制御
された厚み（例えば、１５０Å）を有する酸化物層５２
を全構造体上に再形成することにより、熱成長ファウラ
ー−ノルドハイムトンネリング酸化物の厚みを最適化す
ることができる。それにより生じる構造体が図７Ｐに示
されている。図７Ｑに示すように、ポリ層５６が構造体
上に形成される（例えば、８００Å厚み）。ポリ層５６
の上面には、金属化ポリシリコン（図示せず）を形成す
ることができる。次いで、図７Ｒに示すように、ポリ層
５６上に、誘電体材料の層１０８（例えば、ＢＳＧ、１
０００Åまで）が形成される。次いで、ＢＳＧエッチン
グプロセスを使用して、ＢＳＧ１０８を、酸化物層５２
と平らになるように下方にエッチングし、その後、ポリ
エッチングにより、ポリ層５６を、酸化物層５２と平ら
になるように下方にエッチングする。これらＢＳＧ及び
ポリエッチングに代わって、ＣＭＰ平坦化を使用するこ
ともできる。付加的なポリエッチングを行って、図７Ｓ
に示すように、ポリ層５６の上部を酸化物層５２の上部
及びＢＳＧ１０８より下にくぼませる。
【００７４】次いで、窒化物層１１０が、図７Ｔに示す
ように、構造体上に付着される（例えば、８００Å）。
その後、窒化物エッチングが、酸化物層５２をエッチン
グストッパーとして使用して行われ、図７Ｕに示すよう
に、ポリ層５６の上に窒化物ブロック１１０を残す。窒
化物ブロック１１０は、酸化物層５２（及び酸化物ブロ
ック３２）と、ＢＳＧ１０８とにより、ポリ層５６にセ
ルフ・アラインされる。次いで、ＢＳＧエッチングを使
用して、第３のトレンチ４４からＢＳＧブロック１０８
が除去される。それにより生じる構造体が図７Ｖに示さ
れている。
ように、構造体上に付着される（例えば、８００Å）。
その後、窒化物エッチングが、酸化物層５２をエッチン
グストッパーとして使用して行われ、図７Ｕに示すよう
に、ポリ層５６の上に窒化物ブロック１１０を残す。窒
化物ブロック１１０は、酸化物層５２（及び酸化物ブロ
ック３２）と、ＢＳＧ１０８とにより、ポリ層５６にセ
ルフ・アラインされる。次いで、ＢＳＧエッチングを使
用して、第３のトレンチ４４からＢＳＧブロック１０８
が除去される。それにより生じる構造体が図７Ｖに示さ
れている。
【００７５】非等方性ポリエッチングを使用して、図７
Ｗに示すように、第３のトレンチ４４の底においてポリ
５６の露出部分（窒化物１１０により保護されない部
分）が除去される。次いで、窒化物が構造体上に付着さ
れ（例えば、３００Å厚み）、その後、非等方性窒化物
エッチング（例えば、ＲＩＥ）を実行し、第３のトレン
チ４４において窒化物スペーサ１１２を除き付着窒化物
が除去される。構造体の全面にわたって適当なイオンイ
ンプランテーションがもう一度行われ、第３のトレンチ
４４の下で基板１０に第２領域５０（埋設ビットライン
ドレイン領域）が形成される。第３のトレンチ４４の外
部では、イオンが阻止され、何の作用も果たさない。イ
オンインプランテーションプロセスは、酸化物エッチン
グが次に行われた後に実行できることに注意されたい。
それにより生じる構造体が図７Ｘに示されている。
Ｗに示すように、第３のトレンチ４４の底においてポリ
５６の露出部分（窒化物１１０により保護されない部
分）が除去される。次いで、窒化物が構造体上に付着さ
れ（例えば、３００Å厚み）、その後、非等方性窒化物
エッチング（例えば、ＲＩＥ）を実行し、第３のトレン
チ４４において窒化物スペーサ１１２を除き付着窒化物
が除去される。構造体の全面にわたって適当なイオンイ
ンプランテーションがもう一度行われ、第３のトレンチ
４４の下で基板１０に第２領域５０（埋設ビットライン
ドレイン領域）が形成される。第３のトレンチ４４の外
部では、イオンが阻止され、何の作用も果たさない。イ
オンインプランテーションプロセスは、酸化物エッチン
グが次に行われた後に実行できることに注意されたい。
それにより生じる構造体が図７Ｘに示されている。
【００７６】酸化物エッチングステップが次に行われ
て、酸化物層５２及び酸化物層４８の露出部分が除去さ
れる。次いで、金属付着ステップが行われて、タングス
テン、コバルト、チタン、ニッケル、白金、又はモリブ
デンのような金属が構造体上に付着される。次いで、構
造体がアニールされて、酸化物スペーサ１１２間で露出
基板に金属化シリコン６４（シリサイド）の導電層が形
成され、そしてポリブロック４２の露出した上部に金属
化ポリシリコン６６（ポリサイド）の導電層が形成され
る。残りの構造体に付着された金属は、金属エッチング
プロセスにより除去される。それにより得られる構造体
が図７Ｙに示されている。
て、酸化物層５２及び酸化物層４８の露出部分が除去さ
れる。次いで、金属付着ステップが行われて、タングス
テン、コバルト、チタン、ニッケル、白金、又はモリブ
デンのような金属が構造体上に付着される。次いで、構
造体がアニールされて、酸化物スペーサ１１２間で露出
基板に金属化シリコン６４（シリサイド）の導電層が形
成され、そしてポリブロック４２の露出した上部に金属
化ポリシリコン６６（ポリサイド）の導電層が形成され
る。残りの構造体に付着された金属は、金属エッチング
プロセスにより除去される。それにより得られる構造体
が図７Ｙに示されている。
【００７７】酸化物層１１４（例えば、ＢＰ ＴＥＯ
Ｓ）を使用して、構造体がカバーされる。マスキングス
テップを実行して、サリサイド領域６４の上にエッチン
グ領域が画成される。このエッチング領域において酸化
物層１１４が選択的にエッチングされ、理想的にはサリ
サイド領域６４（及び第２領域５０）を中心とする接触
開口が形成される。次いで、接触開口には、金属付着及
び平坦化エッチバックにより導体金属が埋められ、導体
コンタクト７２を形成する。サリサイド層６４は、導体
７２と第２領域５０との間の導通を改善する。ポリサイ
ド層６６は、ポリブロック４２の長さに沿った導通を改
善する。酸化物１１４上に金属マスキングを行うことに
より各活性領域にビットラインコネクタ７４が追加さ
れ、その活性領域において全てのコンタクト７２が一緒
に接続される。最終的な構造が図７Ｚに示されている。
Ｓ）を使用して、構造体がカバーされる。マスキングス
テップを実行して、サリサイド領域６４の上にエッチン
グ領域が画成される。このエッチング領域において酸化
物層１１４が選択的にエッチングされ、理想的にはサリ
サイド領域６４（及び第２領域５０）を中心とする接触
開口が形成される。次いで、接触開口には、金属付着及
び平坦化エッチバックにより導体金属が埋められ、導体
コンタクト７２を形成する。サリサイド層６４は、導体
７２と第２領域５０との間の導通を改善する。ポリサイ
ド層６６は、ポリブロック４２の長さに沿った導通を改
善する。酸化物１１４上に金属マスキングを行うことに
より各活性領域にビットラインコネクタ７４が追加さ
れ、その活性領域において全てのコンタクト７２が一緒
に接続される。最終的な構造が図７Ｚに示されている。
【００７８】コンタクト７２の形成は、セルフ・アライ
ン型接触構成（ＳＡＣ）と称される。というのは、コン
タクトの巾が、隣接対向窒化物スペーサ１１２間の分離
距離より広くされ、従って、ドレイン領域５０にセルフ
・アラインされるからである。コンタクト７２の一部分
は、ポリブロック５６の真上に形成されるが、窒化物層
１１０によりそこから絶縁され、従って、ドレイン領域
５０との良好な接触が得られるように確保する。
ン型接触構成（ＳＡＣ）と称される。というのは、コン
タクトの巾が、隣接対向窒化物スペーサ１１２間の分離
距離より広くされ、従って、ドレイン領域５０にセルフ
・アラインされるからである。コンタクト７２の一部分
は、ポリブロック５６の真上に形成されるが、窒化物層
１１０によりそこから絶縁され、従って、ドレイン領域
５０との良好な接触が得られるように確保する。
【００７９】セルフ・アライン型接触構成（ＳＡＣ）
は、対構成のメモリセルの隣接セット間の最小間隔要件
に関する重要な制約を排除する。より詳細には、図７Ｚ
は、好ましくはドレイン領域５０を中心とする接触領域
（従って、導体７２）を示しているが、実際には、ドレ
イン領域５０に対してある程度の望ましくない水平シフ
トなしに接触開口を形成することが非常に困難である。
コンタクト７２がスペーサ１１２間の空間を完全に埋め
るのを妨げるに充分なほど水平シフトが大きくなった場
合には、欠陥接続が発生する。図３Ｕに示した実施形態
に使用されるような非セルフ・アライン接触構成では、
ポリスペーサ５６上に窒化物の保護層がないところで
は、コンタクト７２がシフトしてポリスペーサ５６と接
触した場合に、電気的な短絡が生じ得る。非セルフ・ア
ライン接触構成において電気的な短絡を防止するため
に、接触開口にはスペーサ５８から充分離れたエッジが
形成され、したがって、接触領域において考えられる最
大のシフトがあっても、それらがスペーサ５８を越えて
延びることはない。これは、もちろん、図３Ｕに示した
実施形態に対しスペーサ５８間の最小距離に関する制約
を与え、対構成の鏡像セルの隣接セット間に充分な許容
距離がとれるようにする。
は、対構成のメモリセルの隣接セット間の最小間隔要件
に関する重要な制約を排除する。より詳細には、図７Ｚ
は、好ましくはドレイン領域５０を中心とする接触領域
（従って、導体７２）を示しているが、実際には、ドレ
イン領域５０に対してある程度の望ましくない水平シフ
トなしに接触開口を形成することが非常に困難である。
コンタクト７２がスペーサ１１２間の空間を完全に埋め
るのを妨げるに充分なほど水平シフトが大きくなった場
合には、欠陥接続が発生する。図３Ｕに示した実施形態
に使用されるような非セルフ・アライン接触構成では、
ポリスペーサ５６上に窒化物の保護層がないところで
は、コンタクト７２がシフトしてポリスペーサ５６と接
触した場合に、電気的な短絡が生じ得る。非セルフ・ア
ライン接触構成において電気的な短絡を防止するため
に、接触開口にはスペーサ５８から充分離れたエッジが
形成され、したがって、接触領域において考えられる最
大のシフトがあっても、それらがスペーサ５８を越えて
延びることはない。これは、もちろん、図３Ｕに示した
実施形態に対しスペーサ５８間の最小距離に関する制約
を与え、対構成の鏡像セルの隣接セット間に充分な許容
距離がとれるようにする。
【００８０】第４の別の実施形態で使用されるＳＡＣ
は、ポリブロック５６上に保護材料層（窒化物層１１
０）を使用することによりこの制約を排除する。この保
護層があると、形成中に接触開口が著しく水平にシフト
しても、接触開口とドレイン領域５０の重畳を確保する
に充分な巾で接触開口を酸化物層１１４に形成すること
ができる。窒化物層１１０は、コンタクト７２の部分
を、ポリブロック５６に短絡させることなく、ポリブロ
ック５６上に形成できるようにする。従って、スペーサ
７２間の接触領域の巾を最小にし、全セル寸法をスケー
ルダウンすることができる。ＳＡＣは、本明細書に説明
するいかなる方法実施形態にも使用できることに注意さ
れたい。
は、ポリブロック５６上に保護材料層（窒化物層１１
０）を使用することによりこの制約を排除する。この保
護層があると、形成中に接触開口が著しく水平にシフト
しても、接触開口とドレイン領域５０の重畳を確保する
に充分な巾で接触開口を酸化物層１１４に形成すること
ができる。窒化物層１１０は、コンタクト７２の部分
を、ポリブロック５６に短絡させることなく、ポリブロ
ック５６上に形成できるようにする。従って、スペーサ
７２間の接触領域の巾を最小にし、全セル寸法をスケー
ルダウンすることができる。ＳＡＣは、本明細書に説明
するいかなる方法実施形態にも使用できることに注意さ
れたい。
【００８１】第３の別の実施形態と同様に、この第４の
別の実施形態でも、第２領域５０が第３のトレンチの底
壁の中央部分の下だけに形成され、従って、「Ｓ」字型
のチャンネル領域７６は、ほぼ直角に接合された３つの
部分を有し、即ち第１の水平部分８０は、第３のトレン
チ４４とソース領域３８との間に延び、垂直部分７８
は、第３のトレンチ４４の垂直壁に沿って延び、そして
第２の水平部分９６は、垂直部分７８とドレイン領域５
０との間に延びる。ほぼ長方形の制御ゲート５６は、チ
ャンネル領域の垂直部分７８に直接隣接した第１部分
と、チャンネル領域の第２の水平部分９６に直接隣接し
た第２部分とを各々有している。窒化物層３０の残りの
部分は、より強力な側壁フリンジフィールドを与え、従
って、ソース領域３８（ポリブロック４２を含む）とフ
ローティングゲート１４との間の容量性結合を改善す
る。フローティングゲート１４は、それに対して横方向
に隣接配置された垂直に向いた制御ゲートブロック５６
に直接対向する水平に向いたエッジ５４を有している。
最後に、制御ゲート酸化物の厚みは、正確に制御するこ
とが非常に困難なポリ付着及びエッチバックプロセスで
はなく、ポリ付着ステップにより指令される。
別の実施形態でも、第２領域５０が第３のトレンチの底
壁の中央部分の下だけに形成され、従って、「Ｓ」字型
のチャンネル領域７６は、ほぼ直角に接合された３つの
部分を有し、即ち第１の水平部分８０は、第３のトレン
チ４４とソース領域３８との間に延び、垂直部分７８
は、第３のトレンチ４４の垂直壁に沿って延び、そして
第２の水平部分９６は、垂直部分７８とドレイン領域５
０との間に延びる。ほぼ長方形の制御ゲート５６は、チ
ャンネル領域の垂直部分７８に直接隣接した第１部分
と、チャンネル領域の第２の水平部分９６に直接隣接し
た第２部分とを各々有している。窒化物層３０の残りの
部分は、より強力な側壁フリンジフィールドを与え、従
って、ソース領域３８（ポリブロック４２を含む）とフ
ローティングゲート１４との間の容量性結合を改善す
る。フローティングゲート１４は、それに対して横方向
に隣接配置された垂直に向いた制御ゲートブロック５６
に直接対向する水平に向いたエッジ５４を有している。
最後に、制御ゲート酸化物の厚みは、正確に制御するこ
とが非常に困難なポリ付着及びエッチバックプロセスで
はなく、ポリ付着ステップにより指令される。
【００８２】第５の別の実施形態
図８Ａないし８Ｗは、図７Ｚに示したものと同様のメモ
リセル構造体を、金属のソースライン構成で形成するた
めの第５の別のプロセスを示す。この第５の別のプロセ
スは、図７Ｆに示したものと同じ構造体で開始される。
ＢＳＧエッチング（例えば、湿式エッチング）を使用し
て、図８Ａに示すようにＢＳＧ１０２が除去され、その
後、非等方性酸化物エッチング（例えば、ＲＩＥ）を行
って、酸化物層３２の露出部分（即ち窒化物１０４で保
護されない部分）が除去され、酸化物ブロック３２間に
配置された半くぼみの第３のトレンチ４４が残される。
次いで、構造体が熱酸化処理を受け、ポリブロック２８
上に酸化物層４８を形成する。酸化物層４８は、ポリブ
ロック２８にセルフ・アラインされる（例えば、６００
Åまでの厚みで）。それにより生じる構造体が図８Ｂに
示されている。
リセル構造体を、金属のソースライン構成で形成するた
めの第５の別のプロセスを示す。この第５の別のプロセ
スは、図７Ｆに示したものと同じ構造体で開始される。
ＢＳＧエッチング（例えば、湿式エッチング）を使用し
て、図８Ａに示すようにＢＳＧ１０２が除去され、その
後、非等方性酸化物エッチング（例えば、ＲＩＥ）を行
って、酸化物層３２の露出部分（即ち窒化物１０４で保
護されない部分）が除去され、酸化物ブロック３２間に
配置された半くぼみの第３のトレンチ４４が残される。
次いで、構造体が熱酸化処理を受け、ポリブロック２８
上に酸化物層４８を形成する。酸化物層４８は、ポリブ
ロック２８にセルフ・アラインされる（例えば、６００
Åまでの厚みで）。それにより生じる構造体が図８Ｂに
示されている。
【００８３】非等方性（乾式）窒化物エッチングを使用
して、第３のトレンチ４４に（酸化物ブロック３２間
で）露出された窒化物層３０の部分が除去され、このと
き、酸化物層２２がエッチングストッパーとして使用さ
れる。又、この窒化物エッチングは、窒化物層１０４を
ある程度除去すると共に（例えば、５００Åまでの厚み
を残して）、ポリブロック２８に隣接する窒化物層３０
の露出部分を除去する。非等方性酸化物エッチングがそ
れに続き、第３のトレンチ４４に（酸化物ブロック３２
間で）露出された酸化物層２２の部分が除去され、この
とき、ポリ層１４がエッチングストッパーとして使用さ
れる。又、この酸化物エッチングは、酸化物層４８の小
さな部分も若干消費する。それにより生じる構造体が図
８Ｃに示されている。
して、第３のトレンチ４４に（酸化物ブロック３２間
で）露出された窒化物層３０の部分が除去され、このと
き、酸化物層２２がエッチングストッパーとして使用さ
れる。又、この窒化物エッチングは、窒化物層１０４を
ある程度除去すると共に（例えば、５００Åまでの厚み
を残して）、ポリブロック２８に隣接する窒化物層３０
の露出部分を除去する。非等方性酸化物エッチングがそ
れに続き、第３のトレンチ４４に（酸化物ブロック３２
間で）露出された酸化物層２２の部分が除去され、この
とき、ポリ層１４がエッチングストッパーとして使用さ
れる。又、この酸化物エッチングは、酸化物層４８の小
さな部分も若干消費する。それにより生じる構造体が図
８Ｃに示されている。
【００８４】次いで、非等方性（乾式）ポリエッチング
を実行して、第３のトレンチに（酸化物ブロック３２間
で）露出されたポリ層１４の部分が除去され、このと
き、酸化物層１２がエッチングストッパーとして使用さ
れる。このポリエッチングは、図８Ｄに示すように、第
３のトレンチ４４に対向するポリ層１４の縁に傾斜即ち
テーパー領域１０６を形成するように実行されるのが好
ましい。
を実行して、第３のトレンチに（酸化物ブロック３２間
で）露出されたポリ層１４の部分が除去され、このと
き、酸化物層１２がエッチングストッパーとして使用さ
れる。このポリエッチングは、図８Ｄに示すように、第
３のトレンチ４４に対向するポリ層１４の縁に傾斜即ち
テーパー領域１０６を形成するように実行されるのが好
ましい。
【００８５】非等方性（乾式）酸化物エッチングがそれ
に続き、第３のトレンチ４４に（酸化物ブロック３２間
で）露出された酸化物層１２の部分が除去され、第３の
トレンチ４４の底に基板１０を露出させる。又、この酸
化物エッチングは、酸化物層４８の小さな部分も若干消
費する。シリコン基板１０が第３のトレンチ４４の底に
露出されたままである状態で、シリコン（乾式）エッチ
ングプロセスが実行されて、第３のトレンチ４４を、基
板表面より５００Åないし１５００Å低い深さまで、基
板１０へと下方に拡張させる。このエッチングは、シリ
コンと酸化物との間に１対１の選択性をもつように選択
され、従って、酸化物分離領域１６にも同様の深さのト
レンチをエッチングし（ＬＯＣＯＳ又はＳＴＩ）、ここ
では、第３のトレンチ４４が連続的に形成されそして活
性領域及び分離領域１７／１６にわたって延びる。
に続き、第３のトレンチ４４に（酸化物ブロック３２間
で）露出された酸化物層１２の部分が除去され、第３の
トレンチ４４の底に基板１０を露出させる。又、この酸
化物エッチングは、酸化物層４８の小さな部分も若干消
費する。シリコン基板１０が第３のトレンチ４４の底に
露出されたままである状態で、シリコン（乾式）エッチ
ングプロセスが実行されて、第３のトレンチ４４を、基
板表面より５００Åないし１５００Å低い深さまで、基
板１０へと下方に拡張させる。このエッチングは、シリ
コンと酸化物との間に１対１の選択性をもつように選択
され、従って、酸化物分離領域１６にも同様の深さのト
レンチをエッチングし（ＬＯＣＯＳ又はＳＴＩ）、ここ
では、第３のトレンチ４４が連続的に形成されそして活
性領域及び分離領域１７／１６にわたって延びる。
【００８６】次いで、酸化プロセスが実行され、第３の
トレンチ４４の露出したシリコン表面が酸化されて、そ
れらシリコン表面のライニングとなる薄い酸化物層５２
（例えば、１５０Å）が形成される。又、この酸化プロ
セスは、第３のトレンチ４４の上部の側壁の一部分を形
成するポリ層１４の露出したテーパー面１０６も酸化
し、図８Ｆに示すように、第３のトレンチ４４の側壁の
１つを各々直接的に指す水平に向いたエッジ５４が形成
され。これらエッジ５４は、細長いエッジ（即ち、かみ
そりの刃の鋭いエッジのような）でもよいし、短いエッ
ジ（鉛筆の先端のような）でもよい。又、この酸化プロ
セスは、ポリブロック４２よりも酸化物層４８を厚くす
る。
トレンチ４４の露出したシリコン表面が酸化されて、そ
れらシリコン表面のライニングとなる薄い酸化物層５２
（例えば、１５０Å）が形成される。又、この酸化プロ
セスは、第３のトレンチ４４の上部の側壁の一部分を形
成するポリ層１４の露出したテーパー面１０６も酸化
し、図８Ｆに示すように、第３のトレンチ４４の側壁の
１つを各々直接的に指す水平に向いたエッジ５４が形成
され。これらエッジ５４は、細長いエッジ（即ち、かみ
そりの刃の鋭いエッジのような）でもよいし、短いエッ
ジ（鉛筆の先端のような）でもよい。又、この酸化プロ
セスは、ポリブロック４２よりも酸化物層４８を厚くす
る。
【００８７】任意の酸化物層最適化プロセスが次に行わ
れ、第３のトレンチ４４から酸化物層５２を除去し、そ
の後、ＨＴＯ酸化物付着ステップを行って、良好に制御
された厚み（例えば、１５０Å）を有する酸化物層５２
を全構造体上に再形成することにより、熱成長ファウラ
ー−ノルドハイムトンネリング酸化物の厚みを最適化す
ることができる。それにより生じる構造体が図８Ｇに示
されている。図８Ｈに示すように、ポリ層５６が構造体
上に形成される（例えば、８００Å厚み）。ポリ層５６
の上面には、金属化ポリシリコン（図示せず）を形成す
ることができる。次いで、図８Ｉに示すように、ポリ層
５６上に、誘電体材料の層１０８（例えば、ＢＳＧ、１
０００Åまで）が形成される。次いで、ＢＳＧエッチン
グプロセスを使用して、ＢＳＧ１０８を、酸化物層５２
と平らになるように下方にエッチングし、その後、ポリ
エッチングにより、ポリ層５６を、酸化物層５２と平ら
になるように下方にエッチングする。これらＢＳＧ及び
ポリエッチングに代わって、ＣＭＰ平坦化を使用するこ
ともできる。付加的なポリエッチングを行って、図８Ｊ
に示すように、ポリ層５６の上部を酸化物層５２の上部
及びＢＳＧ１０８より下にくぼませる。
れ、第３のトレンチ４４から酸化物層５２を除去し、そ
の後、ＨＴＯ酸化物付着ステップを行って、良好に制御
された厚み（例えば、１５０Å）を有する酸化物層５２
を全構造体上に再形成することにより、熱成長ファウラ
ー−ノルドハイムトンネリング酸化物の厚みを最適化す
ることができる。それにより生じる構造体が図８Ｇに示
されている。図８Ｈに示すように、ポリ層５６が構造体
上に形成される（例えば、８００Å厚み）。ポリ層５６
の上面には、金属化ポリシリコン（図示せず）を形成す
ることができる。次いで、図８Ｉに示すように、ポリ層
５６上に、誘電体材料の層１０８（例えば、ＢＳＧ、１
０００Åまで）が形成される。次いで、ＢＳＧエッチン
グプロセスを使用して、ＢＳＧ１０８を、酸化物層５２
と平らになるように下方にエッチングし、その後、ポリ
エッチングにより、ポリ層５６を、酸化物層５２と平ら
になるように下方にエッチングする。これらＢＳＧ及び
ポリエッチングに代わって、ＣＭＰ平坦化を使用するこ
ともできる。付加的なポリエッチングを行って、図８Ｊ
に示すように、ポリ層５６の上部を酸化物層５２の上部
及びＢＳＧ１０８より下にくぼませる。
【００８８】次いで、窒化物層１１０が、図８Ｋに示す
ように、構造体上に付着される（例えば、８００Å）。
その後、窒化物エッチングが、酸化物層５２をエッチン
グストッパーとして使用して行われ、図８Ｌに示すよう
に、ポリ層５６の上に窒化物ブロック１１０を残す。窒
化物ブロック１１０は、酸化物層５２（及び酸化物ブロ
ック３２）と、ＢＳＧ１０８とにより、ポリ層５６にセ
ルフ・アラインされる。次いで、ＢＳＧエッチングを使
用して、第３のトレンチ４４からＢＳＧブロック１０８
が除去される。それにより生じる構造体が図８Ｍに示さ
れている。
ように、構造体上に付着される（例えば、８００Å）。
その後、窒化物エッチングが、酸化物層５２をエッチン
グストッパーとして使用して行われ、図８Ｌに示すよう
に、ポリ層５６の上に窒化物ブロック１１０を残す。窒
化物ブロック１１０は、酸化物層５２（及び酸化物ブロ
ック３２）と、ＢＳＧ１０８とにより、ポリ層５６にセ
ルフ・アラインされる。次いで、ＢＳＧエッチングを使
用して、第３のトレンチ４４からＢＳＧブロック１０８
が除去される。それにより生じる構造体が図８Ｍに示さ
れている。
【００８９】非等方性ポリエッチングを使用して、図８
Ｎに示すように、第３のトレンチ４４の底においてポリ
５６の露出部分（即ち、窒化物１１０により保護されな
い部分）が除去される。次いで、窒化物が構造体上に付
着され（例えば、３００Å厚み）、その後、非等方性窒
化物エッチング（例えば、ＲＩＥ）を実行し、図８Ｏに
示すように、第３のトレンチ４４において窒化物スペー
サ１１２を除き、付着窒化物が除去される。構造体の全
面にわたって適当なイオンインプランテーションが行わ
れ、第３のトレンチ４４の下で基板１０に第２領域５０
（埋設ビットラインドレイン領域）が形成される。第３
のトレンチ４４の外部では、イオンが阻止され、何の作
用も果たさない。このイオンインプランテーションプロ
セスは、プロセスにおいて早い段階又は遅い段階で実行
できることに注意されたい。それにより生じる構造体が
図８Ｐに示されている。
Ｎに示すように、第３のトレンチ４４の底においてポリ
５６の露出部分（即ち、窒化物１１０により保護されな
い部分）が除去される。次いで、窒化物が構造体上に付
着され（例えば、３００Å厚み）、その後、非等方性窒
化物エッチング（例えば、ＲＩＥ）を実行し、図８Ｏに
示すように、第３のトレンチ４４において窒化物スペー
サ１１２を除き、付着窒化物が除去される。構造体の全
面にわたって適当なイオンインプランテーションが行わ
れ、第３のトレンチ４４の下で基板１０に第２領域５０
（埋設ビットラインドレイン領域）が形成される。第３
のトレンチ４４の外部では、イオンが阻止され、何の作
用も果たさない。このイオンインプランテーションプロ
セスは、プロセスにおいて早い段階又は遅い段階で実行
できることに注意されたい。それにより生じる構造体が
図８Ｐに示されている。
【００９０】酸化物層１１６が構造体上に付着され、図
８Ｑに示すように、第３のトレンチを埋める。構造体の
上面は、窒化物層１１０をエッチングストッパーとして
使用し、そして図８Ｒに示すように、ポリブロック２８
を露出させて、平坦化される（例えば、ＣＭＰプロセ
ス）。ポリエッチングプロセスを使用して、ポリブロッ
ク２８が除去され（酸化物層２２をエッチングストッパ
ーとして使用して）、第２のトレンチ３４が形成され
る。制御型酸化物エッチング（例えば、ＨＦ）を使用し
て、第２のトレンチ３４の底に露出した酸化物層２２の
部分が除去される（ポリ層１４をエッチングストッパー
として使用して）。別のポリエッチングプロセスが実行
されて、第２のトレンチ３４の底に露出したポリ層１４
の部分が除去される（酸化物層１２をエッチングストッ
パーとして使用して）。次いで、適当なイオンインプラ
ンテーションを使用して、周囲基板の導電型（例えばＰ
型）とは異なる導電型（例えばＮ型）を有する基板１０
に第１領域（ソース領域）３８が形成される。これによ
り生じる構造体が図８Ｓに示されている。
８Ｑに示すように、第３のトレンチを埋める。構造体の
上面は、窒化物層１１０をエッチングストッパーとして
使用し、そして図８Ｒに示すように、ポリブロック２８
を露出させて、平坦化される（例えば、ＣＭＰプロセ
ス）。ポリエッチングプロセスを使用して、ポリブロッ
ク２８が除去され（酸化物層２２をエッチングストッパ
ーとして使用して）、第２のトレンチ３４が形成され
る。制御型酸化物エッチング（例えば、ＨＦ）を使用し
て、第２のトレンチ３４の底に露出した酸化物層２２の
部分が除去される（ポリ層１４をエッチングストッパー
として使用して）。別のポリエッチングプロセスが実行
されて、第２のトレンチ３４の底に露出したポリ層１４
の部分が除去される（酸化物層１２をエッチングストッ
パーとして使用して）。次いで、適当なイオンインプラ
ンテーションを使用して、周囲基板の導電型（例えばＰ
型）とは異なる導電型（例えばＮ型）を有する基板１０
に第１領域（ソース領域）３８が形成される。これによ
り生じる構造体が図８Ｓに示されている。
【００９１】図８Ｔに示すように、熱酸化プロセスを使
用して、トレンチ３４においてポリ層１４の露出端に酸
化物側壁層３６が形成される。次いで、第２のトレンチ
３４の壁に側壁スペーサ４０が形成され、これは、全構
造体上に薄い酸化物層（例えば、２００Å）を付着し、
その後、非等方性エッチングプロセス（例えば、ＲＩＥ
ドライエッチング）を行って、スペーサ４０を除き付着
酸化物層を除去することにより行われる。又、この酸化
物エッチングプロセスは、第２のトレンチ３４の底にお
いて酸化物層１２の露出部分も除去し、基板１０を露出
すると共に、酸化物層５２をある程度消費する。それに
より得られる構造体が図８Ｕに示されている。次いで、
第２のトレンチ３４が、金属材料のブロック１２０で次
のように埋められる。ＴｉＮ材料の層１１８が構造体上
に付着され、その後、アルミニウム又はタングステンの
ような導電性金属の厚い層が付着されるのが好ましい。
次いで、金属平坦化ステップがそれに続き（例えば、Ｃ
ＭＰ）、これは、金属層を、第２のトレンチ３４の上部
と平らになるように下方にエッチングし、第２のトレン
チ３４に導電性金属のブロック１２０を残し、そしてＴ
ｉＮ材料層１１８を経てソース領域３８に電気的接触し
た状態にする。任意の金属くぼみエッチングを実行し
て、第２のトレンチ３４の外部に付着した全ての金属が
除去されるよう確保することができる。それにより得ら
れる構造体が図８Ｖに示されている。
用して、トレンチ３４においてポリ層１４の露出端に酸
化物側壁層３６が形成される。次いで、第２のトレンチ
３４の壁に側壁スペーサ４０が形成され、これは、全構
造体上に薄い酸化物層（例えば、２００Å）を付着し、
その後、非等方性エッチングプロセス（例えば、ＲＩＥ
ドライエッチング）を行って、スペーサ４０を除き付着
酸化物層を除去することにより行われる。又、この酸化
物エッチングプロセスは、第２のトレンチ３４の底にお
いて酸化物層１２の露出部分も除去し、基板１０を露出
すると共に、酸化物層５２をある程度消費する。それに
より得られる構造体が図８Ｕに示されている。次いで、
第２のトレンチ３４が、金属材料のブロック１２０で次
のように埋められる。ＴｉＮ材料の層１１８が構造体上
に付着され、その後、アルミニウム又はタングステンの
ような導電性金属の厚い層が付着されるのが好ましい。
次いで、金属平坦化ステップがそれに続き（例えば、Ｃ
ＭＰ）、これは、金属層を、第２のトレンチ３４の上部
と平らになるように下方にエッチングし、第２のトレン
チ３４に導電性金属のブロック１２０を残し、そしてＴ
ｉＮ材料層１１８を経てソース領域３８に電気的接触し
た状態にする。任意の金属くぼみエッチングを実行し
て、第２のトレンチ３４の外部に付着した全ての金属が
除去されるよう確保することができる。それにより得ら
れる構造体が図８Ｖに示されている。
【００９２】酸化物層１１４（例えば、ＢＰ ＴＥＯ
Ｓ）を使用して、構造体がカバーされる。マスキングス
テップを実行して、ドレイン領域５０上にエッチング領
域を画成する。エッチング領域から酸化物層１１４、１
１６及び５２を選択的にエッチングし、第２領域５０の
露出部分を理想的に中心としそしてそれより著しく広い
接触開口を形成する。次いで、接触開口は、金属付着及
び平坦化エッチバックにより導体金属で埋められ、導体
コンタクト７２を形成する。酸化物１１４上に金属マス
キングを行うことにより各活性領域にビットラインコネ
クタ７４が追加され、その活性領域において全てのコン
タクト７２が一緒に接続される。最終的な構造が図８Ｗ
に示されている。
Ｓ）を使用して、構造体がカバーされる。マスキングス
テップを実行して、ドレイン領域５０上にエッチング領
域を画成する。エッチング領域から酸化物層１１４、１
１６及び５２を選択的にエッチングし、第２領域５０の
露出部分を理想的に中心としそしてそれより著しく広い
接触開口を形成する。次いで、接触開口は、金属付着及
び平坦化エッチバックにより導体金属で埋められ、導体
コンタクト７２を形成する。酸化物１１４上に金属マス
キングを行うことにより各活性領域にビットラインコネ
クタ７４が追加され、その活性領域において全てのコン
タクト７２が一緒に接続される。最終的な構造が図８Ｗ
に示されている。
【００９３】垂直に向けられた制御ゲートに向かう水平
に向けられたフローティングゲートの先鋭なエッジ、金
属コンタクト７２のＳＡＣ整列、「Ｓ」字型チャンネル
領域、及びポリ付着ステップにより指令される制御ゲー
トの長さの利点に加えて、この実施形態は、金属材料の
ブロックがその長さに沿って取り付けられる状態でソー
スライン３８を形成し、従って、ソースライン３８の全
抵抗をその長さにわたって減少するという更に別の効果
を有する。
に向けられたフローティングゲートの先鋭なエッジ、金
属コンタクト７２のＳＡＣ整列、「Ｓ」字型チャンネル
領域、及びポリ付着ステップにより指令される制御ゲー
トの長さの利点に加えて、この実施形態は、金属材料の
ブロックがその長さに沿って取り付けられる状態でソー
スライン３８を形成し、従って、ソースライン３８の全
抵抗をその長さにわたって減少するという更に別の効果
を有する。
【００９４】本発明は、上述した実施形態に限定される
ものではなく、特許請求の範囲内に入る全ての変更も包
含することを理解されたい。例えば、第３のトレンチ４
４は、図示された細長い長方形だけではなく、いかなる
形状で基板へと延びて終了してもよい。又、上述した方
法は、メモリセルを形成するのに使用する導電性材料と
して適当にドープされたポリシリコンの使用を説明した
が、いかなる適当な導電性材料も使用できることが当業
者に明らかであろう。更に、二酸化シリコン又は窒化シ
リコンに代わっていかなる適当な絶縁材を使用すること
もできる。更に、エッチング特性が二酸化シリコン（又
は絶縁材）及びポリシリコン（又は導体）から相違する
ような適当な材料を、窒化シリコンに代わって使用する
ことができる。更に、請求の範囲から明らかなように、
上述した又は請求の範囲に述べた厳密な順序で全ての方
法段階を実行する必要はなく、本発明のメモリセルを適
切に形成できるものであれば、いかなる順序でもよい。
又、本発明のメモリセル素子は、均一にドープされた基
板において形成されるものとして示されたが、基板の他
の部分に比して異なる導電型を有するようにドープされ
た領域である基板のウェル領域にも形成できることが明
らかであり且つ意図される。最後に、絶縁材料又は導電
性材料の単一層は、そのような材料の多層として形成す
ることもでき、又、その逆のことも言える。
ものではなく、特許請求の範囲内に入る全ての変更も包
含することを理解されたい。例えば、第３のトレンチ４
４は、図示された細長い長方形だけではなく、いかなる
形状で基板へと延びて終了してもよい。又、上述した方
法は、メモリセルを形成するのに使用する導電性材料と
して適当にドープされたポリシリコンの使用を説明した
が、いかなる適当な導電性材料も使用できることが当業
者に明らかであろう。更に、二酸化シリコン又は窒化シ
リコンに代わっていかなる適当な絶縁材を使用すること
もできる。更に、エッチング特性が二酸化シリコン（又
は絶縁材）及びポリシリコン（又は導体）から相違する
ような適当な材料を、窒化シリコンに代わって使用する
ことができる。更に、請求の範囲から明らかなように、
上述した又は請求の範囲に述べた厳密な順序で全ての方
法段階を実行する必要はなく、本発明のメモリセルを適
切に形成できるものであれば、いかなる順序でもよい。
又、本発明のメモリセル素子は、均一にドープされた基
板において形成されるものとして示されたが、基板の他
の部分に比して異なる導電型を有するようにドープされ
た領域である基板のウェル領域にも形成できることが明
らかであり且つ意図される。最後に、絶縁材料又は導電
性材料の単一層は、そのような材料の多層として形成す
ることもでき、又、その逆のことも言える。
【図１】従来の分割ゲート不揮発性メモリセルを示す側
面断面図である。
面断面図である。
【図２Ａ】分離領域を形成するための本発明の方法の第
１ステップに使用される半導体基板の上面図である。
１ステップに使用される半導体基板の上面図である。
【図２Ｂ】１−１線に沿った構造体の断面図で、本発明
の初期処理ステップを示す図である。
の初期処理ステップを示す図である。
【図２Ｃ】図２Ｂの構造体の処理において分離領域を形
成する次のステップを示す構造体の上面図である。
成する次のステップを示す構造体の上面図である。
【図２Ｄ】図２Ｃの１−１線に沿った構造体の断面図
で、構造体に形成された分離縞を示す図である。
で、構造体に形成された分離縞を示す図である。
【図２Ｅ】図２Ｃの１−１線に沿った構造体の断面図
で、半導体基板に形成することのできる２つの形式の分
離領域、即ちＬＯＣＯＳ又は浅いトレンチを示す図であ
る。
で、半導体基板に形成することのできる２つの形式の分
離領域、即ちＬＯＣＯＳ又は浅いトレンチを示す図であ
る。
【図３Ａ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｂ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｃ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｄ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｅ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｆ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｇ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｈ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｉ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｊ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｋ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｌ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｍ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｎ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｏ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｐ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｑ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｒ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｓ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｔ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図３Ｕ】図２Ｃの２−２線に沿った構造体の断面図
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
で、本発明によるフローティングメモリセルの不揮発性
メモリアレーの形成において、図２Ｃに示す構造体の処
理の次のステップを示す図である。
【図４Ａ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理のステップ
を示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理のステップ
を示す図である。
【図４Ｂ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
【図４Ｃ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
【図４Ｄ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
【図４Ｅ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
【図４Ｆ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
【図４Ｇ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｏの半導体構造体の第１の別の処理の次のステ
ップを示す図である。
【図５Ａ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理のステップ
を示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理のステップ
を示す図である。
【図５Ｂ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
【図５Ｃ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
【図５Ｄ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
【図５Ｅ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
【図５Ｆ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
【図５Ｇ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
【図５Ｈ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
【図５Ｉ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第２の別の処理の次のステ
ップを示す図である。
【図６Ａ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理のステップ
を示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理のステップ
を示す図である。
【図６Ｂ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図６Ｃ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図６Ｄ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図６Ｅ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図６Ｆ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図６Ｇ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図６Ｈ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図６Ｉ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図６Ｊ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｍの半導体構造体の第３の別の処理の次のステ
ップを示す図である。
【図７Ａ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理のステップ
を示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理のステップ
を示す図である。
【図７Ｂ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｃ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｄ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｅ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｆ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｇ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｈ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｉ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｊ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｋ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｌ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｍ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｎ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｏ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｐ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｑ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｒ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｓ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｔ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｕ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｖ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｗ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｘ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｙ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図７Ｚ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図３Ｃの半導体構造体の第４の別の処理の次のステ
ップを示す図である。
【図８Ａ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理のステップ
を示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理のステップ
を示す図である。
【図８Ｂ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｃ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｄ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｅ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｆ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｇ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｈ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｉ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｊ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｋ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｌ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｍ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｎ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｏ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｐ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｑ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｒ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｓ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｔ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｕ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｖ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
【図８Ｗ】半導体構造体の断面図で、本発明のフローテ
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
ィングメモリセルの不揮発性メモリアレーの形成におい
て、図７Ｆの半導体構造体の第５の別の処理の次のステ
ップを示す図である。
１０ 半導体基板
１２ 絶縁材料層
１４ ポリシリコン層
１６ 縞
１８ 窒化物層
１７ 活性領域
１９ ホトレジスト層
２０ａ、２０ｂ 分離材料
２２ 絶縁層
２４ ポリ層
２６ 第１トレンチ
２８ ポリブロック
３０ 窒化物層
３２ 酸化物層
３４ 第２トレンチ
３８ ソース領域
４０ 側壁スペーサ
４２ ポリブロック
４３ 酸化物層
４４ 第３トレンチ
４６ スペーサ
４８ 酸化物層
５０ 第２領域
５２ 薄い酸化物層
５４ 水平を向いたエッジ
５６ ポリスペーサ
５８ 絶縁スペーサ
６０、６２ 酸化物スペーサ
６４ シリサイド
６６ ポリサイド
６８ ポリサイド層
７０ ＢＰＳＧ
７２ 導体コンタクト
７４ ビットラインコネクタ
７６ チャンネル領域
７８ 垂直部分
８０ 水平部分
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 チー シン ワン
アメリカ合衆国 カリフォルニア州
95120 サン ホセ ギリス ドライヴ
6585
(72)発明者 ビン イェー
アメリカ合衆国 カリフォルニア州
94024 ロス アルトス ヒルズ ジェイ
ビル レーン 24055
Ｆターム(参考） 5F083 EP03 EP25 EP57 ER02 ER14
ER17 GA09 GA22 JA35 JA36
JA38 JA39 JA40 JA53 KA08
MA03 MA06 MA20 NA01 NA02
NA06 PR03 PR09 PR29 PR39
PR40
5F101 BA15 BB04 BC13 BD10 BD13
BD16 BD35 BD37 BE02 BE05
BE07 BH14 BH19
Claims (49)
- 【請求項１】 電気的にプログラム可能で且つ消去可能
なメモリデバイスのアレーにおいて、 第１導電型の半導体材料の基板と、 上記基板上に形成され、互いにほぼ平行で、且つ第１方
向に延びる離間された分離領域とを備え、各対の隣接す
る分離領域間には活性領域があり、そして上記活性領域
の各々は、複数のメモリセルを含み、各メモリセルは、 第２導電型を有する基板に形成された第１及び第２の離
間された領域を含み、それらの間には上記基板のチャン
ネル領域が画成され、 又、上記チャンネル領域の少なくとも一部分の上に配置
されてそこから絶縁された導電性のフローティングゲー
トを含み、このフローティングゲートは、該フローティ
ングゲートの側縁から延びる水平に向けられたエッジを
含み、そして更に、少なくとも一部分が上記水平に向け
られたエッジに横方向に隣接して配置されてそこから絶
縁された導電性の制御ゲートを含む、ように構成された
メモリデバイスのアレー。 - 【請求項２】 上記メモリセルの各々に対し、上記フロ
ーティングゲートの一部分が上記第１領域の一部分の上
に配置されてそこから絶縁された請求項１に記載のデバ
イスのアレー。 - 【請求項３】 上記基板の表面へと形成された複数のト
レンチを更に備え、これらのトレンチは、互いにほぼ平
行で、且つ上記第１方向にほぼ垂直な第２方向に上記分
離及び活性領域を横切って延び、上記第２領域の各々
は、１つのトレンチの下に形成される請求項１に記載の
デバイスのアレー。 - 【請求項４】 上記メモリセルの各々に対し、上記チャ
ンネル領域は、１つのトレンチの側壁にほぼ沿って延び
る第１部分と、上記基板の表面にほぼ沿って延びる第２
部分とを有する請求項３に記載のデバイスのアレー。 - 【請求項５】 上記メモリセルの各々に対して、上記チ
ャンネル領域の第１及び第２部分は、互いにほぼ垂直な
方向に延びる請求項４に記載のデバイスのアレー。 - 【請求項６】 上記メモリセルの各々に対し、上記制御
ゲートの少なくとも一部分は上記トレンチへと延びる請
求項４に記載のデバイスのアレー。 - 【請求項７】 上記メモリセルの各々に対し、 上記フローティングゲートは、一般的に細長いものであ
って、上記基板の表面にほぼ平行な方向に延び、そして
上記制御ゲートは、一般的に細長いものであって、上記
基板の表面にほぼ垂直な方向に延びる請求項３に記載の
デバイスのアレー。 - 【請求項８】 各活性領域に対し、上記制御ゲートの各
々は、隣接する分離領域を横切って延び、そして別の活
性領域に配置された制御ゲートの１つに電気的に接続さ
れる請求項６に記載のデバイスのアレー。 - 【請求項９】 上記第１ゲートの１つの上に各々配置さ
れて電気的に接触される導電性材料の複数のブロックを
更に備えた請求項１に記載のデバイスのアレー。 - 【請求項１０】 上記フローティングゲートの各々は、
上記導電性材料のブロックの１つに横方向に隣接して配
置されてそこから絶縁される請求項９に記載のデバイス
のアレー。 - 【請求項１１】 上記フローティングゲートの各々は、
上記チャンネル領域の１つのほぼ全第２部分上に配置さ
れる請求項１に記載のデバイスのアレー。 - 【請求項１２】 上記フローティングゲートのエッジの
各々は、電荷のファウラー−ノルドハイムトンネリング
を許す厚みを有する絶縁材料により上記制御ゲートの１
つから絶縁される請求項１に記載のデバイスのアレー。 - 【請求項１３】 上記チャンネル領域の第１部分の各々
は、上記フローティングゲートの１つに直接的に向かう
方向に延びる請求項１に記載のデバイスのアレー。 - 【請求項１４】 上記メモリセルは、メモリセルの対と
して形成され、そしてメモリセルの各対は、それらの間
の１つの第２領域を共有する請求項１に記載のデバイス
のアレー。 - 【請求項１５】 上記メモリセルは、メモリセルの対と
して形成され、そしてメモリセルの各対は、それらの間
の１つの第１領域を共有する請求項１に記載のデバイス
のアレー。 - 【請求項１６】 上記メモリセルの各々は、上記フロー
ティングゲート上に配置されて上記導電性材料のブロッ
クに横方向に隣接する絶縁材料層を更に備えた請求項１
０に記載のデバイスのアレー。 - 【請求項１７】 上記絶縁材料層は、窒化シリコンで作
られる請求項１６に記載のデバイスのアレー。 - 【請求項１８】 上記制御ゲートの各々は、 １つのトレンチの側壁に沿って延びてそこから絶縁され
た第１部分と、 １つのトレンチの底壁に沿って延びてそこから絶縁され
た第２部分と、を備えた請求項４に記載のデバイスのア
レー。 - 【請求項１９】 上記制御ゲートの各々は、ほぼ「Ｌ」
字型である請求項１８に記載のデバイスのアレー。 - 【請求項２０】 上記制御ゲートの各々は、ほぼ長方形
である請求項１８に記載のデバイスのアレー。 - 【請求項２１】 上記チャンネル領域の各々は、１つの
トレンチの底壁にほぼ沿って延びる第３部分を含む請求
項１８に記載のデバイスのアレー。 - 【請求項２２】 上記チャンネル領域の各々は、ほぼ
「Ｓ」字型である請求項２１に記載のデバイスのアレ
ー。 - 【請求項２３】 上記メモリセルの各々は、上記第２領
域上に配置されてそこに電気的接続された第１部分及び
上記制御ゲート上に配置されてそこから絶縁された第２
部分を有するメタルコンタクトを更に備えている請求項
１に記載のデバイスのアレー。 - 【請求項２４】 上記メモリセルの各々に対し、上記ブ
ロックの導電性材料は金属である請求項９に記載のデバ
イスのアレー。 - 【請求項２５】 半導体メモリセルのアレーを形成する
方法において、 第１導電型を有する基板上に、互いにほぼ平行で且つ第
１方向に延びる離間された分離領域を形成し、各対の隣
接する分離領域間には活性領域が設けられ、 第２導電型を有する半導体基板に、複数の離間された第
１及び第２領域を形成し、上記基板の活性領域における
複数のチャンネル領域が、上記第１領域の１つと第２領
域の１つとの間に各々延びるように画成され、 １つのチャンネル領域の少なくとも一部分の上に各々配
置されてそこから絶縁された導電性材料の複数のフロー
ティングゲートを形成し、各フローティングゲートは、
該フローティングゲートの側縁から延びる水平に向けら
れたエッジを含み、そして各々の少なくとも一部分が上
記水平に向けられたエッジの１つに横方向に隣接して配
置されてそこから絶縁された複数の導電性制御ゲートを
形成する、という段階を備えた方法。 - 【請求項２６】 上記複数の制御ゲートは、互いにほぼ
平行であり、そして上記活性及び分離領域を横切って上
記第１方向にほぼ垂直の第２方向に延びる請求項２５の
記載の方法。 - 【請求項２７】 上記フローティングゲートの各々は、
１つの上記第１領域の一部分の上に配置されてそこから
絶縁される請求項２５に記載の方法。 - 【請求項２８】 上記半導体基板の表面へと複数のトレ
ンチを形成する段階を更に備え、これらのトレンチは、
互いにほぼ平行で、且つ上記分離及び活性領域を横切っ
て上記第１方向にほぼ垂直な第２方向に延び、上記第２
領域の各々は、１つのトレンチの下に形成される請求項
２５に記載の方法。 - 【請求項２９】 上記チャンネル領域の各々は、１つの
トレンチの側壁にほぼ沿って延びる第１部分と、上記基
板の表面にほぼ沿って延びる第２部分とを有する請求項
２８に記載の方法。 - 【請求項３０】 上記チャンネル領域の第１及び第２部
分は、互いにほぼ垂直な方向に延びる請求項２９に記載
の方法。 - 【請求項３１】 各制御ゲートの少なくとも一部分は、
１つのトレンチへと延びるように形成される請求項２９
に記載の方法。 - 【請求項３２】 上記制御ゲート各々の形成は、１つの
トレンチの側壁に沿って延びてそこから絶縁される第１
部分と、１つの水平に向けられたエッジに横方向に隣接
して配置されてそこから絶縁された第２部分とを有する
導電性材料のスペーサを形成することを含む請求項２９
に記載の方法。 - 【請求項３３】 上記フローティングゲートの各々は、
一般的に細長いものであって、上記基板の表面にほぼ平
行な方向に延び、そして上記制御ゲートの各々は、一般
的に細長いものであって、上記基板の表面にほぼ垂直な
方向に延びる請求項２８に記載の方法。 - 【請求項３４】 互いにほぼ平行であって、且つ上記活
性及び分離領域を横切って上記第１方向にほぼ垂直な第
２方向に延びる導電性材料の複数のブロックを形成する
段階を更に備え、これら導電性材料ブロックの各々は、
幾つかの第１領域の上に配置されそしてそれと電気的接
触される請求項２５に記載の方法。 - 【請求項３５】 上記フローティングゲートの各々は、
上記導電性材料ブロックの１つに横方向に隣接して配置
されてそこから絶縁された請求項３４に記載の方法。 - 【請求項３６】 上記フローティングゲートの各々は、
１つのチャンネル領域のほぼ第２部分全体の上に形成さ
れてそこから絶縁される請求項２５に記載の方法。 - 【請求項３７】 上記フローティングゲートエッジの各
々と、それに隣接する制御ゲートとの間に、電荷のファ
ウラー−ノルドハイムトンネリングを許す厚みを有する
絶縁材料形成する段階を更に備えた請求項２５に記載の
方法。 - 【請求項３８】 上記チャンネル領域の第１部分の各々
は、上記フローティングゲートの１つに直接的に向かう
方向に延びる請求項２５に記載の方法。 - 【請求項３９】 上記フローティングゲートの各々の上
に配置され且つ上記導電性材料ブロックの１つに横方向
に隣接する絶縁材料層を形成する段階を更に備えた請求
項３５に記載の方法。 - 【請求項４０】 上記絶縁材料層は、窒化シリコンで作
られる請求項３９に記載の方法。 - 【請求項４１】 上記制御ゲート各々の形成は、 １つのトレンチの側壁に沿って延びそしてそこから絶縁
された制御ゲートの第１部分を形成し、そして１つのト
レンチの底壁に沿って延びそしてそこから絶縁された制
御ゲートの第２部分を形成する、という段階を含む請求
項２９に記載の方法。 - 【請求項４２】 上記制御ゲートの各々は、ほぼ「Ｌ」
字型である請求項４１に記載の方法。 - 【請求項４３】 上記制御ゲートの各々は、ほぼ長方形
である請求項４１に記載の方法。 - 【請求項４４】 上記チャンネル領域の各々は、１つの
トレンチの底壁にほぼ沿って延びる第３部分を含む請求
項４１に記載の方法。 - 【請求項４５】 上記チャンネル領域の各々は、ほぼ
「Ｓ」字型である請求項４４に記載の方法。 - 【請求項４６】 上記第２領域の１つの上に配置されて
そこに電気的接続された第１部分、及び上記制御ゲート
の１つの上に配置されてそこから絶縁された第２部分を
各々有する複数のメタルコンタクトを形成する段階を更
に備えた請求項２５に記載の方法。 - 【請求項４７】 上記ブロックの導電性材料は金属であ
る請求項３４に記載の方法。 - 【請求項４８】 半導体材料の基板上に配置されてそこ
から絶縁された導電性フローティングゲートと、少なく
とも一部分がこのフローティングゲートに横方向に隣接
して配置されそして絶縁材料によりそこから絶縁された
導電性制御ゲートとを有する電気的にプログラム可能で
且つ消去可能なメモリデバイスを動作する方法におい
て、 フローティングゲートに電子を誘起するためのフローテ
ィングゲートの電圧に対して充分に正である電圧を制御
ゲートに印加して、フローティングゲートの側縁から延
びる水平に向けられたエッジから、絶縁材料を通して、
制御ゲートへとファウラー−ノルドハイムのトンネリン
グにより横方向にトンネル作用を生じさせる段階を備え
た方法。 - 【請求項４９】 上記フローティングゲートの下に少な
くとも部分的に形成されてそこから絶縁された基板のソ
ース領域に正の電圧を印加して、その正の電圧をフロー
ティングゲートに容量性結合し、 上記基板の表面に形成されたトレンチの下に配置された
基板のドレイン領域に正の電圧を印加し、そして上記ト
レンチへと下方に延びる第１部分と、上記フローティン
グゲートのエッジに横方向に隣接して配置された第２部
分とを有する制御ゲートに正の電圧を印加するという段
階を更に備え、 電子が誘起されて、上記ドレイン領域から、上記トレン
チの側壁にほぼ沿って、上記フローティングゲートへと
移動する請求項４８に記載の方法。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US34363401P | 2001-12-27 | 2001-12-27 | |
| US60/343634 | 2001-12-27 | ||
| US35536302P | 2002-02-06 | 2002-02-06 | |
| US60/355363 | 2002-02-06 | ||
| US10/183,834 US6756633B2 (en) | 2001-12-27 | 2002-06-25 | Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges |
| US10/183834 | 2002-06-25 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003234422A true JP2003234422A (ja) | 2003-08-22 |
| JP2003234422A5 JP2003234422A5 (ja) | 2005-03-10 |
| JP4004948B2 JP4004948B2 (ja) | 2007-11-07 |
Family
ID=27391751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2002380022A Expired - Fee Related JP4004948B2 (ja) | 2001-12-27 | 2002-12-27 | 水平に向けたエッジをもつフローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法及びそれにより形成されたメモリアレー |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6756633B2 (ja) |
| JP (1) | JP4004948B2 (ja) |
| KR (1) | KR100559762B1 (ja) |
| TW (1) | TW560012B (ja) |
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- 2002-09-18 TW TW091121356A patent/TW560012B/zh not_active IP Right Cessation
- 2002-12-27 JP JP2002380022A patent/JP4004948B2/ja not_active Expired - Fee Related
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|---|---|
| US20040214396A1 (en) | 2004-10-28 |
| US20030122185A1 (en) | 2003-07-03 |
| US6882572B2 (en) | 2005-04-19 |
| TW560012B (en) | 2003-11-01 |
| KR20030057420A (ko) | 2003-07-04 |
| US6756633B2 (en) | 2004-06-29 |
| JP4004948B2 (ja) | 2007-11-07 |
| KR100559762B1 (ko) | 2006-03-13 |
| US20040212009A1 (en) | 2004-10-28 |
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Legal Events
| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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