JP2003234422A5 - - Google Patents

Claims (49)

1. 電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーにおいて、
   第１導電型の半導体材料の基板と、
   上記基板上に形成され、互いにほぼ平行で、且つ第１方向に延びる離間された分離領域とを備え、各対の隣接する分離領域間には活性領域があり、そして
   上記活性領域の各々は、複数のメモリセルを含み、各メモリセルは、
   第２導電型を有する基板に形成された第１及び第２の離間された領域を含み、それらの間には上記基板のチャンネル領域が画成され、
   又、上記チャンネル領域の少なくとも一部分の上に配置されてそこから絶縁された導電性のフローティングゲートを含み、このフローティングゲートは、該フローティングゲートの側縁から延びる水平に向けられたエッジを含み、そして
   更に、少なくとも一部分が上記水平に向けられたエッジに横方向に隣接して配置されてそこから絶縁された導電性の制御ゲートを含む、ように構成されたメモリデバイスのアレー。
2. 上記メモリセルの各々に対し、上記フローティングゲートの一部分が上記第１領域の一部分の上に配置されてそこから絶縁された請求項１に記載のデバイスのアレー。
3. 上記基板の表面へと形成された複数のトレンチを更に備え、これらのトレンチは、互いにほぼ平行で、且つ上記第１方向にほぼ垂直な第２方向に上記分離及び活性領域を横切って延び、上記第２領域の各々は、１つのトレンチの下に形成される請求項１に記載のデバイスのアレー。
4. 上記メモリセルの各々に対し、上記チャンネル領域は、１つのトレンチの側壁にほぼ沿って延びる第１部分と、上記基板の表面にほぼ沿って延びる第２部分とを有する請求項３に記載のデバイスのアレー。
5. 上記メモリセルの各々に対して、上記チャンネル領域の第１及び第２部分は、互いにほぼ垂直な方向に延びる請求項４に記載のデバイスのアレー。
6. 上記メモリセルの各々に対し、上記制御ゲートの少なくとも一部分は上記トレンチへと延びる請求項４に記載のデバイスのアレー。
7. 上記メモリセルの各々に対し、
   上記フローティングゲートは、一般的に細長いものであって、上記基板の表面にほぼ平行な方向に延び、そして
   上記制御ゲートは、一般的に細長いものであって、上記基板の表面にほぼ垂直な方向に延びる請求項３に記載のデバイスのアレー。
8. 各活性領域に対し、上記制御ゲートの各々は、隣接する分離領域を横切って延び、そして別の活性領域に配置された制御ゲートの１つに電気的に接続される請求項６に記載のデバイスのアレー。
9. 上記第１ゲートの１つの上に各々配置されて電気的に接触される導電性材料の複数のブロックを更に備えた請求項１に記載のデバイスのアレー。
10. 上記フローティングゲートの各々は、上記導電性材料のブロックの１つに横方向に隣接して配置されてそこから絶縁される請求項９に記載のデバイスのアレー。
11. 上記フローティングゲートの各々は、上記チャンネル領域の１つのほぼ全第２部分上に配置される請求項４に記載のデバイスのアレー。
12. 上記フローティングゲートのエッジの各々は、電荷のファウラー−ノルドハイムトンネリングを許す厚みを有する絶縁材料により上記制御ゲートの１つから絶縁される請求項１に記載のデバイスのアレー。
13. 上記チャンネル領域の第１部分の各々は、上記フローティングゲートの１つに直接的に向かう方向に延びる請求項４に記載のデバイスのアレー。
14. 上記メモリセルは、メモリセルの対として形成され、そしてメモリセルの各対は、それらの間の１つの第２領域を共有する請求項１に記載のデバイスのアレー。
15. 上記メモリセルは、メモリセルの対として形成され、そしてメモリセルの各対は、それらの間の１つの第１領域を共有する請求項１に記載のデバイスのアレー。
16. 上記メモリセルの各々は、上記フローティングゲート上に配置されて上記導電性材料のブロックに横方向に隣接する絶縁材料層を更に備えた請求項１０に記載のデバイスのアレー。
17. 上記絶縁材料層は、窒化シリコンで作られる請求項１６に記載のデバイスのアレー。
18. 上記制御ゲートの各々は、
    １つのトレンチの側壁に沿って延びてそこから絶縁された第１部分と、
    １つのトレンチの底壁に沿って延びてそこから絶縁された第２部分と、
    を備えた請求項４に記載のデバイスのアレー。
19. 上記制御ゲートの各々は、ほぼ「Ｌ」字型である請求項１８に記載のデバイスのアレー。
20. 上記制御ゲートの各々は、ほぼ長方形である請求項１８に記載のデバイスのアレー。
21. 上記チャンネル領域の各々は、１つのトレンチの底壁にほぼ沿って延びる第３部分を含む請求項１８に記載のデバイスのアレー。
22. 上記チャンネル領域の各々は、ほぼ「Ｓ」字型である請求項２１に記載のデバイスのアレー。
23. 上記メモリセルの各々は、上記第２領域上に配置されてそこに電気的接続された第１部分及び上記制御ゲート上に配置されてそこから絶縁された第２部分を有するメタルコンタクトを更に備えている請求項１に記載のデバイスのアレー。
24. 上記メモリセルの各々に対し、上記ブロックの導電性材料は金属である請求項９に記載のデバイスのアレー。
25. 半導体メモリセルのアレーを形成する方法において、
    第１導電型を有する基板上に、互いにほぼ平行で且つ第１方向に延びる離間された分離領域を形成し、各対の隣接する分離領域間には活性領域が設けられ、
    第２導電型を有する半導体基板に、複数の離間された第１及び第２領域を形成し、上記基板の活性領域における複数のチャンネル領域が、上記第１領域の１つと第２領域の１つとの間に各々延びるように画成され、
    １つのチャンネル領域の少なくとも一部分の上に各々配置されてそこから絶縁された導電性材料の複数のフローティングゲートを形成し、各フローティングゲートは、該フローティングゲートの側縁から延びる水平に向けられたエッジを含み、そして
    各々の少なくとも一部分が上記水平に向けられたエッジの１つに横方向に隣接して配置されてそこから絶縁された複数の導電性制御ゲートを形成する、
    という段階を備えた方法。
26. 上記複数の制御ゲートは、互いにほぼ平行であり、そして上記活性及び分離領域を横切って上記第１方向にほぼ垂直の第２方向に延びる請求項２５の記載の方法。
27. 上記フローティングゲートの各々は、１つの上記第１領域の一部分の上に配置されてそこから絶縁される請求項２５に記載の方法。
28. 上記半導体基板の表面へと複数のトレンチを形成する段階を更に備え、これらのトレンチは、互いにほぼ平行で、且つ上記分離及び活性領域を横切って上記第１方向にほぼ垂直な第２方向に延び、上記第２領域の各々は、１つのトレンチの下に形成される請求項２５に記載の方法。
29. 上記チャンネル領域の各々は、１つのトレンチの側壁にほぼ沿って延びる第１部分と、上記基板の表面にほぼ沿って延びる第２部分とを有する請求項２８に記載の方法。
30. 上記チャンネル領域の第１及び第２部分は、互いにほぼ垂直な方向に延びる請求項２９に記載の方法。
31. 各制御ゲートの少なくとも一部分は、１つのトレンチへと延びるように形成される請求項２９に記載の方法。
32. 上記制御ゲート各々の形成は、１つのトレンチの側壁に沿って延びてそこから絶縁される第１部分と、１つの水平に向けられたエッジに横方向に隣接して配置されてそこから絶縁された第２部分とを有する導電性材料のスペーサを形成することを含む請求項２９に記載の方法。
33. 上記フローティングゲートの各々は、一般的に細長いものであって、上記基板の表面にほぼ平行な方向に延び、そして
    上記制御ゲートの各々は、一般的に細長いものであって、上記基板の表面にほぼ垂直な方向に延びる請求項２８に記載の方法。
34. 互いにほぼ平行であって、且つ上記活性及び分離領域を横切って上記第１方向にほぼ垂直な第２方向に延びる導電性材料の複数のブロックを形成する段階を更に備え、これら導電性材料ブロックの各々は、幾つかの第１領域の上に配置されそしてそれと電気的接触される請求項２５に記載の方法。
35. 上記フローティングゲートの各々は、上記導電性材料ブロックの１つに横方向に隣接して配置されてそこから絶縁された請求項３４に記載の方法。
36. 上記フローティングゲートの各々は、１つのチャンネル領域のほぼ第２部分全体の上に形成されてそこから絶縁される請求項２９に記載の方法。
37. 上記フローティングゲートエッジの各々と、それに隣接する制御ゲートとの間に、電荷のファウラー−ノルドハイムトンネリングを許す厚みを有する絶縁材料形成する段階を更に備えた請求項２５に記載の方法。
38. 上記チャンネル領域の第１部分の各々は、上記フローティングゲートの１つに直接的に向かう方向に延びる請求項２９に記載の方法。
39. 上記フローティングゲートの各々の上に配置され且つ上記導電性材料ブロックの１つに横方向に隣接する絶縁材料層を形成する段階を更に備えた請求項３５に記載の方法。
40. 上記絶縁材料層は、窒化シリコンで作られる請求項３９に記載の方法。
41. 上記制御ゲート各々の形成は、
    １つのトレンチの側壁に沿って延びそしてそこから絶縁された制御ゲートの第１部分を形成し、そして
    １つのトレンチの底壁に沿って延びそしてそこから絶縁された制御ゲートの第２部分を形成する、
    という段階を含む請求項２９に記載の方法。
42. 上記制御ゲートの各々は、ほぼ「Ｌ」字型である請求項４１に記載の方法。
43. 上記制御ゲートの各々は、ほぼ長方形である請求項４１に記載の方法。
44. 上記チャンネル領域の各々は、１つのトレンチの底壁にほぼ沿って延びる第３部分を含む請求項４１に記載の方法。
45. 上記チャンネル領域の各々は、ほぼ「Ｓ」字型である請求項４４に記載の方法。
46. 上記第２領域の１つの上に配置されてそこに電気的接続された第１部分、及び上記制御ゲートの１つの上に配置されてそこから絶縁された第２部分を各々有する複数のメタルコンタクトを形成する段階を更に備えた請求項２５に記載の方法。
47. 上記ブロックの導電性材料は金属である請求項３４に記載の方法。
48. 半導体材料の基板上に配置されてそこから絶縁された導電性フローティングゲートと、少なくとも一部分がこのフローティングゲートに横方向に隣接して配置されそして絶縁材料によりそこから絶縁された導電性制御ゲートとを有する電気的にプログラム可能で且つ消去可能なメモリデバイスを動作する方法において、
    フローティングゲートに電子を誘起するためのフローティングゲートの電圧に対して充分に正である電圧を制御ゲートに印加して、フローティングゲートの側縁から延びる水平に向けられたエッジから、絶縁材料を通して、制御ゲートへとファウラー−ノルドハイムのトンネリングにより横方向にトンネル作用を生じさせる段階を備えた方法。
49. 上記フローティングゲートの下に少なくとも部分的に形成されてそこから絶縁された基板のソース領域に正の電圧を印加して、その正の電圧をフローティングゲートに容量性結合し、
    上記基板の表面に形成されたトレンチの下に配置された基板のドレイン領域に正の電圧を印加し、そして
    上記トレンチへと下方に延びる第１部分と、上記フローティングゲートのエッジに横方向に隣接して配置された第２部分とを有する制御ゲートに正の電圧を印加するという段階を更に備え、
    電子が誘起されて、上記ドレイン領域から、上記トレンチの側壁にほぼ沿って、上記フローティングゲートへと移動する請求項４８に記載の方法。