CN104969358B - 在沟槽中具有俘获电荷层的非易失性存储器单元和阵列以及其制造方法 - Google Patents

在沟槽中具有俘获电荷层的非易失性存储器单元和阵列以及其制造方法 Download PDF

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Abstract

本发明公开了一种存储器单元，所述存储器单元在衬底的表面中包括沟槽。第一和第二间隔开的区(14,16)形成于所述衬底中，其中所述区之间存在沟道区。所述第一区(14)形成于所述沟槽下方。所述沟道区包括沿所述沟槽的侧壁延伸的第一部分(18b)和沿所述衬底的所述表面延伸的第二部分(18a)。所述沟槽中的电荷俘获层(22)与所述沟道区的所述第一部分相邻并且与所述第一部分绝缘，用于控制所述沟道区第一部分的导电。所述沟槽中的导电栅极(20)与所述电荷俘获层相邻并且与所述电荷俘获层和所述第一区绝缘，并且电容性地耦接至所述电荷俘获层。导电控制栅(24)设置在所述沟道区的所述第二部分上方并且与所述第二部分绝缘，用于控制所述第二部分的导电。

Description

在沟槽中具有俘获电荷层的非易失性存储器单元和阵列以及 其制造方法
技术领域
本发明涉及一种具有俘获电荷层的非易失性存储器单元，以及阵列，以及在沟槽中制造该单元和该阵列的方法。
背景技术
在沟槽中具有俘获电荷层的非易失性存储器单元在本领域中是熟知的。参见例如USP 6,940,125，其公开内容以其全部内容并入本文中。沟槽中的分离栅浮栅非易失性存储器单元在本领域中也是熟知的。参见例如美国专利公布2010/0127308。然而，迄今为止，使用用于存储电荷的俘获电荷层的分离栅非易失性存储器单元的尺寸依然太大。
发明内容
因此，在本发明中，减小了使用电荷俘获层作为存储元件的分离栅非易失性存储器单元的尺寸。具体地讲，当前的非易失性存储器单元包括具有第一导电类型和表面的衬底材料。在该衬底的该表面中形成沟槽。在该衬底中形成第一和第二间隔开的区，其中每一区具有第二导电类型，其中所述区之间存在位于该衬底中的沟道区。第一区形成于沟槽下方，并且沟道区包括基本上沿沟槽的侧壁延伸的第一部分和基本上沿衬底的该表面延伸的第二部分。电荷俘获层位于沟槽中，与沟道区的第一部分相邻并且与其绝缘，用于控制沟道区的第一部分的导电。导电栅位于沟槽中，与电荷俘获层相邻并且与电荷俘获层和第一区绝缘，并且电容性地耦接至电荷俘获层。导电控制栅设置在沟道区的第二部分上方并且与其绝缘，用于控制沟道区的第二部分的导电。
本发明也涉及上述非易失性存储器单元的阵列以及制造单元和单元的阵列的方法。
附图说明
图1是本发明的非易失性存储器单元的横截面视图。
图2（A-I）是穿过有源区以列方向截取的制造本发明的存储器单元和存储器单元的阵列的工艺步骤的横截面视图。
图3是本发明的存储器单元的阵列的顶部视图。
具体实施方式
参见图1，示出了本发明的存储器单元10的横截面视图。存储器单元10包括第一导电类型（例如P型）的半导体衬底12。衬底12具有表面13。沟槽20切入到表面13中。第二导电类型（例如N）的第一区14在衬底12中位于沟槽14的底部处。与第一区14间隔开的、也为第二导电类型N的第二区16沿表面13。沟道区18位于第一区14和第二区16之间。沟道区18具有两个部分：第一部分18a和第二部分18b。第一部分18a沿表面13，以及第二部分18b沿沟槽20的侧壁。俘获电荷层22位于沟槽中，与沟道区18的第二部分18b间隔开。俘获电荷层22是绝缘膜，例如氮化硅(SiN)。耦合栅26也位于沟槽20中。耦合栅26与俘获电荷层22绝缘并且与其相邻，并且在优选实施例中耦合栅26不在衬底12的表面13上方延伸。耦合栅26也与第一区14绝缘。字线栅24位于沟道区的第一部分18a上方并且与其绝缘。
参见图3，示出了本发明的存储器单元10的阵列50在衬底12中的顶部视图。图3示出了行线和列线的方向。如本领域中所熟知，术语行和术语列可互换。沟槽20被示出以行方向延伸，耦合栅26和字线栅24也以行方向延伸。另外，第一区14也以行线方向延伸。在相同列线方向中的第二区16由列方向中的位线电连接。最后，每一列内的俘获电荷层22与同一列中的其它俘获电荷层22隔离，并且也与相同行方向中的其它俘获电荷层22隔离。
存储器单元10的操作可如下：
位线或第二区16 字线栅24 耦合栅26 源极线或第一区14
读取 ~0.6V Vcc Vcc 0V
编程 ~1µA ~1V ~10V ~5V
擦除 0V 0V ~-7V ~7V
在编程期间，字线栅24上的1V接通沟道区的第一部分18a。来自第二区16的电子受到第一区14处的高电压电位(5V)的吸引。由于其靠近沟槽20，因此来自耦合栅26的高电压致使其突然被注入到俘获电荷层22上。因此，通过源极侧热电子注入机制完成编程。
在擦除期间，热空穴从沟道区18注入到俘获电荷层22上。源极上的高电压（例如约7V）生成电子/空穴对。借助耦合栅上的负电压（例如约-7V），一些空穴将被吸引到氮化物层。
最后，在读取操作期间，如果借助电子编程俘获电荷22，则耦合栅26上电压Vcc不能够接通（或弱接通）沟道区18的第二部分18b。然而，如果擦除俘获电荷22，则电压Vcc能够更强地接通沟道区18的第二部分18b。可以通过在沟道区18中流动的电流的量来检测这两个状态之间的差别。
关于本发明的存储器单元10的阵列50的操作，操作条件可如下：
。
参见图2A，示出了通过图3中的线A-A截取的制作本发明的单元10和本发明的单元10的阵列50的工艺中的第一步骤的横截面视图。穿过衬底12的有源区截取线A-A。
首先，将注入物30制作到衬底12中以在字线栅24下方限定晶体管。该注入物可以为p型。此后，在衬底12的表面13上形成二氧化硅层32。二氧化硅层32可通过热氧化形成约10Å到80Å的厚度。然后在二氧化硅层32上形成多晶硅层24。多晶硅层24厚度为大约500Å到2000Å并且可以通过CVD方法形成。然后在多晶硅层24上形成厚度上为大约500Å到1000Å的氮化硅层34。氮化硅层34可以通过CVD形成。最后，在氮化硅层34上形成厚度上为大约100Å到500Å的另一二氧化硅层36。二氧化硅层36可以通过CVD形成。在图2A中示出了所得结构。
在二氧化硅层36上形成掩模并且将其图案化。以行方向在该掩模上形成多个间隔开的掩模开口。穿过这些掩模开口，形成多个间隔开的沟槽20。沟槽20切割穿过二氧化硅36、氮化硅34、多晶硅24、二氧化硅32以及穿过衬底12，到达约在500Å和1500Å之间的深度。然后沉积二氧化硅层38，其给沟槽20的侧壁和底部加衬。所沉积的二氧化硅38厚度上为大约50Å到150Å。在图2B中示出了所得结构。
移除沟槽20中的二氧化硅层38以及氮化硅34上方的二氧化硅36。这可以通过各向异性蚀刻完成。二氧化硅用来钝化沟槽表面。在图2C中示出了所得结构。
图2C中所示的结构然后经受高温氧化过程，这使沟槽20中暴露的多晶硅层24和硅衬底12转变成二氧化硅40。这沿整个行方向在沟槽20中产生厚度上约50Å到100Å的二氧化硅层40。然后在各处（包括在二氧化硅层40上方）沉积厚度为30Å到150Å的氮化硅层42。在图2D中示出了所得结构。
进行掩蔽步骤，其中在该掩模中以列方向在相邻于图2(A-I)中所示的有源区的列中制作开口。穿过该掩模中的开口，各向异性蚀刻氮化物层42和氧化物层40，得到氮化硅层42跨越沟槽20的长度的不连续性。然后移除该掩模。进行源极注入，其沿该沟槽的底部形成连续N型区，从而形成第一区14。执行氮化硅42的进一步各向异性蚀刻。这从原先被该掩模覆盖的有源区域中的沟槽20的底部移除氮化硅42。然后通过使该结构氧化来使源极氧化物厚层41生长到约100Å到300Å的厚度。在图2E中示出了所得结构。
然后在图2E中所示的结构上沉积二氧化硅薄层44。二氧化硅层44为大约20Å到150Å。此后，在该结构上沉积相对厚的多晶硅层26。多晶硅层26沉积到大约500Å到2000Å的厚度，以使得其填充沟槽20并且填充到图2E中所示的结构以上。在图2F中示出了所得结构。
图2F中所示出的结构然后经受多晶硅26的化学机械抛光(CMP)到二氧化硅44的水平。在多晶硅26的CMP之后，然后进一步各向异性蚀刻多晶硅26，直到其将该沟槽近似填充到表面13的水平。在图2G中示出了所得结构。
图2G中所示出的结构然后经受各向异性蚀刻以移除二氧化硅44、氮化硅34和二氧化硅40。图2H中示出了所得结构。
图2H中所示出的结构经受掩蔽步骤，其中在该掩模中以行方向制作开口。然后各向异性蚀刻穿过这些开口的多晶硅24。在该结构上沉积厚度上约50Å到200Å的二氧化硅层46，接着在二氧化硅46上方沉积厚度上约50Å到200Å的氮化硅48。在图2I中示出了所得结构。
图2I中所示出的结构然后经受氮化硅48的各向异性蚀刻，从而形成间隔物48。进行N+离子注入，从而形成第二区16。通过沉积保护性绝缘物（例如氧化物）、硅化物自对准、ILD和CMP蚀刻、接着通过光刻工艺的触点形成将接触孔向下形成到第二区16和多晶硅26、并且然后以导电材料填充那些孔（沉积和CMP回蚀刻）来完成该结构。在图1中示出了所得结构。
应当理解，本发明并不限于以上描述和本文中示出的（一个或多个）实施例，而是涵盖落在所附权利要求书的范围内的任何和所有变化。例如，本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而替代地仅仅是对可以由一项或多项权利要求覆盖的一个或多个特征的引用。以上描述的材料、工艺和数值例子仅为示例性的，而不应视为限制权利要求。此外，如根据权利要求和说明书明显可见，并非所有方法步骤都需按照所示出或所主张的准确次序执行，而是需要按照允许本发明的非易失性存储器单元正确形成的任何次序执行。最后，单个材料层可以被形成为多个这种或类似材料层，反之亦然。
应该指出的是，如本文所用，术语“在…上方”和“在…之上”两者都包含性地包括“直接在…之上”（两者间未设置有中间材料、元件或空间）和“间接在…之上”（两者间设置有中间材料、元件或空间）。同样地，术语“相邻”包括“直接相邻”（两者间未设置有中间材料、元件或空间）和“间接相邻”（两者间设置有中间材料、元件或空间），并且“电耦接”包括“直接电耦接到”（两者间未设置有将这些元件电连接在一起的中间材料或元件）和“间接电耦接到”（两者间设置有将这些元件电连接在一起的中间材料或元件）。例如，“在衬底上方”形成元件可包括在两者间没有中间材料/元件的情况下直接在衬底上形成元件，以及在两者间有一个或多个中间材料/元件的情况下间接在衬底上形成元件。

Claims (8)

1.一种非易失性存储器单元，包括：
衬底材料，具有第一导电类型和表面；
沟槽，形成到所述衬底的所述表面中；
第一和第二间隔开的区，形成在所述衬底中并且具有第二导电类型，所述区之间存在位于所述衬底中的沟道区，其中所述第一区形成于所述沟槽下方，并且所述沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的所述表面延伸的第二部分；
位于所述沟槽中的电荷俘获层，所述电荷俘获层与所述沟道区的所述第一部分相邻并且与所述第一部分绝缘，用于控制所述沟道区的所述第一部分的导电；
位于所述沟槽中的导电栅，所述导电栅与所述电荷俘获层相邻并且与所述电荷俘获层和所述第一区绝缘，并且电容性地耦接至所述电荷俘获层；以及
导电控制栅，所述导电控制栅设置在所述沟道区的所述第二部分上方并且仅通过单个绝缘层与所述第二部分绝缘而没有任何导电栅设置在控制栅与所述沟道区的所述第二部分之间，以用于控制所述沟道区的所述第二部分的导电；
其中：
所述导电控制栅仅在所述表面上方；
所述电荷俘获层位于所述沟槽中，并且延伸得不高于所述单个绝缘层；
所述电荷俘获层的任何部分都不设置在导电栅与第一区之间；以及
所述导电栅位于所述沟槽中，并且延伸得不高于所述单个绝缘层。
2.根据权利要求1所述的存储器单元，其中所述电荷俘获层是氮化硅。
3.一种非易失性存储器单元的阵列，包括：
衬底材料，具有第一导电类型和表面；
多个间隔开的沟槽，基本上彼此平行以行方向延伸，形成到所述衬底的所述表面中；
多个第一区，其中每个第一区形成于以所述行方向延伸的每个沟槽下方，其中每个第一区具有第二导电类型；
多个第二区，沿所述衬底在沟槽之间的所述表面、在基本上垂直于所述行方向的列方向中，其中每个第二区在所述第二区和相邻第一区之间形成用于存储器单元的沟道区；所述沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的所述表面延伸的第二部分，所述沟道区相邻于所述第二区；
一对电荷俘获层，在每一列中的所述沟槽中，每个电荷俘获层沿所述沟道区的所述第一部分与所述沟槽的所述侧壁相邻并且与所述侧壁绝缘，用于控制所述沟道区的所述第一部分的导电；
多个导电栅，其中导电栅位于以所述行方向延伸的每个沟槽中，所述导电栅与每一列的所述电荷俘获层相邻并且与所述电荷俘获层和所述第一区绝缘，并且电容性地耦接至所述电荷俘获层；以及
多个间隔开的导电控制栅，彼此平行、以所述行方向延伸、设置在每个沟道区的所述第二部分上方并且仅通过单个绝缘层与所述第二部分绝缘而没有任何导电栅设置在控制栅与所述沟道区的所述第二部分之间，以用于控制所述沟道区的每个第二部分的导电；
其中：
所述导电控制栅仅在所述表面上方；
所述电荷俘获层位于所述沟槽中，并且延伸得不高于所述单个绝缘层；
所述电荷俘获层的任何部分都不设置在导电栅与第一区之间；以及
所述导电栅位于所述沟槽中，并且延伸得不高于所述单个绝缘层。
4.根据权利要求3所述的阵列，其中所述电荷俘获层是氮化硅。
5.一种形成非易失性存储器单元的方法，包括：
在半导体衬底的表面中形成沟槽，其中所述衬底具有第一导电类型；
在所述衬底中形成第二导电类型的第一和第二间隔开的区，其中所述第一区形成于所述沟槽下方，在所述第一区和所述第二区之间存在沟道区，其中所述沟道区的第一部分沿所述沟槽的侧壁并且所述沟道区的第二部分沿所述衬底的所述表面；
在所述沟槽中形成电荷俘获层，所述电荷俘获层与所述沟道区的所述第一部分相邻并且与所述第一部分绝缘，用于控制所述沟道区的所述第一部分的导电；
在所述沟槽中形成耦合栅，所述耦合栅与所述电荷俘获层相邻并且与所述电荷俘获层和所述第一区绝缘；以及
形成控制栅，所述控制栅与仅通过单个绝缘层所述沟道区的所述第二部分绝缘而没有任何导电栅设置在控制栅与所述沟道区的所述第二部分之间；
其中：
所述导电控制栅仅在所述表面上方；
所述电荷俘获层位于所述沟槽中，并且延伸得不高于所述单个绝缘层；
所述电荷俘获层的任何部分都不设置在导电栅与第一区之间；以及
所述导电栅位于所述沟槽中，并且延伸得不高于所述单个绝缘层。
6.根据权利要求5所述的方法，其中所述电荷俘获层是氮化硅。
7.一种在具有第一导电类型和表面的衬底材料中形成非易失性存储器单元的阵列的方法；所述方法包括：
在所述衬底的所述表面中形成多个间隔开的沟槽，所述沟槽基本上彼此平行以行方向延伸；
形成多个第一区，其中每个第一区形成于以所述行方向延伸的每个沟槽下方，其中每个第一区具有第二导电类型；
形成多个第二区，所述多个第二区沿所述衬底在沟槽之间的所述表面、在基本上垂直于所述行方向的列方向中，其中用于每个存储器单元的沟道区位于每个第二区和相邻第一区之间；所述沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的所述表面延伸的第二部分，所述沟道区相邻于所述第二区；
在每一列中的所述沟槽中形成一对电荷俘获层，每个电荷俘获层沿所述沟道区的所述第一部分与所述沟槽的所述侧壁相邻并且与所述侧壁绝缘，用于控制所述沟道区的所述第一部分的导电；
形成多个导电栅，其中导电栅位于以所述行方向延伸的每个沟槽中，所述导电栅与每一列的所述电荷俘获层相邻并且与所述电荷俘获层和所述第一区绝缘，并且电容性地耦接至所述电荷俘获层；以及
形成多个间隔开的导电控制栅，所述多个间隔开的导电控制栅彼此平行以所述行方向延伸、设置在每个沟道区的所述第二部分上方并且仅通过单个绝缘层与所述第二部分绝缘而没有任何导电栅设置在控制栅与每个沟道区的所述第二部分之间，以用于控制所述沟道区的每个第二部分的导电；
其中：
所述导电控制栅仅在所述表面上方；
所述电荷俘获层位于所述沟槽中，并且延伸得不高于所述单个绝缘层；
所述电荷俘获层的任何部分都不设置在导电栅与第一区之间；以及
所述导电栅位于所述沟槽中，并且延伸得不高于所述单个绝缘层。
8.根据权利要求7所述的方法，其中所述电荷俘获层是氮化硅。
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