JP6571759B2 - 制御ゲートと浮遊ゲートとの間の強化された横方向結合によりスケーリングが改良される分割ゲートフラッシュメモリセル - Google Patents

制御ゲートと浮遊ゲートとの間の強化された横方向結合によりスケーリングが改良される分割ゲートフラッシュメモリセル Download PDF

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Description

〔関連出願〕
本出願は、２０１４年８月８日に出願された米国特許仮出願第６２／０３５，０６２号の利益を主張し、この仮出願は、参照により本明細書に組み込まれる。
本発明は、不揮発性フラッシュメモリセル、そのようなフラッシュメモリセルのアレイ、並びにそのようなメモリセル及びアレイの製造方法に関する。
分割ゲートフラッシュメモリセルアレイは、当該技術分野において周知である。そのようなアレイの一例は、米国特許第７，９２７，９９４号に開示され、この米国特許は、あらゆる目的のため参照により本明細書に組み込まれる。図１は、周知のメモリセル構造を例示している。具体的には、メモリセルはそれぞれ、４つのゲート、つまり、浮遊ゲート１０（ソース領域１４とドレイン領域１６との間に延在するチャネル領域１２の第１の部分の上に配設され、その部分の導電性を制御する）、制御ゲート１８（浮遊ゲート１０の上に配設される）、消去ゲート２０（ソース領域１４の上に配設され、２つの隣接したメモリセルの間で共有される）、及び選択ゲート２２（ワード線ＷＬとも称され、チャネル領域１２の第２の部分の上に配設され、その部分の導電性を制御する）を有する。
動作時の制御ゲート１８と浮遊ゲート１０との間の容量結合は、ＯＮＯ絶縁体（酸化物／窒化物／酸化物）又は他の誘電体をポリ間誘電体（ＩＰＤ）として間に挟んで浮遊ゲート１０の上に制御ゲート１８を（好ましくは自己整合的に）形成することによって達成される。容量結合は、中間誘電体の厚さ、及び互いに隣接した位置に置かれる２つのゲートの相対表面積によって決定づけられる。
各メモリセルに割り当てられる基板表面のサイズが縮小する先端テクノロジノードでは、制御ゲートの（横方向の）限界寸法が縮小し、その結果、浮遊ゲート１０と制御ゲート１８との間の容量結合が低下する（互いに隣接した２つのゲートの表面積の減少に起因する）。更に、浮遊ゲート１０と消去ゲート２０との間のトンネル酸化物（消去動作時に電子がその中を通ってトンネリングする）は、後に続くロジック酸化物の窒化物形成又はＨＫＭＧ（高−Ｋ金属ゲート）処理に曝される。そのため、トンネル酸化物の品質は、制御することが困難である。これら２つの問題により、この種のメモリセルのサイズを縮小することは困難になっている。
上述の問題及び需要は、第１の導電型の半導体材料の基板と、第１の導電型とは異なる第２の導電型の基板内の第１及び第２の離間した領域であって、基板内で間にチャネル領域を有する、離間した領域と、導電性浮遊ゲートであって、チャネル領域の第１の部分の垂直上方に配設され、この第１の部分から絶縁される、第１の部分と、第１の領域の垂直上方に配設され、第１の領域から絶縁される、第２の部分と、を有し、浮遊ゲートが、１つ以上の鋭角縁部で終端する傾斜した上面を含む、導電性浮遊ゲートと、浮遊ゲートの垂直上方に配設され、浮遊ゲートから絶縁される、導電性消去ゲートであって、１つ以上の鋭角縁部が消去ゲートに面し、消去ゲートから絶縁される、導電性消去ゲートと、浮遊ゲートの横方向に隣接して配設され、浮遊ゲートから絶縁され、第１の領域の垂直上方に配設され、第１の領域から絶縁される、第１の部分を有する、導電性制御ゲートと、チャネル領域の第２の部分の垂直上方に配設され、この第２の部分から絶縁され、浮遊ゲートの横方向に隣接して配設され、浮遊ゲートから絶縁される、第１の部分を有する、導電性選択ゲートと、を含む、不揮発性メモリセルによって対処される。
不揮発性メモリセルのアレイは、第１の導電型の半導体材料の基板と、実質的に互いに平行であり、第１の方向に延在する、基板の上に形成される離間した分離領域であって、各組の隣接した分離領域の間に活性領域を有する、分離領域と、活性領域のそれぞれの中にあるメモリセルの組と、を含む。メモリセル組のそれぞれは、第１の導電型とは異なる第２の導電型を有する基板内の離間した、第１の領域、及び第２の領域の組であって、基板内で第１の領域と第２の領域との間にチャネル領域を有する、離間した領域と、導電性浮遊ゲートの組であって、それぞれが、チャネル領域のうちの１つの第１の部分の垂直上方に配設され、この第１の部分から絶縁される、第１の部分と、第１の領域の垂直上方に配設され、第１の領域から絶縁される、第２の部分と、を有し、浮遊ゲートのそれぞれが、１つ以上の鋭角縁部で終端する傾斜した上面を含む、導電性浮遊ゲートの組と、導電性消去ゲートの組であって、それぞれ１つが、浮遊ゲートのうちの１つの垂直上方に配設され、この１つの浮遊ゲートから絶縁され、この１つの浮遊ゲートの１つ以上の鋭角縁部がこの１つの消去ゲートに面する、導電性消去ゲートの組と、浮遊ゲートの横方向に隣接して配設され、浮遊ゲートから絶縁され、第１の領域の垂直上方に配設され、第１の領域から絶縁される、第１の部分を有する、導電性制御ゲートと、導電性選択ゲートの組であって、それぞれが、チャネル領域のうちの１つの第２の部分の垂直上方に配設され、この第２の部分から絶縁され、浮遊ゲートのうちの１つの横方向に隣接して配設され、この１つの浮遊ゲートから絶縁される、第１の部分を有する、導電性選択ゲートの組と、を含む。
不揮発性メモリセルを形成する方法は、第１の導電型の半導体材料の基板を提供することと、第１の導電型とは異なる第２の導電型の基板内の第１及び第２の離間した領域を形成することであって、基板内で間にチャネル領域を有する、ことと、導電性浮遊ゲートを形成することであって、チャネル領域の第１の部分の垂直上方に配設され、この第１の部分から絶縁される、第１の部分と、第１の領域の垂直上方に配設され、第１の領域から絶縁される、第２の部分と、を有し、浮遊ゲートが、１つ以上の鋭角縁部で終端する傾斜した上面を含む、ことと、浮遊ゲートの垂直上方に配設され、浮遊ゲートから絶縁される、導電性消去ゲートを形成することであって、１つ以上の鋭角縁部が、消去ゲートに面し、消去ゲートから絶縁される、ことと、浮遊ゲートの横方向に隣接して配設され、浮遊ゲートから絶縁され、第１の領域の垂直上方に配設され、第１の領域から絶縁される、第１の部分を有する、導電性制御ゲートを形成することと、チャネル領域の第２の部分の垂直上方に配設され、この第２の部分から絶縁され、浮遊ゲートの横方向に隣接して配設され、浮遊ゲートから絶縁される、第１の部分を有する、導電性選択ゲートを形成することと、を含む。
不揮発性メモリセルのアレイを形成する方法は、第１の導電型の半導体材料の基板を提供することと、実質的に互いに平行であり、第１の方向に延在する、基板の上に形成される離間した分離領域を形成することであって、各組の隣接した分離領域の間に活性領域を有する、ことと、活性領域のそれぞれの中にメモリセルの組を形成することと、を含む。メモリセルの組のそれぞれは、第１の導電型とは異なる第２の導電型を有する基板内の離間した、第１の領域、及び第２の領域の組を形成することであって、基板内で第１の領域と第２の領域との間にチャネル領域を有する、ことと、導電性浮遊ゲートの組を形成することであって、浮遊ゲートのそれぞれが、チャネル領域のうちの１つの第１の部分の垂直上方に配設され、この第１の部分から絶縁される、第１の部分と、第１の領域の垂直上方に配設され、第１の領域から絶縁される、第２の部分と、を有し、浮遊ゲートのそれぞれが、１つ以上の鋭角縁部で終端する傾斜した上面を含む、ことと、導電性消去ゲートの組を形成することであって、消去ゲートのそれぞれ１つが、浮遊ゲートのうちの１つの垂直上方に配設され、この１つの浮遊ゲートから絶縁され、この１つの浮遊ゲートの１つ以上の鋭角縁部がこの１つの消去ゲートに面する、ことと、浮遊ゲートの横方向に隣接して配設され、浮遊ゲートから絶縁され、第１の領域の垂直上方に配設され、第１の領域から絶縁される、第１の部分を有する、導電性制御ゲートを形成することと、導電性選択ゲートの組を形成することであって、選択ゲートのそれぞれが、チャネル領域のうちの１つの第２の部分の垂直上方に配設され、この第２の部分から絶縁され、浮遊ゲートのうちの１つの横方向に隣接して配設され、この１つの浮遊ゲートから絶縁される、第１の部分を有する、ことと、によって形成される。
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
従来の不揮発性メモリセルの横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ワード線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ワード線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ワード線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ワード線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ワード線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明の不揮発性メモリセルを形成する工程の（ビット線方向の）横断面図である。 本発明のメモリセルの横断面図である（ワード線方向）。 本発明のメモリセルの横断面図である（ビット線方向）。
本発明は、修正されたメモリセル構成及びその製造方法であり、消去ゲートが浮遊ゲートの上方に形成され、制御ゲートがソース領域の上方に形成される。制御ゲートと浮遊ゲートとの間の改良された容量結合は、これら２つのゲートを互いに横方向に隣接して形成すること、及び浮遊ゲートを垂直方向により厚く（より高く）することによって達成される。ここで、浮遊ゲート及び消去ゲートは自己整合され、それにより、（制御ゲートの代わりに）消去ゲートが、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁される。制御ゲートは、消去ゲートの代わりに、ソース領域の上方に配設され、ソース領域から絶縁される。この構成を使用すると、消去ゲートの限界寸法を技術の進歩に応じて縮小させることができる。浮遊ゲートと消去ゲートとの間のトンネル酸化物は、消去ゲートポリによって保護され、それにより、トンネル酸化物の品質及び信頼性は、後に続くＬＶ酸化物窒化物形成又はＨＫＭＧ（高−Ｋ金属ゲート）モジュール処理によって低下することがなくなる。浮遊ゲートコーナー部は、等方性ポリエッチングを使用することによってシェーパー（shaper）にすることができ、消去ゲートポリ（浮遊ゲートの列の上に延在する）の長さ方向に対して直角に走ることができる。したがって、消去効率は、消去ゲートから浮遊ゲートへの張り出し部を必要とせずに高めることができる。ソース線は制御ゲートポリによって保護されるため、ワード線ＶＴインプラントは、メモリ全体を開放する、さほど重要ではないＭＣＥＬマスクで行うことができる。一方、従来技術では、ＷＬ領域を開放し、かつソース線領域をフォトレジストで覆うために、ＷＬＶＴマスクが使用される。ＷＬＶＴオーバレイ（アライメント）から拡散（活性）は、従来技術のデバイス製造で重大な問題になることがある。
図２Ａ〜２Ｅはワード線方向の横断面図であり、図３Ａ〜３Ｊはビット線方向の横断面図であり、本発明のメモリセルを形成する工程を例示している。図２Ａから始めると、ＭＣＥＬフォトリソグラフィ、セル穿孔防止インプラント（cell anti-punch implant）、フォトレジスト除去、及びパッド酸化物除去の後、第１の導電型のシリコン半導体基板３０の表面の上で酸化物の層３２を成長させる。本明細書で使用される場合、基板は、単一の導電型のモノリシック基板、又は基板の他の部分とは異なる導電型を有する、基板の井戸部分を意味することができる。ポリシリコン（ポリ）の層３４を酸化物３２の上に堆積させる。酸化物層３６をポリ層３４の上に堆積させる。窒化物層３８を酸化物層３６の上に堆積させる。窒化物層３８の上にフォトレジストの層をコーティングし、フォトリソグラフィ処理を使用してその部分を選択的に除去して、窒化物層３８の選択した部分を露出させる。次いで、窒化物、酸化物、ポリ、酸化物、及びシリコンのエッチングを実施して、窒化物３８、酸化物３６、ポリ３４、酸化物３２を貫いて基板３０の中にまで延在するトレンチ４０を形成する。最終的な構造を図２Ａに示す（フォトレジストが除去された後）。
焼鈍しが後に続く、線形酸化物形成、及び酸化物堆積（例えば、ＨＡＲＰ、高アスペクト比プロセス（high aspect ratio process））を実施して、図２Ｂに例示されているように、窒化物３８上及びトレンチ４０内に酸化物４２を形成する。次いで、酸化物ＣＭＰ（化学機械研磨）エッチングを実施して、窒化物３８の上にある酸化物４２の部分を除去する。窒化物エッチングを使用して窒化物３８を除去し、その後に酸化物エッチングを実施して酸化物３６、及びポリ３４より上にある酸化物４２を除去し、図２Ｃに示す構造が残る。ポリエッチングを実施して、ポリ３４に、浮遊ゲート３４の対向する側面上で酸化物４２に沿って走る鋭角上縁部３４ａの組で終端する傾斜した上面を作製する。次いで、酸化物エッチングを使用して、酸化物４２の上面を後退させる。次いで、ポリ３４にインプラント及び焼鈍しを実施する。ＨＴＯ酸化物形成を使用して、ポリ３４の露出面（鋭角上縁部３４ａの周囲を含む）の上に薄い（トンネリング）酸化物層４４を形成する。結果得られた構造を図２Ｄに示す。
ポリシリコンの層４６を構造の上に堆積させる。次いで、図２Ｅに示すように、ハードマスク層４８をポリ４６の上に堆積させる。ハードマスク４８は、窒化物、又はＮＯＮ層（窒化物、酸化物、窒化物の副層を有する）にすることができる。結果得られた構造は、活性領域５２の交互的な列によって区切られるＳＴＩ分離領域５０（酸化物４２を含む）の列を画定する。メモリセルは、活性領域５２内に列で形成される。フォトレジスト５４を構造の上にコーティングし、フォトリソグラフィ処理によって選択的に除去して、活性及び分離領域５０／５２の列長さ方向に対して直角に延在するフォトレジスト５４のストライプを残す。次いで、ハードマスクエッチングを実施して、図３Ａに示すように（活性領域５２のうちの１つに沿って広がっている）、ハードマスク４８の露出部分を除去する。
フォトレジスト５４を除去した後、ポリ及び酸化物異方性エッチングを使用して、ポリ４６及び酸化物４４をハードマスク４８の真下にあるそれらの部分を除いて除去する。次いで、ポリエッチングを使用して、図３Ｂに示すように、ポリ３４の露出した上面部分を後退させる。次いで、ポリ３４、酸化物４４、ポリ４６、及びハードマスク４８の露出した側壁に沿って酸化物及び窒化物スペーサを形成する。スペーサの形成は、当該技術分野において既知であり、構造の輪郭上で材料の堆積の後、異方性エッチング処理を伴い、材料は、構造の水平面から除去される一方で、材料は、（丸みを帯びた上面を有する）構造の垂直に配向した表面上に大部分はそのまま残存する。酸化物及び窒化物の堆積及びエッチングによって、酸化物スペーサ５６及び窒化物スペーサ５８を形成する。結果得られた構造を図３Ｃに示す。
ポリエッチングを実施してポリ層３４の露出部分を除去し、図３Ｄに示すように構造スタックＳ１とＳ２との組を残す。構造の上に酸化物層（スクリーン）６０を形成する。フォトレジスト６２を形成し、フォトリソグラフィによって選択的に除去して、隣接したスタックＳ１とＳ２との間の領域を露出させる。インプラント及び焼鈍し処理を実施して、図３Ｅに示すように、基板３０内でスタックＳ１とＳ２との間に（第２の導電型の）ソース領域６４を形成する。フォトレジスト６２を除去した後、酸化物エッチングを使用して、スクリーン酸化物６０、及び酸化物層３２の残り部分を除去する。絶縁層６６（例えばＯＮＯ−酸化物、窒化物、酸化物の副層を有する）を構造の上に形成する。次いで、図３Ｆに示すように、ポリシリコンの層６８をＯＮＯ層６６の上に堆積させる。次いで、ポリ等方性エッチングを使用して、ポリ層６８をスタックＳ１とＳ２との間の空間を除いて除去する。次いで、図３Ｇに示すように、スタックＳ１及びＳ２の外側の基板の部分（即ち、ワード線の下になる、基板３０のそれらの部分３０ａ）にワード線ＶＴインプラントを実施する。マスキング工程（フォトレジスト、及びフォトリソグラフィを使用したエッチング）を使用して、メモリセル領域以外の基板の領域を保護することができる。
酸化物エッチングを実施して、ＯＮＯ絶縁部６６から上部酸化物層を除去する（この絶縁部は、ポリ６８によって保護されている部分を除いてＯＮ絶縁層になる）。窒化物堆積及びエッチングを実施して、窒化物スペーサ７０をスタックＳ１及びＳ２の側面に沿って形成し、スタックＳ１及びＳ２の外側の基板の上にあるＯＮ絶縁層６６から窒化物を除去する。好ましくはこの段階で、ロジック及び高電圧井戸形成、インプラント焼鈍し、ＨＶ及びＩ／Ｏ酸化物形成、並びにコアロジック酸化物形成など、同じチップ上のロジックデバイス処理を実施する。この処理中、スタックＳ１及びＳ２の外側にある基板３０上の酸化物を除去し、ワード線酸化物７２を基板の上に形成する。結果得られた構造を図３Ｈに示す。
ポリシリコンの層を構造の上に堆積させる。堆積したポリシリコンに対してインプラント及び焼鈍し（例えばリンなどのＮ＋インプラント）を実施することができる。次いで、異方性ポリエッチングを使用して、ポリシリコンの一部を除去し、スタックＳ１及びＳ２の外側で窒化物スペーサ７０と隣接するポリスペーサ７４を残す。このポリエッチングはまた、低及び高電圧ロジックデバイス用のゲートなど、チップの他の部分内でポリシリコン層の残りの部分を画定するために使用することもできる。フォトレジスト及びリソグラフィは、このポリシリコンエッチングと併用することができる。次いで、構造を酸化させて、ポリスペーサ７４及びポリ６８の露出部分の上に酸化物層７６を形成する。結果得られた構造を図３Ｉに示す。次いで、最後のメモリアレイ処理を実施して、図３Ｊに示すように、メモリアレイ構造を完成させる。この処理は、ポリスペーサ７４に隣接する基板内に（第２の導電型の）ドレイン領域７８を形成するインプラント工程を含む。
ワード線方向及びビット線方向で見た最終的なメモリセル構造をそれぞれ、図４Ａ及び４Ｂに示す。メモリセルは、間に基板のチャネル領域８０を画定するソース及びドレイン領域６４、７８をそれぞれ含む。浮遊ゲート３４は、チャネル領域８０の第１の部分及びソース領域６４の一部分の上に配設され、これらから酸化物３２によって絶縁される。制御ゲート６８は、ソース領域６４の上に配設され（及びこれからＯＮＯ層６６によって絶縁され）、浮遊ゲート３４と横方向に隣接する（及びこれからＯＮＯ層６６によって絶縁される）。消去ゲート４６は、浮遊ゲート３４の垂直上方に配設され、これから酸化物４４によって絶縁される。消去ゲート４６は、制御ゲート６８の上部の横方向に隣接して配設される（及びこれからＯＮＯ層６６、窒化物スペーサ５８、及び酸化物スペーサ５６によって絶縁される）。消去ゲートは、活性及び分離領域が延在する方向に対して直角の方向で、活性領域及び分離領域と交差して延在する導電性消去ゲート線の一部として形成される。消去ゲート線のそれぞれは、活性領域のそれぞれの中の消去ゲートのうちの１つを捕える。選択ゲート７４（ワード線とも呼ばれる）は、チャネル領域８０の第２の部分の上に配設される（及びこれから酸化物７２によって絶縁される）。選択ゲート７４の下部は、浮遊ゲート３４の横方向に隣接して配設される（及びこれから窒化物スペーサ７０、並びにＯＮＯ層６６の酸化物部分によって絶縁される）。選択ゲート７４の上部は、消去ゲート４６の横方向に隣接して配設される（及びこれから窒化物スペーサ７０、ＯＮＯ層６６の酸化物部分、窒化物スペーサ５８、並びに酸化物スペーサ５６によって絶縁される）。浮遊ゲート３４及び制御ゲート６８は垂直方向に延長され（例えば、浮遊ゲート３４は、その底面３４ｃよりも長さが大きい垂直に配向した側面３４ｂを有することができ、制御ゲート６８は、その底面６８ｂよりも長さが大きい垂直に配向した側面６８ａを有することができる）、これら２つのゲートの垂直に配向した側面が、互いに隣接しかつ絶縁されるため、浮遊ゲートと制御ゲートとの間の容量結合は、過度の横方向フットプリント領域を使用せずに強化される。
メモリセルをプログラムするには、正電圧を選択ゲート７４に印加して、ゲート７４の下のチャネル領域部分の導電性を有効にする。正電圧を制御ゲート６８に印加すると、浮遊ゲート３４との強い容量結合により、正電圧が浮遊ゲート上に現れる。電子がチャネル領域を通ってドレイン７８からソース６４に流れるように、正電圧をソース領域６４に印加する（ドレイン領域７８に対して相対的に）。電子がチャネル領域８０の、浮遊ゲートの下にある部分に接近すると、それらは、浮遊ゲートに連結した正電位によってホット電子となり、酸化物３２を通って自身を浮遊ゲート３４上に注入する。
メモリセルを消去するには、高い正電圧を消去ゲート４６に印加する。それにより、浮遊ゲート３４上の電子が、鋭角縁部３４ａから、トンネル酸化物４４を通って、消去ゲート４６上にトンネリングするように誘導される。
メモリセルを読み出すには、正電圧を選択ゲート７４に印加して、ゲート７４の下のチャネル領域部分の導電性を有効にする。ソース６４及びドレイン７８にわたって読み出し電位電圧を印加し、低い正電圧を制御ゲート６８に印加する（制御ゲート６８は浮遊ゲート３４に連結される）。浮遊ゲート３４が電子でプログラムされていない場合、浮遊ゲート３４の下のチャネル領域の伝導性が有効になり、電流がチャネル領域を流れる（非プログラム状態として検知される）。浮遊ゲート３４が電子でプログラムされている場合、それらの電子は、低い結合電圧が浮遊ゲート３４の下のチャネル領域の導電性を有効にすることを妨げ、チャネル領域の電流の流れが減少又は不可能になる（プログラム状態として検知される）。
上述したように、制御ゲート６８と浮遊ゲート３４との間の強化された容量結合は、これら２つのゲートを互いに横方向に隣接して形成し、浮遊ゲート３４を垂直方向に延長することによって達成され、浮遊ゲートの横方向フットプリントを増加させることなく、プログラム性能を強化する。更に、消去ゲート４６は、浮遊ゲート３４の垂直上方に自己整合的に形成され、それにより、浮遊ゲート３４の鋭角上縁部３４ａが両方とも消去ゲート４６に面し、消去動作時に酸化物４４の中を通るトンネリングが強化される。この構成により、メモリセル消去性能を維持したまま、浮遊及び消去ゲートの横方向フットプリントを縮小することが可能になる。消去ゲートは鋭角縁部３４ａの全体にわたって延在し、したがってその間にトンネル酸化物４４が延在するため、トンネル酸化物４４は、ＬＶ酸化物窒化物形成又はＨＫＭＧ（高−Ｋ金属ゲート）モジュール処理など、後に続くメモリセル及びロジックデバイス処理から保護される。消去ゲートポリ（浮遊ゲートの列の上に延在する）の長さ方向に対して直角に走る浮遊ゲート鋭角縁部を使用すると、特に工夫された、消去ゲートから浮遊ゲートへの張り出し部を必要とせずに、消去効率を高められる。最後に、ソース線６４は制御ゲートポリ６８によって保護されるため、ワード線ＶＴインプラントは、メモリ全体を開放する、さほど重要ではないＭＣＥＬマスクで行うことができる。
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求及び明細書を見てわかるように、全ての方法のステップが例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取付けられた」は、「直接取付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (18)

  1. 不揮発性メモリセルであって、
    第１の導電型の半導体材料の基板と、
    前記第１の導電型とは異なる第２の導電型の前記基板内の離間した第１及び第２の領域であって、前記基板内で間にチャネル領域を有する、離間した領域と、
    前記チャネル領域の第１の部分の垂直上方に配設され、前記第１の部分から絶縁される、第１の部分と、前記第１の領域の垂直上方に配設され、前記第１の領域から絶縁される、第２の部分と、を有する浮遊ゲートであって、前記浮遊ゲートが、導電性であり、前記浮遊ゲートの対向する垂直側面にある鋭角縁部で終端する傾斜した上面を含む、浮遊ゲートと、
    前記浮遊ゲートの垂直上方に配設され、前記浮遊ゲートから絶縁される、消去ゲートであって、前記鋭角縁部が、前記消去ゲートに面し、前記消去ゲートから絶縁され、前記消去ゲートは導電性であり、前記浮遊ゲートの前記傾斜した上面に面する部分を有し、かつ前記浮遊ゲートの前記傾斜した上面の形状に整合する形状を有する底面を有し、そして前記消去ゲートの底面がさらに前記鋭角縁部の回りを包む部分を含み、前記浮遊ゲートと消去ゲートとの間に配設された均一な厚さのトンネル酸化層を有する消去ゲートと、
    前記浮遊ゲートの横方向に隣接して配設され、前記浮遊ゲートから絶縁され、前記第１の領域の垂直上方に配設され、前記第１の領域から絶縁される、第１の部分を有し、導電性である制御ゲートと、
    前記チャネル領域の第２の部分の垂直上方に配設され、前記第２の部分から絶縁され、前記浮遊ゲートの横方向に隣接して配設され、前記浮遊ゲートから絶縁される、第１の部分を有し、導電性である選択ゲートと、を含む、不揮発性メモリセル。
  2. 前記制御ゲートが、前記消去ゲートの横方向に隣接して配設され、前記消去ゲートから絶縁される、第２の部分を有する、請求項１に記載の不揮発性メモリセル。
  3. 前記選択ゲートが、前記消去ゲートの横方向に隣接して配設され、前記消去ゲートから絶縁される、第２の部分を有する、請求項１に記載の不揮発性メモリセル。
  4. 前記選択ゲートがスペーサである、請求項１に記載の不揮発性メモリセル。
  5. 前記浮遊ゲートが、
    前記チャネル領域の前記第１の部分と、
    前記制御ゲートに面する側面と、を含み、
    前記浮遊ゲートの前記側面の１つが前記選択ゲートに面しており、かつ前記底面の水平長さを超える垂直長さを有する、請求項１に記載の不揮発性メモリセル。
  6. 不揮発性メモリセルのアレイであって、
    第１の導電型の半導体材料の基板と、
    実質的に互いに平行であり、第１の方向に延在する、前記基板の上に形成される離間した分離領域と、を備え、各組の隣接した分離領域の間に活性領域を有し、
    前記活性領域のそれぞれがメモリセルの組を含み、前記メモリセルの組のそれぞれが、 前記第１の導電型とは異なる第２の導電型を有する前記基板内の離間した、第１の領域、及び第２の領域の組であって、前記基板内で前記第１の領域と前記第２の領域との間にチャネル領域を有する、第１の領域、及び第２の領域の組と、
    浮遊ゲートのそれぞれが、前記チャネル領域のうちの１つの第１の部分の垂直上方に配設され、前記第１の部分から絶縁される、第１の部分と、前記第１の領域の垂直上方に配設され、前記第１の領域から絶縁される、第２の部分と、を有する浮遊ゲートの組であって、前記浮遊ゲートのそれぞれが、導電性であり、前記浮遊ゲートの対向する垂直側面にある鋭角縁部で終端する傾斜した上面を含む、浮遊ゲートの組と、
    消去ゲートの組であって、前記消去ゲートのそれぞれ１つが、前記浮遊ゲートのうちの１つの垂直上方に配設され、前記１つの浮遊ゲートから絶縁され、前記１つの浮遊ゲートの前記１つ以上の鋭角縁部が前記１つの消去ゲートに面する消去ゲートの組であって、前記消去ゲートの組のそれぞれが導電性であり、かつ、前記浮遊ゲートの前記傾斜した上面の形状に整合する形状を有する底面を有し、そして前記消去ゲートの組のそれぞれの底面がさらに前記鋭角縁部の回りを包む部分を含み、前記浮遊ゲートと消去ゲートとの間に配設された均一な厚さのトンネル酸化層を有する消去ゲートの組と、
    前記浮遊ゲートの横方向に隣接して配設され、前記浮遊ゲートから絶縁され、前記第１の領域の垂直上方に配設され、前記第１の領域から絶縁される、第１の部分を有する制御ゲートであって、導電性である制御ゲートと、
    選択ゲートの組であって、前記選択ゲートのそれぞれが、前記チャネル領域のうちの１つの第２の部分の垂直上方に配設され、前記第２の部分から絶縁され、前記浮遊ゲートのうちの１つの横方向に隣接して配設され、前記１つの浮遊ゲートから絶縁される、
    第１の部分を有する、導電性である選択ゲートの組と、を含む、アレイ。
  7. 前記メモリセルの組のそれぞれに対し、前記制御ゲートが、前記消去ゲートの組の間に横方向に配設され、前記消去ゲートの組から絶縁される、第２の部分を有する、請求項６に記載のアレイ。
  8. 前記選択ゲートのそれぞれが、前記消去ゲートのうちの１つの横方向に隣接して配設され、前記１つの消去ゲートから絶縁される、第２の部分を有する、請求項６に記載のアレイ。
  9. 前記選択ゲートのそれぞれがスペーサである、請求項６に記載のアレイ。
  10. 前記メモリセルの組のそれぞれに対し、前記浮遊ゲートのそれぞれが、
    前記チャネル領域のうちの１つの前記第１の部分及び前記第１の領域に面する底面、を含み、
    前記浮遊ゲートの前記側面の１つが、前記制御ゲートに面しており、かつ、前記底面の水平長さを超える垂直長さを有する、請求項６に記載のアレイ。
  11. 前記消去ゲートのそれぞれが、前記第１の方向に対して直角の第２の方向で、前記活性領域及び前記分離領域と交差して延在する消去ゲート線の一部として形成され、前記消去ゲート線のそれぞれが、前記活性領域のそれぞれの中の前記消去ゲートのうちの１つを捕える、請求項６に記載のアレイ。
  12. 不揮発性メモリセルを形成する方法であって、
    第１の導電型の半導体材料の基板を提供することと、
    前記第１の導電型とは異なる第２の導電型の前記基板内に離間した第１及び第２の領域を形成する工程であって、前記基板内で間にチャネル領域を有することと、
    浮遊ゲートを形成する工程であって、前記浮遊ゲートが、導電性であり、前記チャネル領域の第１の部分の垂直上方に配設され、前記第１の部分から絶縁される、第１の部分と、前記第１の領域の垂直上方に配設され、前記第１の領域から絶縁される、第２の部分と、を有し、前記浮遊ゲートが、前記浮遊ゲートの対向する垂直側面にある鋭角縁部で終端する傾斜した上面を含むことと、
    前記浮遊ゲートの垂直上方に配設され、前記浮遊ゲートから絶縁される、消去ゲートを形成する工程であって、前記鋭角縁部が、前記消去ゲートに面し、前記消去ゲートから絶縁され、前記消去ゲートが導電性であり、かつ、前記浮遊ゲートの前記傾斜した上面の形状に整合する形状を有する底面を有し、そして前記消去ゲートの底面がさらに前記鋭角縁部の回りを包む１つ以上の部分を含み、前記浮遊ゲートと消去ゲートとの間に配設されたトンネル酸化層を有することと、
    前記浮遊ゲートの横方向に隣接して配設され、前記浮遊ゲートから絶縁され、前記第１の領域の垂直上方に配設され、前記第１の領域から絶縁される、第１の部分を有する、制御ゲートであって、導電性である制御ゲートを形成することと、
    前記チャネル領域の第２の部分の垂直上方に配設され、前記第２の部分から絶縁され、前記浮遊ゲートの横方向に隣接して配設され、前記浮遊ゲートから絶縁される、第１の部分を有する選択ゲートを形成することであって、前記選択ゲートが導電性である選択ゲートを形成することと、を含む、方法。
  13. 前記選択ゲートを形成することが、導電性材料のスペーサを形成することを含む、請求項１２に記載の方法。
  14. 前記浮遊ゲートが、
    前記チャネル領域の前記第１の部分及び前記第１の領域に面する底面と、
    を含み、
    前記浮遊ゲートの前記側面の１つが、前記制御ゲートに面しており、かつ前記底面の水平長さを超える垂直長さを有する、請求項１２に記載の方法。
  15. 不揮発性メモリセルのアレイを形成する方法であって、
    第１の導電型の半導体材料の基板を提供することと、
    実質的に互いに平行であり、第１の方向に延在する、前記基板の上に形成される離間した分離領域を形成することであって、各組の隣接した分離領域の間に活性領域を有することと、
    前記活性領域のそれぞれにメモリセルの組を形成することと、を含み、
    前記メモリセルの組が、前記第１の導電型とは異なる第２の導電型を有する前記基板内の離間した、第１の領域、及び第２の領域の組を形成することであって、前記基板内で前記第１の領域と前記第２の領域との間にチャネル領域を有することと、
    浮遊ゲートの組を形成することであって、前記浮遊ゲートのそれぞれが、前記チャネル領域のうちの１つの第１の部分の垂直上方に配設され、前記第１の部分から絶縁される、第１の部分と、前記第１の領域の垂直上方に配設され、前記第１の領域から絶縁される、第２の部分と、を有し、前記浮遊ゲートのそれぞれが、導電性であり、かつ前記浮遊ゲートの対向する垂直側面にある鋭角縁部で終端する傾斜した上面を含むことと、
    消去ゲートの組を形成することであって、前記消去ゲートのそれぞれ１つが、前記浮遊ゲートのうちの１つの垂直上方に配設され、前記１つの浮遊ゲートから絶縁され、前記１つの浮遊ゲートの前記鋭角縁部が前記１つの消去ゲートに面し、前記消去ゲートの組のそれぞれが導電性であり、かつ、前記浮遊ゲートの前記傾斜した上面の形状と整合する形状を有する底面を有し、そして前記消去ゲートのそれぞれの底面がさらに前記鋭角縁部の回りを包む部分を含み、均一な厚さのトンネル酸化層が前記浮遊ゲートと消去ゲートの間に配設されることと、
    前記浮遊ゲートの横方向に隣接して配設され、前記浮遊ゲートから絶縁され、前記第１の領域の垂直上方に配設され、前記第１の領域から絶縁される、第１の部分を有する、制御ゲートであって、導電性である制御ゲートを形成することと、
    選択ゲートの組を形成することであって、前記選択ゲートのそれぞれが、前記チャネル領域のうちの１つの第２の部分の垂直上方に配設され、前記第２の部分から絶縁され、前記浮遊ゲートのうちの１つの横方向に隣接して配設され、前記１つの浮遊ゲートから絶縁される、第１の部分を有する、導電性である選択ゲートの組を形成すること、によって構成される、方法。
  16. 前記選択ゲートのそれぞれを形成することが、導電性材料のスペーサを形成することを含む、請求項１５に記載の方法。
  17. 前記メモリセルの組のそれぞれに対し、前記浮遊ゲートのそれぞれが、
    前記チャネル領域のうちの１つの前記第１の部分及び前記第１の領域に面する底面、を含み、
    前記浮遊ゲートの側面の１つが、前記制御ゲートに面しており、かつ前記底面の水平長さを超える垂直長さを有する、請求項１５に記載の方法。
  18. 前記消去ゲートのそれぞれが、前記第１の方向に対して直角の第２の方向で、前記活性領域及び前記分離領域と交差して延在する消去ゲート線の一部として形成され、前記消去ゲート線のそれぞれが、前記活性領域のそれぞれの中の前記消去ゲートのうちの１つを捕える、請求項１５に記載の方法。
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