KR20170039297A - 플로팅 게이트 커플링의 향상된 측방향 제어 게이트를 이용하여 개선된 스케일링을 가지는 분리형 게이트 플래시 메모리 셀 - Google Patents

플로팅 게이트 커플링의 향상된 측방향 제어 게이트를 이용하여 개선된 스케일링을 가지는 분리형 게이트 플래시 메모리 셀 Download PDF

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KR20170039297A
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젱-웨이 양
만-탕 우
춘-밍 첸
치엔-쉥 수
난 두
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실리콘 스토리지 테크놀로지 인크
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Abstract

비휘발성 메모리 셀은 제1 전도성 타입의 반도체 기판, 및 제2 전도성 타입의, 기판 내의 제1 및 제2 이격 영역들 - 이들 사이의 기판 내에 채널 영역이 있음 - 을 포함한다. 플로팅 게이트가, 채널 영역의 제1 부분 위에 수직으로 배치되는 제1 부분 및 제1 영역 위에 수직으로 배치되는 제2 부분을 갖는다. 플로팅 게이트는 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함한다. 소거 게이트가, 하나 이상의 에지들이 소거 게이트와 대면하는 상태로 플로팅 게이트 위에 수직으로 배치된다. 제어 게이트가 플로팅 게이트에 측방향으로 인접하게 그리고 제1 영역 위에 수직으로 배치되는 제1 부분을 갖는다. 선택 게이트는 채널 영역의 제2 부분 위에 수직으로 배치되고 플로팅 게이트에 측방향으로 인접한 제1 부분을 갖는다.

Description

플로팅 게이트 커플링의 향상된 측방향 제어 게이트를 이용하여 개선된 스케일링을 가지는 분리형 게이트 플래시 메모리 셀{SPLIT-GATE FLASH MEMORY CELL WITH IMPROVED SCALING USING ENHANCED LATERAL CONTROL GATE TO FLOATING GATE COUPLING}
관련 출원
본 출원은 2014년 8월 8일로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제62/035,062호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 플래시 메모리 셀들, 그러한 플래시 메모리 셀들의 어레이들, 및 그러한 메모리 셀들 및 어레이들을 제조하는 방법들에 관한 것이다.
분리형 게이트 플래시 메모리 셀 어레이들은 본 기술 분야에 주지되어 있다. 그러한 어레이의 일례는 미국 특허 제7,927,994호에 개시되어 있으며, 이 특허는 모든 목적들을 위해 본 명세서에 참고로 포함된다. 도 1은 공지된 메모리 셀 구조물을 도시한다. 구체적으로, 메모리 셀들 각각은 4개의 게이트들, 즉 플로팅 게이트(10)(소스 영역(14)과 드레인 영역(16) 사이에 연장되는 채널 영역(12)의 제1 부분 위에 배치되고 그의 전도성을 제어함), 제어 게이트(18)(플로팅 게이트(10) 위에 배치됨), 소거 게이트(20)(소스 영역(14) 위에 배치되고, 2개의 인접 메모리 셀들 사이에서 공유됨), 및 선택 게이트(22)(워드 라인(WL)으로도 지칭되며, 채널 영역(12)의 제2 부분 위에 배치되고 그의 전도성을 제어함)를 갖는다.
동작 동안의 제어 게이트(18)와 플로팅 게이트(10) 사이의 용량성 커플링은 (바람직하게는, 자가 정렬 방식으로) 플로팅 게이트(10) 위에 제어 게이트(18)를, 그들 사이에 ONO(산화물/질화물/산화물) 절연체 또는 다른 유전체(들)를 IPD(Inter-Poly-Dielectric)로서 개재시켜 형성함으로써 달성된다. 용량성 커플링은 중간 유전체(들)의 두께 및 서로 인접하게 위치된 2개의 게이트들의 상대적 표면적들에 의해 영향을 받는다.
각각의 메모리 셀에 할당된 기판 표면의 크기가 감소되게 하는 개선된 기술 노드들의 사용으로, 제어 게이트의 (측방향 방향으로의) 임계 치수가 축소되는데, 이는 (서로 인접한 2개의 게이트들의 감소된 표면적 크기들로 인해) 플로팅 게이트(10)와 제어 게이트(18) 사이의 용량성 커플링에서의 감소를 가져온다. 또한, (소거 동작 동안에 전자들이 터널링하게 되는) 플로팅 게이트(10)와 소거 게이트(20) 사이의 터널 산화물이 후속 로직 산화물 질화 또는 HKMG(high-K metal gate) 프로세싱에 노출된다. 따라서, 터널 산화물의 품질은 제어하기가 어렵다. 이들 2개의 이슈들은 이들 타입들의 메모리 셀들의 크기들을 축소하는 것을 어렵게 만든다.
전술된 문제점들 및 필요성들은, 제1 전도성 타입의 반도체 재료의 기판, 기판 내의 제1 전도성 타입과는 상이한 제2 전도성 타입의 제1 및 제2 이격 영역들 - 이들 사이의 기판 내에 채널 영역이 있음 -, 채널 영역의 제1 부분 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분 및 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제2 부분을 갖는 전기 전도성 플로팅 게이트 - 플로팅 게이트는 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함함 -, 플로팅 게이트 위에 수직으로 배치되면서 그로부터 절연되는 전기 전도성 소거 게이트 - 하나 이상의 날카로운 에지들은 소거 게이트와 대면하고 그로부터 절연됨 -, 플로팅 게이트에 측방향으로 인접하게 배치되면서 그로부터 절연되고, 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 제어 게이트, 및 채널 영역의 제2 부분 위에 수직으로 배치되면서 그로부터 절연되고, 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 선택 게이트를 포함하는 비휘발성 메모리 셀에 의해 해결된다.
비휘발성 메모리 셀들의 어레이는, 제1 전도성 타입의 반도체 재료의 기판, 및 기판 상에 형성되며, 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 인접한 분리 영역들의 각각의 쌍 사이에는 활성 영역이 있고 활성 영역들 각각 내에 메모리 셀들의 쌍들이 있음 - 을 포함한다. 메모리 셀 쌍들 각각은, 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는, 기판 내에 이격된 제1 영역, 및 제2 영역들의 쌍 - 제1 영역과 제2 영역들 사이의 기판 내에 채널 영역들이 있음 -, 각각이 채널 영역들 중 하나의 채널 영역의 제1 부분 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분 및 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제2 부분을 갖는 전기 전도성 플로팅 게이트들 - 플로팅 게이트들 각각은 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함함 - 의 쌍, 각각이 플로팅 게이트들 중 하나의 플로팅 게이트 - 하나의 플로팅 게이트의 하나 이상의 날카로운 에지들은 하나의 소거 게이트와 대면함 - 위에 수직으로 배치되면서 그로부터 절연되는 전기 전도성 소거 게이트들의 쌍 -, 플로팅 게이트들에 측방향으로 인접하게 배치되면서 그로부터 절연되고, 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 제어 게이트, 및 각각이 채널 영역들 중 하나의 채널 영역의 제2 부분 위에 수직으로 배치되면서 그로부터 절연되고, 플로팅 게이트들 중 하나의 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 선택 게이트들의 쌍을 포함한다.
비휘발성 메모리 셀을 형성하는 방법은, 제1 전도성 타입의 반도체 재료의 기판을 제공하는 단계, 기판 내의 제1 전도성 타입과는 상이한 제2 전도성 타입의 제1 및 제2 이격 영역들 - 이들 사이의 기판 내에 채널 영역이 있음 - 을 형성하는 단계, 채널 영역의 제1 부분 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분 및 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제2 부분을 갖는 전기 전도성 플로팅 게이트 - 플로팅 게이트는 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함함 - 를 형성하는 단계,
플로팅 게이트 위에 수직으로 배치되면서 그로부터 절연되는 전기 전도성 소거 게이트 - 하나 이상의 날카로운 에지들은 소거 게이트와 대면하고 그로부터 절연됨 - 를 형성하는 단계, 플로팅 게이트에 측방향으로 인접하게 배치되면서 그로부터 절연되고, 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 제어 게이트를 형성하는 단계, 및 채널 영역의 제2 부분 위에 수직으로 배치되면서 그로부터 절연되고, 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 선택 게이트를 형성하는 단계를 포함한다.
비휘발성 메모리 셀들의 어레이를 형성하는 방법은, 제1 전도성 타입의 반도체 재료의 기판을 제공하는 단계, 기판 상에 형성되며, 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 인접한 분리 영역들의 각각의 쌍 사이에는 활성 영역이 있음 - 을 형성하는 단계; 및 활성 영역들 각각 내에 메모리 셀들의 쌍들을 형성하는 단계를 포함한다. 메모리 셀들의 쌍들 각각은, 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는, 기판 내에 이격된 제1 영역, 및 제2 영역들의 쌍 - 제1 영역과 제2 영역들 사이의 기판 내에 채널 영역들이 있음 - 을 형성하는 단계, 각각이 채널 영역들 중 하나의 채널 영역의 제1 부분 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분 및 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제2 부분을 갖는 전기 전도성 플로팅 게이트들 - 플로팅 게이트들 각각은 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함함 - 의 쌍을 형성하는 단계, 각각이 플로팅 게이트들 중 하나의 플로팅 게이트 - 하나의 플로팅 게이트의 하나 이상의 날카로운 에지들은 하나의 소거 게이트와 대면함 - 위에 수직으로 배치되면서 그로부터 절연되는 전기 전도성 소거 게이트들의 쌍을 형성하는 단계, 플로팅 게이트들에 측방향으로 인접하게 배치되면서 그로부터 절연되고, 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 제어 게이트를 형성하는 단계, 및 각각이 채널 영역들 중 하나의 채널 영역의 제2 부분 위에 수직으로 배치되면서 그로부터 절연되고, 플로팅 게이트들 중 하나의 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 선택 게이트들의 쌍을 형성하는 단계에 의하여 형성된다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 비휘발성 메모리 셀들의 측단면도이다.
도 2a 내지 도 2e는 본 발명의 비휘발성 메모리 셀들을 형성함에 있어서 단계들의 (워드 라인 방향에서의) 측단면도들이다.
도 3a 내지 도 3j는 본 발명의 비휘발성 메모리 셀들을 형성함에 있어서 단계들의 (비트 라인 방향에서의) 측단면도들이다.
도 4a는 본 발명의 메모리 셀들의 (워드 라인 방향에서의) 측단면도이다.
도 4b는 본 발명의 메모리 셀들의 (비트 라인 방향에서의) 측단면도이다.
본 발명은 수정된 메모리 셀 구성 및 이를 제조하는 방법이며, 여기서 소거 게이트는 플로팅 게이트 위에 형성되고 제어 게이트는 소스 영역 위에 형성된다. 제어 게이트와 플로팅 게이트 사이의 개선된 용량성 커플링은 서로 측방향으로 인접한 이들 2개의 게이트들을 형성함으로써 그리고 플로팅 게이트를 수직 방향에서 더 두껍게(더 길게) 제조함으로써 달성된다. 여기서, 플로팅 게이트 및 소거 게이트는 자가 정렬되고, 이에 의해 (제어 게이트 대신에) 소거 게이트는 플로팅 게이트 위에 배치되면서 그로부터 절연된다. 제어 게이트는, 소거 게이트 대신, 소스 영역 위에 배치되면서 그로부터 절연된다. 이러한 구성으로, 기술이 진보함에 따라, 소거 게이트 임계 치수는 축소될 수 있다. 플로팅 게이트와 소거 게이트 사이의 터널 산화물은 소거 게이트 폴리에 의해 보호되고, 이에 의해 터널 산화물 품질 및 신뢰도가 후속의 LV 산화물 질화 또는 HKMG(high-K metal gate) 모듈 프로세싱에 의해 열화되지 않을 것이다. 플로팅 게이트 코너는 등방성 폴리 에칭을 이용하여 더 날카롭게 제조될 수 있고, (플로팅 게이트들의 컬럼 위에 연장되는) 소거 게이트 폴리의 길이에 대해 수직으로 이어질 수 있다. 따라서, 플로팅 게이트 오버행(over-hang)에 대해 소거 게이트를 필요로 하지 않으면서 소거 효율이 향상될 수 있다. 소스 라인이 제어 게이트 폴리에 의해 보호되기 때문에, 전체 메모리를 개방하는 덜 임계적인 MCEL 마스크를 사용하여 워드 라인 VT 주입이 행해질 수 있다. 대조적으로, 종래 기술에서, WL 영역을 개방하고 소스 라인 영역을 포토레지스트로 커버하는 데 WLVT 마스크가 사용된다. 확산(활성)부에 대한 WLVT 오버레이(정렬)는 종래 기술의 디바이스 제조에 대한 중요한 이슈가 될 수 있다.
도 2a 내지 도 2e는 워드 라인 방향으로의 측단면도들이고, 도 3a 내지 도 3j는 비트 라인 방향으로의 측단면도들이며, 이들은 본 발명의 메모리 셀들을 형성하는 단계들을 도시한다. 도 2a에서 시작하면, MCEL 포토리소그래피, 셀 펀치 방지 주입, 포토레지스트 제거 및 패드 산화물 제거 이후, 산화물 층(32)이 제1 전도성 타입의 실리콘 반도체 기판(30)의 표면 상에서 성장된다. 본 명세서에서 사용되는 바와 같이, 기판은 단일 전도성 타입의 모놀리식 기판, 또는 기판의 다른 부분들과는 상이한 전도성 타입을 갖는 기판의 웰 부분을 의미할 수 있다. 폴리실리콘(폴리) 층(34)이 산화물(32) 상에 증착된다. 산화물 층(36)이 폴리 층(34) 상에 증착된다. 질화물 층(38)이 산화물 층(36) 상에 증착된다. 포토레지스트 층이 질화물 층(38) 상에 코팅되고, 그의 일부가 포토리소그래피 공정을 이용하여 선택적으로 제거되어, 질화물 층(38)의 선택된 부분들을 노출된 상태로 남기게 된다. 이어서, 질화물, 산화물, 폴리, 산화물, 및 실리콘 에칭들이 수행되어 질화물(38), 산화물(36), 폴리(34), 산화물(32)을 통과해서 기판(30) 내로 연장되는 트렌치들(40)을 형성하게 된다. (포토레지스트가 제거된 후의) 최종 구조물이 도 2a에 도시되어 있다.
선형 산화 및 산화물 증착(예컨대, HARP(high aspect ratio process))에 뒤이어 어닐링이 수행되어, 도 2b에 도시된 바와 같이, 질화물(38) 상에 그리고 트렌치들(40) 내에 산화물(42)을 형성하게 된다. 이어서, 산화물 CMP(chemical-mechanical polish) 에칭이 수행되어 질화물(38) 위에 있는 산화물(42)의 그 부분을 제거하게 된다. 질화물 에칭이 질화물(38)을 제거하는 데 이용되고, 뒤이어 산화물 에칭이 이어져서 폴리(34) 위의 산화물(36) 및 임의의 산화물(42)을 제거하여, 도 2c에 도시된 구조물을 남기게 된다. 폴리 에칭이 수행되어 플로팅 게이트(34)의 대향 측면들 상에서 산화물(42)을 따라서 이어지는 날카로운 상부 에지들(34a)의 쌍에서 종단되는 폴리(34)에 대한 경사진 상부 표면을 생성하게 된다. 이어서, 산화물 에칭이 이용되어 산화물(42)의 상부 표면을 리세스시킨다. 이어서, 주입 및 어닐링이 폴리(34)에 대해 수행된다. HTO 산화물 형성은 폴리(34)의 노출된 표면들(날카로운 상부 에지들(34a) 주위를 포함함) 위에 얇은 (터널링) 산화물 층(44)을 형성하는 데 이용된다. 생성된 구조물이 도 2d에 도시되어 있다.
폴리실리콘 층(46)이 구조물 상에 증착된다. 이어서, 하드 마스크 층(48)이, 도 2e에 도시된 바와 같이, 폴리(46) 상에 증착된다. 하드 마스크(48)는 질화물 또는 NON 층(질화물, 산화물, 질화물 서브층들을 가짐)일 수 있다. 생성된 구조물은 활성 영역들(52)의 인터리빙된 컬럼들에 의해 이격되는 STI 분리 영역들(50)(산화물(42)을 가짐)의 컬럼들을 한정한다. 메모리 셀들은 활성 영역들(52) 내에 컬럼들로 형성될 것이다. 포토레지스트(54)가 구조물 위에 코팅되고, 포토리소그래피 공정에 의해 선택적으로 제거되어, 활성 및 분리 영역들(50/52)의 컬럼 길이에 직각으로 연장되는 포토레지스트(54)의 스트라이프들을 남기게 된다. 이어서, 하드 마스크 에칭이 수행되어, 도 3a에 도시된 바와 같이, (활성 영역들(52) 중 하나를 따라서 연장되는 관점에서) 하드 마스크(48)의 노출된 부분들을 제거하게 된다.
포토레지스트(54)가 제거된 후, 폴리 및 산화물 이방성 에칭들이 이용되어 하드 마스크(48)의 하부에 있는 그의 그러한 부분들을 제외하고서 폴리(46) 및 산화물(44)을 제거하게 된다. 이어서, 폴리 에칭이 이용되어, 도 3b에 도시된 바와 같이, 폴리(34)의 노출된 상부 표면 부분들을 리세스시킨다. 이어서, 산화물 및 질화물 스페이서들이 폴리(34), 산화물(44), 폴리(46), 및 하드 마스크(48)의 노출된 측벽들을 따라서 형성된다. 스페이서들의 형성은 본 기술 분야에 주지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 뒤이어 이방성 에칭 공정이 이어지는 것을 수반하는데, 이에 의해 재료가 구조물의 수평 표면들로부터 제거되는 한편, 재료는 구조물의 (둥근 상부 표면을 갖는) 수직 배향 표면들 상에 크게 변형되지 않은 상태로 남아 있게 된다. 산화물 스페이서들(56) 및 질화물 스페이서들(58)이 산화물 및 질화물 증착들 및 에칭들에 의해 형성된다. 생성된 구조물이 도 3c에 도시되어 있다.
폴리 에칭이 수행되어 폴리 층(34)의 노출된 부분들을 제거하여, 도 3d에 도시된 바와 같이, 구조물 스택들(S1, S2)의 쌍들을 남기게 된다. 산화물 층(스크린)(60)이 구조물 위에 형성된다. 포토레지스트(62)가 형성되고 포토리소그래피를 통해 선택적으로 제거되어, 인접한 스택(S1)과 스택(S2) 사이의 영역들을 노출된 상태로 남기게 된다. 주입 및 어닐링 공정이 수행되어, 도 3e에 도시된 바와 같이, 스택(S1)과 스택(S2) 사이의 기판(30)에 (제2 전도성 타입의) 소스 영역(64)을 형성하게 된다. 포토레지스트(62)가 제거된 후, 산화물 에칭이 이용되어 산화물 층(32)의 스크린 산화물(60) 및 임의의 남은 부분들을 제거하게 된다. 절연 층(66)(예컨대, ONO - 산화물, 질화물, 산화물 서브층들을 가짐)이 구조물 위에 형성된다. 이어서, 폴리실리콘 층(68)이, 도 3f에 도시된 바와 같이, ONO 층(66) 위에 증착된다. 이어서, 폴리 등방성 에칭이 이용되어 스택(S1)과 스택(S2) 사이의 공간 내를 제외하고서 폴리 층(68)을 제거하게 된다. 이어서, 워드 라인 VT 주입이, 도 3g에 도시된 바와 같이, 스택들(S1, S2) 외부의 기판의 부분들(즉, 워드 라인 아래에 있을 기판(30)의 그러한 부분들(30a)) 내로 수행된다. 마스킹 단계(포토리소그래피를 이용한 포토레지스트 및 에칭)가 메모리 셀 영역 외의 기판의 영역들을 보호하는 데 이용될 수 있다.
산화물 에칭이 수행되어 ONO 절연(66)으로부터 상부 산화물 층을 제거하게 된다(이제, 폴리(68)에 의해 보호되는 그러한 부분들을 제외하고는 ON 절연 층이 된다). 질화물 증착 및 에칭이 수행되어, 스택들(S1, S2)의 측면들을 따라서 질화물 스페이서들(70)을 형성하게 되고 스택들(S1, S2) 외부의 기판 위의 ON 절연 층(66)으로부터 질화물을 제거하게 된다. 바람직하게는, 이러한 단계에서, 로직 및 고전압 웰 형성, 주입 어닐링, HV 및 I/O 산화물 형성 및 코어 로직 산화물 형성과 같은, 동일한 칩 상의 로직 디바이스 프로세싱이 수행된다. 이러한 프로세싱 동안, 스택들(S1, S2) 외부의 기판(30) 상의 산화물이 제거되고, 워드 라인 산화물(72)이 기판 위에 형성된다. 생성된 구조물이 도 3h에 도시되어 있다.
폴리실리콘 층이 구조물 위에 증착된다. 증착된 폴리실리콘(예컨대, 인과 같은 N+ 주입물)에 대한 주입 및 어닐링이 수행될 수 있다. 이어서, 이방성 폴리 에칭이 폴리실리콘 층의 부분들을 제거하는 데 이용되어, 폴리 스페이서들(74)을 스택들(S1, S2)의 외측면들 상에서 질화물 스페이서들(70)에 인접한 상태로 남기게 된다. 이러한 폴리 에칭은, 또한, 저전압 로직 디바이스 및 고전압 로직 디바이스에 대한 게이트들과 같은, 칩의 다른 부분들에서의 폴리실리콘 층의 나머지 부분들을 한정하는 데 이용될 수 있다. 포토레지스트 및 리소그래피는 이러한 폴리실리콘 에칭과 함께 이용될 수 있다. 이어서, 구조물이 산화되어, 폴리 스페이서들(74) 및 폴리(68)의 노출된 부분들 상에 산화물 층(76)을 형성하게 된다. 생성된 구조물이 도 3i에 도시되어 있다. 이어서, 최종 메모리 어레이 프로세싱이 수행되어, 도 3j에 도시된 바와 같이, 메모리 어레이 구조물을 완성하게 된다. 이러한 프로세싱은 폴리 스페이서들(74)에 인접한 기판에 (제2 전도성 타입의) 드레인 영역들(78)을 형성하도록 하는 주입 단계를 포함한다.
워드 라인 방향에서 그리고 비트 라인 방향에서 본 최종 메모리 셀 구조물이 각각 도 4a 및 도 4b에 도시되어 있다. 메모리 셀은 소스 및 드레인 영역들(64, 78)을 포함하고, 이들은 각각 그들 사이에 기판의 채널 영역(80)을 한정한다. 플로팅 게이트(34)는 채널 영역(80)의 제1 부분 위에 그리고 그로부터 산화물(32)에 의해 절연되는 소스 영역(64)의 일부분 위에 배치된다. 제어 게이트(68)는 소스 영역(64) 위에 배치되고(그리고 그로부터 ONO 층(66)에 의해 절연되고), 플로팅 게이트(34)에 측방향으로 인접한다(그리고 그로부터 ONO 층(66)에 의해 절연된다). 소거 게이트(46)는 플로팅 게이트(34) 위에 수직으로 배치되고, 그로부터 산화물(44)에 의해 절연된다. 소거 게이트(46)는 제어 게이트(68)의 상부 부분에 측방향으로 인접하게 배치된다(그리고, 그로부터 ONO 층(66), 질화물 스페이서(58), 및 산화물 스페이서(56)에 의해 절연된다). 소거 게이트들은 활성 및 분리 영역들이 연장되는 방향에 수직인 방향으로 활성 영역들 및 분리 영역들을 가로질러서 연장되는 전도성 소거 게이트 라인의 일부로서 형성된다. 각각의 소거 게이트 라인들은 각각의 활성 영역들 내의 소거 게이트들 중 하나를 인터셉트한다. 선택 게이트(74)(워드 라인으로도 지칭됨)가 채널 영역(80)의 제2 부분 위에 배치된다(그리고, 그로부터 산화물(72)에 의해 절연된다). 선택 게이트(74)의 하부 부분이 플로팅 게이트(34)에 측방향으로 인접하게 배치된다(그리고, 그로부터 질화물 스페이서(70)에 의해 그리고 ONO 층(66)의 산화물 부분에 의해 절연된다). 선택 게이트(74)의 상부 부분이 소거 게이트(46)에 측방향으로 인접하게 배치된다(그리고, 그로부터 질화물 스페이서(70), ONO 층(66)의 산화물 부분, 질화물 스페이서(58), 및 산화물 스페이서(56)에 의해 절연된다). 플로팅 게이트와 제어 게이트 사이의 용량성 커플링은 과도한 측방향 풋프린트 영역을 활용하지 않고서 향상되는데, 그 이유는 플로팅 게이트(34) 및 제어 게이트(68)가 수직 방향으로 신장되고(예컨대, 플로팅 게이트(34)는 그의 저부 표면(34c)보다 길이가 더 긴 수직 배향된 측부 표면(34b)을 가질 수 있고, 제어 게이트(68)는 그의 저부 표면(68b)보다 길이가 더 긴 수직 배향된 측부 표면(68a)을 가질 수 있음), 이때 이러한 2개의 게이트들의 수직 배향 측부 표면들이 서로에게 인접하고 서로로부터 절연되기 때문이다.
메모리 셀을 프로그래밍하기 위해, 포지티브 전압이 선택 게이트(74)에 인가되어 게이트(74) 아래의 채널 영역 부분의 전도성을 턴온시키게 된다. 포지티브 전압이 제어 게이트(68)에 인가되는데, 이는 플로팅 게이트(34)와의 강한 용량성 커플링 때문에 플로팅 게이트 상에 나타난다. 포지티브 전압은 (드레인 영역(78)에 대해) 소스 영역(64)에 인가되어, 전자들이 드레인(78)으로부터 채널 영역을 통과해서 소스(64)로 유동하게 한다. 전자들이 플로팅 게이트 아래의 채널 영역(80)의 그 부분에 접근하는 경우, 그들은 플로팅 게이트에 커플링되는 포지티브 전위로 인해 열전자들이 되고, 산화물(32)을 통과해서 그리고 플로팅 게이트(34) 상으로 그들 자신들을 주입한다.
메모리 셀을 소거하기 위해, 높은 포지티브 전압이 소거 게이트(46)에 인가되고, 이에 의해 플로팅 게이트(34) 상의 전자들이 날카로운 에지들(34a)로부터 터널 산화물(44)을 통과해서 소거 게이트(46) 상으로 터널링하도록 유도된다.
메모리 셀을 판독하기 위해, 포지티브 전압이 선택 게이트(74)에 인가되어 게이트(74) 아래의 채널 영역 부분의 전도성을 턴온시키게 된다. 판독 전위 전압이 소스(64) 및 드레인(78)에 걸쳐서 인가되고, 작은 포티지브 전압이 제어 게이트(68)(플로팅 게이트(34)에 커플링됨)에 인가된다. 플로팅 게이트(34)가 전자들로 프로그래밍되지 않는 경우, 플로팅 게이트(34) 아래의 채널 영역의 전도성이 턴온될 것이고, 전류가 채널 영역(프로그래밍되지 않은 상태로 감지됨)을 가로질러서 유동할 것이다. 플로팅 게이트(34)가 전자들로 프로그래밍되는 경우, 그들은 작은 커플링된 전압이 플로팅 게이트(34) 아래의 채널 영역의 전도성을 턴온시키는 것을 방지할 것이고, 채널 영역을 가로지르는 전류 유동은 감소 또는 금지될 것이다(이는 프로그래밍된 상태로 감지된다).
전술된 바와 같이, 제어 게이트(68)와 플로팅 게이트(34) 사이의 향상된 용량성 커플링은, 이러한 2개의 게이트들을 서로 측방향으로 인접하게 형성함으로써, 그리고 플로팅 게이트(34)를 수직으로 연장시킴으로써 달성되는데, 이는 프로그래밍 성능을 향상시키면서 플로팅 게이트 측방향 풋프린트를 증가시키지 않는다. 또한, 소거 게이트(46)는 자가 정렬 방식으로 플로팅 게이트(34) 위에 수직으로 형성되고, 이에 의해 플로팅 게이트(34)의 날카로운 상부 에지들(34a) 양측 모두가 소거 동작 동안에 산화물(44)을 통한 향상된 터널링을 위해 소거 게이트(46)와 대면한다. 이러한 구성은 메모리 셀 소거 성능을 보존하면서 플로팅 및 소거 게이트들의 측방향 풋프린트가 축소될 수 있게 한다. 소거 게이트가 전체적으로 날카로운 에지들(34a) 및 그에 따라 그들 사이의 터널 산화물(44) 위에 연장되기 때문에, 터널 산화물(44)은 VL 산화물 질화 또는 HKMG 모듈 프로세싱과 같은 후속 메모리 셀 및 로직 디바이스 프로세싱으로부터 보호된다. 플로팅 게이트의 날카로운 에지가 소거 게이트 폴리(플로팅 게이트들의 컬럼 위에 연장됨)의 길이에 수직으로 이어지면, 플로팅 게이트 오버행에 대해 특별히 고안된 소거 게이트를 필요로 하지 않으면서 소거 효율이 향상된다. 마지막으로, 소스 라인(64)이 제어 게이트 폴리(68)에 의해 보호되기 때문에, 전체 메모리를 개방하는 덜 임계적인 MCEL 마스크를 사용하여 워드 라인 VT 주입이 행해질 수 있다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 배치되지 않음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (22)

  1. 비휘발성 메모리 셀로서,
    제1 전도성 타입의 반도체 재료의 기판;
    상기 제1 전도성 타입과는 상이한 제2 전도성 타입의 상기 기판 내의 이격된 제1 및 제2 영역 - 이들 사이의 상기 기판 내에 채널 영역이 있음 -;
    상기 채널 영역의 제1 부분 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분 및 상기 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제2 부분을 갖는 전기 전도성 플로팅 게이트 - 상기 플로팅 게이트는 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함함 -;
    상기 플로팅 게이트 위에 수직으로 배치되면서 그로부터 절연되는 전기 전도성 소거 게이트 - 상기 하나 이상의 날카로운 에지들은 상기 소거 게이트와 대면하고 그로부터 절연됨 -;
    상기 플로팅 게이트에 측방향으로 인접하게 배치되면서 그로부터 절연되고, 상기 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 제어 게이트; 및
    상기 채널 영역의 제2 부분 위에 수직으로 배치되면서 그로부터 절연되고, 상기 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 선택 게이트를 포함하는, 비휘발성 메모리 셀.
  2. 청구항 1에 있어서,
    상기 제어 게이트는 상기 소거 게이트에 측방향으로 인접하게 배치되면서 그로부터 절연되는 제2 부분을 갖는, 비휘발성 메모리 셀.
  3. 청구항 1에 있어서,
    상기 선택 게이트는 상기 소거 게이트에 측방향으로 인접하게 배치되면서 그로부터 절연되는 제2 부분을 갖는, 비휘발성 메모리 셀.
  4. 청구항 1에 있어서,
    상기 선택 게이트는 스페이서인, 비휘발성 메모리 셀.
  5. 청구항 1에 있어서,
    상기 플로팅 게이트는,
    상기 채널 영역의 제1 부분 및 상기 제1 영역과 대면하는 저부 표면; 및
    상기 제어 게이트와 대면하는 측부 표면을 포함하고,
    상기 측부 표면은 상기 저부 표면의 수평 길이보다 더 큰 수직 길이를 갖는, 비휘발성 메모리 셀.
  6. 청구항 1에 있어서,
    상기 하나 이상의 날카로운 에지들은 상기 플로팅 게이트의 상부 표면의 대향하는 측면들에 있는 날카로운 에지들의 쌍인, 비휘발성 메모리 셀.
  7. 비휘발성 메모리 셀들의 어레이로서,
    제1 전도성 타입의 반도체 재료의 기판;
    상기 기판 상에 형성되며, 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 인접한 분리 영역들의 각각의 쌍 사이에는 활성 영역이 있음 - 을 포함하고,
    상기 활성 영역들 각각은 메모리 셀들의 쌍들을 포함하며, 상기 메모리 셀 쌍들 각각은,
    상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는, 상기 기판 내에 이격된 제1 영역, 및 제2 영역들의 쌍 - 상기 제1 영역과 상기 제2 영역들 사이의 상기 기판 내에 채널 영역들이 있음 -,
    각각이 상기 채널 영역들 중 하나의 채널 영역의 제1 부분 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분 및 상기 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제2 부분을 갖는 전기 전도성 플로팅 게이트들의 쌍 - 상기 플로팅 게이트들 각각은 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함함 -,
    각각이 상기 플로팅 게이트들 중 하나의 플로팅 게이트 위에 수직으로 배치되면서 그로부터 절연되는 전기 전도성 소거 게이트들의 쌍 - 상기 하나의 플로팅 게이트의 하나 이상의 날카로운 에지들은 상기 하나의 소거 게이트와 대면함 - ,
    상기 플로팅 게이트들에 측방향으로 인접하게 배치되면서 그로부터 절연되고, 상기 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 제어 게이트, 및
    각각이 상기 채널 영역들 중 하나의 채널 영역의 제2 부분 위에 수직으로 배치되면서 그로부터 절연되고, 상기 플로팅 게이트들 중 하나의 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 선택 게이트들의 쌍을 포함하는, 비휘발성 메모리 셀들의 어레이.
  8. 청구항 7에 있어서,
    상기 메모리 셀 쌍들 각각에 대해, 상기 제어 게이트는 상기 소거 게이트들의 쌍 사이에 측방향으로 배치되면서 그로부터 절연되는 제2 부분을 갖는, 비휘발성 메모리 셀들의 어레이.
  9. 청구항 7에 있어서,
    상기 선택 게이트들 각각은 상기 소거 게이트들 중 하나의 소거 게이트에 측방향으로 인접하게 배치되면서 그로부터 절연되는 제2 부분을 갖는, 비휘발성 메모리 셀들의 어레이.
  10. 청구항 7에 있어서,
    상기 선택 게이트들 각각은 스페이서인, 비휘발성 메모리 셀들의 어레이.
  11. 청구항 7에 있어서,
    상기 메모리 셀 쌍들 각각에 대해, 상기 플로팅 게이트들 각각은,
    상기 채널 영역들 중 하나의 채널 영역의 제1 부분 및 상기 제1 영역과 대면하는 저부 표면; 및
    상기 제어 게이트와 대면하는 측부 표면을 포함하고,
    상기 측부 표면은 상기 저부 표면의 수평 길이보다 더 큰 수직 길이를 갖는, 비휘발성 메모리 셀들의 어레이.
  12. 청구항 7에 있어서,
    상기 소거 게이트들 각각은 상기 제1 방향에 수직인 제2 방향으로 상기 활성 영역들 및 상기 분리 영역들을 가로질러서 연장되는 전도성 소거 게이트 라인의 일부로서 형성되고, 상기 소거 게이트 라인들 각각은 상기 활성 영역들 각각 내의 상기 소거 게이트들 중 하나의 소거 게이트를 인터셉트(interceot)하는, 비휘발성 메모리 셀들의 어레이.
  13. 청구항 12에 있어서,
    상기 플로팅 게이트들 각각에 대해, 상기 하나 이상의 날카로운 에지들은 상기 플로팅 게이트의 상부 표면의 대향 측면들에 있는 날카로운 에지들의 쌍이고, 상기 소거 게이트 라인들 각각은 상기 활성 영역들 각각 내의 상기 플로팅 게이트들 중 하나의 플로팅 게이트의 상기 날카로운 에지들의 쌍 위에 연장되는, 비휘발성 메모리 셀들의 어레이.
  14. 비휘발성 메모리 셀을 형성하는 방법으로서,
    제1 전도성 타입의 반도체 재료의 기판을 제공하는 단계;
    상기 제1 전도성 타입과는 상이한 제2 전도성 타입의 상기 기판 내의 이격된 제1 및 제2 영역들 - 이들 사이의 상기 기판 내에 채널 영역이 있음 - 을 형성하는 단계;
    상기 채널 영역의 제1 부분 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분 및 상기 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제2 부분을 갖는 전기 전도성 플로팅 게이트 - 상기 플로팅 게이트는 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함함 - 를 형성하는 단계;
    상기 플로팅 게이트 위에 수직으로 배치되면서 그로부터 절연되는 전기 전도성 소거 게이트 - 상기 하나 이상의 날카로운 에지들은 상기 소거 게이트와 대면하고 그로부터 절연됨 - 를 형성하는 단계;
    상기 플로팅 게이트에 측방향으로 인접하게 배치되면서 그로부터 절연되고, 상기 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 제어 게이트를 형성하는 단계; 및
    상기 채널 영역의 제2 부분 위에 수직으로 배치되면서 그로부터 절연되고, 상기 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 선택 게이트를 형성하는 단계를 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 선택 게이트를 형성하는 단계는 전도성 재료의 스페이서를 형성하는 단계를 포함하는, 방법.
  16. 청구항 14에 있어서,
    상기 플로팅 게이트는,
    상기 채널 영역의 제1 부분 및 상기 제1 영역과 대면하는 저부 표면; 및
    상기 제어 게이트와 대면하는 측부 표면을 포함하고,
    상기 측부 표면은 상기 저부 표면의 수평 길이보다 더 큰 수직 길이를 갖는, 방법.
  17. 청구항 14에 있어서,
    상기 하나 이상의 날카로운 에지들은 상기 플로팅 게이트의 상부 표면의 대향하는 측면들에 있는 날카로운 에지들의 쌍인, 방법.
  18. 비휘발성 메모리 셀들의 어레이를 형성하는 방법으로서,
    제1 전도성 타입의 반도체 재료의 기판을 제공하는 단계;
    상기 기판 상에 형성되며, 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 인접한 분리 영역들의 각각의 쌍 사이에는 활성 영역이 있음 - 을 형성하는 단계; 및
    상기 활성 영역들 각각 내에 메모리 셀들의 쌍들을 형성하는 단계를 포함하고,
    상기 메모리 셀들의 쌍들 각각은,
    상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 상기 기판 내에 이격된 제1 영역, 및 제2 영역들의 쌍 - 상기 기판 내 상기 제1 영역과 상기 제2 영역들 사이에 채널 영역들이 있음 - 을 형성하는 단계,
    각각이 상기 채널 영역들 중 하나의 채널 영역의 제1 부분 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분 및 상기 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제2 부분을 갖는 전기 전도성 플로팅 게이트들의 쌍 - 상기 플로팅 게이트들 각각은 하나 이상의 날카로운 에지들로 종단되는 경사진 상부 표면을 포함함 - 을 형성하는 단계,
    각각이 상기 플로팅 게이트들 중 하나의 플로팅 게이트 위에 수직으로 배치되면서 그로부터 절연되는 전기 전도성 소거 게이트들의 쌍 - 상기 하나의 플로팅 게이트의 하나 이상의 날카로운 에지들은 상기 하나의 소거 게이트와 대면함 - 을 형성하는 단계,
    상기 플로팅 게이트들에 측방향으로 인접하게 배치되면서 그로부터 절연되고, 상기 제1 영역 위에 수직으로 배치되면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 제어 게이트를 형성하는 단계, 및
    각각이 상기 채널 영역들 중 하나의 채널 영역의 제2 부분 위에 수직으로 배치되면서 그로부터 절연되고, 상기 플로팅 게이트들 중 하나의 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되는 제1 부분을 갖는 전기 전도성 선택 게이트들의 쌍을 형성하는 단계에 의하여 형성되는, 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
  19. 청구항 18에 있어서,
    상기 선택 게이트들 각각을 형성하는 단계는 전도성 재료의 스페이서를 형성하는 단계를 포함하는, 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
  20. 청구항 18에 있어서,
    상기 메모리 셀 쌍들 각각에 대해, 상기 플로팅 게이트들 각각은,
    상기 채널 영역들 중 하나의 채널 영역의 제1 부분 및 상기 제1 영역과 대면하는 저부 표면, 및
    상기 제어 게이트와 대면하는 측부 표면을 포함하고,
    상기 측부 표면은 상기 저부 표면의 수평 길이보다 더 큰 수직 길이를 갖는, 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
  21. 청구항 18에 있어서,
    상기 소거 게이트들 각각은 상기 제1 방향에 수직인 제2 방향으로 상기 활성 영역들 및 상기 분리 영역들을 가로질러서 연장되는 전도성 소거 게이트 라인의 일부로서 형성되고, 상기 소거 게이트 라인들 각각은 상기 활성 영역들 각각 내의 상기 소거 게이트들 중 하나의 소거 게이트를 인터셉트하는, 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
  22. 청구항 21에 있어서,
    상기 플로팅 게이트들 각각에 대해, 상기 하나 이상의 날카로운 에지들은 상기 플로팅 게이트의 상부 표면의 대향 측면들에 있는 날카로운 에지들의 쌍이고, 상기 소거 게이트 라인들 각각은 상기 활성 영역들 각각 내의 상기 플로팅 게이트들 중 하나의 플로팅 게이트의 상기 날카로운 에지들의 쌍 위에 연장되는, 방법.
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