KR20170106443A - 고밀도 분리형 게이트 메모리 셀 - Google Patents

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Abstract

메모리 디바이스를 형성하는 방법은, 기판 상에, 제1 절연 층, 제1 전도성 층, 제2 절연 층, 제2 전도성 층, 및 제3 절연 층을 형성하는 단계를 포함한다. 제1 트렌치들이 제3 절연 층, 제2 전도성 층, 제2 절연 층, 및 제1 전도성 층을 통과해서 형성되어, 제1 전도성 층의 측부 부분들을 노출된 상태로 남긴다. 제1 전도성 층의 노출된 부분들을 따라서 연장되는 제4 절연 층이 제1 트렌치들의 저부에 형성된다. 제1 트렌치들은 전도성 재료로 충전된다. 제2 트렌치들이 제3 절연 층, 제2 전도성 층, 제2 절연 층, 및 제1 전도성 층을 통과해서 형성된다. 드레인 영역들이 제2 트렌치들 아래의 기판 내에 형성된다. 메모리 셀들의 쌍이 생성되고, 단일의 연속적 채널 영역이 메모리 셀들의 쌍에 대한 드레인 영역들 사이에 연장된다.

Description

고밀도 분리형 게이트 메모리 셀
관련 출원
본 출원은 2015년 1월 22일자로 출원된 미국 가출원 제62/106,477호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 셀 어레이들에 관한 것이다.
본 기술 분야에는 분리형 게이트 메모리 셀들을 그러한 셀들의 어레이로서 형성하는 것이 주지되어 있는데, 여기서 메모리 셀들은 쌍들로 형성되고, 각각의 쌍의 메모리 셀들은 공통 소거 게이트 및 공통 소스 영역을 공유한다. 예를 들어, (모든 목적들을 위해 본 명세서에 참고로 포함된) 미국 특허 제7,868,375호에는 그러한 메모리 어레이가 개시되어 있다.
도 1은 종래의 쌍의 분리형 게이트 메모리 셀들(1)을 도시한다. 각각의 메모리 셀(1)은 소스 영역(소스 라인)(2) 및 드레인 영역(비트 라인)(3)을 포함하며, 채널 영역(4)이 이들 사이의 기판 내에 한정된다. 플로팅 게이트(5)가 채널 영역(4)의 제1 부분 위에 배치되면서 그로부터 절연되고, 워드 라인 게이트(6)가 채널 영역(4)의 제2 부분 위에 배치되면서 그로부터 절연된다. 커플링 게이트(7)가 플로팅 게이트(5) 위에 형성되면서 그로부터 절연된다. 소거 게이트(8)가 소스 영역(2) 위에 형성되면서 그로부터 절연된다.
각각의 셀에 대한 플로팅 게이트(5)는 채널 영역(4)을 따라서 이동하는 전자들의 스트림으로부터의 전자들을 (고온 전자 주입을 통해) 플로팅 게이트(5) 상에 위로 주입함으로써 프로그래밍된다. 이는 채널 영역(4)을 따라서 그리고 이어서 절연 재료를 통과해서 플로팅 게이트(5)로 위로 이동하는 전자 화살표에 의해 도 1에 도시된다. 플로팅 게이트(5)는 (파울러-노드하임 터널링(Fowler Nordheim tunneling)을 통해) 플로팅 게이트(5)로부터 소거 게이트(8)로의 전자들의 터널링을 유도함으로써 소거된다. 이는 플로팅 게이트(5)로부터 절연체를 통과해서 소거 게이트(8)로 이동하는 전자 화살표에 의해 도 1에 도시된다. 소거, 판독, 및 프로그래밍 전압들의 하나의 비제한적인 예가 도 2에 도시되어 있는데, 여기서 선택된(선택) 라인들은 그 상에서 동작되고 있는 메모리 셀을 포함하는 것들이고, 비선택된(비선택) 라인들은 그 상에서 동작되고 있는 메모리 셀을 포함하지 않는 것들이다. 각각의 메모리 셀은, 그 셀의 워드 라인 게이트 상에 포지티브 전압을 인가하여 아래의 채널 영역 부분을 턴온시킴으로써, 그리고 그의 채널 영역의 전도도(하부 채널 영역 부분이 전도성인지 여부를 나타내는 전자들로 셀의 플로팅 게이트가 프로그래밍되는지 여부에 의해 영향받음)를 측정함으로써 개별적으로 판독된다. 각각의 메모리 셀은, 그의 채널 영역을 따라서 전자들을 스트리밍시킴으로써 그리고 높은 포지티브 전압을 그의 플로팅 게이트에 커플링함으로써 개별적으로 프로그래밍된다.
이러한 셀 설계에서 게이트들의 개수가 주어지는 경우에는, 메모리 셀들을 크기 면에서 축소하는 것이 과제가 된다.
전술된 문제들은, 복수의 분리된 제1 트렌치들을 반도체 기판의 표면 내에 형성하는 단계 - 제1 트렌치들은 서로 평행하고, 제1 방향으로 연장되고, 제1 트렌치들 사이에 기판의 활성 영역들을 한정함 -, 제1 트렌치들을 절연 재료로 충전하는 단계, 활성 영역들 각각에서 기판의 표면 상에 제1 절연 층을 형성하는 단계, 활성 영역들 각각에서 제1 절연 층 상에 제1 전도성 층을 형성하는 단계, 활성 영역들 각각에서 제1 전도성 층 상에 제2 절연 층을 형성하는 단계, 활성 영역들 각각에서 제2 절연 층 상에 제2 전도성 층을 형성하는 단계, 활성 영역들 각각에서 제2 전도성 층 상에 제3 절연 층을 형성하는 단계, 제3 절연 층을 통과해서 복수의 분리된 제2 트렌치들을 형성하는 단계 - 제2 트렌치들은 서로 평행하고 제1 방향에 수직인 제2 방향으로 연장됨 -, 제2 전도성 층 및 제2 절연 층을 통과해서 제2 트렌치들을 연장하는 단계, 제1 전도성 층을 통과해서 제2 트렌치들을 연장하는 단계 - 제1 전도성 층의 측부 부분들을 노출된 상태로 남김 -, 제2 트렌치들의 저부에, 제1 전도성 층의 노출된 부분들을 따라서 연장되는 제4 절연 층을 형성하는 단계, 제2 트렌치들을 전도성 재료로 충전하는 단계 - 전도성 재료는 제4 절연 층에 의해 기판 표면 및 제1 전도성 층으로부터 절연됨 -, 제3 절연 층을 통과해서 복수의 제3 트렌치들을 형성하는 단계 - 제3 트렌치들은 서로 평행하고, 제2 및 제3 트렌치들이 서로 교호하도록 제2 방향으로 연장됨 -, 제2 전도성 층, 제2 절연 층, 및 제1 전도성 층을 통과해서 제3 트렌치들을 연장하는 단계, 및 제3 트렌치들 아래의 기판 내에 드레인 영역들을 형성하도록 하는 주입을 수행하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법에 의해 해결된다.
메모리 디바이스는, 제1 전도성 타입의 반도체 재료의 기판, 및 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 제1 방향으로 연장됨 - 을 포함한다. 활성 영역들 각각은 복수의 쌍들의 메모리 셀들을 포함하고, 메모리 셀 쌍들 각각은, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 기판 내의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 채널 영역의 제1 부분과 채널 영역의 제2 부분 사이에서 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트, 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함한다. 제어 회로는, 메모리 셀들의 쌍들 중 하나의 쌍에 대해, 제1 영역에 0(zero) 전압을, 제2 영역에 포지티브 전압을, 제1 커플링 게이트에 0 또는 포지티브 전압을, 제2 커플링 게이트에 포지티브 전압을, 그리고 소거 게이트에 포지티브 전압을 인가함으로써, 그리고 채널 영역을 통과하는 전기 전류를 검출함으로써, 메모리 셀들의 상기 하나의 쌍을 판독하도록 구성된다.
메모리 디바이스는, 제1 전도성 타입의 반도체 재료의 기판, 및 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 제1 방향으로 연장됨 - 을 포함한다. 활성 영역들 각각은 복수의 쌍들의 메모리 셀들을 포함하고, 메모리 셀 쌍들 각각은, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 기판 내의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 채널 영역의 제1 부분과 채널 영역의 제2 부분 사이에서 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트, 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함한다. 제어 회로는, 메모리 셀들의 쌍들 중 하나의 쌍에 대해, 제1 영역에 제1 포지티브 전압을, 제2 영역에 전류를, 제1 커플링 게이트에 제2 포지티브 전압을, 제2 커플링 게이트에 제3 포지티브 전압을, 그리고 소거 게이트에 제4 포지티브 전압을 인가함으로써, 메모리 셀들의 상기 하나의 쌍을 프로그래밍하도록 구성된다.
메모리 디바이스는, 제1 전도성 타입의 반도체 재료의 기판, 및 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 제1 방향으로 연장됨 - 을 포함한다. 활성 영역들 각각은 복수의 쌍들의 메모리 셀들을 포함하고, 메모리 셀 쌍들 각각은, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 기판 내의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 채널 영역의 제1 부분과 채널 영역의 제2 부분 사이에서 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트, 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함한다. 제어 회로는, 메모리 셀들의 쌍들 중 하나의 쌍에 대해, 제1 영역에 0 전압을, 제2 영역에 0 전압을, 제1 커플링 게이트에 제1 네거티브 전압을, 제2 커플링 게이트에 제2 네거티브 전압을, 그리고 소거 게이트에 포지티브 전압을 인가함으로써, 메모리 셀들의 상기 하나의 쌍을 소거하도록 구성된다.
메모리 디바이스는, 제1 전도성 타입의 반도체 재료의 기판, 및 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 제1 방향으로 연장됨 - 을 포함한다. 활성 영역들 각각은 복수의 쌍들의 메모리 셀들을 포함하고, 메모리 셀 쌍들 각각은, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 기판 내의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 채널 영역의 제1 부분과 채널 영역의 제2 부분 사이에서 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트, 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함한다. 제어 회로는, 하나의 쌍의 메모리 셀들에 대해, 제1 영역에 0 전압을, 제2 영역에 0 전압을, 제1 커플링 게이트에 제1 네거티브 전압을, 제2 커플링 게이트에 0 또는 포지티브 전압을, 그리고 소거 게이트에 포지티브 전압을 인가함으로써, 상기 하나의 쌍의 메모리 셀들 중 하나의 메모리 셀을 소거하도록 구성된다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 메모리 셀들을 도시한 측단면도이다.
도 2는 종래의 메모리 셀들에 대한 소거, 판독, 및 프로그래밍 전압들을 나타낸 테이블이다.
도 3은 본 발명에 따른 메모리 셀들의 쌍을 도시한 측단면도이다.
도 4는 본 발명에 따른 메모리 셀들의 쌍에 대한 소거, 프로그래밍, 및 판독 전압들을 나타낸 테이블이다.
도 5a 내지 도 5e는 본 발명의 메모리 셀들을 형성하는 데 있어서 단계들의 시퀀스를 도시한 측단면도들이다.
본 발명은 소스 영역 및 워드 라인 게이트의 제거에 의해 더 작은 크기들로 스케일링될 수 있는 메모리 셀 구성이다. 본 발명에 따른 메모리 셀들의 쌍이 도 3에 도시되어 있다.
각각의 메모리 셀(10A, 10B)은 드레인 영역(비트 라인 BL)(12A, 12B), 채널 영역(16)의 일부분 위의 플로팅 게이트 FG(14A, 14B), 플로팅 게이트(14A 또는 14B) 위의 커플링 게이트 CG(18A, 18B), 및 채널 영역(16)의 다른 부분 위의 소거 게이트 EG(20)(소거 게이트(20)는 메모리 셀들의 쌍에 의해 공유됨)를 각각 포함한다. 2개의 메모리 셀들(10A, 10B)은 2개의 드레인 영역들(12A, 12B) 사이에 연장되는 단일의 연속적 채널 영역(16)을 공유하는데, 그의 전도도는 메모리 셀들(10A, 10B) 양측 모두의 플로팅 게이트들(14A, 14B) 양측 모두와 공통 소거 게이트(20)에 의해 제어된다. 드레인 영역들(12A/12B) 및 채널 영역(16)은 반도체 기판(예컨대, P 타입 기판, 또는 N 타입 기판 내의 P 타입 웰) 내에 형성된다.
소거, 판독, 및 프로그래밍 전압들의 비제한적인 예가 도 4에 도시되어 있다. 메모리 셀들의 쌍을 소거하는 것은 소거 게이트(20) 상에 비교적 높은 포지티브 전압(예컨대, 8 V)을 인가함으로써 그리고 커플링 게이트들(18A, 18B) 양측 모두 상에 비교적 높은 네거티브 전압(예컨대, -8 V)을 인가함으로써 수행된다. 플로팅 게이트들(14A/14B) 상의 전자들은 개재된 절연 재료를 통해 플로팅 게이트들로부터 소거 게이트로 터널링할 것이다. 대안으로, 한 쌍의 메모리 셀들 중 하나의 메모리 셀을 소거하는 것은 소거 게이트(20) 상에 비교적 높은 포지티브 전압(예컨대, 8 V)을 인가함으로써, 그리고 커플링 게이트(18A) 상에는 비교적 높은 네거티브 전압(예컨대, -8 V)을 그리고 커플링 게이트(18B) 상에는 0 또는 포지티브 전압(예컨대, 0 내지 5 V)을 인가함으로써 수행된다.
셀(10A)은 그의 커플링 게이트(18A) 상에 비교적 높은 포지티브 전압(예컨대, 8 내지 10 V)을, 다른 셀의 커플링 게이트(18B) 상에 비교적 낮은 포지티브 전압(예컨대, 2 내지 3 V)을, 그리고 소거 게이트(20) 상에 비교적 낮은 포지티브 전압(예컨대, 1 내지 2 V)을 인가함으로써 프로그래밍된다. 포지티브 전압(예컨대, 5 V)이 셀의 비트 라인(12A)에 인가되고 전자 소스(예컨대, 1 내지 2 ㎂)가 다른 셀의 비트 라인(12B) 상에 인가되는 경우에, 비트 라인(12B)으로부터의 전자들은 커플링 게이트(18B) 및 소거 게이트(20) 아래의 채널 영역을 따라서 이동할 것인데, 그 이유는 하부 채널 영역 부분들이 커플링 게이트(18B)(플로팅 게이트(14B)에 용량성으로 커플링됨) 및 소거 게이트(20) 상의 포지티브 전압들에 의해 턴온(즉, 전도성으로 렌더링)되기 때문이다. 전자들이 플로팅 게이트(14A)에 접근함에 따라, 그들은 커플링 게이트(18A)에 의해 플로팅 게이트(14A)에 커플링된 고전압을 나타낼 것이고, 이어서, 전자들 중 일부는 고온 전자 주입을 통해 플로팅 게이트(14A) 아래의 절연체를 통과해서 플로팅 게이트(14A) 상으로 주입되게 된다. 셀(10B)은 비트 라인들(12A/12B) 및 커플링 게이트들(18A/18B)에 대한 관련 전압들을 스와핑(swap)함으로써 프로그래밍된다.
셀(10A)은 소거 게이트(20) 상에 비교적 낮은 전압(예컨대, 1 내지 3 V)을 인가하여 소거 게이트(20) 아래의 채널 영역(16)의 부분을 턴온시킴으로써 판독된다. 충분히 높은 전압(예컨대, 3 내지 5 V)이 커플링 게이트(18B)에 인가되어, 그것이 플로팅 게이트(14B)에 커플링되어 플로팅 게이트(14B) 아래의 채널 영역의 부분을 턴온시키게 한다. 비교적 낮은 포지티브 전압(예컨대, 1 V)이 비트 라인(12B)에 인가되고, 비교적 낮은 포지티브 전압(예컨대, 0 내지 3 V)이 커플링 게이트(18A)에 인가되고, 비트 라인(12A)에 어떠한 전압도 인가되지 않거나 접지 전압이 인가된다. 플로팅 게이트(14A)가 전자들로 프로그래밍되는 경우에, 채널 영역의 하부 부분은 낮은 전도도를 갖거나 전도도가 없을 것이고, 이것은 프로그래밍된 상태(예컨대, "1" 상태)로서 감지된다. 플로팅 게이트(14A)가 전자들로 프로그래밍되지 않는(즉, 소거되는) 경우에, 채널 영역의 하부 부분은 (채널 영역의 다른 부분들과 함께) 비교적 높은 전도도를 가질 것이고, 이것은 소거된 상태(예컨대, "0" 상태)로서 감지된다. 셀(10B)은 비트 라인들(12A/12B) 및 커플링 게이트들(18A/18B)에 대한 관련 전압들을 스와핑함으로써 판독된다.
도 3의 메모리 셀 구성은 더 작은 셀 크기를 허용하는데, 그 이유는 소스 영역도 없고 워드 라인 게이트도 없기 때문이다(즉, 비트 라인 방향으로의 플로팅 게이트들 사이의 간격이 임의의 소스 확산의 부재로 인해 추가로 축소될 수 있다). 메모리 셀 쌍(10A/10B)은 더 적은 마스킹 단계들로 제조하기가 더 용이하다.
메모리 셀 쌍(10A/10B)의 형성이 이제 도 5a 내지 도 5e를 참조하여 기술된다. 실리콘 반도체 기판(22)으로 시작하면, STI 분리 영역들이, 기판 내에 트렌치들을 형성함으로써 그리고 그들을 산화물과 같은 절연 재료(24)(예컨대, STI 절연체)로 충전함으로써 형성된다. 플로팅 게이트 산화물 층(26)이 기판(22) 위에 형성되고, 뒤이어 폴리실리콘 증착 및 CMP 에칭백이 이어져서, 궁극적으로 플로팅 게이트들(14A/14B)을 구성할 폴리 층(14)(FG 폴리 층)을 형성하게 한다. 생성된 구조물이 도 5a(커플링 게이트 방향으로의 단면도)에 도시되어 있다.
ONO 절연 층(28)(산화물-질화물-산화물)이 FG 폴리 층(14) 상에 형성되고, 뒤이어 폴리 증착 및 에칭백이 이어져서, 커플링 게이트들(18A/18B)을 형성할 폴리 층(18)(CG 폴리 층)을 형성하게 한다. 하드 마스크(30)가 CG 폴리 층(18) 위에 형성되고, 포토리소그래피를 이용하여 패턴화되어 CG 폴리 층(18)을 선택적으로 노출하게 한다. 이어서, 폴리/ONO 에칭들이 이용되어, CG 폴리 층(18) 및 ONO 층(28)을 통과해서 연장되는 트렌치들(32)을 형성하게 한다. 생성된 구조물이 도 5b(비트 라인 방향으로의 단면도 - 도 5a의 도면과 직교함)에 도시되어 있다.
커플링 게이트 측벽 HTO 증착 및 어닐링이 수행되고, 뒤이어 트렌치들(32)의 측벽들을 따라서 질화물 스페이서들(34)을 남기는 질화물 증착 및 에칭이 이어진다. 사전 세척, 및 희생 산화물 증착 및 스페이서 에칭 후, 폴리 에칭이 수행되어, FG 폴리 층(14)을 통과해서 트렌치들을 연장하게 한다. 생성된 구조물이 도 5c에 도시되어 있다.
희생 산화물의 제거 후, FG 폴리 층(14)의 노출된 단부들을 따라서 트렌치들(32)의 저부에 있는 터널 산화물 층(36)이 산화물 증착/형성, 및 뒤이은 어닐링에 의해 형성된다. 이어서, 트렌치들(32)은 폴리실리콘 증착에 의해 폴리실리콘의 블록들(EG 폴리 블록들(20))로 충전되고, 뒤이어 CMP 에칭백이 이어진다. 바람직하게는, 로직 디바이스들이 동일한 웨이퍼 상에 현재 형성되고 있는 경우에, 이러한 폴리 증착 및 에칭백이 이용되어, 그러한 로직 디바이스들의 게이트들을 형성하게 한다. 생성된 구조물이 도 5d에 도시되어 있다.
하드 마스크(30)는 포토리소그래피에 의해 다시 패턴화되어, CG 폴리(18)의 부분들을 노출된 상태로 남긴다. CG 폴리 층(18), ONO(28), 및 FG 폴리(14)의 노출된 부분들이 에칭되어, 제1 트렌치들(32)과 교호하는 제2 트렌치들(38)을 형성한다(즉, 제1 및 제2 트렌치들은, 각각의 제2 트렌치(38)가 한 쌍의 인접한 제1 트렌치들(32) 사이에 배치되도록, 그리고 그 역도 성립하도록 서로 교호한다). LDD 주입이 수행되어, 제2 트렌치들(38) 아래의 기판(22) 내에 드레인(비트 라인) 영역들(12)을 형성하게 한다. 트렌치들(38)의 저부에 있는 산화물 층(26)이 LDD 주입 전에 또는 그 후에 제거될 수 있다. 질화물 증착 및 에칭백이 이용되어, 제2 트렌치들(38)의 측벽들을 따라서 질화물 스페이서들(40)을 형성하게 한다. 생성된 구조물(본 발명의 메모리 셀 쌍의 전술된 컴포넌트들 전부를 포함함)이 도 5e에 도시되어 있다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시된 또는 청구되는 정확한 순서로 수행될 필요가 있는 것은 아니다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (14)

  1. 메모리 디바이스를 형성하는 방법으로서,
    복수의 분리된 제1 트렌치들을 반도체 기판의 표면 내에 형성하는 단계 - 상기 제1 트렌치들은 서로 평행하고, 제1 방향으로 연장되고, 상기 제1 트렌치들 사이에 상기 기판의 활성 영역들을 한정함 -;
    상기 제1 트렌치들을 절연 재료로 충전하는 단계;
    상기 활성 영역들 각각에서 상기 기판의 표면 상에 제1 절연 층을 형성하는 단계;
    상기 활성 영역들 각각에서 상기 제1 절연 층 상에 제1 전도성 층을 형성하는 단계;
    상기 활성 영역들 각각에서 상기 제1 전도성 층 상에 제2 절연 층을 형성하는 단계;
    상기 활성 영역들 각각에서 상기 제2 절연 층 상에 제2 전도성 층을 형성하는 단계;
    상기 활성 영역들 각각에서 상기 제2 전도성 층 상에 제3 절연 층을 형성하는 단계;
    상기 제3 절연 층을 통과해서 복수의 분리된 제2 트렌치들을 형성하는 단계 - 상기 제2 트렌치들은 서로 평행하고 상기 제1 방향에 직교하는 제2 방향으로 연장됨 -;
    상기 제2 전도성 층 및 상기 제2 절연 층을 통과해서 상기 제2 트렌치들을 연장하는 단계;
    상기 제1 전도성 층을 통과해서 상기 제2 트렌치들을 연장하는 단계 - 상기 제1 전도성 층의 측부 부분들을 노출된 상태로 남김 -;
    상기 제2 트렌치들의 저부에, 상기 제1 전도성 층의 노출된 부분들을 따라서 연장되는 제4 절연 층을 형성하는 단계;
    상기 제2 트렌치들을 전도성 재료로 충전하는 단계 - 상기 전도성 재료는 상기 제4 절연 층에 의해 상기 기판 표면 및 상기 제1 전도성 층으로부터 절연됨 -;
    상기 제3 절연 층을 통과해서 복수의 제3 트렌치들을 형성하는 단계 - 상기 제3 트렌치들은 서로 평행하고, 상기 제2 및 제3 트렌치들이 서로 교호하도록 상기 제2 방향으로 연장됨 -;
    상기 제2 전도성 층, 상기 제2 절연 층, 및 상기 제1 전도성 층을 통과해서 상기 제3 트렌치들을 연장하는 단계; 및
    상기 제3 트렌치들 아래의 상기 기판 내에 드레인 영역들을 형성하도록 하는 주입을 수행하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 제2 전도성 층 및 상기 제2 절연 층을 통과해서 상기 제2 트렌치들을 연장하는 단계 후에 그리고 상기 제1 전도성 층을 통과해서 상기 제2 트렌치들을 연장하는 단계 전에 상기 제2 트렌치들의 측벽들을 따라서 절연 재료의 스페이서들을 형성하는 단계를 추가로 포함하는, 방법.
  3. 청구항 1에 있어서,
    상기 제3 트렌치들을 연장하는 단계는 상기 제1 절연 층을 통과해서 상기 제3 트렌치들을 연장하는 단계를 추가로 포함하는, 방법.
  4. 청구항 1에 있어서,
    상기 제2 전도성 층, 상기 제2 절연 층, 및 상기 제1 전도성 층을 통과해서 상기 제3 트렌치들을 연장하는 단계 후에 상기 제3 트렌치들의 측벽들을 따라서 절연 재료의 스페이서들을 형성하는 단계를 추가로 포함하는, 방법.
  5. 청구항 1에 있어서,
    상기 제1 및 제2 전도성 층들은 폴리실리콘인, 방법.
  6. 청구항 1에 있어서,
    상기 제1 절연 층은 산화물인, 방법.
  7. 청구항 1에 있어서,
    상기 제2 절연 층은 산화물, 질화물, 및 산화물 서브층들을 포함하는 ONO 절연 층인, 방법.
  8. 메모리 디바이스로서,
    제1 전도성 타입의 반도체 재료의 기판;
    상기 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 상기 제1 방향으로 연장됨 -;
    복수의 쌍들의 메모리 셀들을 포함하는 각각의 활성 영역 -
    상기 메모리 셀의 쌍들 각각은,
    상기 기판에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 상기 기판 내의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역,
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트,
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트,
    상기 채널 영역의 제1 부분과 상기 채널 영역의 제2 부분 사이에서 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트,
    상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및
    상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함함 -; 및
    제어 회로를 포함하고,
    상기 제어 회로는, 상기 메모리 셀들의 하나의 쌍에 대해,
    상기 제1 영역에 0(zero) 전압을,
    상기 제2 영역에 포지티브 전압을,
    상기 제1 커플링 게이트에 0 또는 포지티브 전압을,
    상기 제2 커플링 게이트에 포지티브 전압을, 그리고
    상기 소거 게이트에 포지티브 전압을 인가함으로써; 그리고
    상기 채널 영역을 통과하는 전기 전류를 검출함으로써, 상기 메모리 셀들의 쌍들 중 상기 하나의 쌍을 판독하도록 구성된, 메모리 디바이스.
  9. 메모리 디바이스로서,
    제1 전도성 타입의 반도체 재료의 기판;
    상기 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 상기 제1 방향으로 연장됨 -;
    복수의 쌍들의 메모리 셀들을 포함하는 각각의 활성 영역 -
    상기 메모리 셀의 쌍들 각각은,
    상기 기판에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 상기 기판 내의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역,
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트,
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트,
    상기 채널 영역의 제1 부분과 상기 채널 영역의 제2 부분 사이에서 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트,
    상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및
    상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함함 -; 및
    제어 회로를 포함하고,
    상기 제어 회로는, 상기 메모리 셀들의 하나의 쌍에 대해,
    상기 제1 영역에 제1 포지티브 전압을,
    상기 제2 영역에 전류를,
    상기 제1 커플링 게이트에 제2 포지티브 전압을,
    상기 제2 커플링 게이트에 제3 포지티브 전압을, 그리고
    상기 소거 게이트에 제4 포지티브 전압을 인가함으로써, 상기 메모리 셀들의 쌍들 중 상기 하나의 쌍을 프로그래밍하도록 구성된, 메모리 디바이스.
  10. 청구항 9에 있어서,
    상기 제2 포지티브 전압은 상기 제1, 제2, 및 제3 포지티브 전압들보다 더 큰, 메모리 디바이스.
  11. 청구항 9에 있어서,
    상기 제1 포지티브 전압은 상기 제3 및 제4 포지티브 전압들보다 더 큰, 메모리 디바이스.
  12. 메모리 디바이스로서,
    제1 전도성 타입의 반도체 재료의 기판;
    상기 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 상기 제1 방향으로 연장됨 -;
    복수의 쌍들의 메모리 셀들을 포함하는 각각의 활성 영역 -
    상기 메모리 셀의 쌍들 각각은,
    상기 기판에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 상기 기판 내의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역,
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트,
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트,
    상기 채널 영역의 제1 부분과 상기 채널 영역의 제2 부분 사이에서 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트,
    상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및
    상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함함 -; 및
    제어 회로를 포함하고,
    상기 제어 회로는, 상기 메모리 셀들의 하나의 쌍에 대해,
    상기 제1 영역에 0 전압을,
    상기 제2 영역에 0 전압을,
    상기 제1 커플링 게이트에 제1 네거티브 전압을,
    상기 제2 커플링 게이트에 제2 네거티브 전압을, 그리고
    상기 소거 게이트에 포지티브 전압을 인가함으로써, 상기 메모리 셀들의 쌍들 중 상기 하나의 쌍을 소거하도록 구성된, 메모리 디바이스.
  13. 청구항 12에 있어서,
    상기 제1 및 제2 네거티브 전압들은 동일한, 메모리 디바이스.
  14. 메모리 디바이스로서,
    제1 전도성 타입의 반도체 재료의 기판;
    상기 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들 - 각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 상기 제1 방향으로 연장됨 -;
    복수의 쌍들의 메모리 셀들을 포함하는 각각의 활성 영역 -
    상기 메모리 셀 쌍들 각각은,
    상기 기판에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 상기 기판 내의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역,
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트,
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트,
    상기 채널 영역의 제1 부분과 상기 채널 영역의 제2 부분 사이에서 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트,
    상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및
    상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함함 -; 및
    제어 회로를 포함하고,
    상기 제어 회로는, 하나의 쌍의 메모리 셀들에 대해,
    상기 제1 영역에 0 전압을,
    상기 제2 영역에 0 전압을,
    상기 제1 커플링 게이트에 제1 네거티브 전압을,
    상기 제2 커플링 게이트에 0 또는 포지티브 전압을, 그리고
    상기 소거 게이트에 포지티브 전압을 인가함으로써, 상기 하나의 쌍의 메모리 셀들 중 하나의 메모리 셀을 소거하도록 구성된, 메모리 디바이스.
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