TW201639163A - 高密度分離閘記憶體單元 - Google Patents

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Abstract

一種形成一種記憶體裝置的方法，該方法包括形成一第一絕緣層、一第一導電層、一第二絕緣層、一第二導電層、一第三絕緣層於一基材上。形成穿過第三絕緣層、該第二導電層、該第二絕緣層及該第一導電層的第一溝槽，使該第一導電層之側部分暴露。形成一第四絕緣層於該等第一溝槽的底部，該第四絕緣層沿該第一導電層之經暴露部分延伸。以導電材料填充該等第一溝槽。形成穿過該第三絕緣層、該第二導電層、該第二絕緣層及該第一導電層的第二溝槽。形成汲極區域於該基材中之該等第二溝槽下。產生一對記憶體單元，其具有延伸於該對記憶體單元之汲極區域間的一單一連續通道區域。

Description

高密度分離閘記憶體單元 相關申請案
本申請案主張2015年1月22日提出申請之美國臨時專利申請案第62/106,477號的權利。
發明領域
本發明係關於非揮發性記憶體陣列。
所屬技術領域中已熟知將分離閘記憶體單元形成為此類記憶體單元之一陣列，其中該等記憶體單元係成對形成，其中各對記憶體單元共用一共同抹除閘及一共同源極區域。例如美國專利第7,868,375號(其係以引用方式併入本文中以用於所有目的)揭示此一記憶體陣列。
圖1繪示習知之一對分離閘記憶體單元1。各記憶體單元1包括一源極區域(源極線)2及一汲極區域(位元線)3，於其間在基材中界定有一通道區域4。將一浮閘5設置於通道區域4之一第一部分上方且與該第一部分絕緣，且將一字線閘6設置於通道區域4之一第二部分上方且與該第二部分絕緣。將一耦合閘7形成於浮閘5上方且與浮閘5絕緣。將一抹除閘8形成於源極區域2上方且與源極區域2絕緣。
藉由將來自沿通道區域4行進之一電子流的電子向上注入至浮閘5上(經由熱電子注入)，將各記憶體單元之浮閘5程式化。此在圖1中係以一電子箭頭繪示，該電子箭頭沿通道區域4行進且接著向上穿過絕緣材料至浮閘5。藉由誘發電子從浮閘5至抹除閘8之穿隧(透過Fowler-Nordheim穿隧)來抹除浮閘5。此在圖1中係以一電子箭頭繪示，該電子箭頭從浮閘5行進穿過絕緣至抹除閘8。圖2中繪示抹除、讀取及程式化電壓之一非限定實例，其中經選取(Sel.)線係含有操作中之記憶體單元之彼等者，而經取消選取(Unsel.)線係不含有操作中之記憶體單元之彼等者。個別地讀取各記憶體單元，其係藉由將一正電壓置於彼記憶體單元之字線閘上以將其下方之通道區域接通，以及測量其通道區域之導電率(該導電率受到該記憶體單元之浮閘是否經以電子程式化影響，其指示下伏之通道區域部分是否係導電的)。個別地程式化各記憶體單元，其係藉由將電子沿記憶體單元之通道區域串流傳輸並將一高正電壓耦合至其浮閘。
由於此記憶體單元設計中之閘的數量，要將該等記憶體單元之大小按比例縮小係具挑戰性的。
前述的問題係以一種形成一記憶體裝置的方法來解決，該方法包括：形成複數個分開的第一溝槽於一半導體基材之一表面中(其中該等第一溝槽彼此平行且依一第一方向延伸，並在該等第一溝槽之間界定該基材的作用區域)；以絕緣材料填充該等第一溝槽；形成一第一絕緣層於該基材中之該等作用區域之各者的表面上；形成一第一導電層於該等作用區域之各者中之該第一絕緣層上；形成一第二絕緣層於該等作用區域之各者 中之該第一導電層上；形成一第二導電層於該等作用區域之各者中之該第二絕緣層上；形成一第三絕緣層於該等作用區域之各者中之該第二導電層上；形成穿過該第三絕緣層之複數個分開的第二溝槽(其中該等第二溝槽彼此平行且依垂直於該第一方向的一第二方向延伸)；將該等第二溝槽延伸穿過該第二導電層及該第二絕緣層；將該等第二溝槽延伸穿過該第一導電層，使該第一導電層之側部分暴露；形成一第四絕緣層於該等第二溝槽的底部，該第四絕緣層沿該第一導電層之該等經暴露部分延伸；以導電材料填充該等第二溝槽，其中藉由該第四絕緣層使該導電材料與該基材表面及該第一導電層絕緣；形成穿過該第三絕緣層的複數個第三溝槽，其中該等第三溝槽彼此平行且依該第二方向延伸，以使該等第二及第三溝槽彼此交替；將該等第三溝槽延伸穿過該第二導電層、該第二絕緣層、及該第一導電層；執行一植入以形成汲極區域於該基材中之該等第三溝槽下。
一種記憶體裝置包括：一第一導電性類型的半導體材料之一基材；經形成於該基材上之相隔開的隔離區域，該等隔離區域實質上彼此平行且依一第一方向延伸，各對相鄰的隔離區域之間有一作用區域，該作用區域亦依該第一方向延伸。該等作用區域之各者包括複數對記憶體單元，該等記憶體單元對之各者包括：第一區域及第二區域，其等在該基材中經相隔開且具有不同於該第一導電性類型的一第二導電性類型，在該基材中有延伸於該等第一與第二區域之間之一連續通道區域；一第一浮閘，其設置於與該第一區域相鄰的該通道區域之一第一部分上方且與該第一部分絕緣；一第二浮閘，其設置於與該第二區域相鄰的該通道區域之一第二部分上方且與該第二部分絕緣；一抹除閘，其設置於介於該等第一與第二 通道區域部分之間的該通道區域之一第三部分上方且與該第三部分絕緣；一第一耦合閘，其設置於該第一浮閘上方且與該第一浮閘絕緣；及一第二耦合閘，其設置於該第二浮閘上方且與該第二浮閘絕緣。控制電路經組態以讀取該等對記憶體單元之一者，其係藉由將一零電壓施加至該一對記憶體單元之該第一區域、將一正電壓施加至該一對記憶體單元之該第二區域、將一零或正電壓施加至該一對記憶體單元之該第一耦合閘、將一正電壓施加至該一對記憶體單元之該第二耦合閘、及將一正電壓施加至該一對記憶體單元之該抹除閘；及藉由偵測通過該通道區域之一電流。
一種記憶體裝置包括：一第一導電性類型的半導體材料之一基材；經形成於該基材上之相隔開的隔離區域，該等隔離區域實質上彼此平行且依一第一方向延伸，各對相鄰的隔離區域之間有一作用區域，該作用區域亦依該第一方向延伸。該等作用區域之各者包括複數對記憶體單元，該等記憶體單元對之各者包括：第一區域及第二區域，其等在該基材中經相隔開且具有不同於該第一導電性類型的一第二導電性類型，在該基材中有延伸於該等第一與第二區域之間之一連續通道區域；一第一浮閘，其設置於與該第一區域相鄰的該通道區域之一第一部分上方且與該第一部分絕緣；一第二浮閘，其設置於與該第二區域相鄰的該通道區域之一第二部分上方且與該第二部分絕緣；一抹除閘，其設置於介於該等第一與第二通道區域部分之間的該通道區域之一第三部分上方且與該第三部分絕緣；一第一耦合閘，其設置於該第一浮閘上方且與該第一浮閘絕緣；及一第二耦合閘，其設置於該第二浮閘上方且與該第二浮閘絕緣。控制電路經組態以程式化該等對記憶體單元之一者，其係藉由將一第一正電壓施加至該一 對記憶體單元之該第一區域、將一電流施加至該一對記憶體單元之該第二區域、將一第二正電壓施加至該一對記憶體單元之該第一耦合閘、將一第三正電壓施加至該一對記憶體單元之該第二耦合閘、及將一第四正電壓施加至該一對記憶體單元之該抹除閘。
一種記憶體裝置包括：一第一導電性類型的半導體材料之一基材；經形成於該基材上之相隔開的隔離區域，該等隔離區域實質上彼此平行且依一第一方向延伸，各對相鄰的隔離區域之間有一作用區域，該作用區域亦依該第一方向延伸。該等作用區域之各者包括複數對記憶體單元，該等記憶體單元對之各者包括：第一區域及第二區域，其等在該基材中經相隔開且具有不同於該第一導電性類型的一第二導電性類型，在該基材中有延伸於該等第一與第二區域之間之一連續通道區域；一第一浮閘，其設置於與該第一區域相鄰的該通道區域之一第一部分上方且與該第一部分絕緣；一第二浮閘，其設置於與該第二區域相鄰的該通道區域之一第二部分上方且與該第二部分絕緣；一抹除閘，其設置於介於該等第一與第二通道區域部分之間的該通道區域之一第三部分上方且與該第三部分絕緣；一第一耦合閘，其設置於該第一浮閘上方且與該第一浮閘絕緣；及一第二耦合閘，其設置於該第二浮閘上方且與該第二浮閘絕緣。控制電路經組態以抹除該等對記憶體單元之一者，其係藉由將一零電壓施加至該一對記憶體單元之該第一區域、將一零電壓施加至該一對記憶體單元之該第二區域、將一第一負電壓施加至該一對記憶體單元之該第一耦合閘、將一第二負電壓施加至該一對記憶體單元之該第二耦合閘、及將一正電壓施加至該一對記憶體單元之該抹除閘。
一種記憶體裝置包括：一第一導電性類型的半導體材料之一基材；經形成於該基材上之相隔開的隔離區域，該等隔離區域實質上彼此平行且依一第一方向延伸，各對相鄰的隔離區域之間有一作用區域，該作用區域亦依該第一方向延伸。該等作用區域之各者包括複數對記憶體單元，該等記憶體單元對之各者包括：第一區域及第二區域，其等在該基材中經相隔開且具有不同於該第一導電性類型的一第二導電性類型，在該基材中有延伸於該等第一與第二區域之間之一連續通道區域；一第一浮閘，其設置於與該第一區域相鄰的該通道區域之一第一部分上方且與該第一部分絕緣；一第二浮閘，其設置於與該第二區域相鄰的該通道區域之一第二部分上方且與該第二部分絕緣；一抹除閘，其設置於介於該等第一與第二通道區域部分之間的該通道區域之一第三部分上方且與該第三部分絕緣；一第一耦合閘，其設置於該第一浮閘上方且與該第一浮閘絕緣；及一第二耦合閘，其設置於該第二浮閘上方且與該第二浮閘絕緣。控制電路經組態以抹除一對記憶體單元中之一記憶體單元，其係藉由將一零電壓施加至該一對記憶體單元之該第一區域、將一零電壓施加至該一對記憶體單元之該第二區域、將一第一負電壓施加至該一對記憶體單元之該第一耦合閘、將一零或正電壓施加至該一對記憶體單元之該第二耦合閘、及將一正電壓施加至該一對記憶體單元之該抹除閘。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍與隨附圖式而變得顯而易見。
1、10A、10B‧‧‧記憶體單元
2‧‧‧源極區域
3‧‧‧汲極區域
4、16‧‧‧通道區域
5、14A、14B‧‧‧浮閘
6‧‧‧字線閘
7、18A、18B‧‧‧耦合閘
8‧‧‧抹除閘
12‧‧‧汲極(位元線)區域
12A‧‧‧汲極區域/位元線/字線
12B‧‧‧汲極區域/位元線
14‧‧‧多晶矽(層)
18‧‧‧CG多晶矽(層)/多晶矽層
20‧‧‧抹除閘EG/多晶矽區塊
22‧‧‧(矽)半導體基材/基材
24‧‧‧絕緣材料
26‧‧‧(浮閘)氧化物層
28‧‧‧ONO絕緣層/ONO(層)
30‧‧‧硬遮罩
32‧‧‧(第一)溝槽
34‧‧‧氮化物間隔物
36‧‧‧穿隧氧化物層
38‧‧‧(第二)溝槽
40‧‧‧氮化物間隔物
圖1係一側剖面圖，顯示習用記憶體單元。
圖2係一表格，顯示用於習用記憶體單元之抹除、讀取及程式化電壓。
圖3係一側剖面圖，顯示根據本發明之一對記憶體單元。
圖4係一表格，顯示用於根據本發明之該對記憶體單元之抹除、程式化及讀取電壓。
圖5A至圖5E係側剖面圖，顯示形成本發明之記憶體單元的步驟順序。
本發明係一記憶體單元組態，其可經由消除源極區域及字線閘而等比例調整至較小的大小。圖3繪示根據本發明之一對記憶體單元。
各記憶體單元10A及10B分別包括一汲極區域(位元線BL)12A及12B、在通道區域16之一部分上方的一浮閘FG 14A及14B、在該浮閘14A或14B上方的一耦合閘CG 18A及18B、及在通道區域16之另一部分上方的一抹除閘EG 20(抹除閘20係由該對記憶體單元共用)。記憶體單元10A及10B二者共用一單一連續通道區域16，該單一連續通道區域16延伸於汲極區域12A與12B二者間，該通道區域之導電率受控於記憶體單元10A及10B二者之浮閘14A及14B二者、及共同抹除閘20。汲極區域12A/12B及通道區域16形成於一半導體基材22中(例如P型基材或在一N型基材中的P型井)。
圖4繪示抹除、讀取及程式化電壓之一非限制性實例。藉由將一相對高的正電壓(例如，8V)置於抹除閘20上、及將一對高的負電壓 (例如，-8V)置於耦合閘18A及18B二者上來執行抹除該對記憶體單元。浮閘14A/14B上的電子將從該等浮閘穿隧通過中介絕緣材料至該抹除閘。替代地，藉由將一相對高的正電壓(例如，8V)置於抹除閘20上、及將一對高的負電壓(例如，-8V)置於耦合閘18A上以及將一零或正電壓(例如，0至5V)置於耦合閘18B上來執行抹除一對記憶體單元之一記憶體單元。
藉由將一相對高的正電壓(例如，8至10V)置於其耦合閘18A上、將一相對低的正電壓(例如，2至3V)置於另一記憶體單元之耦合閘18B上、及將一相對低的正電壓(例如，1至2V)置於抹除閘20上，將記憶體單元10A程式化。當將一正電壓(例如，5V)施加至記憶體單元之位元線12A及將一電子源(electron source)(例如，1至2μA)施加於另一記憶體單元之位元線12B上時，來自位元線12B之電子將沿耦合閘18B及抹除閘20下之通道區域行進，此係因為經由耦合閘18B(經電容耦合至浮閘14B)及抹除閘20上之該等正電壓而使下伏通道區域部分接通(即，使其通電)。隨著該等電子接近浮閘14A，其等遇見經由耦合閘18A耦合至浮閘14A之高電壓，且接著一分率的電子經由熱電子注入而穿過浮閘14A下的絕緣注入且至浮閘14A上。藉由調換位元線12A/12B及耦合閘18A/18B之相關電壓，將記憶體單元10B程式化。
藉由將一相對低的電壓(例如，1至3V)置於抹除閘20上，以接通通道區域16在抹除閘20下之部分，來讀取記憶體單元10A。將一足夠高的電壓(例如，3至5V)施加至耦合閘18B，以使耦合閘18B耦合至浮閘14B以接通該通道區域在浮閘14B下之部分。將一相對低的正電壓(例如，1V)施加至位元線12B、及將相對低的正電壓(例如，0至3V)施加至耦合閘 18A及無或接地電壓施加至字線12A。若浮閘14A經以電子程式化，該通道區域之該下伏部分將具有低或無導電，且此經感測為一經程式化狀態(例如，一「1」狀態)。若浮閘14A未經以電子程式化(即，經抹除)，則該通道區域之該下伏部分(連同該通道區域之其他部分)將具有一相對高的導電，且此經感測為一經抹除狀態(例如，一「0」狀態)。藉由調換位元線12A/12B及耦合閘18A/18B之相關電壓，來讀取記憶體單元10B。
圖3之記憶體單元組態允許一較小之單元大小，此係因為其無源極區域也無字線閘(即，由於沒有任何源極擴散(source diffusion)，浮閘間依該字線方向的間隔可經進一步按比例縮小)。較容易運用較少的遮罩步驟製造記憶體單元對10A/10B。
現參照圖5A至圖5E說明記憶體單元對10A/10B的形成。從矽半導體基材22開始，藉由在該基材中形成溝槽並在該等溝槽中填充例如氧化物之絕緣材料24(例如，STI絕緣)來形成STI隔離區域。形成一浮閘氧化物層26於基材22上方，接著進行多晶矽沉積及CMP回蝕，以形成一多晶矽層14(FG多晶矽層)，該多晶矽層最終將構成浮閘14A/14B。所得結構顯示於圖5A中(依耦合閘方向的一剖面圖)。
形成一ONO絕緣層28(氧化物-氮化物-氧化物)於FG多晶矽層14上，接著進行多晶矽沉積及回蝕，以形成一多晶矽層18(CG多晶矽層)，該多晶矽層將形成耦合閘18A/18B。一硬遮罩30經形成於CG多晶矽層18上方，且使用光微影術(photolithography)將該硬遮罩圖案化以選擇性地暴露CG多晶矽層18。接著使用多晶矽/ONO蝕刻以形成延伸穿過CG多晶矽層18及ONO層28之溝槽32。所得結構顯示於圖5B中(依位元線方向的一剖 面圖-正交於圖5A之視圖)。
執行一耦合閘側壁HTO沉積及退火(anneal)，接著進行一氮化物沉積及蝕刻，以留下沿溝槽32之該等側壁的氮化物間隔物34。在預清潔及一犧牲氧化物沉積及間隔物蝕刻後，執行一多晶矽蝕刻以使溝槽延伸穿過FG多晶矽層14。所得結構顯示於圖5C中。
在移除該犧牲氧化物後，藉由氧化物沉積/形成接著進行退火，形成沿FG多晶矽層14之經暴露端的溝槽32之底部的一穿隧氧化物層36。接著藉由多晶矽沉積及接著進行CMP回蝕，以多晶矽區塊(EG多晶矽區塊20)填充溝槽32。較佳地，若邏輯裝置經同時形成於相同晶圓上，則使用此多晶矽沉積及回蝕來形成此類邏輯裝置之閘。所得結構顯示於圖5D中。
以光微影術再度圖案化硬遮罩30，以使部分之CG多晶矽18暴露。蝕刻CG多晶矽層18、ONO 28、及FG多晶矽14之經暴露部分，以形成與第一溝槽32交替之第二溝槽38(即，該等第一及第二溝槽彼此交替以使各第二溝槽38經設置於相鄰之一對第一溝槽32間，且反之亦然)。執行一LDD植入，以在基材22中第二溝槽38下形成汲極(位元線)區域12。可在該LDD植入之前或之後移除溝槽38底部的氧化物層26。使用氮化物沉積及回蝕以形成沿第二溝槽38之側壁的氮化物間隔物40。所得結構(包含上述之本發明的記憶體單元對的所有組件)顯示於圖5E中。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專 利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法之步驟都需以繪示或主張權利範圍者的確切順序執行。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電性耦接(electrically coupled)」一詞則包括了「直接電性耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電性耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10A、10B‧‧‧記憶體單元
12A‧‧‧汲極區域/位元線/字線
12B‧‧‧汲極區域/位元線
14A、14B‧‧‧浮閘
16‧‧‧通道區域
18A、18B‧‧‧耦合閘
20‧‧‧抹除閘/多晶矽區塊
22‧‧‧(矽)半導體基材/基材

Claims (14)

  1. 一種形成一記憶體裝置之方法，其包含：形成複數個分開的第一溝槽於一半導體基材之一表面中，其中該等第一溝槽彼此平行且依一第一方向延伸，並在該等第一溝槽之間界定該基材的作用區域；以絕緣材料填充該等第一溝槽；形成一第一絕緣層於該基材中之該等作用區域之各者的表面上；形成一第一導電層於該等作用區域之各者中之該第一絕緣層上；形成一第二絕緣層於該等作用區域之各者中之該第一導電層上；形成一第二導電層於該等作用區域之各者中之該第二絕緣層上；形成一第三絕緣層於該等作用區域之各者中之該第二導電層上；形成穿過該第三絕緣層之複數個分開的第二溝槽，其中該等第二溝槽彼此平行且依垂直於該第一方向的一第二方向延伸；將該等第二溝槽延伸穿過該第二導電層及該第二絕緣層；將該等第二溝槽延伸穿過該第一導電層，使該第一導電層之側部分暴露；形成一第四絕緣層於該等第二溝槽的底部，該第四絕緣層沿該第一導電層之該等經暴露部分延伸；以導電材料填充該等第二溝槽，其中藉由該第四絕緣層使該導電材料與該基材表面及該第一導電層絕緣；形成穿過該第三絕緣層的複數個第三溝槽，其中該等第三溝槽彼此平行且依該第二方向延伸，以使該等第二及第三溝槽彼此交替； 將該等第三溝槽延伸穿過該第二導電層、該第二絕緣層、及該第一導電層；執行一植入以形成汲極區域於該基材中之該等第三溝槽下。
  2. 如請求項1之方法，其進一步包含：在使該等第二溝槽延伸穿過該第二導電層及該第二絕緣層之後、且在使該等第二溝槽延伸穿過該第一導電層之前形成沿該等第二溝槽之側壁的絕緣材料間隔物。
  3. 如請求項1之方法，其進一步包含：該延伸該等第三溝槽進一步包括使該等第三溝槽延伸穿過該第一絕緣層。
  4. 如請求項1之方法，其進一步包含：在使該等第三溝槽延伸穿過該第二導電層、該第二絕緣層、及該第一導電層之後形成沿該等第三溝槽之側壁的絕緣材料間隔物。
  5. 如請求項1之方法，其中該等第一及第二導電層係多晶矽。
  6. 如請求項1之方法，其中該第一絕緣層係氧化物。
  7. 如請求項1之方法，其中該第二絕緣層係包含氧化物、氮化物、及氧化物子層之一ONO絕緣層。
  8. 一種記憶體裝置，其包含：一第一導電性類型的半導體材料之一基材；經形成於該基材上之相隔開的隔離區域，該等隔離區域實質上彼此平行且依一第一方向延伸，各對相鄰的隔離區域之間有一作用區域，該作用區域亦依該第一方向延伸； 該等作用區域之各者包括複數對(pair)記憶體單元，該等記憶體單元對之各者包括：第一區域及第二區域，其等在該基材中經相隔開且具有不同於該第一導電性類型的一第二導電性類型，在該基材中有延伸於該等第一與第二區域之間的一連續通道區域，一第一浮閘，其設置於與該第一區域相鄰的該通道區域之一第一部分上方且與該第一部分絕緣，一第二浮閘，其設置於與該第二區域相鄰的該通道區域之一第二部分上方且與該第二部分絕緣，一抹除閘，其設置於介於該等第一與第二通道區域部分之間的該通道區域之一第三部分上方且與該第三部分絕緣，一第一耦合閘，其設置於該第一浮閘上方且與該第一浮閘絕緣，及一第二耦合閘，其設置於該第二浮閘上方且與該第二浮閘絕緣；控制電路，其經組態以藉由施加下列電壓至該等對記憶體單元之一者、及藉由偵測通過該通道區域之一電流，來讀取該一對記憶體單元：施加一零電壓至該第一區域，施加一正電壓至該第二區域，施加一零或正電壓至該第一耦合閘，施加一正電壓至該第二耦合閘，及施加一正電壓至該抹除閘。
  9. 一種記憶體裝置，其包含：一第一導電性類型的半導體材料之一基材；經形成於該基材上之相隔開的隔離區域，該等隔離區域實質上彼此平行且依一第一方向延伸，各對相鄰的隔離區域之間有一作用區域，該作用區域亦依該第一方向延伸；該等作用區域之各者包括複數對記憶體單元，該等記憶體單元對之各者包括：第一區域及第二區域，其等在該基材中經相隔開且具有不同於該第一導電性類型的一第二導電性類型，在該基材中有延伸於該等第一與第二區域之間的一連續通道區域，一第一浮閘，其設置於與該第一區域相鄰的該通道區域之一第一部分上方且與該第一部分絕緣，一第二浮閘，其設置於與該第二區域相鄰的該通道區域之一第二部分上方且與該第二部分絕緣，一抹除閘，其設置於介於該等第一與第二通道區域部分之間的該通道區域之一第三部分上方且與該第三部分絕緣，一第一耦合閘，其設置於該第一浮閘上方且與該第一浮閘絕緣，及一第二耦合閘，其設置於該第二浮閘上方且與該第二浮閘絕緣；控制電路，其經組態以藉由施加下列電壓及/或電流至該等對記憶體單元之一者來程式化該一對記憶體單元： 施加一第一正電壓至該第一區域；施加一電流至該第二區域，施加一第二正電壓至該第一耦合閘，施加一第三正電壓至該第二耦合閘，及施加一第四正電壓至該抹除閘。
  10. 如請求項9之記憶體裝置，其中該第二正電壓大於該等第一、第二及第三正電壓。
  11. 如請求項9之記憶體裝置，其中該第一正電壓大於該等第三及第四正電壓。
  12. 一種記憶體裝置，其包含：一第一導電性類型的半導體材料之一基材；經形成於該基材上之相隔開的隔離區域，該等隔離區域實質上彼此平行且依一第一方向延伸，各對相鄰的隔離區域之間有一作用區域，該作用區域亦依該第一方向延伸；該等作用區域之各者包括複數對記憶體單元，該等記憶體單元對之各者包括：第一區域及第二區域，其等在該基材中經相隔開且具有不同於該第一導電性類型的一第二導電性類型，在該基材中有延伸於該等第一與第二區域之間的一連續通道區域，一第一浮閘，其設置於與該第一區域相鄰的該通道區域之一第一部分上方且與該第一部分絕緣，一第二浮閘，其設置於與該第二區域相鄰的該通道區域之一 第二部分上方且與該第二部分絕緣，一抹除閘，其設置於介於該等第一與第二通道區域部分之間的該通道區域之一第三部分上方且與該第三部分絕緣，一第一耦合閘，其設置於該第一浮閘上方且與該第一浮閘絕緣，及一第二耦合閘，其設置於該第二浮閘上方且與該第二浮閘絕緣；控制電路，其經組態以藉由施加下列電壓至該等對記憶體單元之一者來抹除該一對記憶體單元：施加一零電壓至該第一區域，施加一零電壓至該第二區域，施加一第一負電壓至該第一耦合閘，施加一第二負電壓至該第二耦合閘，及施加一正電壓至該抹除閘。
  13. 如請求項12之記憶體裝置，其中該等第一及第二負電壓相同。
  14. 一種記憶體裝置，其包含：一第一導電性類型的半導體材料之一基材；經形成於該基材上之相隔開的隔離區域，該等隔離區域實質上彼此平行且依一第一方向延伸，各對相鄰的隔離區域之間有一作用區域，該作用區域亦依該第一方向延伸；該等作用區域之各者包括複數對記憶體單元，該等記憶體單元對之各者包括： 第一區域及第二區域，其等在該基材中經相隔開且具有不同於該第一導電性類型的一第二導電性類型，在該基材中有延伸於該等第一與第二區域之間的一連續通道區域，一第一浮閘，其設置於與該第一區域相鄰的該通道區域之一第一部分上方且與該第一部分絕緣，一第二浮閘，其設置於與該第二區域相鄰的該通道區域之一第二部分上方且與該第二部分絕緣，一抹除閘，其設置於介於該等第一與第二通道區域部分之間的該通道區域之一第三部分上方且與該第三部分絕緣，一第一耦合閘，其設置於該第一浮閘上方且與該第一浮閘絕緣，及一第二耦合閘，其設置於該第二浮閘上方且與該第二浮閘絕緣；控制電路，其經組態以藉由施加下列電壓至一對記憶體單元之一記憶體單元來抹除該一對記憶體單元：施加一零電壓至該第一區域，施加一零電壓至該第二區域，施加一第一負電壓至該第一耦合閘，施加一零或正電壓至該第二耦合閘，及施加一正電壓至該抹除閘。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10175225B2 (en) 2014-09-29 2019-01-08 C A Casyso Ag Blood testing system and method
US10312248B2 (en) 2014-11-12 2019-06-04 Silicon Storage Technology, Inc. Virtual ground non-volatile memory array
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10608090B2 (en) * 2017-10-04 2020-03-31 Silicon Storage Technology, Inc. Method of manufacturing a split-gate flash memory cell with erase gate
US10714634B2 (en) * 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
CN108493190B (zh) * 2018-03-06 2021-03-23 上海华虹宏力半导体制造有限公司 存储器及其形成方法
US10998325B2 (en) * 2018-12-03 2021-05-04 Silicon Storage Technology, Inc. Memory cell with floating gate, coupling gate and erase gate, and method of making same
CN114335186A (zh) * 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
CN114335185A (zh) 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅双位非易失性存储器单元及其制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2693308B1 (fr) 1992-07-03 1994-08-05 Commissariat Energie Atomique Memoire eeprom a triples grilles et son procede de fabrication.
JPH0883855A (ja) 1994-09-13 1996-03-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6605840B1 (en) * 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array
US6646914B1 (en) 2002-03-12 2003-11-11 Advanced Micro Devices, Inc. Flash memory array architecture having staggered metal lines
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US7101757B2 (en) 2003-07-30 2006-09-05 Promos Technologies, Inc. Nonvolatile memory cells with buried channel transistors
US6951782B2 (en) * 2003-07-30 2005-10-04 Promos Technologies, Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions
TWI235462B (en) * 2004-07-21 2005-07-01 Powerchip Semiconductor Corp Nonvolatile memory and manufacturing method thereof
TW200802816A (en) 2006-06-27 2008-01-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method thereof
US7518912B2 (en) * 2006-08-25 2009-04-14 Powerchip Semiconductor Corp. Multi-level non-volatile memory
US7495958B2 (en) 2006-11-06 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase methods and structures for byte-alterable flash memory
KR20090106573A (ko) * 2006-12-28 2009-10-09 샌디스크 코포레이션 비휘발성 메모리에서 필드 커플링 감소를 위한 차폐 플레이트들을 제조하는 방법
US7479429B2 (en) * 2007-01-31 2009-01-20 Freescale Semiconductor, Inc. Split game memory cell method
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7800159B2 (en) 2007-10-24 2010-09-21 Silicon Storage Technology, Inc. Array of contactless non-volatile memory cells
US7619932B2 (en) * 2007-12-18 2009-11-17 Spansion Llc Algorithm for charge loss reduction and Vt distribution improvement
US7701767B2 (en) 2008-07-09 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strap-contact scheme for compact array of memory cells
CN102637455A (zh) * 2011-02-10 2012-08-15 上海宏力半导体制造有限公司 存储器阵列
JP2012222201A (ja) * 2011-04-11 2012-11-12 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
CN102969346B (zh) * 2011-08-31 2016-08-10 硅存储技术公司 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元
US9018690B2 (en) * 2012-09-28 2015-04-28 Silicon Storage Technology, Inc. Split-gate memory cell with substrate stressor region, and method of making same
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
JP6114534B2 (ja) * 2012-11-07 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9293204B2 (en) * 2013-04-16 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
FR3012673B1 (fr) * 2013-10-31 2017-04-14 St Microelectronics Rousset Memoire programmable par injection de porteurs chauds et procede de programmation d'une telle memoire
US10312248B2 (en) 2014-11-12 2019-06-04 Silicon Storage Technology, Inc. Virtual ground non-volatile memory array
CN104465524B (zh) * 2014-12-30 2018-04-27 上海华虹宏力半导体制造有限公司 镜像分栅快闪存储器及其形成方法

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