CN113169174A - 具有扩展的源极线finfet的基于finfet的分裂栅极非易失性闪存存储器及其制造方法 - Google Patents

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金珍浩
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Abstract

存储器单元形成在半导体衬底上，该半导体衬底具有上表面，该上表面具有多个向上延伸的鳍。第一鳍和第二鳍在一个方向上延伸，并且第三鳍在正交方向上延伸。间隔开的源极区和漏极区形成在该第一鳍和该第二鳍中的每者中，从而在该第一鳍和该第二鳍中的每者中限定在其间延伸的沟道区。该源极区设置在该第三鳍与该第一鳍和该第二鳍之间的相交部处。浮动栅极侧向设置在该第一鳍和该第二鳍之间，并且侧向设置成与该第三鳍相邻，并且沿着该沟道区的第一部分延伸。字线栅极沿着该沟道区的第二部分延伸。控制栅极设置在该浮动栅极上方。擦除栅极设置在该源极区和该浮动栅极上方。

Description

具有扩展的源极线FINFET的基于FINFET的分裂栅极非易失性 闪存存储器及其制造方法
优先权声明
本申请要求于2018年12月3日提交的名称为“具有扩展的源极线FINFET的基于FINFET的分裂栅极非易失性闪存存储器及其制造方法(FINFET-Based Split Gate Non-volatile Flash Memory With Extended Source Line FINFET,and Method ofFabrication)”的美国专利申请号16/208,288的优先权。
技术领域
本发明涉及非易失性闪存存储器单元阵列。
背景技术
非易失性存储器设备在本领域中是公知的。例如，分裂栅极存储器单元公开于美国专利5,029,130中。该存储器单元具有浮动栅极和控制栅极，该控制栅极设置在衬底的沟道区上方并且控制该沟道区的电导率，该沟道区在源极区和漏极区之间延伸。将各种组合的电压施加到控制栅极、源极和漏极，以编程存储器单元(通过将电子注入到浮动栅极中)、擦除存储器单元(通过从浮动栅极移除电子)以及读取存储器单元(通过测量或检测浮动栅极下方的沟道区的电导率以确定浮动栅极的编程状态)。
非易失性存储器单元中的栅极的配置和数量可以变化。例如，美国专利7,315,056公开了附加包括在源极区上方的编程/擦除栅极的存储器单元。美国专利7,868,375公开了一种存储器单元，该存储器单元附加包括在源极区上方的擦除栅极和在浮栅上方的耦合栅极。还参见美国专利6,747,310、7,868,375、9,276,005和9,276,006。
因为缩小光刻尺寸从而减少沟道宽度的问题会影响所有半导体器件，所以已经提出了鳍式场效应晶体管型的结构。在鳍式场效晶体管型结构中，半导体衬底材料的鳍形构件将源极区连接到漏极区。鳍形构件具有顶表面和两个相对侧表面。然后，从源极区到漏极区的电流可沿着顶表面以及两个侧表面流动。因此，通过将沟道区“折叠”成两个侧表面，沟道区的表面宽度会增加，因此增加电流而不牺牲更多的半导体基板面，从而减少沟道区的“覆盖区”。已经公开了使用此类鳍式场效晶体管的非易失性存储器单元。现有技术鳍式场效晶体管非易失性存储器结构的一些示例包括美国专利号7,423,310、7,410,913、8,461,640和9,634,018。然而，这些现有技术鳍式场效晶体管结构已经公开了使用浮动栅极作为堆叠栅极器件，或使用捕集材料，或使用SRO(富硅氧化物)或使用纳米晶体硅来存储电荷，或者使用对于具有多于2个栅极的存储器单元而言过于简单或对于所讨论的栅极数量而言过于复杂的其他存储器单元配置。
发明人在将存储器单元的尺寸按比例缩小时已经发现了许多问题。超薄多晶硅或非晶硅膜沉积和掺杂技术是复杂的，并且通常遭受掺杂不足和不均匀以及结构不均匀性。超薄多晶硅浮动栅极中的弹道电子传输导致编程问题(难以在超薄浮动栅极中捕获热电子)。控制栅极在浮动栅极顶部的集成导致厚多晶硅堆叠对高级CMOS技术(CMP平坦化步骤以及在高K金属栅极工艺流程中使用的后续高级光刻步骤)提出了严重的工艺集成挑战。相邻浮动栅极之间的电容耦合随着水平缩放而显著增加。这导致强串扰效应(即，单元的读取电流变得取决于相邻单元的电荷状态)，并且需要通过设计进行复杂的管理。平坦浮动栅极存储器单元的缩放受到与晶体管宽度缩放相关的读取电流的减少的限制。较低的读取电流会对存取时间产生罚分，并且需要复杂的设计技术来满足高速存取时间规格。平坦浮动栅极架构不允许在高级技术节点处有效控制浮动栅极和选择晶体管的亚阈值泄漏，导致来自与选择单元共享相同位线的未选择单元的高背景泄漏。
发明内容
上述问题通过存储器设备来解决，该存储器设备包括半导体衬底和存储器单元，该半导体衬底具有上表面，该上表面具有多个向上延伸的鳍。该鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面。该多个鳍中的第一鳍具有在第一方向上延伸的长度。该多个鳍中的第二鳍具有在该第一方向上延伸的长度。该多个鳍中的第三鳍具有在垂直于该第一方向的第二方向上延伸的长度。该存储器单元包括：第一源极区和第一漏极区，该第一源极区和该第一漏极区在该第一鳍中间隔开，其中该第一鳍的第一沟道区沿着该第一鳍的该顶表面和该相对的侧表面在该第一源极区和该第一漏极区之间延伸，其中该第一源极区设置在该第一鳍和该第三鳍的相交部处；第二源极区和第二漏极区，该第二源极区和该第二漏极区在该第二鳍中间隔开，其中该第二鳍的第二沟道区沿着该第二鳍的该顶表面和该相对的侧表面在该第二源极区和该第二漏极区之间延伸，其中该第二源极区设置在该第二鳍和该第三鳍的相交部处；浮动栅极，该浮动栅极侧向设置在该第一鳍和该第二鳍之间并与该第一鳍和该第二鳍绝缘，并且侧向设置成与该第三鳍相邻并与该第三鳍绝缘，其中该浮动栅极沿着该第一沟道区的第一部分和该第二沟道区的第一部分延伸并与该第一沟道区的第一部分和该第二沟道区的第一部分绝缘；字线栅极，该字线栅极沿着该第一沟道区的第二部分和该第二沟道区的第二部分延伸并与该第一沟道区的第二部分和该第二沟道区的第二部分绝缘；控制栅极，该控制栅极设置在该浮动栅极上方并且与该浮动栅极绝缘；和擦除栅极，该擦除栅极包括第一部分和第二部分，该第一部分设置在该第一源极区和该第二源极区上方并且与该第一源极区和该第二源极区绝缘，该第二部分设置在该浮动栅极上方并且与该浮动栅极绝缘。
另外，存储器设备包括半导体衬底和多个存储器单元，该半导体衬底具有上表面，该上表面具有多个向上延伸的鳍，该多个存储器单元在该衬底上布置成行和列。该鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面。该多个鳍中的第一鳍各自具有在列方向上延伸的长度。该多个鳍中的第二鳍各自具有在垂直于该列方向的行方向上延伸的长度。该存储器单元中的每个存储器单元包括：第一源极区和第一漏极区，该第一源极区和该第一漏极区在该第一鳍中的一个第一鳍中间隔开，其中该一个第一鳍的第一沟道区沿着该一个第一鳍的该顶表面和该相对的侧表面在该第一源极区和该第一漏极区之间延伸，其中该第一源极区设置在该一个第一鳍与该第二鳍中的一个第二鳍的相交部处；第二源极区和第二漏极区，该第二源极区和该第二漏极区在该第一鳍中的另一个第一鳍中间隔开，其中该另一个第一鳍的第二沟道区沿着该另一个第一鳍的该顶表面和该相对的侧表面在该第二源极区和该第二漏极区之间延伸，其中该第二源极区设置在该另一个第一鳍和该一个第二鳍的相交部处；浮动栅极，该浮动栅极侧向设置在该一个第一鳍与该另一个第一鳍之间并与该一个第一鳍和该另一个第一鳍绝缘，并且侧向设置成与该一个第二鳍相邻并与该一个第二鳍绝缘，其中该浮动栅极沿着该第一沟道区的第一部分和该第二沟道区的第一部分延伸并与该第一沟道区的第一部分和该第二沟道区的第一部分绝缘；字线栅极，该字线栅极沿着该第一沟道区的第二部分和该第二沟道区的第二部分延伸并与该第一沟道区的第二部分和该第二沟道区的第二部分绝缘；控制栅极，该控制栅极设置在该浮动栅极上方并且与该浮动栅极绝缘；和擦除栅极，该擦除栅极包括第一部分和第二部分，该第一部分设置在该第一源极区和该第二源极区上方并且与该第一源极区和该第二源极区绝缘，该第二部分设置在该浮动栅极上方并且与该浮动栅极绝缘。
一种形成存储器设备的方法包括在半导体衬底的上表面中形成多个向上延伸的鳍，以及形成存储器单元。该鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面。该多个鳍中的第一鳍具有在第一方向上延伸的长度。该多个鳍中的第二鳍具有在该第一方向上延伸的长度。该多个鳍中的第三鳍具有在垂直于该第一方向的第二方向上延伸的长度。该存储器单元的该形成包括：在该第一鳍中形成间隔开的第一源极区和第一漏极区，其中该第一鳍的第一沟道区沿着该第一鳍的该顶表面和该相对的侧表面在该第一源极区和该第一漏极区之间延伸，其中该第一源极区设置在该第一鳍和该第三鳍的相交部处；在该第二鳍中形成间隔开的第二源极区和第二漏极区，其中该第二鳍的第二沟道区沿着该第二鳍的该顶表面和该相对的侧表面在该第二源极区和该第二漏极区之间延伸，其中该第二源极区设置在该第二鳍和该第三鳍的相交部处；形成浮动栅极，该浮动栅极侧向设置在该第一鳍和该第二鳍之间并与该第一鳍和该第二鳍绝缘，并且侧向设置成与该第三鳍相邻并与该第三鳍绝缘，其中该浮动栅极沿着该第一沟道区的第一部分和该第二沟道区的第一部分延伸并与该第一沟道区的第一部分和该第二沟道区的第一部分绝缘；形成字线栅极，该字线栅极沿着该第一沟道区的第二部分和该第二沟道区的第二部分延伸并与该第一沟道区的第二部分和该第二沟道区的第二部分绝缘；形成控制栅极，该控制栅极设置在该浮动栅极上方并且与该浮动栅极绝缘；以及形成擦除栅极，该擦除栅极包括第一部分和第二部分，该第一部分设置在该第一源极区和该第二源极区上方并且与该第一源极区和该第二源极区绝缘，该第二部分设置在该浮动栅极上方并且与该浮动栅极绝缘。
一种形成存储器设备的方法包括在半导体衬底的上表面中形成多个向上延伸的鳍，以及在该衬底上形成布置成行和列的多个存储器单元。该鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面。该多个鳍中的第一鳍各自具有在列方向上延伸的长度。该多个鳍中的第二鳍各自具有在垂直于该列方向的行方向上延伸的长度。该存储器单元中的每个存储器单元通过以下步骤形成：在该第一鳍中的一个第一鳍中形成间隔开的第一源极区和第一漏极区，其中该一个第一鳍的第一沟道区沿着该一个第一鳍的该顶表面和该相对的侧表面在该第一源极区和该第一漏极区之间延伸，其中该第一源极区设置在该一个第一鳍与该第二鳍中的一个第二鳍的相交部处；在该第一鳍中的另一个第一鳍中形成间隔开的第二源极区和第二漏极区，其中该另一个第一鳍的第二沟道区沿着该另一个第一鳍的该顶表面和该相对的侧表面在该第二源极区和该第二漏极区之间延伸，其中该第二源极区设置在该另一个第一鳍和该一个第二鳍的相交部处；形成浮动栅极，该浮动栅极侧向设置在该一个第一鳍与该另一个第一鳍之间并与该一个第一鳍和该另一个第一鳍绝缘，并且侧向设置成与该一个第二鳍相邻并与该一个第二鳍绝缘，其中该浮动栅极沿着该第一沟道区的第一部分和该第二沟道区的第一部分延伸并与该第一沟道区的第一部分和该第二沟道区的第一部分绝缘；形成字线栅极，该字线栅极沿着该第一沟道区的第二部分和该第二沟道区的第二部分延伸并与该第一沟道区的第二部分和该第二沟道区的第二部分绝缘；形成控制栅极，该控制栅极在该浮动栅极上方并且与该浮动栅极绝缘；以及形成擦除栅极，该擦除栅极包括第一部分和第二部分，该第一部分设置在该第一源极区和该第二源极区上方并且与该第一源极区和该第二源极区绝缘，该第二部分设置在该浮动栅极上方并且与该浮动栅极绝缘。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A至图1C是示出了形成本发明的分裂栅极非易失性存储器单元的步骤的侧截面视图。
图1D至图1X是示出了形成本发明的分裂栅极非易失性存储器单元的步骤的透视截面视图。
图2是本发明的分裂栅极非易失性存储器单元的局部透视图。
图3是本发明的分裂栅极非易失性存储器单元的俯视平面图。
图4是本发明的存储器单元的阵列的俯视平面图。
图5是实现与控制栅极和源极线的接触的带状单元的局部透视图。
具体实施方式
本发明是一种存储器单元设计(及其制造方法)，该存储器单元设计的尺寸可按比例缩小，使得可在衬底的任何给定单位区域中形成的存储器单元的数量可在不牺牲性能的情况下增加。存储器单元的形成在图1A至图1X中示出。在半导体衬底10中形成适当的p型掺杂轮廓10a之后，该过程随着二氧化硅(氧化物)层12在衬底10的表面上的生长而继续。在氧化物层12上形成氮化硅(氮化物)层14。在氮化物层14上形成另一个氧化物层16，并且在氧化物层16上形成另一个氮化物层18。在氮化物层18上形成硬掩模材料20。这些层示于图1A中。
在硬掩模材料20上形成光致抗蚀剂22。然后通过掩蔽步骤图案化光致抗蚀剂22，其包括光刻工艺，该光刻工艺包括选择性地曝光光致抗蚀剂的部分，并且选择性地移除光致抗蚀剂的部分以暴露下层材料的选择性部分(即，在这种情况下为下层硬掩模材料20的条)。所得结构示于图1B中。
执行蚀刻以移除硬掩模材料20的暴露部分，留下硬掩模材料的竖直条。在移除光致抗蚀剂之后，通过执行氧化物沉积然后进行各向异性氧化物蚀刻来沿着硬掩模材料条20的侧面形成氧化物间隔物24，这将间隔物24留在硬掩模条20的竖直侧壁上。在该结构上方形成光致抗蚀剂并将其图案化，以留下覆盖交替间隔物24(例如，沿着每个条20的右手间隔物)的光致抗蚀剂条。然后使用氧化物蚀刻移除光致抗蚀剂曝光留下的那些氧化物间隔物24。在光致抗蚀剂移除之后，执行蚀刻以移除硬掩模条20。所得结构示于图1C中。
光致抗蚀剂26形成在结构上并被图案化，留下光致抗蚀剂26的条，每个条具有正交于氧化物间隔物24的长度方向延伸的长度，如图1D所示。然后执行氮化物蚀刻以移除氮化物层18的暴露部分(留下其被氧化物间隔物24和光致抗蚀剂条26保护的那些部分)，如图1E所示(在光致抗蚀剂26被移除之后)。然后执行一系列蚀刻。具体地，使用氧化物蚀刻来移除间隔物24和氧化物16的暴露部分，从而暴露氮化物层14的部分。使用氮化物蚀刻移除氮化物18的剩余部分，并且移除氮化物层14的暴露部分，从而暴露氧化物层12的部分。使用氧化物蚀刻移除氧化物层12的暴露部分，从而暴露衬底10的部分。然后使用硅蚀刻将成对的沟槽28/29蚀刻到衬底10的暴露部分中，其中衬底10的薄鳍30在相邻成对的沟槽28/29之间。鳍30在竖直/列方向上纵向延伸并且彼此平行。沟槽28/29周期性地被衬底10的在水平/行方向上纵向延伸的薄鳍结构32中断，使得竖直延伸的鳍30与水平延伸的鳍32周期性地相交。所得结构示于图1F中。尽管在附图中仅示出了一个鳍30和一个鳍32，但应当理解，存在相交鳍30和32的网格，其中鳍30在列方向上纵向延伸并且鳍32在行方向上纵向延伸。每个鳍30/32包括彼此相对并且终止于顶表面(其上设置有氧化物12)的两个侧壁。
此时可对暴露的衬底(例如，CMOS基线和底部鳍隔离部)执行植入。如图1G所示，在该结构上方形成绝缘材料34(例如，氧化物)(包括用氧化物34填充沟槽28/29)，然后进行氧化物平坦化以移除氮化物14的顶部上方的氧化物。在该结构上形成硬掩模绝缘层(例如，氮化物)36，然后进行掩蔽步骤以形成仅在鳍30的一侧上方(即，在填充的沟槽28上方，但不在填充的沟槽29上方)延伸的光致抗蚀剂38，如图1H所示。使用氮化物蚀刻移除氮化物36的暴露部分，然后进行氧化物蚀刻，该氧化物蚀刻移除鳍32的一侧上的(即，在沟槽29中的)氧化物34的上部部分，如图1I所示(在移除光致抗蚀剂38之后)。此时可执行单元植入。
在该结构上方，包括沿着沟槽29中的鳍30和32的暴露侧壁，形成氧化物层40。执行多晶硅沉积、掺杂、退火和回蚀以在沟槽29中(在鳍30的一侧和鳍32的一侧上，其中两个鳍相交)形成多晶硅(polysilicon，poly)块42，如图1J所示。多晶硅块42与鳍30和鳍32两者侧向相邻，并且通过氧化物层40与其绝缘。光致抗蚀剂形成在多晶硅块42的最靠近鳍30和32相交的位置的部分上方，并且使用多晶硅蚀刻来移除多晶硅块42的另一部分(即，使得多晶硅块42仅部分地沿着紧邻鳍30/32的相交部的沟槽29的长度延伸)，如图1K所示(在光致抗蚀剂移除之后)。氧化物44沉积在该结构上，然后进行CMP(化学机械抛光)平坦化，如图1L所示。使用氮化物蚀刻移除氮化物14。氧化物沉积(以填充由移除的氮化物14留下的空隙)和CMP平坦化(使用多晶硅块42作为抛光停止部)用于用氧化物侧向包围多晶硅块42，如图1M所示。
在该结构上方形成绝缘层46(优选地为ONO，其包括氧化物-氮化物-氧化物子层)。在ONO层46上形成多晶硅层48。使用掩蔽步骤用光致抗蚀剂覆盖除了在鳍32上方延伸的条之外的多晶硅层48。随后，使用多晶硅蚀刻将多晶硅层48的在鳍32上方的部分移除，如图1N所示(在光致抗蚀剂被移除后)。使用层46的氮化物作为蚀刻停止部，通过氧化物沉积和蚀刻，氧化物间隔物50沿着多晶硅层48的侧面形成并且沿着鳍32延伸。间隔物50保护鳍30，但不覆盖鳍32。然后执行植入和退火以在鳍32中形成源极区52，如图1O所示。
使用氧化物蚀刻移除间隔物50(其在植入鳍32以形成源极区52期间用作对鳍30的暴露部分的保护)。绝缘层46的暴露部分(即，浮动栅极42和源极线52的顶部上的暴露区域)通过各向同性蚀刻步骤移除。掩蔽工艺用于在鳍32上方、在多晶硅块42的不在多晶硅层48下方的部分上方以及在多晶硅层48的在多晶硅块42上方的部分上方形成光致抗蚀剂54，如图1P所示。然后使用蚀刻来移除多晶硅层48的暴露部分(留下多晶硅块48a)，以移除ONO层46的暴露部分并且移除沟槽28/29中的氧化物44的上部部分。然后移除光致抗蚀剂54。所得结构示于图1Q中。
氧化物层56形成在该结构上方。通过氮化物沉积和蚀刻，沿着多晶硅块48a的侧壁形成氮化物间隔物。在该结构上方形成氧化物层(隧道氧化物)60，然后进行掩蔽步骤以在鳍32和多晶硅块48a上方形成光致抗蚀剂62，如图1R所示。使用氧化物蚀刻来移除结构和鳍30的侧面上的暴露氧化物。移除光致抗蚀剂62。在该结构上方形成氧化物层64，然后形成厚多晶硅层。然后将该结构平坦化以移除厚多晶硅层的上部部分和多晶硅块48a的上部部分，从而得到设置在多晶硅块48a的一侧上(在鳍32和源极区52上方)的多晶硅块66和设置在多晶硅块48的另一侧上(并且缠绕在鳍30周围)的多晶硅块68，如图1S所示。此时可执行植入和退火以掺杂多晶硅块48a、66和68。
在该结构上方形成硬掩模层70(例如，无定形碳)，并且在层70上形成氧化物层72。然后执行掩蔽工艺以用光致抗蚀剂覆盖除多晶硅块68的一部分(但不是全部)之外的结构。然后使用蚀刻移除氧化物层72、无定形碳层70和多晶硅块68的暴露部分(保持多晶硅块68的最靠近多晶硅块42和48a的部分完整)。在鳍30的通过蚀刻暴露的部分中执行n型漏极扩展植入和退火。所得结构示于图1T中(在光致抗蚀剂移除之后)。通过沉积和蚀刻步骤，沿着多晶硅块68的暴露侧壁形成氮化物或低K材料间隔物74。使用氧化物蚀刻移除鳍30的与氮化物间隔物74相邻的部分上的氧化物并暴露该部分。鳍30的暴露部分经受硅碳(SiC)的外延形成、退火和植入，以形成鳍30的扩大漏极区76。然后使用蚀刻移除氧化物层72和无定形碳层70，如图1U所示。
氮化物层78形成在该结构上方，并且氧化物层80形成在氮化物层78上。执行CMP以移除氧化物80的在氮化物层78的平坦部分顶部上的部分(即，使用氮化物78作为CMP停止部，其中氧化物80保持在漏极区76上方)。使用掩蔽步骤在氮化物层78的在多晶硅块48a和66上方但不在多晶硅块68上方的部分上形成光致抗蚀剂82。使用氮化物蚀刻移除氮化物层78的暴露部分，从而暴露多晶硅块68，如图1V所示。移除光致抗蚀剂82。然后使用多晶硅蚀刻来移除多晶硅块68。在该结构上方形成高K介电材料(即，介电常数K大于氧化物诸如HfO2、ZrO2、TiO2、Ta2O5或其他适当材料的介电常数)的绝缘层84，然后沉积金属层(其可包括适当的金属栅极叠堆)。使用蚀刻移除金属层和绝缘层84的除了与多晶硅块42侧向相邻的金属块86(即，多晶硅块68在其移除之前使用的位置)之外的部分。金属块86通过绝缘层84在其侧面和底部绝缘，如图1W所示。
氮化物88沉积在该结构上(包括沉积在金属块86上方)，然后进行CMP以使顶表面平坦化。然后将氧化物90沉积在结构上方。执行掩蔽步骤以在除鳍30的漏极区76之外的结构上方形成光致抗蚀剂。然后执行一次或多次蚀刻以形成向下延伸到漏极区76并暴露漏极区的接触孔。然后用导电材料填充接触孔(材料沉积，之后是CMP)以形成电连接到漏极区76的导电触点92。触点92可由Ti、TiN、硅化物和/或钨(例如，通过Ti沉积、TiN沉积、硅化和退火、W沉积和CMP)形成。触点形成后的结构示于图1X中。从这一点，可在CMOS基线工艺流程之后进行进一步加工以形成用于布线的多层金属互连件。
图2是在鳍30中的一个鳍与鳍32中的一个鳍的相交部处形成的存储器单元2的结构的局部透视图。存储器单元2的此部分包括间隔开的源极区52和漏极区76(从而限定衬底的沟道区93，该沟道区沿着鳍30的相对侧表面和顶表面在其间延伸)。存储器单元2进一步包括字线栅极86、浮动栅极42、控制栅极48a和擦除栅极66。字线栅极86沿着鳍30的相对侧表面和顶表面两者延伸并与其绝缘，并且邻近漏极区76设置。浮动栅极42仅设置在鳍30的仅一侧上以及鳍32的仅一侧上(与鳍30和32相交的地方相邻)。控制栅极48a设置在鳍30上方以及浮动栅极42上方。擦除栅极66设置在源极区52上方(即，在鳍30和32的相交部上方)并且设置在浮动栅极42的一部分上方，并且包括面向浮动栅极42的上拐角的凹口66a以提高隧穿效率。沟道区93的一部分的导电性由缠绕在其周围的字线栅极86控制，并且沟道区的另一部分的导电性由侧向设置成与其相邻的浮动栅极42控制。
图1X和图2仅示出了存储器单元的一部分。每个存储器单元2包括两个鳍30的共享设置在其间的公共浮动栅极42的部分。这在图3中最佳地示出，该图是示出存储器单元2形成在两个相邻鳍30的部分上方的俯视平面图。两个鳍30的漏极区76通过触点92电连接在一起。两个鳍30的源极区52通过鳍32电连接在一起。字线栅极86沿着两个鳍30的侧表面和顶表面两者延伸。控制栅极48a在鳍30和浮动栅极42两者上方延伸。每个存储器单元2包括并联操作的两个沟道区93，每个鳍30中有一个沟道区。因此，例如，在读取操作期间，总沟道区电流将是图3的左手鳍30上的沟道区93中的电流加上图3的右手鳍30上的沟道区93中的电流。
图4示出了存储器单元2的阵列。鳍30沿列方向延伸，并且鳍32沿行方向延伸。字线栅极86形成为在行方向上延伸并形成一行存储器单元2的字线栅极86的连续线(字线)。类似地，控制栅极48a形成为在行方向上延伸并形成一行存储器单元2的控制栅极48a的连续线(控制栅极线)。控制栅极线可包括与其电连接的一个或多个控制栅极线触点94。鳍32是构成一行存储器单元2的源极区52的至少一部分的连续线。擦除栅极66形成为在行方向上延伸的不连续线(电连接到每行中的一些但不是全部擦除栅极的擦除栅极线)。源极线触点96形成在未被擦除栅极66覆盖的区域中的源极线区52的顶部上(参见图5中的带状单元)。擦除栅极66通过以与控制栅极触点94类似的方式形成的触点97连接。不连续的擦除栅极线允许小于一行擦除粒度(即，小于整行存储器单元可被单独擦除)。字线触点98形成在字线86的顶部上。共享同一列的存储器单元的漏极触点92通过形成于第一金属互连层中的位线92a电连接。图5示出了实现控制栅极触点94和源极线触点96的带状单元3的透视图。
上述形成存储器单元的方法以及所得的存储器阵列提供了许多优点，包括紧凑的尺寸、更好的可制造性和更好的性能。这些优点通过以下特征中的一个或多个特征来实现。每个存储器单元2的沟道区93中的每个沟道区沿着鳍30中的一个鳍的相对侧表面和顶表面延伸。字线栅极86缠绕在两个鳍30周围，并且沿着两个鳍30中的每个鳍的侧表面和顶表面两者延伸以用于更好的沟道区控制。一行存储器单元2的源极区52形成为鳍32中与鳍30相交的连续源极线。这允许将单元按比例缩小到较小尺寸，因为这种配置不需要形成每对存储器单元的源极线触点。相反，沿鳍32延伸的连续源极线可通过周期性触点96(例如，每32或64列)电连接到带。通过每32或64列具有触点而不是每列具有一个触点，存储器单元2的尺寸以及因此存储器单元2的存储器阵列可以显著减小。擦除栅极66设置在源极线上方(即，在源极区52上方)，以用于进一步的存储器单元缩放。
浮动栅极42具有定位在由两个竖直延伸的鳍30与水平延伸的鳍32相交的形成的拐角处的盒状形状，以便(在热电子注入编程期间)更好地电压耦合到鳍32中的源极线，并且(在读取期间)更好地控制鳍30中的沟道区93。发明人已经发现，浮动栅极42相对于鳍30与鳍32的相交部的这种配置减少了浮动栅极42在其制造期间的不需要的拐角倒圆，从而减少了存储器单元读取和编程特性以及性能的不需要的可变性。相同的氧化物层40可用于使浮动栅极42与鳍30和鳍32两者绝缘(即，此绝缘在浮动栅极与所有三个鳍之间具有均匀的厚度)。通过将浮动栅极42中的至少一些嵌入与相邻鳍30彼此绝缘的隔离绝缘材料(氧化物)内来减小存储器单元的高度。使用金属和高K电介质来形成字线栅极86提供了更好的导电和性能，并且因此允许字线栅极86的尺寸按比例缩小，从而产生更短的沟道区93。发明人还发现，字线栅极86的这种配置改善了对来自共享同一列的未选择单元的亚阈值泄漏电流的控制，并且改善了高温读取性能。通过由同一层沉积多晶硅形成擦除栅极66和虚拟多晶硅块68(其被金属块86替代)来简化制造。最后，由于鳍30中沟道宽度在竖直方向上的延伸以及鳍32中源极区52宽度在竖直方向上的延伸，衬底10的每平方单位面积的存储器单元的密度可显著增加。
下表1和表2中提供了存储器单元2的两组单独的、非限制性的示例性操作电压。
表1
编程 擦除 读取
漏极76 1-2μA 0V 0.5-1.1V
字线栅极86 0.5-1.2V 0V 0.5-2.5V
控制栅极48a 5.5-13.5V 0V 0.5-2.5V
擦除栅极66 3.5-5.5V 8.5-15.5V 0V
源极52 3.5-5.5V 0V 0V
表2
编程 擦除 读取
漏极76 1-2μA 0V 0.5-1.1V
字线栅极86 0.5-1.2V 0V 0.5-2.5V
控制栅极48a 5.5-13.5V -10V至-15V 0.5-2.5V
擦除栅极66 3.5-5.5V 8.5-12V 0V
源极52 3.5-5.5V 0V 0V
在编程操作期间，沿着沟道区93从漏极区76朝向源极区52行进的电子被加热，并且其中一些电子将通过热电子注入被注入到浮动栅极42上。在擦除操作期间，浮动栅极42上的电子将通过福勒-诺德海姆(Fowler-Nordheim)隧穿穿过居间绝缘隧穿到擦除栅极66。在读取操作期间，如果浮动栅极被擦除电子，则电流将沿着沟道区93从源极区52流动到漏极区76，这被感测为擦除状态。如果浮动栅极用电子编程，则很少的电流或没有电流将沿着沟道区从源极区52流动到漏极区76，这将被感测为编程状态。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在由此支持的任何权利要求书的范围内的任何和所有变型形式。例如，对本文中本发明的引用不旨在限制任何权利要求书或权利要求术语的范围，而是仅参考可由一项或多项权利要求书覆盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制任何权利要求。例如，浮动栅极、控制栅极和/或擦除栅极可由无定形硅而不是多晶硅形成。另外，并非所有方法步骤都需要按所示的准确顺序执行。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电耦合到”包括“被直接电耦合到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电耦合到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (26)

1.一种存储器设备，所述存储器设备包括：
半导体衬底，所述半导体衬底具有上表面，所述上表面具有多个向上延伸的鳍，其中所述鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；
所述多个鳍中的第一鳍具有在第一方向上延伸的长度；
所述多个鳍中的第二鳍具有在所述第一方向上延伸的长度；
所述多个鳍中的第三鳍具有在垂直于所述第一方向的第二方向上延伸的长度；
存储器单元，所述存储器单元包括：
第一源极区和第一漏极区，所述第一源极区和所述第一漏极区在所述第一鳍中间隔开，其中所述第一鳍的第一沟道区沿着所述第一鳍的所述顶表面和所述相对的侧表面在所述第一源极区和所述第一漏极区之间延伸，其中所述第一源极区设置在所述第一鳍和所述第三鳍的相交部处，
第二源极区和第二漏极区，所述第二源极区和所述第二漏极区在所述第二鳍中间隔开，其中所述第二鳍的第二沟道区沿着所述第二鳍的所述顶表面和所述相对的侧表面在所述第二源极区和所述第二漏极区之间延伸，其中所述第二源极区设置在所述第二鳍和所述第三鳍的相交部处，
浮动栅极，所述浮动栅极侧向设置在所述第一鳍和所述第二鳍之间并与所述第一鳍和所述第二鳍绝缘，并且侧向设置成与所述第三鳍相邻并与所述第三鳍绝缘，其中所述浮动栅极沿着所述第一沟道区的第一部分和所述第二沟道区的第一部分延伸并与所述第一沟道区的第一部分和所述第二沟道区的第一部分绝缘，
字线栅极，所述字线栅极沿着所述第一沟道区的第二部分和所述第二沟道区的第二部分延伸并与所述第一沟道区的第二部分和所述第二沟道区的第二部分绝缘，
控制栅极，所述控制栅极设置在所述浮动栅极上方并且与所述浮动栅极绝缘，和
擦除栅极，所述擦除栅极包括第一部分和第二部分，所述第一部分设置在所述第一源极区和所述第二源极区上方并且与所述第一源极区和所述第二源极区绝缘，所述第二部分设置在所述浮动栅极上方并且与所述浮动栅极绝缘。
2.根据权利要求1所述的存储器设备，其中所述字线栅极沿着所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，并且沿着所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
3.根据权利要求1所述的存储器设备，所述存储器设备进一步包括：
导电触点，所述导电触点电连接到所述第一漏极区和所述第二漏极区。
4.根据权利要求1所述的存储器设备，其中所述浮动栅极通过具有第一厚度的第一绝缘体与所述第一鳍的所述第二侧表面绝缘，通过具有第二厚度的第二绝缘体与所述第二鳍的所述第一侧表面绝缘，并且通过具有第三厚度的第三绝缘体与所述第三鳍的所述第一侧表面绝缘，其中所述第一厚度、所述第二厚度和所述第三厚度彼此相等。
5.根据权利要求1所述的存储器设备，其中所述擦除栅极包括面向所述浮动栅极的上边缘的凹口。
6.根据权利要求1所述的存储器设备，其中所述字线栅极由金属材料形成并且通过高K介电材料与所述第一沟道区和所述第二沟道区绝缘。
7.一种存储器设备，所述存储器设备包括：
半导体衬底，所述半导体衬底具有上表面，所述上表面具有多个向上延伸的鳍，其中所述鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；
所述多个鳍中的第一鳍各自具有在列方向上延伸的长度；
所述多个鳍中的第二鳍各自具有在垂直于所述列方向的行方向上延伸的长度；
多个存储器单元，所述多个存储器单元在所述衬底上布置成行和列，所述存储器单元中的每个存储器单元包括：
第一源极区和第一漏极区，所述第一源极区和所述第一漏极区在所述第一鳍中的一个第一鳍中间隔开，其中所述一个第一鳍的第一沟道区沿着所述一个第一鳍的所述顶表面和所述相对的侧表面在所述第一源极区和所述第一漏极区之间延伸，其中所述第一源极区设置在所述一个第一鳍与所述第二鳍中的一个第二鳍的相交部处，
第二源极区和第二漏极区，所述第二源极区和所述第二漏极区在所述第一鳍中的另一个第一鳍中间隔开，其中所述另一个第一鳍的第二沟道区沿着所述另一个第一鳍的所述顶表面和所述相对的侧表面在所述第二源极区和所述第二漏极区之间延伸，其中所述第二源极区设置在所述另一个第一鳍和所述一个第二鳍的相交部处，
浮动栅极，所述浮动栅极侧向设置在所述一个第一鳍与所述另一个第一鳍之间并与所述一个第一鳍和所述另一个第一鳍绝缘，并且侧向设置成与所述一个第二鳍相邻并与所述一个第二鳍绝缘，其中所述浮动栅极沿着所述第一沟道区的第一部分和所述第二沟道区的第一部分延伸并与所述第一沟道区的第一部分和所述第二沟道区的第一部分绝缘，
字线栅极，所述字线栅极沿着所述第一沟道区的第二部分和所述第二沟道区的第二部分延伸并与所述第一沟道区的第二部分和所述第二沟道区的第二部分绝缘，
控制栅极，所述控制栅极设置在所述浮动栅极上方并且与所述浮动栅极绝缘，和
擦除栅极，所述擦除栅极包括第一部分和第二部分，所述第一部分设置在所述第一源极区和所述第二源极区上方并且与所述第一源极区和所述第二源极区绝缘，所述第二部分设置在所述浮动栅极上方并且与所述浮动栅极绝缘。
8.根据权利要求7所述的存储器设备，其中对于所述存储器单元中的每个存储器单元，所述字线栅极沿着所述一个第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述一个第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，并且沿着所述另一个第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述另一个第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
9.根据权利要求7所述的存储器设备，其中每个存储器设备进一步包括：
导电触点，所述导电触点电连接到所述第一漏极区和所述第二漏极区。
10.根据权利要求7所述的存储器设备，其中对于所述存储器单元中的每个存储器单元，所述浮动栅极通过具有第一厚度的第一绝缘体与所述一个第一鳍的所述第二侧表面绝缘，通过具有第二厚度的第二绝缘体与所述另一个鳍的所述第一侧表面绝缘，并且通过具有第三厚度的第三绝缘体与所述一个第二鳍的所述第一侧表面绝缘，其中所述第一厚度、所述第二厚度和所述第三厚度彼此相等。
11.根据权利要求7所述的存储器设备，其中对于所述存储器单元中的每个存储器单元，所述擦除栅极包括面向所述浮动栅极的上边缘的凹口。
12.根据权利要求7所述的存储器设备，其中对于所述存储器单元中的每个存储器单元，所述字线栅极由金属材料形成并且通过高K介电材料与所述第一沟道区和所述第二沟道区绝缘。
13.根据权利要求7所述的存储器设备，所述存储器设备进一步包括：
多条字线，每条字线电连接到一行所述存储器单元的所述字线栅极；
多条控制栅极线，每条控制栅极线电连接到一行所述存储器单元的所述控制栅极；和
多条擦除栅极线，每条擦除栅极线电连接到一行所述存储器单元的所述擦除栅极中的一些而不是全部。
14.一种形成存储器设备的方法，所述方法包括：
在半导体衬底的上表面中形成多个向上延伸的鳍，其中：
所述鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面，
所述多个鳍中的第一鳍具有在第一方向上延伸的长度，
所述多个鳍中的第二鳍具有在所述第一方向上延伸的长度，并且
所述多个鳍中的第三鳍具有在垂直于所述第一方向的第二方向上延伸的长度；
通过以下步骤形成存储器单元：
在所述第一鳍中形成间隔开的第一源极区和第一漏极区，其中所述第一鳍的第一沟道区沿着所述第一鳍的所述顶表面和所述相对的侧表面在所述第一源极区和所述第一漏极区之间延伸，其中所述第一源极区设置在所述第一鳍和所述第三鳍的相交部处，
在所述第二鳍中形成间隔开的第二源极区和第二漏极区，其中所述第二鳍的第二沟道区沿着所述第二鳍的所述顶表面和所述相对的侧表面在所述第二源极区和所述第二漏极区之间延伸，其中所述第二源极区设置在所述第二鳍和所述第三鳍的相交部处，
形成浮动栅极，所述浮动栅极侧向设置在所述第一鳍和所述第二鳍之间并与所述第一鳍和所述第二鳍绝缘，并且侧向设置成与所述第三鳍相邻并与所述第三鳍绝缘，其中所述浮动栅极沿着所述第一沟道区的第一部分和所述第二沟道区的第一部分延伸并与所述第一沟道区的第一部分和所述第二沟道区的第一部分绝缘，
形成字线栅极，所述字线栅极沿着所述第一沟道区的第二部分和所述第二沟道区的第二部分延伸并与所述第一沟道区的第二部分和所述第二沟道区的第二部分绝缘，
形成控制栅极，所述控制栅极设置在所述浮动栅极上方并且与所述浮动栅极绝缘，以及
形成擦除栅极，所述擦除栅极包括第一部分和第二部分，所述第一部分设置在所述第一源极区和所述第二源极区上方并且与所述第一源极区和所述第二源极区绝缘，所述第二部分设置在所述浮动栅极上方并且与所述浮动栅极绝缘。
15.根据权利要求14所述的方法，其中所述字线栅极沿着所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，并且沿着所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
16.根据权利要求14所述的方法，所述方法进一步包括：
形成电连接到所述第一漏极区和所述第二漏极区的导电触点。
17.根据权利要求14所述的方法，其中所述浮动栅极通过具有第一厚度的第一绝缘体与所述第一鳍的所述第二侧表面绝缘，通过具有第二厚度的第二绝缘体与所述第二鳍的所述第一侧表面绝缘，并且通过具有第三厚度的第三绝缘体与所述第三鳍的所述第一侧表面绝缘，其中所述第一厚度、所述第二厚度和所述第三厚度彼此相等。
18.根据权利要求14所述的方法，其中所述擦除栅极的所述形成包括在所述擦除栅极中形成面向所述浮动栅极的上边缘的凹口。
19.根据权利要求14所述的方法，其中所述字线栅极由金属材料形成并且通过高K介电材料与所述第一沟道区和所述第二沟道区绝缘。
20.一种形成存储器设备的方法，所述方法包括：
在半导体衬底的上表面中形成多个向上延伸的鳍，其中：
所述鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面，
所述多个鳍中的第一鳍各自具有在列方向上延伸的长度，
所述多个鳍中的第二鳍各自具有在垂直于所述列方向的行方向上延伸的长度；
形成多个存储器单元，所述多个存储器单元在所述衬底上布置成行和列，所述存储器单元中的每个存储器单元通过以下步骤形成：
在所述第一鳍中的一个第一鳍中形成间隔开的第一源极区和第一漏极区，其中所述一个第一鳍的第一沟道区沿着所述一个第一鳍的所述顶表面和所述相对的侧表面在所述第一源极区和所述第一漏极区之间延伸，其中所述第一源极区设置在所述一个第一鳍与所述第二鳍中的一个第二鳍的相交部处，
在所述第一鳍中的另一个第一鳍中形成间隔开的第二源极区和第二漏极区，其中所述另一个第一鳍的第二沟道区沿着所述另一个第一鳍的所述顶表面和所述相对的侧表面在所述第二源极区和所述第二漏极区之间延伸，其中所述第二源极区设置在所述另一个第一鳍和所述一个第二鳍的相交部处，
形成浮动栅极，所述浮动栅极侧向设置在所述一个第一鳍与所述另一个第一鳍之间并与所述一个第一鳍和所述另一个第一鳍绝缘，并且侧向设置成与所述一个第二鳍相邻并与所述一个第二鳍绝缘，其中所述浮动栅极沿着所述第一沟道区的第一部分和所述第二沟道区的第一部分延伸并与所述第一沟道区的第一部分和所述第二沟道区的第一部分绝缘，
形成字线栅极，所述字线栅极沿着所述第一沟道区的第二部分和所述第二沟道区的第二部分延伸并与所述第一沟道区的第二部分和所述第二沟道区的第二部分绝缘，
形成控制栅极，所述控制栅极设置在所述浮动栅极上方并且与所述浮动栅极绝缘，以及
形成擦除栅极，所述擦除栅极包括第一部分和第二部分，所述第一部分设置在所述第一源极区和所述第二源极区上方并且与所述第一源极区和所述第二源极区绝缘，所述第二部分设置在所述浮动栅极上方并且与所述浮动栅极绝缘。
21.根据权利要求20所述的方法，其中对于所述存储器单元中的每个存储器单元，所述字线栅极沿着所述一个第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述一个第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，并且沿着所述另一个第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述另一个第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
22.根据权利要求20所述的方法，其中对于所述存储器单元中的每个存储器单元，所述方法进一步包括：
形成电连接到所述第一漏极区和所述第二漏极区的导电触点。
23.根据权利要求20所述的方法，其中对于所述存储器单元中的每个存储器单元，所述浮动栅极通过具有第一厚度的第一绝缘体与所述一个第一鳍的所述第二侧表面绝缘，通过具有第二厚度的第二绝缘体与所述另一个鳍的所述第一侧表面绝缘，并且通过具有第三厚度的第三绝缘体与所述一个第二鳍的所述第一侧表面绝缘，其中所述第一厚度、所述第二厚度和所述第三厚度彼此相等。
24.根据权利要求20所述的方法，其中对于所述存储器单元中的每个存储器单元，所述擦除栅极的所述形成包括在所述擦除栅极中形成面向所述浮动栅极的上边缘的凹口。
25.根据权利要求20所述的方法，其中对于所述存储器单元中的每个存储器单元，所述字线栅极由金属材料形成并且通过高K介电材料与所述第一沟道区和所述第二沟道区绝缘。
26.根据权利要求20所述的方法，所述方法进一步包括：
形成多条字线，每条字线电连接到一行所述存储器单元的所述字线栅极；
形成多条控制栅极线，每条控制栅极线电连接到一行所述存储器单元的所述控制栅极；以及
形成多条擦除栅极线，每条擦除栅极线电连接到一行所述存储器单元的所述擦除栅极中的一些而不是全部。
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