KR102395485B1 - 핀 간 부동 게이트 디바이스를 갖는 반휘발성 내장형 메모리 및 방법 - Google Patents

핀 간 부동 게이트 디바이스를 갖는 반휘발성 내장형 메모리 및 방법 Download PDF

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이안 에이. 영
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Abstract

본 개시내용의 실시예들은 핀 간 부동 게이트들을 갖는 반휘발성 내장형 메모리를 위한 기술들 및 구성들을 제공한다. 일 실시예에서, 장치는 반도체 기판; 및 반도체 기판 상에 형성되고 비트셀을 포함하는 부동 게이트 메모리 구조물을 포함하고, 비트셀은 기판으로부터 연장되는 제1, 제2, 및 제3 핀 구조물; 제1 핀 구조물과 제2 핀 구조물 사이, 및 제2 핀 구조물과 제3 핀 구조물 사이에 배치된 산화물 층; 산화물 층 상에 배치되고, 제1 핀 구조물의 최상부와 연결되며 제1 핀 구조물의 최상부 위쪽에 연장되는 제1 트랜지스터의 게이트; 및 제2 핀 구조물과 제3 핀 구조물 사이의 산화물 층 상에 배치되는 제2 트랜지스터의 부동 게이트를 포함한다. 다른 실시예들이 설명 및/또는 청구될 수 있다.

Description

핀 간 부동 게이트 디바이스를 갖는 반휘발성 내장형 메모리 및 방법
본 개시내용의 실시예들은 일반적으로 집적 회로들의 분야에 관한 것이고, 더 구체적으로는 부동 게이트 메모리 디바이스들을 위한 기술들 및 구성들에 관한 것이다.
예를 들어, 로직 및/또는 메모리 디바이스들을 포함하는 집적 회로(IC) 디바이스들은 더 작은 크기로 계속 축소되고 있고, 복수의 로직 컴포넌트는 SoC(system on a chip)에 집적될 수 있다. 일부 경우들에서는, 메모리를 로직 회로와 동일한 칩 상에 집적하는 것이 바람직할 수 있다. 그러나, 종래의 플래시 메모리를 로직 회로와 동일한 칩 상에 집적하는 것은 로직 트랜지스터들의 성능에 해로운 영향을 가질 수 있고, 상당히 증가된 생산 비용을 야기하는 다수의 추가 처리 단계들을 요구할 수 있다.
실시예들은 첨부 도면들과 함께 이하의 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 유사한 참조번호들은 유사한 구조적 요소들을 나타낸다. 첨부 도면들 중의 도면들에서 실시예들은 제한이 아닌 예시로서 도시된다.
도 1은 일부 실시예들에 따라, 다이 형태 및 웨이퍼 형태의 집적 회로(IC) 디바이스의 상면도를 개략적으로 도시한다.
도 2는 일부 실시예들에 따라, IC 디바이스의 부동 게이트 메모리 유닛 비트셀의 레이아웃의 상면도를 개략적으로 도시한다.
도 3은 일부 실시예들에 따라, IC 디바이스의 부동 게이트 메모리 레이아웃의 상면도를 개략적으로 도시한다.
도 4는 일부 실시예들에 따라, 워드라인, 비트라인, 및 소스 라인 금속 위치들을 포함하는 부동 게이트 메모리 레이아웃의 상면도를 개략적으로 도시한다.
도 5는 일부 실시예들에 따라, 예시적인 기입 동작에서의 부동 게이트 메모리 레이아웃 내의 이웃 비트셀들의 상면도를 개략적으로 도시한다.
도 6은 일부 실시예들에 따라, 부동 게이트 메모리 유닛 비트셀의 레이아웃의 상면도를 개략적으로 도시한다.
도 7은 일부 실시예들에 따라, 유닛 비트셀의 2개의 트랜지스터를 개략적으로 도시한다.
도 8은 일부 실시예들에 따라, IC 디바이스의 다른 부동 게이트 메모리 레이아웃의 상면도를 개략적으로 도시한다.
도 9는 일부 실시예들에 따라, 부동 게이트 메모리 구조물의 형성을 보여주는 측단면도를 개략적으로 도시한다.
도 10은 일부 실시예들에 따라, 핀 간 부동 게이트 메모리 구조물 및 로직 회로를 갖는 디바이스를 개략적으로 도시한다.
도 11은 일부 실시예들에 따라, IC 디바이스의 핀 간 부동 게이트 메모리 구성을 제조하는 방법을 위한 흐름도이다.
도 12는 일부 실시예들에 따라 컴퓨팅 디바이스를 개략적으로 도시한다.
본 개시내용의 실시예들은 집적 회로(IC) 디바이스의 핀 간 부동 게이트들(between-fin floating gates)을 갖는 반휘발성 내장형 메모리(semi-volatile embedded memory)를 위한 기술들 및 구성들을 제공한다. 아래의 설명에서, 예시적인 실시예들의 다양한 양태들은 본 기술분야의 통상의 기술자들이 자신의 작업의 요지를 본 기술분야의 다른 통상의 기술자들에게 전달하기 위해 흔하게 이용하는 용어들을 이용하여 설명될 수 있다. 그러나, 본 기술분야의 통상의 기술자들은 다양한 실시예들이 설명된 양태들의 일부만으로 실시될 수 있음을 알 수 있다. 설명을 위해, 예시적인 실시예들의 이해를 제공하도록, 구체적인 수치, 재료 및 구성이 제시될 수 있다. 그러나, 본 기술분야의 통상의 기술자는 다양한 실시예들 중 일부 또는 전부가 구체적인 상세 없이도 실시될 수 있음을 알 수 있다. 다른 경우들에서, 예시적인 실시예들을 모호하게 하지 않기 위해, 잘 알려진 특징들은 설명에서 생략되거나 단순화될 수 있다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들이 참조되고, 그러한 도면들 전반에서 유사한 번호들은 유사한 부분들을 지정하며, 그러한 도면들에는 본 개시내용의 주제가 구현될 수 있는 실시예들이 예시로서 도시된다. 본 개시내용의 범위를 벗어나지 않고서도 다른 실시예들이 이용될 수 있으며 구조적 또는 논리적 변경이 이루어질 수 있음이 이해된다. 그러므로, 이하의 상세한 설명은 제한의 의미로 받아들여져서는 안 되며, 실시예들의 범위는 첨부된 청구항들 및 그것들의 등가물들에 의해 정의된다.
다양한 동작들은 청구되는 발명의 주제를 이해하는 데에 있어서 가장 도움이 되는 방식으로, 복수의 개별적인 액션 또는 동작으로서 차례대로 설명될 수 있다. 그러나, 설명의 순서가 이러한 동작들이 반드시 순서에 의존적임을 암시하는 것으로서 해석되어서는 안 된다. 구체적으로, 이러한 동작들은 제시된 순서대로 수행되지 않을 수 있다. 설명되는 동작들은 설명된 실시예와는 다른 순서로 수행될 수 있다. 다양한 추가의 동작들이 수행될 수 있고/거나, 설명되는 동작들은 추가의 실시예들에서 생략될 수 있다.
본 개시내용을 위해, 문구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용을 위해, 문구 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다.
설명은 상부/하부, 측면, 위쪽에/아래쪽에, 및 그와 유사한 것과 같은 관점 기반 설명(perspective-based descriptions)을 이용할 수 있다. 그러한 설명은 논의를 용이하게 하기 위해서 이용된 것일 뿐이고, 본 명세서에 설명된 실시예들의 적용을 임의의 특정한 배향으로 한정하도록 의도되지 않는다.
설명은 문구 "실시예에서" 또는 "실시예들에서"를 사용할 수 있으며, 이것은 각각 동일한 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 또한, 본 개시내용의 실시예들에 관련하여 사용될 때의 용어 "포함하는(comprising, including)", "갖는(having)", 및 그와 유사한 것은 유의어들이다.
용어 "~와 연결된" 및 그것의 파생어들이 본 명세서에서 사용될 수 있다. "연결된"은 아래의 것 중에서 하나 이상을 의미할 수 있다. "연결된"은 2개 이상의 요소가 직접적으로 물리적 또는 전기적으로 접촉함을 의미할 수 있다. 그러나, "연결된"은 또한 2개 이상의 요소가 서로 간접적으로 접촉하면서도 여전히 서로 협동하거나 상호작용할 수 있음을 의미할 수 있고, 서로 연결되어 있다고 말해지는 요소들 사이에 1개 이상의 다른 요소가 연결되거나 접속된다는 것을 의미할 수 있다.
다양한 실시예들에서, 문구 "제2 층 상에 형성된, 퇴적된, 또는 달리 배치된 제1 층"은 제1 층이 제2 층 위쪽에 형성, 퇴적, 또는 배치되며, 제1 층의 적어도 일부가 제2 층의 적어도 일부와 직접 접촉(예를 들어, 직접 물리적 및/또는 전기적 접촉) 또는 간접 접촉(예를 들어, 제1 층과 제2 층 사이에 하나 이상의 다른 층을 가짐)하고 있을 수 있음을 의미할 수 있다.
본 명세서에서 이용될 때, 용어 "회로"는 설명된 기능을 제공하는 하나 이상의 소프트웨어 또는 펌웨어 프로그램, 조합 로직 회로(combinational logic circuit), 및/또는 다른 적절한 컴포넌트를 실행하는 ASIC(Application Specific Integrated Circuit), 전자 회로, 프로세서(공유, 전용, 또는 그룹), 및/또는 메모리(공유, 전용, 또는 그룹)를 지칭할 수 있거나, 그것들의 일부일 수 있거나, 그것들을 포함할 수 있다.
도 1은 일부 실시예들에 따라, 핀 간 부동 게이트들을 갖는 반휘발성 내장형 메모리를 포함할 수 있는 다이 형태 및 웨이퍼 형태의 IC 디바이스(100)의 상면도를 개략적으로 도시한다. 일부 실시예들에서, IC 디바이스(100)는 반도체 재료로 구성된 웨이퍼(10) 상에 형성된 복수의 IC 디바이스 중 하나일 수 있다. 웨이퍼(10)는 웨이퍼(10)의 표면 상에 형성된 하나 이상의 다이[이하에서는 "다이들(101)"]를 포함할 수 있다. 다이들(101) 각각은 IC 디바이스(100)를 포함하는 반도체 제품의 반복 유닛일 수 있다. 일부 실시예들에서, 웨이퍼(10)는 다이들(101) 각각이 서로로부터 분리되어 반도체 제품의 개별 "칩들"을 제공하는 싱귤레이션 프로세스를 거칠 수 있다. 웨이퍼(10)는 다양한 크기를 포함할 수 있다. 일부 실시예들에서, 웨이퍼(10)는 약 25.4mm 내지 약 450mm 범위의 직경을 가질 수 있다. 다른 실시예들에서, 웨이퍼(10)는 다른 크기들 및/또는 다른 형상들을 포함할 수 있다.
다양한 실시예들에 따르면, IC 디바이스(100)는 웨이퍼(10)의 형태(예를 들어, 싱귤레이션되지 않음), 또는 다이 형태(예를 들어, 싱귤레이션됨)일 수 있다. 일부 실시예들에서, IC 디바이스(100)는 다이들(101) 중의 다이에 대응하거나 그것의 일부분일 수 있다. 도 1에서, IC 디바이스(100)를 포함하는 다이들(101) 중의 하나[웨이퍼(10) 내에서 음영 표시됨]가 분해도로 도시된다. 볼 수 있는 바와 같이, IC 디바이스(100)는 유닛 셀들(111)의 반복 어레이로 구성된 하나 이상의 트랜지스터를 포함할 수 있다. 유닛 셀들(111)의 트랜지스터들은 예를 들어 페이지들, 섹터들, 블록들, 라인들, 또는 다른 구성들로 배열된 저장 요소들(예를 들어, 셀들)을 포함할 수 있다.
유닛 셀들(111)의 하나 이상의 트랜지스터는 IC 디바이스(100)의 정보를 저장할 수 있거나, 예를 들어 저장 요소들에 정보를 기입 및/또는 판독하기 위한 액세스를 용이하게 할 수 있다. 다양한 실시예들에 따르면, 하나 이상의 트랜지스터는 본 명세서에서 설명되는 것과 같은 하나 이상의 핀 구조물[이하에서 "핀 구조물들(105)"]을 이용하여 형성될 수 있다. 일부 실시예들에서, 핀 구조물들(105)은 도시된 것과 같이 유닛 셀들(111)의 행 또는 열 중의 복수의 유닛 셀(111)에 걸쳐 연장될 수 있다. 일부 실시예들에서, 핀 구조물들(105) 중 2개의 핀 구조물은 행 또는 열로 배열된 유닛 셀들(111)에 공통일 수 있다. 일부 실시예들에서, 핀 구조물들(105)은 복수의 유닛 셀(111)에 걸쳐 연장될 수 있지만, 별개의 핀 구조물들을 생성하기 위해, 유닛 셀들 중 일부의 유닛 셀들에 걸쳐 연장되면서 핀 구조물 내에서 단절부들(breaks)을 가질 수 있다.
IC 디바이스(100)는 추가의 컴포넌트들 및/또는 요소들을 포함할 수 있다. 예를 들어, IC 디바이스(100)는 IC 디바이스(100)의 저장 요소들 상에서 수행되는 액세스 트랜잭션들(예를 들어, 판독/기입 동작들)을 용이하게 하기 위해 선택/디코딩 모듈들(175)을 더 포함할 수 있다. 다양한 실시예들에서, 선택/디코딩 모듈들(175)은 복수의 트랜지스터를 갖는 회로를 포함할 수 있다. 일부 실시예들에서, IC 디바이스(100)는 단일 다이 상에 결합된 메모리 및/또는 로직 디바이스들을 포함할 수 있다. 예를 들어, 메모리 디바이스는 프로세서[예를 들어, 도 12의 프로세서(1204)], 또는 메모리 디바이스 내에 정보를 저장하거나 메모리 디바이스의 명령어들을 실행하도록 구성된 다른 로직과 동일한 다이(101) 상에 형성될 수 있다. 예를 들어, 일부 실시예들에서, IC 디바이스(100)는 동일 다이 상에 형성된 프로세서 및 캐시를 포함할 수 있다. 다양한 실시예들에서, IC 디바이스(100)는 핀 간 부동 게이트들을 갖는 반휘발성 내장형 메모리 및 로직 회로 둘 다를 갖는 SoC(system on a chip)일 수 있다.
도 1의 IC 디바이스(100)의 특정한 구성은 일례일 뿐이고, 다양한 실시예들에서 다른 구성들이 이용될 수 있다. 예를 들어, 다른 실시예들에서, 선택/디코딩 모듈들(175)은 핀 구조물들(105)에 대해 다양한 다른 적절한 구성으로 위치될 수 있거나 전혀 포함되지 않을 수 있고/거나, 핀 구조물들(105)은 다른 방향들로 연장될 수 있다.
다양한 실시예들에 따르면, IC 디바이스(100)는 도 9의 기판(904)과 같은 반도체 기판 상에 형성될 수 있다. 다양한 실시예들에서, 웨이퍼(10)는 반도체 기판을 포함할 수 있다. 반도체 기판은 N형 또는 P형 오프 배향(off-oriented) 실리콘을 포함할 수 있다. 다양한 실시예들에서, 반도체 기판은 역위상 경계들(anti-phase boundaries)을 감소시키기 위해 오프컷 배향(off-cut orientation)을 갖는 재료를 포함할 수 있거나, 오프컷 배향을 갖지 않을 수 있다. 일부 실시예들에서, 반도체 기판은 약 1Ω-cm 내지 약 50 kΩ-cm의 높은 비저항을 가질 수 있다.
일부 실시예들에서, 반도체 기판은 벌크 실리콘, 또는 SOI(silicon-on-insulator) 구조물을 이용하여 형성된 결정질 기판일 수 있다. 다양한 실시예들에서, 반도체 기판은 게르마늄, 인듐 안티모나이드, 납 텔루라이드(lead telluride), 인듐 아세나이드, 인듐 포스파이드, 갈륨 아세나이드, 또는 갈륨 안티모나이드를 포함할 수 있지만 그에 한정되지는 않는, 실리콘과 조합되거나 조합되지 않을 수 있는 다른 재료들을 이용하여 형성될 수 있다. 또한, Ⅲ-Ⅴ족 또는 Ⅳ족 재료로서 분류된 추가의 재료들이 기판을 형성하기 위해 이용될 수 있다. 반도체 기판을 형성할 수 있는 재료의 몇몇 예들이 본 명세서에 설명되지만, 다양한 실시예들에서 반도체 디바이스를 구축할 수 있는 기초의 역할을 할 수 있는 임의의 재료가 이용될 수 있다. 다른 실시예들에서, 반도체 기판은 다른 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판은 싱귤레이션된 다이[예를 들어, 다이들(101)] 또는 웨이퍼[예를 들어, 웨이퍼(10)]의 일부일 수 있다.
일부 실시예들에서, 하나 이상의 버퍼 층(도시되지 않음)이 반도체 기판 상에 형성될 수 있다. 예를 들어, 버퍼 층은 예를 들어 하나 이상의 Ⅲ-Ⅴ족 반도체 재료 및/또는 하나 이상의 Ⅱ-Ⅵ족 반도체 재료 또는 그것들의 조합을 포함하는 반도체 재료의 원자 쌍층들(atomic bi-layers)을 갖는 반도체 기판의 테라스들(terraces)을 채울 수 있다. 일부 실시예들에서, 버퍼 층은 가상 극성 반도체 기판(virtual polar semiconductor substrate)을 제공할 수 있다. 버퍼 층은 또한 전위 스레딩(dislocation threading)에 대한 버퍼의 역할을 할 수 있고/있거나 반도체 기판과 다른 층들 사이의 격자 부정합의 제어(예를 들어, 응력 완화)를 제공할 수 있다. 버퍼 층은 N형 또는 P형 재료계들을 포함할 수 있다. 실시예들에서, 버퍼 층은 갈륨 아세나이드(GaAs)를 포함할 수 있다. 실시예들에서, 버퍼 층은 에피택셜 퇴적 프로세스에 의해 퇴적될 수 있다. 에피택셜 퇴적 프로세스는 예를 들어 MBE(molecular beam epitaxy), ALE(atomic layer epitaxy), 에피택셜 성장, CBE(chemical beam epitaxy), MOCVD(metal-organic chemical vapor deposition) 또는 그것들의 조합을 포함할 수 있다. 다른 적절한 퇴적 방법들이 다른 실시예들에서 이용될 수 있다.
도 2는 일부 실시예들에 따라, IC 디바이스의 핀 간 부동 게이트 메모리 유닛 비트셀(202)의 레이아웃의 상면도를 개략적으로 도시한다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 동적 반휘발성 메모리를 위한 비트셀일 수 있다. 핀 간 부동 게이트 메모리 유닛 비트셀(202)에서 핀들, 게이트들, 부동 게이트들, 확산 컨택트들, 비트라인들(BL)을 위한 컨택트들, 워드라인들(WL)을 위한 컨택트들, 및 소스(S)를 위한 컨택트들의 상대적 위치들이 더욱 쉽게 구별될 수 있도록, 범례(203)가 제공된다. 일부 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 도 1의 유닛 셀들(111) 중의 단일 유닛 셀의 레이아웃을 표현할 수 있다. 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 IC 디바이스(100)와 같은 IC 디바이스의 설계에서 복수 회 반복될 수 있다. 다양한 실시예들에 따르면, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 반도체 기판[예를 들어, 도 9의 반도체 기판(904)] 상에 형성되고/되거나 반도체 기판으로부터 연장된 제1 핀 구조물(204), 제2 핀 구조물(206), 및 제3 핀 구조물(208)을 포함할 수 있다. 일부 실시예들에서, 제1, 제2 및 제3 핀 구조물(204, 206 및 208)은 서로에 대해 평행하게 연장될 수 있다. 산화물 층[예를 들어, 도 9의 산화물 층(906)]은 제1, 제2, 및 제3 핀 구조물(204, 206, 및 208) 사이에 배치될 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 도시된 바와 같이 2 트랜지스터 비트셀일 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)의 패스 트랜지스터(pass transistor)는 고립(isolation)을 제공할 수 있고, 섭동 면역(disturb immunity)을 개선할 수 있다. 일부 실시예들에서, 예를 들어 싱글 트랜지스터 비트셀과 같이, 다른 개수의 트랜지스터를 갖는 비트셀들이 이용될 수 있다.
일부 실시예들에서, 게이트(210)는 제1 핀 구조물(204)의 최상부와 연결될 수 있고 그 위쪽에 연장될 수 있다. 다양한 실시예들에서, 게이트(210)는 워드라인 게이트일 수 있다. 다양한 실시예들에서, 부동 게이트(212)는 제2 핀 구조물(206)과 제3 핀 구조물(208) 사이에 배치될 수 있다. 다양한 실시예들에서, 부동 게이트(212)는 제2 핀 구조물(206)과 제3 핀 구조물(208) 사이에서 전기적으로 고립될 수 있고 전기 전하를 유지할 수 있다는 점에서 부동 게이트일 수 있다. 실시예들에서, 부동 게이트(212)로서 사용되도록, 제2 핀 구조물(206)과 제3 핀 구조물(208) 사이에 고립된 게이트 라인을 생성하기 위해, 리소그래피 및 에칭 프로세스가 이용될 수 있다. 다양한 실시예들에서, 워드라인을 위한 컨택트(214)는 게이트(210)와 연결될 수 있고, 비트라인을 위한 컨택트(216)는 제1 핀 구조물(204)과 연결될 수 있다. 일부 실시예들에서, 소스[또는 접지(GND)]를 위한 컨택트(218)는 제3 핀 구조물(208)과 연결될 수 있고, 확산 컨택트(220)는 제2 핀 구조물(206), 제3 핀 구조물(208), 및 컨택트(218)와 연결될 수 있다. 확산 컨택트(222)는 제1 핀 구조물(204)와 제2 핀 구조물(206) 사이에서 연장될 수 있고, 그것들과 연결될 수 있다. 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 2.5 확산 피치의 제1 측면을 따른 제1 치수 D1, 및 1.5 폴리실리콘 피치의 제2 측면을 따른 제2 치수 D2를 가질 수 있다. 실시예들에서, 내측 노드는 확산 컨택트(222)에 위치될 수 있다.
다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 대략 1.5볼트(V) 이상 내지 대략 2V 이하 범위의 기입 전압을 가질 수 있다. 일부 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 그 범위 밖의 기입 전압을 가질 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 대략 10초 이상 내지 대략 1시간 이하 범위의 보유 시간(retention time)을 가질 수 있다. 다른 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 그 범위 밖의 보유 시간을 가질 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 대략 0.1나노초 이상 내지 대략 100나노초 이하 범위의 기입 속도를 가질 수 있다. 다른 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 그 범위 밖의 기입 속도를 가질 수 있다.
볼 수 있는 바와 같이, 일부 실시예들에서, 컨택트(214), 컨택트(216), 또는 컨택트(218) 중 하나 이상은 핀 구조물들(204, 206, 및 208)의 폭 W보다 큰 폭을 가질 수 있다. 일부 실시예들에서, 컨택트들(216, 218) 또는 게이트(210)는 핀 구조물들(204, 206, 또는 208) 주위에 둘러질 수 있다. 다양한 실시예들에서, 컨택트(216 또는 218)는 소스 단자(예를 들어, 전자 공급부) 또는 드레인 단자(예를 들어, 전자 수용부)로서 기능할 수 있다.
다양한 실시예들에 따르면, 볼 수 있는 바와 같이, 핀 구조물들(204, 206, 208)은 핀 간 부동 게이트 메모리 유닛 비트셀(202)에 걸쳐 평행하게 연장될 수 있다. 일부 실시예들에서, 핀 구조물들(204, 206, 208)은 복수의 유닛 셀[예를 들어, 도 1의 유닛 셀들(111)]에 걸쳐 연장될 수 있다. 따라서, 복수의 유닛 셀의 트랜지스터들은 핀 구조물들(204, 206, 208) 중의 동일 핀 구조물 상에 형성될 수 있다. 다른 실시예들에서, 유닛 비트셀 레이아웃(202)은 도시된 것보다 더 많거나 적은 핀 구조물들을 포함할 수 있다.
다양한 실시예들에서, 핀 구조물들(204, 206, 또는 208)은 소스와 드레인 영역 사이의 채널로서 기능할 수 있거나, 1개보다 많은 채널 층을 포함할 수 있다. 핀 구조물들(204, 206, 또는 208)은 N형 및/또는 P형 재료계를 포함하는 다양한 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 핀 구조물들(204, 206, 또는 208)은 예를 들어 Ⅳ족, Ⅲ-Ⅴ족, 또는 Ⅱ-Ⅵ족 반도체 재료와 같은 반도체 재료를 포함할 수 있다. 핀 구조물들의 재료는 나노와이어 재료를 포함할 수 있다. 일부 실시예들에서, 핀 구조물들(204, 206, 또는 208)을 위한 재료들은 갈륨(Ga), 비소(As), 인듐(In), 안티모니(Sb), 게르마늄(Ge), 실리콘(Si), 및 그와 유사한 것, 또는 그것들의 조합을 포함하는 재료계들을 포함할 수 있다. 예를 들어, 핀 구조물(204, 206, 또는 208)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 안티모나이드(InSb), 갈륨 안티모나이드(GaSb), 인듐 갈륨 안티모나이드(InGaSb), 갈륨 아세나이드(GaAs), 인듐 갈륨 아세나이드(InGaAs), 및 그와 유사한 것, 또는 그것들의 조합을 포함할 수 있다. 다른 적절한 채널 재료들이 다른 실시예들에서 이용될 수 있다.
핀 간 부동 게이트 메모리 유닛 비트셀(202)을 포함할 수 있는 IC 디바이스(100)와 같은 IC 디바이스의 컴포넌트들을 고립시키기 위해, 층간 유전체(ILD) 재료와 같은 전기 절연성 재료가 퇴적되고/되거나 달리 형성될 수 있다. 도 2에 도시된 상면도에서, 기저 피쳐들을 모호하게 하지 않기 위해, 핀 구조물들(204, 206, 또는 208)의 부분들을 커버할 수 있는 ILD 재료는 도시되지 않는다. 도시되진 않았지만, 핀 간 부동 게이트 메모리 유닛 비트셀(202)은 IC 디바이스(100)와 같은 IC 디바이스에서의 전기 전류의 라우팅을 용이하게 하기 위해 추가의 전기 전도성 구조물들을 더 포함할 수 있다.
예를 들어, 비트셀 레이아웃(202)을 포함할 수 있는 IC 디바이스(100)와 같은 IC 디바이스 내에서 전기 전도성 구조물들을 서로로부터 전기적으로 절연시키기 위해, ILD 재료와 같은 전기 절연성 재료가 퇴적될 수 있다. 일부 실시예들에서, 복수의 ILD 층이 퇴적될 수 있다. ILD 층들은 로우 k 유전체 재료와 같이, 집적 회로 구조물들 내에서의 적용가능성이 알려져 있는 유전체 재료들을 이용하여 형성될 수 있다. 이용될 수 있는 유전체 재료들의 예들은 실리콘 산화물(SiO2), 탄소 도핑된 산화물(CDO), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 유기 폴리머들, 플루오로실리케이트 글래스(FSG: fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane) 또는 오가노실리케이트 글래스(organosilicate glass)와 같은 오가노실리케이트들을 포함하지만 그에 한정되지 않는다. ILD 층들은 그것들의 유전 상수를 더 감소시키기 위해 공극들 또는 다른 공동들을 포함할 수 있다. 다른 실시예들에서, ILD 재료는 다른 적절한 재료들을 포함할 수 있다.
일부 실시예들에서, 고립 층은 핀 구조물들을 위한 전기 절연성 배리어를 제공할 수 있다. 다양한 실시예들에서, 고립은 위에서 설명된 절연성 재료를 포함할 수 있거나 별개의 층일 수 있다. 다양한 실시예들에 따르면, 고립 층은 핀 구조물들(204, 206, 및 208)의 재료에 대해 전기 절연성 재료를 포함할 수 있다. 고립 층을 형성하도록 퇴적된 재료는 예를 들어 Ⅳ족, Ⅲ-Ⅴ족, 또는 Ⅱ-Ⅵ족 반도체 재료들, 및/또는 실리콘 산화물(SiO2) 및 그와 유사한 것과 같은 전기 절연성 재료들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 고립 층의 재료는 SiO2, 알루미늄(Al), 비소(As), 갈륨(Ga), 안티모니(Sb), 인듐(In), 및/또는 그것들의 조합을 포함할 수 있다. 다른 실시예들에서 다른 또는 추가의 재료가 이용될 수 있다.
고립 층을 위한 재료는 인접 층들에 대한 격자 정합, 전기 고립 속성들, 및/또는 컨택트들 및/또는 게이트들을 형성하는 에칭 프로세스를 위한 에칭 선택성에 기초하여 선택될 수 있다. 예를 들어, 고립 층의 재료의 에칭은 허용하지만 핀 구조물들의 에칭은 허용하지 않는 재료가 선택될 수 있다.
컨택트들(216 또는 218)은 대응하는 핀 구조물(204 또는 208)과 직접 전기 접촉하여 연결될 수 있다(예를 들어, 채널 층들과 컨택트들의 재료 사이에 중간 유전체 재료가 없음). 게이트(210)는 제1 핀 구조물(204)과 용량 결합될 수 있다(예를 들어, 유전체 재료는 핀 구조물과 게이트의 재료 사이에 배치될 수 있음). 일부 실시예들에서, 게이트(210)는 컨택트(216)와 확산 컨택트(222) 사이의 제1 핀 구조물(204)에서의 전류 흐름을 제어하도록 구성될 수 있다. 다양한 실시예들에서, 게이트(210) 및/또는 부동 게이트(212)는 다결정질 실리콘(폴리실리콘)으로 형성될 수 있다. 일부 실시예들에서, 게이트(210) 및/또는 부동 게이트(212)는 금속으로 형성될 수 있거나 금속을 포함할 수 있다. 다양한 실시예들에서, 게이트(210) 및/또는 부동 게이트(212)는 다른 재료들로 형성될 수 있다.
컨택트(214), 컨택트(216), 컨택트(218), 게이트(210), 부동 게이트(212), 및/또는 확산 컨택트(222)를 위한 재료들은 예를 들어 금속을 포함하는 임의의 적절한 전기 전도성 재료를 포함할 수 있다. 일부 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al), 또는 그것들의 조합들을 포함할 수 있다. 일부 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)는 예를 들어 티타늄 질화물(TiN), 텅스텐 질화물(WN), 또는 탄탈룸 질화물(TaN), 또는 그것들의 조합들과 같은 금속 질화물을 포함할 수 있다. 일부 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)는 예를 들어 티타늄 규화물(TiSi), 텅스텐 규화물(WSi), 탄탈룸 규화물(TaSi), 코발트 규화물(CoSi), 백금 규화물(PtSi), 니켈 규화물(NiSi), 또는 그것들의 조합들과 같은 금속 규화물을 포함할 수 있다. 일부 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)는 예를 들어 티타늄 실리콘 질화물(TiSiN), 또는 탄탈룸 실리콘 질화물(TaSiN), 또는 그것들의 조합들과 같은 금속 실리콘 질화물을 포함할 수 있다. 일부 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)는 예를 들어 티타늄 탄화물(TiC), 지르코늄 탄화물(ZrC), 탄탈룸 탄화물(TaC), 하프늄 탄화물(HfC), 또는 알루미늄 탄화물(AlC), 또는 그것들의 조합들과 같은 금속 탄화물을 포함할 수 있다. 일부 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)는 예를 들어 탄탈룸 탄소 질화물(TaCN), 티타늄 탄소 질화물(TiCN), 또는 그것들의 조합들과 같은 금속 탄소 질화물을 포함할 수 있다. 일부 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)는 전도성 금속 산화물들(예를 들어, 루테늄 산화물)을 포함할 수 있다. 재료들은 트랜지스터가 P형 트랜지스터여야 하는지 아니면 N형 트랜지스터여야 하는지에 따라, P형 일함수 또는 N형 일함수 재료를 더 포함할 수 있다. 일부 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)를 형성하기 위해, 상이한 재료들의 복수의 층이 이용될 수 있다. 다른 실시예들에서, 컨택트들(214, 216, 218, 222), 및/또는 게이트(210) 또는 부동 게이트(212)는 다른 적절한 재료들을 포함할 수 있다.
일부 실시예들에서, 한 쌍의 스페이서(도시되지 않음)는 게이트(210) 또는 부동 게이트(212)를 브래킷(bracket)할 수 있다. 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 또는 실리콘 산화질화물과 같은 재료로 형성될 수 있다. 스페이서들을 형성하기 위한 프로세스들은 본 기술분야에 공지되어 있고, 일반적으로 퇴적 및 에칭 프로세스 단계들을 포함한다.
일부 실시예들에서, 컨택트들(214, 216, 218, 및/또는 222)은 최상부에서 더 넓은 치수를 갖고 최하부에서 더 좁은 치수를 갖는 테이퍼링된 프로파일 형상(tapered profile shape)을 가질 수 있다. 다양한 실시예들에서, 컨택트들(214, 216, 218, 및/또는 222)의 최상부에서의 더 넓은 치수는 IC 디바이스(100)의 기생 외부 저항(Rext)을 감소시킬 수 있고, 최하부에서의 더 좁은 치수는 트랜지스터들을 위한 더 많은 공간을 제공함으로써 트랜지스터 영역들에서의 더 작은 크기들로의 축소를 용이하게 할 수 있다. 컨택트들(214, 216, 218, 및/또는 222)의 프로파일은 예를 들어 패터닝 프로세스에 의해 형성된 컨택트 트렌치 내에 경사진 측벽들을 제공하는 습식/건식 에칭 패터닝 프로세스에 의해 달성될 수 있다.
일부 실시예들에서, 게이트(210) 및/또는 부동 게이트(212)는 컨택트들(214, 216, 218, 222)에 대해 더 직사각형인 형상의 프로파일을 가질 수 있다. 즉, 일부 실시예들에서, 컨택트들(214, 216, 218, 222)은 게이트(210) 및 부동 게이트(212)의 프로파일에 대해 더 테이퍼링된 프로파일을 가질 수 있다. 게이트(210) 및 부동 게이트(212)를 형성하기 위해 이용될 수 있는 패터닝 프로세스의 결과로서, 게이트(210) 및 부동 게이트(212)의 프로파일은 더 직사각형일 수 있다. 예를 들어, 후속하여 제거되고 다른 게이트 재료로 대체되는 희생 재료를 이용하여 더미 게이트가 먼저 형성되도록, 게이트(210) 또는 부동 게이트(212)를 형성하기 위해 RMG(replacement metal gate) 프로세스가 이용될 수 있다.
일부 실시예들에서, 제1 핀 구조물(204)과 게이트(210) 사이에 용량성 결합을 제공하기 위해, 게이트 유전체 막이 제1 핀 구조물(204) 상에 형성될 수 있다. 게이트 유전체 막은 제1 핀 구조물(204)의 재료 상에 형상추종적으로 퇴적될 수 있다. 게이트 유전체 막은 하이 k 재료들을 포함하는 다양한 적절한 유전체 재료들을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 막은 예를 들어 실리콘 산화물(SiO2), 실리콘 산화질화물(SiOxNy), 실리콘 질화물(SixNy), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 실리콘 산화물(HfSixOy), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 란타늄 산화물(La2O3), 이트륨 산화물(Y2O3), 란타늄 알루미늄 산화물(LaAlxOy), 탄탈룸 산화물(Ta2O5), 티타늄 산화물(TiO2), 바륨 스트론튬(BaSrTixOy), 바륨 티타늄 산화물(BaTixOy), 스트론튬 티타늄 산화물(SrTixOy), 납 스칸디움 탄탈룸 산화물(PbScxTayOz), 또는 납 아연 니오베이트(PbZnxNbyOz), 또는 그것들의 조합들을 포함할 수 있으며, 여기서 x, y 및 z는 각각의 원소들의 적절한 양을 표현한다. 일부 실시예들에서, 어닐링 프로세스는 게이트 유전체 막에 대해 수행되어, 하이 k 재료가 이용될 때의 그것의 품질을 개선할 수 있다. 다른 실시예들에서, 게이트 유전체 막에 대해 다른 재료들이 이용될 수 있다. 일부 실시예들에서, 게이트 유전체 막은 존재하지 않을 수 있다.
다양한 실시예들에 따르면, 게이트(210)는 제1 핀 구조물(204) 주위에 트리게이트 구성(tri-gate configuration)으로 배열될 수 있다. 트리게이트 구성은 제1 핀 구조물(204)의 3개의 표면에 연결된 게이트(210)의 재료를 포함할 수 있고, 3개의 표면 각각은 3개의 표면 중 인접 표면에 대해 약 90도로 구성되며, 표면들 중 2개는 실질적으로 평행하다. 에칭 또는 다른 제조 프로세스들로 인해, 트리게이트 구성의 3개의 표면은 그것들이 만나게 되는 둥근 에지들을 가질 수 있다. 다른 실시예들에서, 게이트(210)는 다른 구성으로 배열될 수 있다.
컨택트들(214, 216, 218, 및/또는 222)은 게이트(210)와 관련하여 설명된 원리들에 기초하여 유사한 트리컨택트 구성들(tri-contact configurations)을 포함할 수 있다. 트리컨택트 구성은 각각의 트리게이트와 유사한 구성을 제공할 수 있지만, 그것은 게이트를 위한 것이 아니라 컨택트를 위한 것이다. 예를 들어, 일부 실시예들에서, 컨택트(214)는 게이트(210)를 갖는 트리컨택트 구성을 형성할 수 있다. 컨택트(216)는 제1 핀 구조물(204)을 갖는 트리컨택트 구성, 또는 제1 핀 구조물(204)과 연결된 확산 컨택트를 형성할 수 있다. 컨택트(218)는 제3 핀 구조물(208)을 갖는 트리컨택트 구성, 또는 제3 핀 구조물(208)과 연결된 확산 컨택트를 형성할 수 있다. 다양한 실시예들에서 다른 게이트 또는 컨택트 구성들이 이용될 수 있다.
일부 실시예들에서, 핀 구조물들은 전기 절연성 고립 층들에 의해 서로로부터 고립된 전기 전도성 채널 층들을 포함할 수 있다. 예를 들어, 핀 구조물들은 제1 채널 층, 및 제1 채널 층 상에 형성된 제2 채널 층을 각각 포함할 수 있다. 트랜지스터들은 제1 채널 층 및 제2 채널 층을 이용하여 적층된 3차원(3D) 구성으로 형성될 수 있다. 채널 층 컨택트들은 IC 디바이스 내에서 전류를 라우팅하기 위해 제1 채널 층 및/또는 제2 채널 층에 연결될 수 있다.
도 3은 일부 실시예들에 따라, IC 디바이스의 핀 간 부동 게이트 메모리 레이아웃(300)의 상면도를 개략적으로 도시한다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 레이아웃(300)은 핀 간 부동 게이트 메모리 유닛 비트셀(202)에 대하여 설명된 것과 같이 구성될 수 있는 유닛 비트셀(302)을 포함할 수 있다. 일부 실시예들에서, 추가의 유닛 비트셀들은 핀 간 부동 게이트 메모리 레이아웃(300)에 도시된 것과 같이 구성될 수 있다. 또한, 도 2의 범례(203)는 또한 핀 간 부동 게이트 메모리 레이아웃(300) 내의 핀들, 게이트들, 부동 게이트들, 확산 컨택트들, 비트라인들(BL)을 위한 컨택트들, 워드라인들(WL)을 위한 컨택트들, 및 소스(S)를 위한 컨택트들의 상대적 위치들을 더욱 쉽게 구별하기 위해 이용될 수 있다.
도 4는 일부 실시예들에 따라, 워드라인, 비트라인, 및 소스 라인 금속 위치들을 포함하는 핀 간 부동 게이트 메모리 레이아웃(400)의 상면도를 개략적으로 도시한다. 일부 실시예들에서, 핀 간 부동 게이트 메모리 레이아웃(400)은 도 3의 부동 게이트 메모리 레이아웃(300)에 관하여 설명되고 도시된 것과 같이 구성될 수 있다. 일부 실시예들에서, 범례(203)는 또한 핀 간 부동 게이트 메모리 레이아웃(400)에 관하여 사용될 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 레이아웃(400)은 제1 워드라인 WL_1, 제2 워드라인 WL_2, 제3 워드라인 WL_3, 및 제4 워드라인 WL_4 각각을 위한 워드라인 금속 라인들(402)을 포함할 수 있다. 부동 게이트 메모리 레이아웃(400)은 제1 비트라인 BL_1 및 제2 비트라인 BL_2 각각을 위한 비트라인 금속 라인들(404)을 포함할 수 있다. 핀 간 부동 게이트 메모리 레이아웃(400)은 소스 라인을 위한 소스 금속 라인(406)을 포함할 수 있다. 다양한 실시예들에서, 소스 금속 라인은 0V에서 접지 전압과 연결될 수 있다. 일부 실시예들에서, 소스 금속 라인(404)은 다른 전압과 연결될 수 있다.
도 5는 일부 실시예들에 따라, 예시적인 기입 동작에서의 핀 간 부동 게이트 메모리 레이아웃(500) 내의 이웃 비트셀들의 상면도를 개략적으로 도시한다. 일부 실시예들에서, 소거 동작("0" 비트)이 기입 동작 전에 수행될 수 있다. 플래시 타입 소거는 소스 라인(기입 핀) 또는 비트라인들 전부를 네거티브 바이어스(예를 들어, -1.5V 내지 -2V)로 바이어싱함으로써 수행될 수 있다. 일부 실시예들에서, 핀 간 부동 게이트 메모리 레이아웃(500)은 도 2의 핀 간 부동 게이트 메모리 유닛 비트셀(202)에 대하여 설명된 것과 유사한 방식으로 구성될 수 있는 유닛 비트셀(502)을 포함할 수 있다. 다양한 실시예들에 적용될 수 있는 기입 동작에서, 워드라인 WL_1은 워드라인 컨택트(504)에서 턴온될 수 있다. 대략 1.5V일 수 있는 전압이 비트라인 컨택트(506)에서 비트라인 BL_2에 인가될 수 있다. BL_2 상의 1.5V는 유닛 비트셀(502)의 패스 트랜지스터를 통해 내측 노드(508)에 전도될 수 있고, 그것은 0V일 수 있는 기입 핀(510)과 1.5V의 내측 노드(508) 사이에 전압 차를 생성할 수 있다. 일부 실시예들에서, 전압은 산화물 층을 통해 누설될 수 있고, 부동 게이트(512)가 '1' 상태에 있도록 유닛 비트셀(502) 내의 부동 게이트(512)의 전위를 증가시킬 수 있다. 기입 동작 동안, 다른 비트라인 BL_1은 비트라인 컨택트(514)에서 0V를 유지할 수 있다. 실시예들에서, 이것은 이웃 비트셀의 부동 게이트(516)가 충전되지 않고, 그에 따라 '0' 상태로 남아있게 할 수 있다. 마찬가지로, 다른 워드라인 WL_2는 기입 동작 동안 워드라인 컨택트(518)에서 0V의 전압으로 선택되지 않은 채로 남아있을 수 있고, 이것은 워드라인 WL_2와 연결된 유닛 비트셀들의 부동 게이트(520) 및 부동 게이트(522)의 상태들이 변경되지 않은 채로 남아있게 할 수 있는데, 왜냐하면 비트라인 BL_2 전압이 패스 트랜지스터의 선택되지 않은 게이트 전압을 통해 차단되기 때문이다.
일부 실시예들에서, 판독 동작은 WL_1 또는 WL_2와 같은 워드라인을 선택하고, 유닛 비트셀에 대응하는 비트라인을 대략 0.1V로 판독되도록 설정하여 판독 방해(read-disturb)를 방지함으로써 수행될 수 있다. 다양한 실시예들에서, 유닛 비트셀의 기입 시간 및 보유 시간은 게이트 산화물 누설 추정을 이용하여 추정될 수 있다. 일부 실시예들에서, 1.5 나노미터(nm) 등가 산화물 두께(EOT: equivalent oxide thickness)에서, 2V 기입 전압을 이용하고 섭동 전위(disturb potential)를 부동 게이트 옆에서 대략 0.1V로 유지하면, 기입 시간은 대략 23 나노초(ns)일 수 있고, 보유 시간은 대략 1.1 시간일 수 있다. 일반적으로, EOT는 사용 중인 산화물 재료와 동일한 효과를 발생시키기 위해 실리콘 산화물 막이 얼마나 두꺼울 필요가 있는지를 나타내는 거리일 수 있다. 다양한 실시예들에서, 보유 시간들은 산화물 두께를 증가시킴으로써 증가될 수 있지만, 비교적 짧은 기입 시간들을 유지하기 위해서는 증가된 기입 전압들이 이용될 수 있다. 다양한 실시예들에서, 3 나노미터 이하의 EOT를 갖는 산화물 층이 이용될 수 있다. 일부 실시예들에서, 대략 1 나노미터의 EOT를 갖는 산화물 층은 부동 게이트 옆에서 대략 0.1V의 섭동 전위를 유지하면서, 대략 2V 기입 전압과 함께 이용될 수 있으며, 대응하는 기입 시간은 대략 76 피코초이고, 대응하는 보유 시간은 대략 13초이다. 다른 실시예들에서, 3 나노미터를 초과하는 EOT를 갖는 산화물 층이 이용될 수 있다.
도 6은 일부 실시예들에 따라, 핀 간 부동 게이트 메모리 유닛 비트셀(600)의 레이아웃의 상면도를 개략적으로 도시한다. 일부 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 도 1의 유닛 셀들(111) 중의 단일 유닛 셀의 레이아웃을 표현할 수 있다. 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 IC 디바이스(100)와 같은 IC 디바이스의 설계에서 복수 회 반복될 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 동적 반휘발성 메모리를 위한 비트셀일 수 있다. 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 반도체 기판[예를 들어, 도 9의 반도체 기판(904)] 상에 형성되고/되거나 반도체 기판으로부터 연장된 제1 핀 구조물(602), 제2 핀 구조물(604), 및 제3 핀 구조물(606)을 포함할 수 있다. 일부 실시예들에서, 제1, 제2 및 제3 핀 구조물(602, 604, 및 606)은 서로에 대해 평행하게 연장될 수 있다. 산화물 층[예를 들어, 도 9의 산화물 층(906)]은 제1, 제2, 및 제3 핀 구조물(602, 604, 및 606) 사이에 배치될 수 있다.
다양한 실시예들에서, 게이트(608)는 제1 핀 구조물(602)의 최상부, 제2 핀 구조물(604)의 최상부, 및 제3 핀 구조물(606)의 최상부와 연결될 수 있고 그것들 위쪽에 연장될 수 있다. 소스 라인(610)은 핀 간 부동 게이트 메모리 유닛 비트셀(600)의 제1 측면에서 제1, 제2 및 제3 핀 구조물들(602, 604, 및 606)에 걸쳐 연장될 수 있고 그것들과 연결될 수 있다. 일부 실시예들에서, 소스 라인(610)은 제2 핀 구조물(604)과 연결될 수 있고 그것에 걸쳐 연장될 수 있지만, 제1 핀 구조물(602) 및/또는 제3 핀 구조물(606)과 연결되지 않을 수 있고/거나 그것들에 걸쳐 연장되지 않을 수 있다. 제1 부동 게이트(612)는 게이트(608)와 소스 라인(610) 사이의 위치에서 제1 핀 구조물(602)과 제2 핀 구조물(604) 사이에 배치될 수 있다. 다양한 실시예들에서, 제2 부동 게이트(614)는 게이트(608)와 소스 라인(610) 사이의 위치에서 제2 핀 구조물(604)과 제3 핀 구조물(606) 사이에 배치될 수 있다.
일부 실시예들에서, 제1 부동 게이트(612) 및/또는 제2 부동 게이트(614)는 제1 핀 구조물(602), 제2 핀 구조물(604), 또는 제3 핀 구조물(606) 중 하나 이상의 위쪽에 연장될 수 있지만, 이웃 비트셀 내로는 연장되지 않을 수 있고, 그에 의해 부동으로 남아있는다. 실시예들에서, 제1 부동 게이트(612) 및 제2 부동 게이트(614)는 둘 다 제2 핀 구조물(604)의 최상부 위쪽에 연장될 수 있고, 그에 의해 그들은 일부 실시예들에서 제1 핀 구조물(602) 및 제3 핀 구조물(606) 위쪽에 연장될 수 있지만 이웃 비트셀들로는 연장되지 않을 수 있어서 부동 게이트로 남아있는 단일 부동 게이트를 형성한다.
비트라인을 위한 컨택트(616)는 핀 간 부동 게이트 메모리 유닛 비트셀(600)의 제2 측면에서 제2 핀 구조물(604)과 연결될 수 있다. 일부 실시예들에서, 게이트(608)는 소스 라인(610)과 비트라인을 위한 컨택트(616) 사이의 위치에서 제1, 제2, 및 제3 핀 구조물(602, 604, 및 606)의 최상부들 위쪽에 연장될 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 유닛 비트셀의 제1 측면을 따른 2 폴리실리콘 피치의 제1 치수, 및 유닛 비트셀의 제2 측면을 따른 2 확산 피치의 제2 치수를 가질 수 있다. 다양한 실시예들에서, 도 6과 관련하여 도시되거나 설명된 핀 구조물들, 게이트들, 컨택트들, 산화물 층들, ILD, 및/또는 다른 양태들은 도 2와 관련하여 설명된 핀 구조물들, 게이트들, 컨택트들, 산화물 층들, ILD, 및/또는 유닛 비트셀(202)의 다른 양태들과 관련하여 설명된 재료들 및/또는 방식으로 형성될 수 있다.
다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 대략 1.5V 이상 내지 대략 2V 이하 범위의 기입 전압을 가질 수 있다. 일부 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 그 범위 밖의 기입 전압을 가질 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 대략 10초 이상 내지 대략 1시간 이하 범위의 보유 시간을 가질 수 있다. 다른 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 그 범위 밖의 보유 시간을 가질 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 대략 0.1 나노초 이상 내지 대략 100 나노초 이하 범위의 기입 속도를 가질 수 있다. 다른 실시예들에서, 핀 간 부동 게이트 메모리 유닛 비트셀(600)은 그 범위 밖의 기입 속도를 가질 수 있다.
도 7은 일부 실시예들에 따라, 유닛 비트셀(700)의 2개의 트랜지스터를 개략적으로 도시한다. 일부 실시예들에서, 유닛 비트셀(700)은 도 6의 핀 간 부동 게이트 메모리 유닛 비트셀(600)에 대응할 수 있다. 일부 실시예들에서, 유닛 비트셀(700)은 게이트(608)에 대응하는 게이트, 컨택트(616)와 같은 비트라인을 위한 컨택트와 연결된 제1 단자, 및 제1 부동 게이트(612) 및 제2 부동 게이트(614)에 대응하는 부동 게이트를 갖는 제2 트랜지스터(704)의 제1 단자와 연결된 제2 단자를 갖는 제1 트랜지스터(702)를 포함할 수 있다. 실시예들에서, 제2 트랜지스터(704)는 소스 라인(610)과 같은 소스 라인과 연결된 제2 단자를 가질 수 있다. 일부 실시예들에서, 제1 트랜지스터(702)는 액세스 트랜지스터일 수 있고, 제2 트랜지스터(704)는 부동 게이트 FinFET과 같은 복수의 게이트 전계 효과 트랜지스터(FET)일 수 있다. 다양한 실시예들에 따르면, 트랜지스터들(702 및 704)은 듀얼 또는 더블 게이트 트랜지스터들, 트리게이트 트랜지스터들, 및 올 어라운드 게이트(AAG: all-around-gate) 또는 랩 어라운드 게이트(wrap-around gate) 트랜지스터들과 같은 비평면 트랜지스터들을 포함할 수 있고, 그것들 중 일부는 종종 FinFET 트랜지스터들이라고 지칭된다.
도 8은 일부 실시예들에 따라, IC 디바이스의 다른 핀 간 부동 게이트 메모리 레이아웃(800)의 상면도를 개략적으로 도시한다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 레이아웃(800)은 유닛 비트셀들의 4x3 어레이를 포함할 수 있고, 유닛 비트셀(802)은 도 6의 핀 간 부동 게이트 메모리 유닛 비트셀(600) 및/또는 도 7과 관련하여 설명된 유닛 비트셀(700)에 대응한다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 레이아웃(800)은 셀 당 2개의 부동 게이트를 포함할 수 있고, 이는 변동 허용오차(variation tolerance)를 증가시킬 수 있고, 판독 신호에 대한 부동 게이트 전압의 영향을 개선할 수 있다. 다양한 실시예들에서, 소거 동작(기입 "0")은 공유 소스 라인을 접지(GND) 핀 컨택트들에 접속하지 않는 것에 의해, 전체 서브어레이가 아니라 각각의 워드라인에 대해 선택적으로 수행될 수 있다.
도 9는 일부 실시예들에 따라, 도 1의 IC 디바이스(100)와 같은 IC 디바이스에 포함될 수 있는 핀 간 부동 게이트 메모리 구조물의 일부분의 형성을 보여주는 측단면도를 개략적으로 도시한다. 다양한 실시예들에서, 부동 게이트 메모리 구조물은 상보적 금속 산화물 반도체(CMOS) 처리 기술들을 이용하여 형성될 수 있다. 명확히 하기 위해, 부동 게이트 메모리 구조물의 형성에서의 2개의 단계만이 도시되어 있다. 일부 실시예들에서, 제1 구조물(900)은 부동 게이트 메모리 구조물(902)을 형성하기 위한 처리 전에 형성될 수 있다. 제1 구조물은 반도체 기판(904)을 포함할 수 있다. 다양한 실시예들에서, 반도체 기판(904)은 도 1과 관련하여 설명된 것과 같은 기판 재료로 형성될 수 있다. 복수의 핀은 반도체 기판(904) 상에 형성될 수 있고/있거나 반도체 기판으로부터 연장될 수 있다. 다양한 실시예들에서 STI(shallow trench isolation) 층일 수 있는 산화물 층(906)은 반도체 기판(904) 상에 형성될 수 있고, 복수의 핀 사이에 배치될 수 있다. 폴리실리콘 층(908)은 산화물 층(906) 상에 형성될 수 있고, 복수의 핀의 최상부들 위쪽에 연장될 수 있다. 일부 실시예들에서, 폴리실리콘 층(908)은 게이트일 수 있다. 일부 실시예들에서, 컨택트(910)는 폴리실리콘 층(908)과 연결될 수 있고, 게이트 컨택트일 수 있다. 일부 실시예들에서, 제1 구조물(900)은 트리게이트 디바이스들일 수 있는 FinFET들과 같은 하나 이상의 멀티게이트 디바이스를 포함할 수 있다. 일부 실시예들에서, 게이트 및/또는 부동 게이트들은 추가의 재료들, 또는 폴리실리콘 외의 재료들로 형성될 수 있다.
다양한 실시예들에서, 부동 게이트 메모리 구조물(902)을 생성하기 위해, 부동 게이트들이 제1 구조물(900)과 같은 구조물로부터 형성될 수 있다. 부동 게이트 영역(912) 내에서 폴리실리콘 층(908)의 일부분을 제거하기 위해, 리소그래피 및 에칭 프로세스가 이용될 수 있다. 일부 실시예들에서, 다른 타입의 게이트 재료가 제거될 수 있다. 부동 게이트 영역(912) 내의 폴리실리콘 층(908)의 일부분의 제거는 제1 핀 구조물(914), 제2 핀 구조물(916), 및 제3 핀 구조물(918)을 노출시킬 수 있다. 부동 게이트 영역(912) 내의 폴리실리콘 층(908)의 일부분의 제거는 또한 제1 부동 게이트(920) 및 제2 부동 게이트(922)를 생성할 수 있다. 다양한 실시예들에서, 제1 부동 게이트(920)는 제1 핀 구조물(914)과 제2 핀 구조물(916) 사이에서 고립될 수 있고, 제2 부동 게이트(922)는 제2 핀 구조물(916)과 제3 핀 구조물(918) 사이에서 고립될 수 있다. 일부 실시예들에서, 질화물 캡 층이 제1 핀 구조물(914), 제2 핀 구조물(916), 및 제3 핀 구조물(918) 상에 존재할 수 있고, 그에 의해 에칭 프로세스가 질화물 캡 층 위의 재료는 제거하지만 질화물 캡 층 아래의 핀 구조물들은 제거하지 않게 된다.
일부 실시예들에서, 부동 게이트 메모리 구조물(902)의 양태들은 도 2의 핀 간 부동 게이트 메모리 유닛 비트셀(202) 또는 도 6의 부동 게이트 메모리 유닛 비트셀 레이아웃(600)의 부분들과 대응할 수 있다. 다양한 실시예들에서, 제1 핀 구조물(914)은 제2 핀 구조물(206)에 대응할 수 있고, 제2 핀 구조물(916)은 도 2에 도시된 제3 핀 구조물(208)에 대응할 수 있으며, 컨택트(910)는 워드라인을 위한 컨택트(214)에 대응한다. 일부 실시예들에서, 제1, 제2, 및 제3 핀 구조물(914, 916, 및 918)은 도 6에 도시된 제1, 제2, 및 제3 핀 구조물(602, 604, 및 606)에 각각 대응할 수 있지만, 컨택트(910), 및 다른 핀들 위의 폴리실리콘 층(908)의 나머지 부분은 게이트 및 게이트와 연결된 워드라인을 위한 컨택트가 다른 단면도에서 보이도록 핀 간 부동 게이트 메모리 유닛 비트셀(600) 내에 위치된다는 점에서 도 6의 양태들에 직접 대응하지 않을 수 있다.
도 10은 일부 실시예들에 따라, 로직 회로(1004)와 연결된 핀 간 부동 게이트 메모리 구조물(1002)을 갖는 디바이스(1000)를 개략적으로 도시한다. 일부 실시예들에서, 디바이스(1000)는 SoC(system on a chip)일 수 있고, 다양한 실시예들에서, 핀 간 부동 게이트 메모리 구조물(1002) 및 로직 회로(1004)는 동일한 반도체 기판 상에 형성된다. 다양한 실시예들에서, 핀 간 부동 게이트 메모리 구조물(1002)은 도 2의 핀 간 부동 게이트 메모리 유닛 비트셀(202), 도 3의 유닛 비트셀(302), 도 6의 핀 간 부동 게이트 메모리 유닛 비트셀(600), 및/또는 도 7의 유닛 비트셀(700)과 관련하여 설명된 것과 같이 구성된 유닛 비트셀들을 포함할 수 있다. 일부 실시예들에서, 로직 회로(1004)는 복수의 금속 산화물 반도체 트랜지스터를 포함할 수 있는 프로세서를 포함할 수 있다. 다양한 실시예들에서, 디바이스(1000)의 양태들은 부동 게이트 메모리 구조물(1002)을 로직 회로(1004)와 통합함으로써, 디바이스(1000)가 비교적 낮은 대기 전력을 갖는 것을 허용할 수 있고, 메모리 및 로직을 개별 컴포넌트들로서 구현하는 것보다 낮은 제조 비용을 가질 수 있다. 일부 실시예들에서, 로직 회로(1004)는 금속 산화물 반도체 트랜지스터들일 수 있는 복수의 트랜지스터를 포함하는 로직 회로와 같은 로직 구조물 또는 모듈일 수 있다.
도 11은 일부 실시예들에 따라, IC 디바이스[예를 들어, 도 2의 핀 간 부동 게이트 메모리 유닛 비트셀(202) 및/또는 도 6의 핀 간 부동 게이트 메모리 유닛 비트셀(600)을 포함하는 도 1의 IC 디바이스(100)]의 부동 게이트 메모리 구성을 제조하는 방법(1100)을 위한 흐름도이다. 방법(1100)은 도 1 - 도 10과 관련하여 설명된 기술들, 재료들, 및/또는 구성들과 합치할 수 있다. 블록(1102)에서, 반도체 기판이 제공될 수 있다. 다양한 실시예들에서, 반도체 기판은 도 1의 IC(100)의 도 9에 관련하여 설명된 반도체 기판(904)일 수 있다. 일부 실시예들에서, IC 디바이스들의 제조를 위해 웨이퍼가 제공될 수 있다.
블록(1104)에서, 핀 구조물들이 반도체 기판 상에 형성될 수 있다. 다양한 실시예들에서, 핀 구조물들은 예를 들어 도 2의 핀 구조물들(204, 206, 208), 또는 도 6의 핀 구조물들(602, 604, 606)일 수 있다. 다양한 실시예들에서, 핀 구조물들은 예를 들어 리소그래피 및/또는 에칭 프로세스들을 이용하여 패터닝될 수 있다. 일부 실시예들에서, 하드마스크(예를 들어, 실리콘 질화물)가 퇴적될 수 있고 핀 구조물들의 설계로 패터닝될 수 있다. 에칭 프로세스는 핀 구조물들이 형성되도록 하드마스크 패턴 아래의 재료를 제거할 수 있다. 일부 실시예들에서, 리소그래피 및/또는 에칭 프로세스를 이용한 재료의 제거 이전에, 층들의 스택이 형성될 수 있다. 다양한 실시예들에서, 층들의 스택은 각각의 층이 함께 에피택셜 결합되는 에피택셜 퇴적 프로세스로 형성될 수 있다. 실시예들에서, 층들의 스택은 하나 이상의 버퍼 층, 고립 층, 채널 층, 또는 다른 층을 포함할 수 있다. 일부 실시예들에서, 에칭 프로세스는 핀 구조물들의 층들의 스택의 재료를 제외하고 층들의 스택의 모든 제료를 제거할 수 있다. 에칭 프로세스는 반도체 기판의 일부분을 더 제거할 수 있다. 예를 들어, 일부 실시예들에서, 핀 구조물들을 형성하기 위한 에칭 프로세스는 반도체 기판의 재료를 반도체 기판 내로 1 내지 10,000 옹스트롬의 깊이까지 제거할 수 있다.
블록(1106)에서, 산화물 층일 수 있는 STI(shallow trench isolation) 층이 반도체 기판 상에 형성될 수 있다. 일부 실시예들에서, STI 층은 도 9의 산화물 층(906)에 대응할 수 있다.
블록(1108)에서, 게이트 재료가 퇴적되거나 형성될 수 있다. 다양한 실시예들에서, 게이트 재료는 폴리실리콘일 수 있다. 일부 실시예들에서, 게이트 재료는 금속 또는 다른 재료일 수 있거나, 그것들을 포함할 수 있다. 다양한 실시예들에서, 도 2의 게이트(210) 또는 도 6의 게이트(608)와 같은 게이트들이 형성될 수 있다.
게이트(들)는 RMG(replacement metal gate) 프로세스와 같은 패터닝 프로세스를 이용하여 형성될 수 있다. 예를 들어, 폴리실리콘과 같은 더미 게이트 재료(예를 들어, 희생 재료)는 핀 구조물들, 및 핀 구조물들 사이의 영역들을 커버하도록 형상추종적으로 퇴적될 수 있다. 더미 게이트 재료는 하나 이상의 더미 게이트를 형성하도록 패터닝될 수 있다. 예를 들어 ILD 재료와 같은 전기 절연성 재료는 핀 구조물들 중의 개별 핀 구조물들 사이의 영역들을 채우도록 퇴적될 수 있다. ILD 재료는 더미 게이트(들)의 최상부와 평면을 이루도록 연마될 수 있다. 이와 관련하여, 게이트들은 퇴적된 ILD 재료(114) 내에 배치될 수 있다. 더미 게이트(들)의 재료를 선택적으로 제거하여, 게이트(들)가 형성될 핀 구조물들의 부분들을 노출시키기 위해, 에칭 프로세스가 이용될 수 있다.
일부 실시예들에서, 게이트 유전체 막은 핀 구조물들의 노출된 부분들 상에 퇴적될 수 있고, 게이트 재료는 트리게이트 및/또는 듀얼게이트 구성들을 갖는 게이트를 형성하기 위해 게이트 유전체 막 상에 퇴적될 수 있다. 다른 실시예들에서, 핀 구조물들의 노출된 부분들은 하나 이상의 채널 층의 재료를 상당히 제거하지 않고서 하나 이상의 고립 층의 재료를 실질적으로 제거하는 선택적 에칭 프로세스를 거칠 수 있다. 게이트 재료들은 원자 층 퇴적(ALD) 또는 임의의 다른 적절한 퇴적 프로세스에 의해 퇴적될 수 있다. 게이트(들)를 형성하기 위해 게이트 재료들을 퇴적하는 것에 후속하여, IC 디바이스는 게이트(들)의 최상부에서 ILD 재료와의 평탄한 표면을 제공하도록 연마될 수 있다. 다른 실시예들에서, 게이트(들)를 형성하기 위해 다른 적절한 기술들이 이용될 수 있다.
블록(1110)에서, 핀 간 부동 게이트들이 형성될 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트들은 리소그래피 및/또는 에칭 프로세스들을 이용하여 폴리실리콘과 같은 게이트 재료의 적어도 일부분을 제거함으로써 형성될 수 있다. 일부 실시예들에서, 제거된 게이트 재료는 금속 또는 다른 재료일 수 있거나, 그것들을 포함할 수 있다. 다양한 실시예들에서, 핀 간 부동 게이트들은 예를 들어 도 2의 부동 게이트(212), 도 6의 부동 게이트들(612, 614), 또는 도 9의 부동 게이트들(920, 922)일 수 있다.
블록(1112)에서, 컨택트들이 형성될 수 있다. 실시예들에서, 컨택트들은 확산 컨택트들, 비트라인 컨택트들, 워드라인 컨택트들, 및 소스 컨택트들을 포함할 수 있다. 다양한 실시예들에서, 컨택트들은 예를 들어 도 2의 컨택트들(214, 216, 218, 220, 222), 도 6의 컨택트(616), 도 9의 컨택트(910), 및/또는 도 1 - 도 10과 관련하여 설명된 부동 게이트 메모리 구조물들의 하나 이상의 다른 컨택트를 포함할 수 있다.
일부 실시예들에서, 하나 이상의 컨택트는 게이트들 위쪽에 형성된 전기 절연성 층 내에 형성될 수 있다. 예를 들어, ILD 재료는 게이트들, 및 미리 퇴적된 ILD 재료(예를 들어, 제1 ILD 층) 위쪽에 층(예를 들어, 제2 ILD 층)을 형성하도록 퇴적될 수 있다. 게이트들 상에 배치된 ILD 재료는 평탄한 표면을 갖도록 연마될 수 있고, 컨택트들이 형성될 영역들 내에서 (예를 들어, 에칭에 의한) 재료의 제거를 허용하도록 패터닝될 수 있다. 이와 관련하여, 컨택트들은 제2 ILD 층 내에 형성될 수 있다. ILD 재료 및/또는 하나 이상의 고립 층의 재료는 컨택트 트렌치들을 형성할 수 있는 에칭 프로세스들에 의해 제거될 수 있다. 고립 층들의 재료 및 ILD 재료가 동일한 실시예들에서, 단일 에칭 프로세스가 이용될 수 있다. 일부 실시예들에서, 컨택트 트렌치들은 희생 재료를 이용하지 않는 패터닝 프로세스를 이용하여 형성될 수 있다. 따라서, 일부 실시예들에서, 컨택트들은 게이트들의 프로파일에 대해 더 테이퍼링된 프로파일을 가질 수 있다.
일부 실시예들에서, 하나 이상의 컨택트들이 형성될 장소에 하나 이상의 채널 영역이 도핑될 수 있다. 예를 들어, N형 디바이스들을 위한 채널 영역들은 N형 도펀트들로 도핑될 수 있고, P형 디바이스들을 위한 채널 영역들은 P형 도펀트들로 도핑될 수 있다. 일부 실시예들에서, N형 채널 영역에 대해, 채널 영역들은 실리콘(Si), 황(S), 텔루륨(Te), 또는 그것들의 조합으로 도핑될 수 있다. P형 채널 영역에 대해, 채널 영역들은 베릴륨(Be), 탄소(C), 또는 그것들의 조합으로 도핑될 수 있다. 다양한 실시예들에서, 채널 영역들을 도핑하기 위해 다른 불순물들 또는 기술들이 이용될 수 있다.
컨택트 트렌치들을 실질적으로 채우기 위해, 전기 전도성 재료가 퇴적될 수 있다. 일부 실시예들에서, 전기 전도성 재료는 원자 층 퇴적(ALD)에 의해 퇴적될 수 있다. 다른 실시예들에서, 전기 전도성 재료는 다른 퇴적 기술들을 이용하여 컨택트들을 형성하도록 퇴적될 수 있다.
일부 실시예들에서, 컨택트들 각각은 에칭될 재료들 및 깊이들이 잠재적으로 상이한 것으로 인해, 그리고 그에 따라 에칭 화학반응들 및/또는 에칭 시간들이 잠재적으로 상이한 것으로 인해, 별개의 패터닝 프로세스를 이용하여 독립적으로 형성될 수 있다. 일부 실시예들에서, 컨택트들의 일부 또는 전부는 컨택트 트렌치들의 깊이들 및/또는 재료들이 잠재적으로 유사한 것으로 인해 동시에 형성될 수 있다.
본 개시내용의 실시예들은 요구되는 대로 구성되도록 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템 내로 구현될 수 있다. 도 12는 일부 실시예들에 따라, 본 명세서에 설명된 바와 같은 부동 게이트 메모리 구조물[예를 들어, 도 2의 핀 간 부동 게이트 메모리 유닛 비트셀(202), 또는 도 6의 핀 간 부동 게이트 메모리 유닛 비트셀(600)]을 포함하는 예시적인 컴퓨팅 디바이스(1200)를 개략적으로 도시한다. 일부 실시예들에서, 컴퓨팅 디바이스(1200)는 하우징(1208) 내에 있을 수 있는 인쇄 회로 보드(PCB)(1242)와 같은 보드를 포함할 수 있다. 일부 실시예들에서, 보드는 마더보드일 수 있다. PCB(1242)는 프로세서(1204) 및 적어도 하나의 통신 칩(1206)을 포함하지만 그에 한정되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1204)는 PCB(1242)에 전기적 및 물리적으로 연결될 수 있다. 일부 실시예들에서, 적어도 하나의 통신 칩(1206)은 또한 PCB(1242)에 전기적 및 물리적으로 연결될 수 있다. 다양한 실시예들에서, 통신 칩(1206)은 프로세서(1204)의 일부일 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스(1200)의 다양한 컴포넌트들은 PCB(1242)를 이용하지 않고서 서로 연결될 수 있다.
응용에 따라, 컴퓨팅 디바이스(1200)는 PCB(1242)에 전기적 또는 물리적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리[예를 들어, "DRAM"이라고도 지칭되는 동적 랜덤 액세스 메모리(1209)], 비휘발성 메모리[예를 들어, "ROM"이라고도 지칭되는 판독 전용 메모리(1210)], 플래쉬 메모리(1212), 입력/출력 제어기(1214), 디지털 신호 프로세서(도시되지 않음), 암호 프로세서(도시되지 않음), 그래픽 프로세서(1216), 하나 이상의 안테나(1218), 디스플레이(도시되지 않음), 터치스크린 디스플레이(1220), 터치스크린 제어기(1222), 배터리(1224), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 칩셋(도시되지 않음), 전력 증폭기(도시되지 않음), 글로벌 포지셔닝 시스템("GPS") 디바이스(1228), 나침반(1240), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(1232), 카메라(1234), 대용량 저장 디바이스[예컨대, 하드 디스크 드라이브, 고체 상태 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등](도시되지 않음)를 포함할 수 있지만 그에 한정되지는 않는다. 일부 실시예들에서, 다양한 컴포넌트들은 SoC(system-on-chip)를 형성하도록 다른 컴포넌트들과 통합될 수 있다. 일부 실시예들에서, DRAM(1209)과 같은 일부 컴포넌트들은 프로세서(1204)와 같은 다른 컴포넌트들에 내장될 수 있다.
통신 칩(1206)은 컴퓨팅 디바이스(1200)로의, 그리고 컴퓨팅 디바이스로부터의 데이터 전달을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그것의 파생어들은 비-고체 매체(non-solid medium)를 통해 변조된 전자기 복사의 이용을 통해 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하기 위해 이용될 수 있다. 그 용어가 관련 디바이스들이 어떠한 배선도 포함하지 않음을 암시하지는 않지만, 일부 실시예에서는 그렇지 않을 수도 있다. 통신 칩(1206)은 WiGig, Wi-Fi[IEEE 802.11 군(family)], WiMAX(IEEE 802.16 군), IEEE 802.20, IEEE 802.15.4, 무선 메시 네트워킹(wireless mesh networking), 무선 개인/근거리/도시권 네트워크 기술, IEEE 802.22, LoRa™, SigFox, LTE(long term evolution) 프로젝트 및 그것의 임의의 수정, 갱신 및/또는 개정[예를 들어, 진보된 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"라고도 지칭됨) 등]을 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하지만 그에 한정되지는 않는 다수의 무선 표준, 프로토콜, 방법 또는 토폴로지 중 임의의 것을 구현할 수 있다. 일반적으로, IEEE 802.16 호환가능 광대역 무선 액세스(BWA: broadband wireless access) 네트워크는 IEEE 802.16 표준에 대한 적합성(conformity) 및 상호운용성(interoperability) 테스트를 통과한 제품에 대한 인증 마크인 마이크로파 액세스를 위한 전세계적 상호운용성(Worldwide Interoperability for Microwave Access)을 상징하는 두문자어인 WiMAX 네트워크라고 지칭된다. 통신 칩(1206)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1206)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1206)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그것의 파생물은 물론, 3G, 4G, 5G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 다른 실시예들에서, 통신 칩(1206)은 다른 무선 프로토콜들에 따라 동작할 수 잇다.
컴퓨팅 디바이스(1200)는 복수의 통신 칩(1206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1206)은 WiGig, Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용일 수 있고, 제2 통신 칩(1206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 다른 것들과 같은 장거리 무선 통신들에 전용일 수 있다.
컴퓨팅 디바이스(1200)의 프로세서(1204)는 프로세서(1204) 내에 패키지화된 집적 회로 다이를 포함할 수 있다. 일부 실시예들에서, 프로세서(1204)의 집적 회로 다이[예를 들어, 도 1의 다이들(101)]는 본 명세서에 설명된 바와 같은 반휘발성 핀 간 부동 게이트 메모리[예를 들어, 도 2의 핀 간 부동 게이트 메모리 유닛 비트셀(202), 또는 도 6의 유닛 비트셀(600)]를 포함하는 하나 이상의 디바이스[예를 들어, 도 1의 IC 디바이스(100)]를 포함할 수 있다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여, 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스, 또는 디바이스의 임의의 부분을 지칭할 수 있다.
통신 칩(1206)은 통신 칩(1206) 내에 패키지화된 집적 회로 다이를 더 포함할 수 있다. 다른 실시예에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에 설명된 바와 같은 반휘발성 핀 간 부동 게이트 메모리[예를 들어, 도 2의 핀 간 부동 게이트 메모리 유닛 비트셀(202), 또는 도 6의 핀 간 부동 게이트 메모리 유닛 비트셀(600)]를 포함하는 하나 이상의 디바이스[예를 들어, 도 1의 IC 디바이스(100)]를 포함할 수 있다.
추가의 실시예들에서, 컴퓨팅 디바이스(1200) 내에 하우징되는 다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 본 명세서에 설명된 바와 같은 반휘발성 핀 간 부동 게이트 메모리 구조물[예를 들어, 도 2의 핀 간 부동 게이트 메모리 유닛 비트셀(202), 또는 도 6의 핀 간 부동 게이트 메모리 유닛 비트셀(600)]을 포함하는 하나 이상의 디바이스[예를 들어, 도 1의 IC 디바이스(100)]를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1200)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 무선 전자 디바이스, 또는 디지털 비디오 레코더일 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스(1200)는 IoT 어플라이언스, 전구, 써모셋, 또는 다른 디바이스와 같은 인터넷 또는 사물(IoT) 디바이스일 수 있거나, 그것들에 포함될 수 있다. 추가의 실시예들에서, 컴퓨팅 디바이스(1200)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
예 1은 반도체 기판; 및 반도체 기판 상에 형성된 부동 게이트 메모리 구조물을 포함하고, 부동 게이트 메모리 구조물은 비트셀을 포함하고, 비트셀은 기판으로부터 연장되는 제1 핀 구조물; 기판으로부터 연장되는 제2 핀 구조물; 기판으로부터 연장되는 제3 핀 구조물; 제1 핀 구조물과 제2 핀 구조물 사이, 및 제2 핀 구조물과 제3 핀 구조물 사이에 배치된 산화물 층; 제1 트랜지스터의 게이트 - 게이트는 산화물 층 상에 배치되고, 제1 핀 구조물의 최상부와 연결되며 제1 핀 구조물의 최상부 위쪽에 연장됨 - ; 및 제2 트랜지스터의 부동 게이트 - 부동 게이트는 제2 핀 구조물과 제3 핀 구조물 사이의 산화물 층 상에 배치됨 - 를 갖는 장치를 포함할 수 있다.
예 2는 예 1의 발명의 주제를 포함할 수 있고, 반도체 기판 상에 형성되고 부동 게이트 메모리 구조물과 연결되는 로직 구조물을 더 포함하고, 로직 구조물은 복수의 금속 산화물 반도체 트랜지스터를 더 포함한다.
예 3은 예 2의 발명의 주제를 포함할 수 있고, 로직 구조물은 프로세서의 일부이다.
예 4는 예 1 내지 예 3 중 임의의 것의 발명의 주제를 포함할 수 있고, 비트셀의 치수들은 2.5 확산 피치 x 1.5 폴리실리콘 피치이다.
예 5는 예 1 내지 예 3 중 임의의 것의 발명의 주제를 포함할 수 있고, 비트셀의 치수들은 2 확산 피치 x 2 폴리실리콘 피치이다.
예 6은 예 1 내지 예 5 중 임의의 것의 발명의 주제를 포함할 수 있고, 제1 트랜지스터는 P형 금속 산화물 반도체 트랜지스터이다.
예 7은 예 1 내지 예 5 중 임의의 것의 발명의 주제를 포함할 수 있고, 제1 트랜지스터는 N형 금속 산화물 반도체 트랜지스터이다.
예 8은 예 1 내지 예 7 중 임의의 것의 발명의 주제를 포함할 수 있고, 게이트와 연결된 게이트 컨택트를 더 포함하고, 게이트 컨택트는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al) 중 적어도 하나를 포함한다.
예 9는 예 1 내지 예 8 중 임의의 것의 발명의 주제를 포함할 수 있고, 부동 게이트 아래의 산화물 층은 3 나노미터 이하의 등가 산화물 두께이다.
예 10은 예 1 내지 예 9 중 임의의 것의 발명의 주제를 포함할 수 있고, 제1 핀 구조물 및 제2 핀 구조물과 연결된 확산 컨택트; 제1 핀 구조물과 연결된 비트라인을 위한 컨택트; 및 제3 핀 구조물과 연결된 소스를 위한 컨택트를 더 포함한다.
예 11은 예 1 내지 예 10 중 임의의 것의 발명의 주제를 포함할 수 있고, 비트셀의 제1 측면에서 제1 핀 구조물, 제2 핀 구조물, 및 제3 핀 구조물과 연결된 소스 라인; 및 비트셀의 제2 측면에서 제2 핀 구조물과 연결된 비트라인을 위한 컨택트를 포함하고, 게이트는 비트라인을 위한 컨택트와 소스 라인 사이의 위치에서 제1 핀 구조물, 제2 핀 구조물, 및 제3 핀 구조물의 최상부 위쪽에 연장되고; 부동 게이트는 게이트와 소스 라인 사이의 위치에서 제2 핀 구조물과 제3 핀 구조물 사이에 배치된 제1 부동 게이트이고; 장치는 게이트와 소스 라인 사이의 위치에서 제1 핀 구조물과 제2 핀 구조물 사이에 배치된 제2 트랜지스터의 제2 부동 게이트를 더 포함한다.
예 12는 반도체 기판을 제공하는 단계; 및 반도체 기판 상에 부동 게이트 메모리 구조물을 형성하는 단계를 포함하고, 부동 게이트 메모리 구조물을 형성하는 단계는, 반도체 기판으로부터 연장되는 제1 핀 구조물, 제2 핀 구조물, 및 제3 핀 구조물을 형성하는 단계; 제1 핀 구조물과 제2 핀 구조물 사이, 및 제2 핀 구조물과 제3 핀 구조물 사이에 산화물 층을 퇴적하는 단계; 제1 트랜지스터의 게이트를 형성하는 단계 - 게이트는 산화물 층 상에 배치되고, 제1 핀 구조물의 최상부 위쪽에 연장됨 - ; 및 제2 트랜지스터의 부동 게이트를 형성하는 단계 - 부동 게이트는 제2 핀 구조물과 제3 핀 구조물 사이의 산화물 층 상에 배치됨 - 를 포함하는 방법을 포함할 수 있다.
예 13은 예 12의 발명의 주제를 포함할 수 있고, 반도체 기판 상에 부동 게이트 메모리 구조물과 연결되는 로직 구조물을 형성하는 단계를 더 포함하고, 로직 구조물은 복수의 금속 산화물 반도체 트랜지스터를 포함한다.
예 14는 예 12 내지 예 13 중 임의의 것의 발명의 주제를 포함할 수 있고, 부동 게이트 메모리 구조물을 형성하는 단계는 게이트 컨택트를 게이트와 결합하는 단계를 더 포함하고, 게이트 컨택트는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al) 중 적어도 하나를 포함한다.
예 15는 예 12 내지 예 14 중 임의의 것의 발명의 주제를 포함할 수 있고, 부동 게이트 아래의 산화물 층은 3 나노미터 이하의 등가 산화물 두께이다.
예 16은 예 12 내지 예 15 중 임의의 것의 발명의 주제를 포함할 수 있고, 부동 게이트 메모리 구조물을 형성하는 단계는, 확산 컨택트를 제1 핀 구조물 및 제2 핀 구조물과 연결하는 단계; 비트라인을 위한 컨택트를 제1 핀 구조물과 연결하는 단계; 및 소스를 위한 컨택트를 제3 핀 구조물과 연결하는 단계를 더 포함한다.
예 17은 예 16의 발명의 주제를 포함할 수 있고, 게이트는 폴리실리콘 게이트이고, 폴리실리콘 게이트를 형성하는 단계 및 부동 게이트를 형성하는 단계는, 제1 핀 구조물, 제2 핀 구조물, 및 제3 핀 구조물 위에 연장되는 폴리실리콘 게이트 층을 형성하는 단계; 및 제2 핀 구조물과 제3 핀 구조물 사이에 부동 게이트를 형성하기 위해, 제2 핀 구조물과 제3 핀 구조물 사이에서, 그리고 제2 핀 구조물 및 제3 핀 구조물 위에서 폴리실리콘 게이트 층의 일부분을 제거하는 단계를 포함하고, 폴리실리콘 게이트는 제1 핀 구조물 위로부터 제거되지 않은 폴리실리콘 게이트 층의 일부분을 포함한다.
예 18은 예 12 내지 예 17 중 임의의 것의 발명의 주제를 포함할 수 있고, 부동 게이트 메모리 구조물을 형성하는 단계는, 부동 게이트 메모리 구조물 내에 비트셀의 제1 측면에서 소스 라인을 제1 핀 구조물, 제2 핀 구조물, 및 제3 핀 구조물과 연결하는 단계; 및 비트셀의 제2 측면에서 비트라인을 위한 컨택트를 제2 핀 구조물과 연결하는 단계를 더 포함하고, 게이트는 비트라인을 위한 컨택트와 소스 라인 사이의 위치에서 제1 핀 구조물, 제2 핀 구조물, 및 제3 핀 구조물의 최상부 위쪽에 연장되고; 부동 게이트는 게이트와 소스 라인 사이의 위치에서 제2 핀 구조물과 제3 핀 구조물 사이에 배치된 제1 부동 게이트이고; 부동 게이트 메모리 구조물을 형성하는 단계는, 게이트와 소스 라인 사이의 위치에서 제1 핀 구조물과 제2 핀 구조물 사이에 배치된 제2 트랜지스터의 제2 부동 게이트를 형성하는 단계를 더 포함한다.
예 19는 반도체 기판; 프로세서; 프로세서와 연결된 출력 디바이스; 및 프로세서와 연결되고 비트셀을 포함하는 부동 게이트 메모리 구조물을 포함하고, 비트셀은 반도체 기판으로부터 연장되는 제1 핀 구조물; 반도체 기판으로부터 연장되는 제2 핀 구조물; 반도체 기판으로부터 연장되는 제3 핀 구조물; 제1 핀 구조물과 제2 핀 구조물 사이, 및 제2 핀 구조물과 제3 핀 구조물 사이에 배치된 산화물 층; 제1 트랜지스터의 게이트 - 게이트는 산화물 층 상에 배치되고, 제1 핀 구조물의 최상부와 연결되며 제1 핀 구조물의 최상부 위쪽에 연장됨 - ; 및 제2 트랜지스터의 부동 게이트 - 부동 게이트는 제2 핀 구조물과 제3 핀 구조물 사이의 산화물 층 상에 배치됨 - 를 갖는 컴퓨팅 디바이스를 포함할 수 있다.
예 20은 예 19의 발명의 주제를 포함할 수 있고, 프로세서 및 부동 게이트 메모리 구조물은 SoC의 일부분이다.
예 21은 예 19 내지 예 20 중 임의의 것의 발명의 주제를 포함할 수 있고, 부동 게이트 메모리 구조물은 복수의 워드라인 및 복수의 비트라인으로 액세스되는 비트셀들의 어레이를 포함한다.
예 22는 예 21의 발명의 주제를 포함할 수 있고, 비트셀들의 어레이는 복수의 행으로 배열되는 복수의 핀 구조물을 포함하고, 하나 걸러 핀 구조물은 접지를 위한 컨택트를 갖는다.
예 23은 예 19 내지 예 22 중 임의의 것의 발명의 주제를 포함할 수 있고, 비트셀은 게이트와 연결된 게이트 컨택트를 더 포함하고, 게이트는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al) 중 적어도 하나를 포함한다.
예 24는 예 19 내지 예 23 중 임의의 것의 발명의 주제를 포함할 수 있고, 컴퓨팅 디바이스는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더이다.
특정 실시예들이 설명을 위해 본 명세서에 도시되고 설명되었지만, 동일한 목적들을 달성하도록 계산된 광범위하게 다양한 대안적 및/또는 등가적 실시예들 또는 구현들은 본 개시내용의 범위로부터 벗어나지 않고서, 도시되고 설명된 실시예들을 대체할 수 있다. 본 출원은 본 명세서에 논의된 실시예들의 임의의 개조 또는 변형을 커버하도록 의도된다. 그러므로, 본 명세서에 설명된 실시예들은 청구항들에 의해서만 제한되도록 분명히 의도된다.
개시내용이 "요소(an element)" 또는 "제1 요소(a first element)" 또는 그것들의 등가물을 언급할 때, 그러한 개시내용은 하나 이상의 그러한 요소를 포함하며, 둘 이상의 그러한 요소를 요구하거나 배제하지 않는다. 또한, 식별된 요소들에 대한 서수 표지(예를 들어, 제1, 제2, 또는 제3)는 요소들을 구별하기 위해 이용되며, 그러한 요소들의 필수적 또는 제한적 개수를 나타내거나 암시하지 않으며, 또한, 달리 구체적으로 언급되지 않는 한 그러한 요소들의 특정한 위치 또는 순서를 나타내지 않는다.

Claims (24)

  1. 장치로서,
    반도체 기판; 및
    상기 반도체 기판 상에 형성된 부동 게이트 메모리 구조물을 포함하고, 상기 부동 게이트 메모리 구조물은 비트셀을 포함하고, 상기 비트셀은,
    상기 기판으로부터 연장되는 제1 핀(fin) 구조물;
    상기 기판으로부터 연장되는 제2 핀 구조물;
    상기 기판으로부터 연장되는 제3 핀 구조물;
    상기 제1 핀 구조물과 상기 제2 핀 구조물 사이, 및 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이에 배치된 산화물 층;
    제1 트랜지스터의 게이트 - 상기 게이트는 상기 산화물 층 상에 배치되고, 상기 제1 핀 구조물의 최상부와 연결되며 상기 제1 핀 구조물의 최상부 위쪽에 연장됨 - ;
    제2 트랜지스터의 부동 게이트 - 상기 부동 게이트는 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이의 상기 산화물 층 상에 배치됨 - ;
    상기 제1 핀 구조물 및 상기 제2 핀 구조물과 연결된 확산 컨택트(diffusion contact);
    상기 제1 핀 구조물과 연결된 비트라인을 위한 컨택트; 및
    상기 제3 핀 구조물과 연결된 소스를 위한 컨택트
    를 포함하는, 장치.
  2. 제1항에 있어서, 상기 반도체 기판 상에 형성되고 상기 부동 게이트 메모리 구조물과 연결되는 로직 구조물을 더 포함하고, 상기 로직 구조물은 복수의 금속 산화물 반도체 트랜지스터를 포함하는, 장치.
  3. 제2항에 있어서, 상기 로직 구조물은 프로세서의 일부인, 장치.
  4. 제1항에 있어서, 상기 비트셀의 치수들은 2.5 확산 피치(diffusion pitch) x 1.5 폴리실리콘 피치인, 장치.
  5. 제1항에 있어서, 상기 비트셀의 치수들은 2 확산 피치 x 2 폴리실리콘 피치인, 장치.
  6. 제1항에 있어서, 상기 제1 트랜지스터는 P형 금속 산화물 반도체 트랜지스터인, 장치.
  7. 제1항에 있어서, 상기 제1 트랜지스터는 N형 금속 산화물 반도체 트랜지스터인, 장치.
  8. 제1항에 있어서, 상기 게이트와 연결된 게이트 컨택트를 더 포함하고, 상기 게이트 컨택트는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al) 중 적어도 하나를 포함하는, 장치.
  9. 제1항에 있어서, 상기 부동 게이트 아래의 상기 산화물 층은 3 나노미터 이하의 등가 산화물 두께(equivalent oxide thickness)인, 장치.
  10. 삭제
  11. 장치로서,
    반도체 기판; 및
    상기 반도체 기판 상에 형성된 부동 게이트 메모리 구조물을 포함하고, 상기 부동 게이트 메모리 구조물은 비트셀을 포함하고, 상기 비트셀은,
    상기 기판으로부터 연장되는 제1 핀 구조물;
    상기 기판으로부터 연장되는 제2 핀 구조물;
    상기 기판으로부터 연장되는 제3 핀 구조물;
    상기 제1 핀 구조물과 상기 제2 핀 구조물 사이, 및 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이에 배치된 산화물 층;
    제1 트랜지스터의 게이트 - 상기 게이트는 상기 산화물 층 상에 배치되고, 상기 제1 핀 구조물의 최상부와 연결되며 상기 제1 핀 구조물의 최상부 위쪽에 연장됨 - ;
    제2 트랜지스터의 부동 게이트 - 상기 부동 게이트는 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이의 상기 산화물 층 상에 배치됨 - ;
    상기 비트셀의 제1 측면에서 상기 제1 핀 구조물, 상기 제2 핀 구조물, 및 상기 제3 핀 구조물과 연결된 소스 라인; 및
    상기 비트셀의 제2 측면에서 상기 제2 핀 구조물과 연결된 비트라인을 위한 컨택트
    를 포함하고,
    상기 게이트는 상기 비트라인을 위한 컨택트와 상기 소스 라인 사이의 위치에서 상기 제1 핀 구조물, 상기 제2 핀 구조물, 및 상기 제3 핀 구조물의 최상부 위쪽에 연장되고;
    상기 부동 게이트는 상기 게이트와 상기 소스 라인 사이의 위치에서 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이에 배치된 제1 부동 게이트이고;
    상기 장치는 상기 게이트와 상기 소스 라인 사이의 위치에서 상기 제1 핀 구조물과 상기 제2 핀 구조물 사이에 배치된 상기 제2 트랜지스터의 제2 부동 게이트를 더 포함하는, 장치.
  12. 방법으로서,
    반도체 기판을 제공하는 단계; 및
    상기 반도체 기판 상에 부동 게이트 메모리 구조물을 형성하는 단계
    를 포함하고, 상기 부동 게이트 메모리 구조물을 형성하는 단계는,
    상기 반도체 기판으로부터 연장되는 제1 핀 구조물, 제2 핀 구조물, 및 제3 핀 구조물을 형성하는 단계;
    상기 제1 핀 구조물과 상기 제2 핀 구조물 사이, 및 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이에 산화물 층을 퇴적하는 단계;
    제1 트랜지스터의 게이트를 형성하는 단계 - 상기 게이트는 상기 산화물 층 상에 배치되고, 상기 제1 핀 구조물의 최상부 위쪽에 연장됨 - ;
    제2 트랜지스터의 부동 게이트를 형성하는 단계 - 상기 부동 게이트는 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이의 상기 산화물 층 상에 배치됨 - ;
    확산 컨택트를 상기 제1 핀 구조물 및 상기 제2 핀 구조물과 연결하는 단계;
    비트라인을 위한 컨택트를 상기 제1 핀 구조물과 연결하는 단계; 및
    소스를 위한 컨택트를 상기 제3 핀 구조물과 연결하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 반도체 기판 상에 상기 부동 게이트 메모리 구조물과 연결되는 로직 구조물을 형성하는 단계를 더 포함하고, 상기 로직 구조물은 복수의 금속 산화물 반도체 트랜지스터를 포함하는, 방법.
  14. 제12항에 있어서, 상기 부동 게이트 메모리 구조물을 형성하는 단계는 게이트 컨택트를 상기 게이트와 연결하는 단계를 더 포함하고, 상기 게이트 컨택트는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al) 중 적어도 하나를 포함하는, 방법.
  15. 제12항에 있어서, 상기 부동 게이트 아래의 상기 산화물 층은 3 나노미터 이하의 등가 산화물 두께인, 방법.
  16. 삭제
  17. 제12항에 있어서, 상기 게이트는 폴리실리콘 게이트이고, 상기 폴리실리콘 게이트를 형성하는 단계 및 상기 부동 게이트를 형성하는 단계는,
    상기 제1 핀 구조물, 상기 제2 핀 구조물, 및 상기 제3 핀 구조물 위에 연장되는 폴리실리콘 게이트 층을 형성하는 단계; 및
    상기 제2 핀 구조물과 상기 제3 핀 구조물 사이에 상기 부동 게이트를 형성하기 위해, 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이에, 그리고 상기 제2 핀 구조물 및 상기 제3 핀 구조물 위에서 상기 폴리실리콘 게이트 층의 일부분을 제거하는 단계
    를 포함하고,
    상기 폴리실리콘 게이트는 상기 제1 핀 구조물 위로부터 제거되지 않은 상기 폴리실리콘 게이트 층의 일부분을 포함하는, 방법.
  18. 삭제
  19. 컴퓨팅 디바이스로서,
    반도체 기판;
    프로세서;
    상기 프로세서와 연결된 출력 디바이스; 및
    상기 프로세서와 연결되고 비트셀을 포함하는 부동 게이트 메모리 구조물
    을 포함하고, 상기 비트셀은,
    상기 반도체 기판으로부터 연장되는 제1 핀 구조물;
    상기 반도체 기판으로부터 연장되는 제2 핀 구조물;
    상기 반도체 기판으로부터 연장되는 제3 핀 구조물;
    상기 제1 핀 구조물과 상기 제2 핀 구조물 사이, 및 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이에 배치된 산화물 층;
    제1 트랜지스터의 게이트 - 상기 게이트는 상기 산화물 층 상에 배치되고, 상기 제1 핀 구조물의 최상부와 연결되며 상기 제1 핀 구조물의 최상부 위쪽에 연장됨 - ;
    제2 트랜지스터의 부동 게이트 - 상기 부동 게이트는 상기 제2 핀 구조물과 상기 제3 핀 구조물 사이의 상기 산화물 층 상에 배치됨 - ;
    상기 제1 핀 구조물 및 상기 제2 핀 구조물과 연결된 확산 컨택트;
    상기 제1 핀 구조물과 연결된 비트라인을 위한 컨택트; 및
    상기 제3 핀 구조물과 연결된 소스를 위한 컨택트
    를 포함하는, 컴퓨팅 디바이스.
  20. 제19항에 있어서, 상기 프로세서 및 상기 부동 게이트 메모리 구조물은 SoC(system on a chip)의 일부분인, 컴퓨팅 디바이스.
  21. 제19항에 있어서, 상기 부동 게이트 메모리 구조물은 복수의 워드라인 및 복수의 비트라인으로 액세스되는 비트셀들의 어레이를 포함하는, 컴퓨팅 디바이스.
  22. 제21항에 있어서, 상기 비트셀들의 어레이는 복수의 행으로 배열되는 복수의 핀 구조물을 포함하고, 하나 걸러 핀 구조물은 접지를 위한 컨택트를 갖는, 컴퓨팅 디바이스.
  23. 제19항에 있어서, 상기 비트셀은 상기 게이트와 연결된 게이트 컨택트를 더 포함하고, 상기 게이트는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al) 중 적어도 하나를 포함하는, 컴퓨팅 디바이스.
  24. 제19항에 있어서, 상기 컴퓨팅 디바이스는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더인 컴퓨팅 디바이스.
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