KR20230096846A - 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조 - Google Patents

기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조 Download PDF

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러샤브 샤
어낸드 에스 무르시
프래틱 파텔
타히르 가니
트리샤 메이어
코리 봄버거
글렌 에이 글라스
스티븐 엠 세아
어낸트 에이치 자하지르다르
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Abstract

기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조, 및 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조를 제조하는 방법이 설명된다. 예를 들어, 집적 회로 구조는 나노와이어의 수직 배열을 포함한다. 게이트 스택이 나노와이어의 수직 배열 위에 있다. 제1 에피택셜 소스 또는 드레인 구조는 나노와이어의 수직 배열의 제1 단부에 있다. 제2 에피택셜 소스 또는 드레인 구조는 나노와이어의 수직 배열의 제2 단부에 있다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는다.

Description

기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조{GATE-ALL-AROUND INTEGRATED CIRCUIT STRUCTURES HAVING SOURCE OR DRAIN STRUCTURES WITH SUBSTRATE CONNECTION PORTIONS}
본 개시의 실시예는 집적 회로 구조 및 처리, 특히 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조, 및 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조를 제조하는 방법의 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로의 피처(features)의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어왔다. 점점 더 작은 피처로 축소하면 반도체 칩의 제한된 공간에서 기능 단위의 밀도를 높일 수 있다. 예를 들어, 트랜지스터 크기를 줄이면 칩에 더 많은 수의 메모리 또는 로직 장치를 통합할 수 있고, 그에 따라 용량이 증가된 제품을 제조할 수 있다. 그러나, 더 많은 용량을 추진하는데에는 문제가 없는 것은 아니다. 각 장치의 성능을 최적화해야 할 필요성이 점점 더 중요해지고 있다.
집적 회로 장치의 제조에서, 장치 치수가 계속해서 축소됨에 따라 3중 게이트 트랜지스터와 같은 다중 게이트 트랜지스터가 더 널리 퍼졌다. 종래의 처리에서, 3중 게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘 온 인슐레이터 기판에 제조된다. 몇몇 경우에는, 벌크 실리콘 기판은 비용이 더 저렴하고 덜 복잡한 3중 게이트 제조 프로세스를 가능하게 하기 때문에 선호된다. 또 다른 양태에서, 마이크로전자 장치 치수가 10나노미터(nm) 노드 아래로 스케일됨에 따라 이동성 개선 및 단채널 제어를 유지하는 것은 장치 제조에 있어 도전을 제공한다. 장치 제조에 사용되는 나노와이어는 향상된 단채널 제어를 제공한다.
그러나, 다중 게이트 및 나노와이어 트랜지스터를 스케일링하는 것은 결과가 없는 것은 아니다. 마이크로전자 회로의 이러한 기본 빌딩 블록의 치수가 줄어들고 주어진 영역에서 제조되는 기본 빌딩 블록의 순수한 개수가 증가함에 따라, 이러한 빌딩 블록을 패터닝하는 데 사용되는 리소그래픽 프로세스에 대한 제약이 압도적으로 커졌다. 특히, 반도체 스택에 패터닝된 피처의 가장 작은 치수(임계 치수)와 그러한 피처 사이의 간격 사이에는 절충이 있을 수 있다.
도 1은 본 개시의 실시예에 따른, 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조를 나타내는 단면도를 예시한다.
도 2a 내지 도 2e는 본 개시의 실시예에 따른, 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조를 제조하는 방법에서의 다양한 작업을 나타내는 단면도를 예시한다.
도 3a 내지 도 3h는 본 개시의 일 실시예에 따른, 주입된 계면활성제 촉매(surfactant catalyst)를 사용하여 게이트-올-어라운드 집적 회로 구조를 제조하는 방법에서의 다양한 작업을 나타내는 단면도를 예시한다.
도 4는 본 개시의 일 실시예에 따른, 주입된 계면활성제 촉매를 사용하여 제조된 다양한 게이트-올-어라운드 집적 회로 구조를 나타내는 단면도를 예시한다.
도 5는 본 개시의 실시예에 따른, 게이트 라인을 따라 취해진 비평면 집적 회로 구조의 단면도를 예시한다.
도 6은 본 개시의 실시예에 따른, 비-엔드캡 아키텍처(좌측(a)) 대 자체 정렬 게이트 엔드캡(SAGE) 아키텍처(우측(b))에 대한 나노와이어 및 핀(fin)을 통해 취한 단면도를 예시한다.
도 7은 본 개시의 실시예에 따른, 게이트-올-어라운드 장치와 함께 자체 정렬된 게이트 엔드캡(SAGE) 구조를 제조하는 방법에서의 다양한 작업을 나타내는 단면도를 예시한다.
도 8a는 본 개시의 실시예에 따른, 나노와이어 기반 집적 회로 구조의 3차원 단면도를 예시한다.
도 8b는 본 개시의 실시예에 따른, a-a' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조의 단면 소스 또는 드레인 뷰를 예시한다.
도 8c는 본 개시의 실시예에 따른, b-b' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조의 단면 채널 뷰를 예시한다.
도 9는 본 개시의 실시예의 일 구현에 따른 컴퓨팅 장치를 예시한다.
도 10은 본 개시의 하나 이상의 실시예를 포함하는 인터포저를 예시한다.
기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조, 및 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조를 제조하는 방법이 기술된다. 다음 설명에서, 본 개시의 실시예의 완전한 이해를 제공하기 위해 특정 통합 및 재료 체제와 같은 수많은 특정 세부사항이 설명된다. 본 개시의 실시예가 이러한 특정 세부사항 없이도 실시될 수 있음이 당업자에게 명백할 것이다. 다른 예에서, 집적 회로 설계 레이아웃과 같은 잘 알려진 특징은 본 개시의 실시예를 불필요하게 모호하게 하지 않기 위해 상세하게 설명되지 않는다. 또한, 도면에 도시된 다양한 실시예는 예시적인 표현이며 반드시 축척에 맞게 그려진 것은 아님을 이해해야 한다.
또한, 특정 용어는 참조의 목적으로만 다음 설명에서 사용될 수 있으며, 따라서 제한하려는 의도는 없다. 예를 들어, "상부", "하부", "위" 및 "아래"와 같은 용어는 참조되는 도면의 방향을 나타낸다. "전면", "후면", "후방" 및 "측면"과 같은 용어는 논의 중인 컴포넌트를 설명하는 텍스트 및 관련 도면을 참조하면 명확해지는, 일관되지만 임의적인 참조 프레임 내에서 컴포넌트의 부분들의 방향 및/또는 위치를 설명한다. 이러한 용어는 위에서 구체적으로 언급된 단어, 그 파생어 및 유사한 의미의 단어를 포함할 수 있다.
본 명세서에 설명된 실시예는 FEOL(front-end-of-line) 반도체 처리 및 구조에 관한 것일 수 있다. FEOL은 개별 장치(예컨대, 트랜지스터, 커패시터, 저항기 등)가 반도체 기판 또는 층에 패턴화되는 집적 회로(IC) 제조의 제1 부분이다. FEOL은 일반적으로 금속 상호연결 층의 증착까지(포함하지는 않음) 모든 것을 커버한다. 마지막 FEOL 작업 후, 결과는 일반적으로 (예컨대, 어떤 와이어도 없는) 절연된 트랜지스터를 갖는 웨이퍼이다.
본 명세서에 설명된 실시예는 BEOL(back-end-of-line) 반도체 처리 및 구조에 관한 것일 수 있다. BEOL은 개별 장치(예컨대, 트랜지스터, 커패시터, 저항기 등)가 웨이퍼 상의 배선, 예컨대, 금속화 층 또는 층들과 상호 연결되는 IC 제조의 제2 부분이다. BEOL는 칩-패키지 연결을 위한 접촉부, 절연층(유전체), 금속 레벨 및 본딩 사이트를 포함한다. 제조 단계의 BEOL 부분에서, 접촉부(패드), 상호연결 와이어, 비아 및 유전체 구조가 형성된다. 최신 IC 프로세스의 경우, BEOL에서 10개 초과의 금속 층이 추가될 수 있다.
후술하는 실시예는 FEOL 처리 및 구조, BEOL 처리 및 구조, 또는 FEOL 및 BEOL 처리 및 구조 모두에 적용될 수 있다. 특히, FEOL 처리 시나리오를 사용하여 예시적인 처리 방식이 설명될 수 있지만, 이러한 접근 방식은 BEOL 처리에도 적용될 수 있다. 마찬가지로, 예시적인 처리 방식이 BEOL 처리 시나리오를 사용하여 설명될 수 있지만, 이러한 접근 방식은 FEOL 처리에도 적용될 수 있다.
본 명세서에서 설명된 하나 이상의 실시예는 게이트 올 어라운드(gate all around)(GAA) 트랜지스터에서 에피택셜 성장에 대한 기판 연결을 가능하게 하는 것에 관한 것이다. 본 명세서에 기재된 하나 이상의 실시예는 PMOS 소스 또는 드레인 에피택시에 대한 선택적 GAA를 완화하는 결함에 대한 주입된 계면활성제 촉매에 관한 것이다. 실시예는 게이트-올-어라운드(GAA) 집적 회로 또는 FinFET 트랜지스터 아키텍처를 포함한다. 달리 표시되지 않는 한, 본원에서 나노와이어에 대한 언급은 나노와이어 또는 나노리본 또는 나노시트를 나타낼 수 있음을 이해해야 한다.
제1 양태에서, 게이트 올 어라운드(GAA) 트랜지스터에서 에피택셜(epi) 성장부에 대한 기판 연결의 가능한 실시예가 설명된다.
맥락을 제공하기 위해, 종래의 GAA 트랜지스터는 에피-기판 연결을 갖지 않는다. 이는 품질이 낮은 에피 성장을 초래할 수 있고 에피로 인한 채널 변형(channel strain)이 없게 한다. 적절한 기판 연결이 없으면 에피 품질이 저하되고 채널에 변형이 가해질 수 없다.
본 개시의 하나 이상의 실시예에 따르면, 에피 성장을 위한 깨끗한 기판을 보장하도록 에피 아래의 임의의 잔류물/유전체를 제거하기 위해 에피 성장 전에 추가 에칭 프로세스가 수행된다. 상향식 에피 성장 화학이 기판 연결을 활용하는 데 사용될 수 있으며 최소한의 결함 없이 우수한 채널 변형을 제공한다.
일 실시예에서, 채널 상의 게이트 컷 및 게이트 사이의 에피 컷의 라인 끝 TEM은 양호한 에피-기판 연결을 확인할 수 있다. 원소 분석 및 SIMS 특성화는 에피(epi)의 성장 프로파일을 확인할 수 있다. 에피의 바닥에 임의의 이음새 또는 빈 공간이 없으면, 상향식 에피 성장 화학이 본 명세서에 기재된 실시예의 구현을 나타낼 수 있음이 증명될 수 있다. 에피의 바닥에 임의의 이음새 또는 빈 공간이 없는 양호한 건강한 에피-기판 연결을 보여주는 채널 상의 게이트 컷은 본 명세서에 설명된 실시예의 구현을 나타낼 수 있다.
예시적인 구조로서, 도 1은 본 개시의 실시예에 따른, 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조를 나타내는 단면도를 예시한다. 보다 일반적으로, 설명된 소스 또는 드레인 구조는 나노와이어의 스택, 나노리본의 스택, 또는 핀에 인접할 수 있다는 것을 이해해야 한다.
도 1을 참조하면, 집적 회로 구조(100)는 실리콘 기판과 같은 기판(102)을 포함하며, 그 기판은 자신으로부터 돌출된 서브-핀(104)을 갖는다. 실리콘 나노와이어와 같은 복수의 나노와이어(108)는 서브핀(104) 위에 있다. 실리콘 질화물 캡과 같은 유전체 캡(112)은 복수의 나노와이어(108) 위에 위치될 수 있다. 다른 실시예에서, 유전체 캡(112)은 포함되지 않는다. 유전체 게이트 스페이서(116A) 및 내부 스페이서(116B)와 같은 게이트 스페이서도 집적 회로 구조(100)에 포함된다.
다시 도 1을 참조하면, 에피택셜 소스 또는 드레인 구조(124)는 복수의 나노와이어(108)의 단부에 포함된다. 각각의 에피택셜 소스 또는 드레인 구조(124)는 상부 부분(124B) 및 하부 에피택셜 연장 부분(124A)을 포함한다. 일 실시예에서, 상부 부분(124B)은 도시된 바와 같이 하부 에피택셜 연장 부분(124A)과 연속적이다. 일 실시예에서, 상부 부분(124B)은 또한 도시된 바와 같이 하부 에피택셜 연장 부분(124A)의 측방향 폭보다 더 큰 측방향 폭을 갖는다. 일 실시예에서, 하부 에피택셜 연장 부분(124A)은 도시된 바와 같이 서브-핀(104)의 최상부 표면 아래의 최하부 표면을 갖는다.
다시 도 1을 참조하면, 게이트 구조는 복수의 나노와이어(108) 위 및 그 주위에 포함된다. 게이트 구조는 고유전율 게이트 유전체 층(126) 및 금속 게이트 전극(128)을 포함할 수 있다. 부가적으로, 피처는 전도성 접촉부(130) 및/또는 추가 스페이서 또는 층간 유전체 재료(132)를 포함할 수 있다. 실시예에서, 전도성 접촉부(130)는 도시된 바와 같이 에피택셜 소스 또는 드레인 구조(124)의 상부 부분(124B) 중 대응하는 부분과 직접 접촉한다.
다시 도 1을 참조하면, 본 개시의 실시예에 따라, 집적 회로 구조(100)는 나노와이어(108)의 수직 배열을 포함한다. 게이트 스택(126/128)은 나노와이어(108)의 수직 배열 위에 있다. 제1 에피택셜 소스 또는 드레인 구조(좌측 124)는 나노와이어(108)의 수직 배열의 제1 단부에 있다. 제2 에피택셜 소스 또는 드레인 구조(우측 124)는 나노와이어(108)의 수직 배열의 제2 단부에 있다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조(124)는 상부 부분(124B) 및 하부 에피택셜 연장 부분(124A)을 갖는다.
실시예에서, 상부 부분(124B)은 하부 에피택셜 연장 부분(124A)과 연속적이다. 일 실시예에서, 상부 부분(124B)은 하부 에피택셜 연장 부분(124A)의 측면 폭보다 더 큰 측면 폭을 갖는다. 실시예에서, 나노와이어(108)의 수직 배열은 서브-핀(104) 위에 있다. 이러한 일 실시예에서, 하부 에피택셜 연장 부분(124A)은 서브-핀(104)의 최상부 표면 아래의 최하부 표면을 갖는다.
보다 일반적으로, 실시예에서, 나노와이어(108)는 실리콘 나노와이어, 실리콘 게르마늄 나노와이어, 게르마늄 나노와이어, 또는 게르마늄 주석 나노와이어이다. 실시예에서, 소스 또는 드레인 구조(124)는 실리콘 소스 또는 드레인 구조(124), 실리콘 게르마늄 소스 또는 드레인 구조(124), 게르마늄 소스 또는 드레인 구조(124), 또는 게르마늄 주석 소스 또는 드레인 구조(124)이다. 특정 실시예에서, 나노와이어(108)의 수직 배열은 실리콘을 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조(124)는 실리콘 및 게르마늄을 포함한다. 다른 특정 실시예에서, 나노와이어(108)의 수직 배열은 실리콘 및 게르마늄을 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조(124)는 실리콘 및 게르마늄을 포함한다.
예시적인 프로세스 흐름으로서, 도 2a 내지 도 2e는 본 개시의 일 실시예에 따른, 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조를 제조하는 방법에서의 다양한 작업을 나타내는 단면도를 도시한다.
도 2a를 참조하면, 시작 구조(200)는 그 위에 핀(fin)(204)을 갖는 실리콘 기판과 같은 기판(202)을 포함한다. 핀(204)은 실리콘 층과 같은 복수의 나노와이어 형성 층(206), 및 복수의 나노와이어 형성 층(206)과 교번하는 실리콘 게르마늄과 같은 희생 재료(208)를 포함한다. 폴리실리콘 더미 게이트 구조와 같은 더미 게이트 구조(210)는 핀(204) 위에 있고 핀(204)의 측면을 따라 있다(후자는 점선으로 표시됨).
도 2b를 참조하면, 핀(204)은 소스 또는 드레인 공동(212) 사이에 복수의 나노와이어(206A) 및 패터닝된 희생 재료(208A)를 형성하도록 에칭된다. 서브-핀, 예를 들어 기판(202A)을 형성하기 위한 기판(202)의 오버 에칭 또는 에피 언더컷 에칭의 결과로서 형성된 실리콘 서브-핀 위에 복수의 나노와이어(206A) 및 패터닝된 희생 재료(208A)의 스택이 형성될 수 있다. 또한, 도시된 바와 같이, 기판(202A)의 서브-핀의 양 측면에 리세스가 형성될 수 있다. 도시된 바와 같이, 복수의 나노와이어(206A)에 대해 패터닝된 희생 재료(208A)를 리세스하기 위해 리세스 프로세스가 수행될 수 있다. 실리콘 질화물 스페이서와 같은 게이트 스페이서가 더미 게이트 구조(210)의 측면을 따라 그리고 리세스된 패터닝된 희생 재료(208A)의 측면을 따라 형성될 수 있다. 게이트 스페이서의 부분(214A)은 외부 게이트 스페이서로 지칭될 수 있는 반면, 게이트 스페이서의 부분(214B)은 공동 스페이서 또는 내부 스페이서로 지칭될 수 있다. 일 실시예에서, 게이트 스페이서의 형성은 도시된 바와 같이 서브-핀의 양쪽에서 기판(202A) 내의 리세스에 유전체 재료(216)를 남긴다.
도 2c를 참조하면, 기판(202A)의 리세스 내의 유전체 재료(216)는 예를 들어 이방성 에칭을 사용하여 제거된다. 유전체 재료(216)의 제거는 노출된 바와 같이 기판(202A)에 리세스(218)를 남긴다.
다시 도 2d를 참조하면, 에피택셜 소스 또는 드레인 구조(220)가 복수의 나노와이어(206A)의 단부에 형성된다. 일 실시예에서, 각각의 에피택셜 소스 또는 드레인 구조(220)는 도 1과 관련하여 위에서 설명된 바와 같이 상부 부분 및 하부 에피택셜 연장 부분을 포함한다. 일 실시예에서, 하부 에피택셜 연장 부분은 도시된 바와 같이 기판(202A)의 리세스(218)에 형성된다.
도 2e를 참조하면, 교체 게이트 프로세스 및 나노와이어 릴리스 프로세스가 사용되어 더미 게이트 구조(210)를 제거하고 그런 다음 패터닝된 희생 재료(208A)를 제거한다. 그런 다음 영구 게이트 구조가 형성된다. 영구 게이트 구조는 도시된 바와 같이 고유전율 게이트 유전체 층(222) 및 금속 게이트 전극(224)을 포함할 수 있다. 결과적인 구조의 추가 처리는 층간 유전체 재료 및/또는 전도성 접촉부의 형성을 포함할 수 있다.
제2 양태에서, PMOS 소스 또는 드레인 에피택시에 대한 선택적 GAA를 완화하는 결함에 대해 주입된 계면활성제 촉매의 구현이 설명된다.
맥락을 제공하기 위해, GAA 트랜지스터의 경우, 소스 드레인 에피택시는 에피택시를 지원하는 다중 성장 전면(multiple growth fronts), 즉 노출된 Si 나노와이어 및 서브-핀을 갖는다. 에피택셜 성장은 공동 스페이서 위로 성장하고 합쳐져 결함을 형성하는 분리된 나노와이어로부터 시작한다. PMOS S/D가 P-채널 장치에 대한 압축 스트레스 요인으로 작용하고 그의 성능을 향상시키려면 이러한 결함을 완화할 필요가 있다. 온도와 같은 에피 성장 프로세스 파라미터는 (110) 인터페이스보다 (001) 인터페이스에서 성장을 선호하도록 조정될 수 있다. (001)에서의 성장을 선호하는 성장 프로세스 파라미터는 pMOS S/D의 보다 높은 저항을 갖거나 또는 단락 문제를 야기하는 바람직하지 않은 패싯 형상을 갖는 필름을 유발할 수 있다.
본 개시의 하나 이상의 실시예에 따르면, 계면활성제 촉매는 PMOS S/D 에피택시 전에 주입된다. 방향성 주입은 나노와이어가 아닌 서브-핀 표면에 영향을 미칠 수 있어, 서브-핀 표면에서만 성장을 촉진한다. 일 실시예에서, 주입된 촉매 재료는 또한 계면활성제이기 때문에, 그것은 에피택셜 성장 동안 표면으로 분리될 수 있고 서브-핀 표면으로부터 시작된(seeded) 응력이 가해진 "상향식" SiG 성장을 계속 촉매할 수 있다. 이것은 p 채널 장치에 더 높은 응력을 유발할 수 있으면서, 여전히 낮은 저항 pMOS S/D를 허용하여 더 높은 성능을 제공한다.
일 실시예에서, 촉매의 대부분이 에피의 상단 표면에 남을 수 있더라도, S/D - Si 서브-핀 연결부에 촉매의 잔류량이 있을 수 있으며 이는 주입 동안 공동 및 게이트 스페이서에 매립될 수 있다. 소스 또는 드레인의 APT 및 SIMS 분석은 주입의 위치와 목적을 이해하기 위해 역으로 조작될 수 있는 주입 종의 프로파일을 밝힐 수 있다.
추가 맥락을 제공하기 위해, 다중 성장 전면(나노와이어 및 서브-핀)으로부터 성장하는 p 도핑된 SiG의 경우, 이러한 성장 전면이 합쳐질 때 응력 완화 결함(stress relieving defects)이 일반적으로 생성된다. 실시예에서, Si 서브-핀으로부터의 성장만을 촉매함으로써, 이것은 회피될 수 있고, 서브-핀으로부터 시작하는 에피는 결함을 남기지 않고 Si 나노리본과 일관성 있게 병합될 수 있다. 주입 후 발생한 결정 손상(crystal damage)은 어닐링 공정을 통해 복구될 수 있다.
실시예에서, 전술한 문제는 pEPI 성장을 촉매할 수 있는 계면활성제 종을 주입함으로써 해결된다. 그 계면 활성제 특성은 주입된 용량의 상당 부분이 Si 서브 핀에서 발생하는 에피 성장 계면을 타고(ride) 이를 통해 상향식 성장이 계속되도록 하는 데 중요하다. 실시예에서, 어닐링 작업은 주입으로 인한 결정도에 대한 임의의 손상을 복구하는 데 사용될 수 있다.
예시적인 프로세스 흐름으로서, 도 3a 내지 도 3h는 본 개시의 실시예에 따라, 주입된 계면활성제 촉매를 사용하여 게이트-올-어라운드 집적 회로 구조를 제조하는 방법에서의 다양한 작업을 나타내는 단면도를 예시한다. 예시적인 구조로서, 도 4는 본 개시의 실시예에 따라, 주입된 계면활성제 촉매를 사용하여 제조된 다양한 게이트-올-어라운드 집적 회로 구조를 나타내는 단면도를 도시한다.
도 3a를 참조하면, 시작 구조(300)는 실리콘 기판과 같은 기판(302)을 포함한다. 실리콘 층과 같은 복수의 나노와이어 형성 층(304), 및 실리콘 게르마늄과 같은 복수의 희생 재료 층(306)이 기판(302) 위에 있다.
도 3b를 참조하면, 시작 구조는 나노와이어 형성 층(304A) 및 복수의 희생 재료 층(306A), 및 가능하게는 패터닝된 기판(302A)의 서브-핀(303)을 포함하는 핀(308)을 형성하도록 에칭된다. 폴리실리콘 더미 게이트 구조와 같은 더미 게이트 구조(310)는 결과 구조 위에(예를 들어, 도시된 구조의 전방 및 후방 위치를 포함) 형성된다. 유전체 게이트 스페이서(312)는 더미 게이트 구조(310)의 측면을 따라 형성된다.
도 3c를 참조하면, 핀(308)은 핀(308A)을 형성하도록 에칭되는데, 각각의 핀(308A)은 패터닝된 서브-핀(303) 및 패터닝된 기판(302B) 위의 개재 소스 또는 드레인 공동을 갖는 복수의 나노와이어(304B) 및 패터닝된 희생 재료(306B)를 포함한다.
도 3d를 참조하면, 패터닝된 희생 재료(306C)를 형성하기 위해 복수의 나노와이어(304B)에 대해 패터닝된 희생 재료(306B)를 리세스하도록 리세스 프로세스가 수행된다. 공동 스페이서 또는 내부 스페이서(314)는 패턴화된 희생 재료(306C)의 측면을 따라 형성된다.
도 3e를 참조하면, 작업(320)에서, 촉매가 도 3d의 구조에 주입된다.
도 3f를 참조하면, 복수의 나노와이어(304C)를 형성하기 위해 공동 스페이서 또는 내부 스페이서(314)에 대해 복수의 나노와이어(304B)를 리세스하는 리세스 프로세스가 수행된다.
도 3g를 참조하면, 에피택셜 프로세스가 시작되고 주입된 촉매에 의해 상향식으로부터 구동된다. 초기 형성 단계에서, 초기 에피택셜 구조(322)가 형성되고 그 위에 잔류의 주입된 계면활성제(323)를 가질 수 있다.
도 3h를 참조하면, 에피택셜 프로세스가 계속된다. 이후의 형성 단계에서, 에피택셜 소스 또는 구조(322A)가 형성되고 그 위에 잔류의 주입된 계면활성제(323A)를 가질 수 있다. 실시예에서, 성장이 완료될 때, 잔류의 주입된 계면활성제(323A)는 에칭 프로세스에 의해 제거될 수 있다. 임의의 결함을 제거하기 위해 어닐링 프로세스가 또한 구현될 수 있다.
도 4를 참조하면, 교체 게이트 프로세스 및 나노와이어 릴리스 프로세스가 더미 게이트 구조(310)를 제거하고 그런 다음 도 3h로부터 패터닝된 희생 재료(306C)를 제거하기 위해 사용된다. 그 다음 영구 게이트 구조가 형성되어 집적 회로 구조(400)를 제공한다. 영구 게이트 구조는 도시된 바와 같이 고유전율 게이트 유전체 층(404) 및 금속 게이트 전극(406)을 포함할 수 있다. 결과적인 구조의 추가 처리는 층간 유전체 재료 및/또는 전도성 접촉부의 형성을 포함할 수 있다. 결과적인 구조의 추가 처리는 층간 유전체 재료(412) 및/또는 전도성 접촉부(414)(장벽 층(416) 및 전도성 충진물(418)을 포함할 수 있음)의 형성을 포함할 수 있다.
전반에 걸쳐 사용되는 바와 같이, 실리콘 층은 전부는 아니지만 매우 많은 양의 실리콘으로 구성된 실리콘 재료를 설명하는 데 사용될 수 있다. 그러나, 실시에 있어서, 100% 순수한 Si는 형성하기 어려울 수 있고, 따라서 탄소, 게르마늄 또는 주석의 작은 비율을 포함할 수 있음을 이해해야 한다. 이러한 불순물은 Si 증착 동안 피할 수 없는 불순물 또는 성분으로 포함될 수 있거나, 증착 후 처리 동안 확산 시 Si를 "오염"시킬 수 있다. 이와 같이, 실리콘 층에 관해 본 명세서에 설명된 실시예는 비교적 소량, 예를 들어 "불순물" 레벨, 비-Si 원자 또는 종, 예컨대, Ge, C 또는 Sn을 함유하는 실리콘 층을 포함할 수 있다. 본 명세서에 기술된 바와 같은 실리콘 층은 도핑되지 않을 수 있거나, 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수 있음을 이해해야 한다.
전반에 걸쳐 사용되는 바와 같이, 게르마늄 층은 전부는 아니지만 매우 많은 양의 게르마늄으로 구성된 게르마늄 재료를 설명하는 데 사용될 수 있다. 그러나, 실시에 있어서, 100% 순수한 Ge는 형성하기 어려울 수 있고, 따라서 실리콘, 탄소 또는 주석의 작은 비율을 포함할 수 있음을 이해해야 한다. 이러한 불순물은 Ge 증착 동안 피할 수 없는 불순물 또는 성분으로 포함될 수 있거나, 증착 후 처리 동안 확산 시 Ge를 "오염"시킬 수 있다. 이와 같이, 게르마늄 층에 관해 본 명세서에 설명된 실시예는 비교적 소량, 예를 들어 "불순물" 레벨, 비-Ge 원자 또는 종, 예컨대, 탄소, 실리콘 또는 주석을 함유하는 게르마늄 층을 포함할 수 있다. 본 명세서에 기술된 바와 같은 게르마늄 층은 도핑되지 않을 수 있거나, 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수 있음을 이해해야 한다.
전반에 걸쳐 사용되는 바와 같이, 실리콘 게르마늄 층은 실리콘 및 게르마늄 둘 모두의 많은 부분, 예컨대, 이들 모두의 적어도 5%로 구성된 실리콘 게르마늄 재료를 설명하는 데 사용될 수 있다. 일부 실시예에서, 게르마늄의 양은 실리콘의 양보다 많다. 특정 실시예에서, 실리콘 게르마늄 층은 약 60% 게르마늄 및 약 40% 실리콘(Si40Ge60)을 포함한다. 다른 실시예에서, 실리콘의 양은 게르마늄의 양보다 많다. 특정 실시예에서, 실리콘 게르마늄 층은 약 30% 게르마늄 및 약 70% 실리콘(Si70Ge30)을 포함한다. 실시에 있어서, 100% 순수 실리콘 게르마늄(일반적으로 SiGe라고 함)은 형성하기 어려울 수 있으며, 따라서 소량의 탄소 또는 주석을 포함할 수 있음을 이해해야 한다. 이러한 불순물은 SiGe 증착 동안 피할 수 없는 불순물 또는 성분으로 포함될 수 있거나 증착 후 처리 동안 확산 시 SiGe를 "오염"시킬 수 있다. 이와 같이, 실리콘 게르마늄 층에 관해 본 명세서에 설명된 실시예는 비교적 소량, 예를 들어 "불순물" 레벨, 비-Ge 원자 및 비-Si 원자 또는 종, 예컨대 탄소 또는 주석을 함유하는 실리콘 게르마늄 층을 포함할 수 있다. 본 명세서에 설명된 실리콘 게르마늄 층은 도핑되지 않을 수 있고, 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수 있음을 이해해야 한다.
전반에 걸쳐 사용되는 바와 같이, 게르마늄 주석 층은 게르마늄 및 주석 둘 모두의 많은 부분, 예컨대, 이들 모두의 적어도 5%로 구성된 게르마늄 주석 재료를 설명하는 데 사용될 수 있다. 일부 실시예에서, 게르마늄의 양은 주석의 양보다 많다. 다른 실시예에서, 주석의 양은 게르마늄의 양보다 많다. 실시에 있어서, 100% 순수 게르마늄 주석(일반적으로 GeSn라고 함)은 형성하기 어려울 수 있으며, 따라서 소량의 탄소 또는 실리콘을 포함할 수 있음을 이해해야 한다. 이러한 불순물은 GeSn 증착 동안 피할 수 없는 불순물 또는 성분으로 포함될 수 있거나 증착 후 처리 동안 확산 시 GeSn을 "오염"시킬 수 있다. 이와 같이, 게르마늄 주석 층에 관해 본 명세서에 설명된 실시예는 비교적 소량, 예를 들어 "불순물" 레벨, 비-Ge 및 비-Sn 원자 또는 종, 예컨대 탄소 또는 실리콘을 함유하는 게르마늄 실리콘 층을 포함할 수 있다. 본 명세서에 설명된 게르마늄 주석 층은 도핑되지 않을 수 있고, 또는 붕소, 인 또는 비소와 같은 도펀트 원자로 도핑될 수 있음을 이해해야 한다.
다른 양태에서, 나노와이어 릴리스 처리는 교체 게이트 트렌치를 통해 수행될 수 있다. 이러한 릴리스 처리의 예는 아래에 설명된다. 부가적으로, 또 다른 양태에서, 백엔드(BE) 상호연결 스케일링은 패터닝 복잡성으로 인해 더 낮은 성능과 더 높은 제조 비용을 초래할 수 있다. 본 명세서에 설명된 실시예는 나노와이어 트랜지스터에 대한 전면 및 후면 상호연결 통합을 가능하게 하도록 구현될 수 있다. 본 명세서에 설명된 실시예는 비교적 더 넓은 상호연결 피치를 달성하기 위한 접근법을 제공할 수 있다. 그 결과 제품 성능이 향상되고 패터닝 비용이 절감될 수 있다. 실시예는 저전력 및 고성능을 갖는 스케일링된 나노와이어 또는 나노리본 트랜지스터의 강력한 기능을 가능하게 하도록 구현될 수 있다.
다른 양태에서, 비대칭 소스 및 드레인 접촉 구조 쌍의 전도성 접촉 구조 둘 다에 액세스할 수 있도록 하기 위해, 본 명세서에 설명된 집적 회로 구조는 전면 구조 제조 접근법의 후면 노출을 사용하여 제조될 수 있다. 일부 예시적인 실시예에서, 트랜지스터 또는 다른 장치 구조의 후면을 드러내는 것은 웨이퍼 레벨 후면 처리를 수반한다. 종래의 TSV-타입 기술과 대조적으로, 본 명세서에 기술된 바와 같은 트랜지스터의 후면의 노출은 장치 셀의 밀도에서, 그리고 심지어 장치의 서브-영역 내에서 수행될 수 있다. 더욱이, 트랜지스터의 후면의 그러한 노출은 전면 장치 처리 동안 장치 층이 그 위에 배치된 도너 기판의 실질적으로 모두를 제거하도록 수행될 수 있다. 이와 같이, 트랜지스터의 후면의 노출이 잠재적으로 수십 또는 수백 나노미터에 불과할 가능성이 있을 장치 셀의 반도체 두께에서는 마이크론 깊이의 TSV가 불필요해진다.
본 명세서에 설명된 노출 기술은 "상향식(bottom-up)" 장치 제조에서 "센터-아웃(center-out)" 제조로의 패러다임 전환을 가능하게 할 수 있으며, 여기서 "센터"는, 전면 제조에서 이용되고 후면로부터 노출되며, 다시 후면 제조에 사용되는 임의의 층이다. 장치 구조의 전면과 후면을 모두 처리하면 주로 전면 처리에 의존할 때 3D IC 제조와 관련된 많은 문제를 해결할 수 있다.
트랜지스터 접근법의 후면의 노출은 예를 들어 도너-호스트 기판 어셈블리의 캐리어 층 및 개재 층의 적어도 일부를 제거하기 위해 사용될 수 있다. 프로세스 흐름은 도너-호스트 기판 어셈블리의 입력으로 시작된다. 도너-호스트 기판에서 캐리어 층의 두께는 연마(예를 들어, CMP)되고 및/또는 습식 또는 건식(예를 들어, 플라즈마) 에칭 프로세스로 에칭된다. 캐리어 층의 조성에 적합한 것으로 알려진 임의의 그라인드, 연마 및/또는 습식/건식 에칭 프로세스가 사용될 수 있다. 예를 들어, 캐리어 층이 IV족 반도체(예컨대, 실리콘)인 경우, 반도체를 얇게 하는 데 적합한 것으로 알려진 CMP 슬러리(slurry)가 사용될 수 있다. 마찬가지로, IV족 반도체를 얇게 하는 데 적합한 것으로 알려진 임의의 습식 에칭제 또는 플라즈마 에칭 프로세스가 또한 사용될 수 있다.
일부 실시예에서, 전술한 것은 개재 층에 실질적으로 평행한 파단 평면(fracture plane)을 따라 캐리어 층을 쪼개는 것에 후속한다. 쪼개는 또는 파괴하는 프로세스는 캐리어 층의 대부분을 벌크 덩어리로 제거하여, 캐리어 층을 제거하는 데 필요한 연마 또는 에칭 시간을 줄이는 데 사용될 수 있다. 예를 들어, 캐리어 층이 두께가 400-900 μm인 경우, 웨이퍼 레벨 균열을 촉진하는 것으로 알려진 임의의 블랭킷 주입을 실행하여 100-700 μm가 쪼개질 수 있다. 일부 예시적인 실시예에서, 가벼운 요소(예를 들어, H, He, 또는 Li)는 파단면이 요구되는 캐리어 층 내의 균일한 타겟 깊이로 주입된다. 이러한 쪼개는 프로세스에 후속하여, 도너-호스트 기판 어셈블리에 남아 있는 캐리어 층의 두께는 제거를 완료하기 위해 연마되거나 에칭될 수 있다. 대안적으로, 캐리어 층이 파괴되지 않은 경우, 캐리어 층의 더 두꺼운 두께를 제거하기 위해 그라인드, 연마 및/또는 에칭 작업이 사용될 수 있다.
다음으로, 개재 층의 노출이 검출된다. 검출은 도너 기판의 후면이 거의 장치 층까지 전진한 지점을 식별하는 데 사용된다. 캐리어 층과 개재 층에 사용된 재료 사이의 천이를 감지하는 데 적합한 것으로 알려진 임의의 엔드포인트 검출 기술이 실행될 수 있다. 일부 실시예에서, 하나 이상의 엔드포인트 기준은 연마 또는 에칭 실행 동안 도너 기판의 후면 표면의 광 흡수 또는 방출의 변화를 검출하는 것에 기초한다. 일부 다른 실시예에서, 엔드포인트 기준은 도너 기판 후면의 연마 또는 에칭 동안 부산물의 광 흡수 또는 방출의 변화와 연관된다. 예를 들어, 캐리어 층 에칭 부산물과 연관된 흡수 또는 방출 파장은 캐리어 층 및 개재 층의 상이한 조성의 함수로서 변동될 수 있다. 다른 실시예에서, 엔드포인트 기준은 도너 기판의 후면 표면을 연마하거나 에칭함으로써 발생하는 부산물에서의 종(species)의 질량 변화와 연관된다. 예를 들어, 처리의 부산물은 사중극자 질량 분석기를 통해 샘플링될 수 있고, 종 질량의 변화는 캐리어 층 및 개재 층의 상이한 조성과 상관될 수 있다. 다른 예시적인 실시예에서, 엔드포인트 기준은 도너 기판의 후면과 도너 기판의 후면과 접촉하는 연마 표면 사이의 마찰의 변화와 연관된다.
캐리어 제거 프로세스에서의 불균일이 캐리어 층과 개재 층 사이의 에칭율 델타만큼 완화될 수 있으므로 제거 프로세스가 개재 층과 관련하여 캐리어 층에 대해 선택적인 경우 개재 층의 검출이 향상될 수 있다. 그라인드, 연마 및/또는 에칭 작업이 캐리어 층이 제거되는 속도보다 충분히 낮은 속도로 개재 층을 제거하는 경우 검출을 건너뛸 수도 있다. 엔드포인트 기준이 사용되지 않는 경우, 개재 층의 두께가 에칭의 선택성에 충분한 경우 사전 결정된 고정 기간의 그라인드, 연마 및/또는 에칭 작업이 개재 층 재료에서 중지될 수 있다. 일부 예에서, 캐리어 에칭율, 즉 개재 층 에칭율은 3:1-10:1, 또는 그 이상이다.
개재 층을 노출시키면, 개재 층의 적어도 일부가 제거될 수 있다. 예를 들어, 개재 층의 하나 이상의 컴포넌트 층이 제거될 수 있다. 개재 층의 두께는 예를 들어 연마에 의해 균일하게 제거될 수 있다. 대안적으로, 개재 층의 두께는 마스킹 또는 블랭킷 에칭 프로세스로 제거될 수 있다. 프로세스는 캐리어를 얇게 하기 위해 사용된 것과 동일한 연마 또는 에칭 프로세스를 사용할 수 있거나, 별개의 프로세스 파라미터를 갖는 별개의 프로세스일 수 있다. 예를 들어, 개재 층이 캐리어 제거 프로세스를 위한 에칭 정지를 제공하는 경우, 후자의 작업은 장치 층의 제거보다 개재 층의 제거를 선호하는 다른 연마 또는 에칭 프로세스를 사용할 수 있다. 수백 나노미터 미만의 개재 층 두께가 제거되어야 하는 경우, 제거 프로세스는 상대적으로 느리고 웨이퍼 간 균일성을 위해 최적화되며, 캐리어 층 제거에 사용되는 것보다 더 정밀하게 제어될 수 있다. 사용된 CMP 프로세스는 예를 들어 인접한 장치 영역 사이의 전기적 절연으로서, 반도체(예컨대, 실리콘)와 장치 층을 둘러싸며 개재 층 내에 내장된 유전체 재료(예를 들어, SiO) 사이에 매우 높은 선택성(예를 들어, 100:1-300:1 또는 그 이상)을 제공하는 슬러리(slurry)를 사용할 수 있다.
장치 층이 개재 층의 완전한 제거를 통해 드러나는 실시예의 경우, 후면 처리는 장치 층의 노출된 후면 또는 그 안의 특정 장치 영역에서 시작될 수 있다. 후면 장치 층 처리는 소스 또는 드레인 영역과 같은 장치 층에서 이전에 제조된 장치 영역과 개재 층 사이에 배치된 장치 층의 두께를 통한 추가 연마 또는 습식/건식 에칭을 포함한다.
캐리어 층, 개재 층, 또는 장치 층 후면이 습식 및/또는 플라즈마 에칭으로 리세스되는 일부 실시예에서, 이러한 에칭은 장치 층 후면에 현저한 비평면성 또는 지형(topography)을 부여하는 패터닝된 에칭 또는 물질적으로 선택적인 에칭일 수 있다. 아래에서 더 설명되는 바와 같이, 패터닝은 장치 셀 내에 있을 수 있거나(즉, "인트라-셀" 패터닝) 또는 장치 셀에 걸쳐 있을 수 있다(즉, "셀간" 패터닝). 일부 패터닝된 에칭 실시예에서, 개재 층의 적어도 일부 두께는 후면 장치 층 패터닝을 위한 하드 마스크로서 사용된다. 따라서, 마스킹된 에칭 프로세스는 대응하여 마스킹된 장치 층 에칭을 선행할 수 있다.
전술한 처리 방식은 개재 층의 후면, 장치 층의 후면, 및/또는 장치 층 내의 하나 이상의 반도체 영역의 후면을 구비하고, 및/또는 전면 금속화가 노출된 IC 장치를 포함하는 도너 호스트 기판 어셈블리를 초래할 수 있다. 이러한 노출된 영역 중 어느 하나의 추가 후면 처리는 다운스트림 처리 중에 수행될 수 있다.
PMOS 및/또는 NMOS 장치 제조와 같은 장치 제조를 완료하기 위한 후속 처리 작업을 위해 전술한 예시적인 처리 방식으로 인한 구조가 동일하거나 유사한 형태로 사용될 수 있음을 이해해야 한다. 완성된 장치의 예로서, 도 5는 본 개시의 실시예에 따라 게이트 라인을 따라 취해진 비평면 집적 회로 구조의 단면도를 예시한다.
도 5를 참조하면, 반도체 구조 또는 장치(500)는 트렌치 격리 영역(506) 내에 비평면 활성 영역(예를 들어, 돌출 핀 부분(504) 및 서브-핀 영역(505)을 포함하는 핀 구조)을 포함한다. 실시예에서, 솔리드 핀 대신에, 비평면 활성 영역은 점선으로 표시된 바와 같이, 서브-핀 영역(505) 위의 나노와이어(예컨대, 나노와이어(504A 및 504B))로 분리된다. 어느 경우이든, 비평면 집적 회로 구조(500)에 대한 설명의 용이함을 위해, 비평면 활성 영역(504)은 아래에서 돌출 핀 부분으로서 참조된다. 실시예에서, 제조 프로세스는 기판 연결 부분을 포함하는 에피택셜 소스 또는 드레인 구조를 갖는 게이트-올-어라운드 집적 회로 구조를 제공하는 프로세스 방식의 사용을 포함한다.
게이트 라인(508)은 비평면 활성 영역의 돌출부(504)(적용가능한 경우, 나노와이어(504A 및 504B)를 둘러싸는 것을 포함함) 및 트렌치 격리 영역(506)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(508)은 게이트 전극(550) 및 게이트 유전체 층(552)을 포함한다. 일 실시예에서, 게이트 라인(508)은 또한 유전체 캡 층(554)을 포함할 수 있다. 게이트 접촉부(514) 및 상부 게이트 접촉 비아(516)가 또한 상부 금속 상호연결부(560)를 따라, 이러한 관점에서 볼 수 있는데, 이들 모두는 층간 유전체 스택 또는 층(570)에 배치된다. 또한, 도 5의 관점에서 볼 때, 일 실시예에서, 게이트 접촉부(514)는 트렌치 격리 영역(506) 위에 배치되지만 비평면 활성 영역 위에는 배치되지 않는다. 다른 실시예에서, 게이트 접촉부(514)는 비평면 활성 영역 위에 있다.
실시예에서, 반도체 구조 또는 장치(500)는 fin-FET 장치, 3중-게이트 장치, 나노리본 장치, 또는 나노와이어 장치와 같은 비평면 장치이지만 이에 제한되지 않는다. 그러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 본체로 구성되거나 그 내에 형성된다. 그러한 일 실시예에서, 게이트 라인(508)의 게이트 전극 스택은 3차원 본체의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싼다.
도 5에 또한 도시된 바와 같이, 실시예에서, 인터페이스(580)는 돌출 핀 부분(504)과 서브-핀 영역(505) 사이에 존재한다. 인터페이스(580)는 도핑된 서브-핀 영역(505)과 약하게 또는 도핑되지 않은 상부 핀 부분(504) 사이의 천이 영역일 수 있다. 이러한 일 실시예에서, 각각의 핀은 폭이 대략 10 나노미터 이하이고, 서브-핀 도펀트는 서브-핀 위치에서 인접한 고체 상태 도핑 층으로부터 선택적으로 공급된다. 특정한 그러한 실시예에서, 각각의 핀은 폭이 10 나노미터 미만이다.
도 5에 도시되어 있지는 않지만, 돌출 핀 부분(504)의 또는 이에 인접한 소스 또는 드레인 영역은 게이트 라인(508)의 양쪽, 즉 페이지의 안과 밖으로 있다는 것을 이해해야 한다. 일 실시예에서, 소스 또는 드레인 위치의 돌출 핀 부분(504)의 재료는 제거되고, 예를 들어 기판 연결 부분을 포함하는 소스 또는 드레인 구조를 형성하기 위해 에피택셜 증착에 의해 다른 반도체 재료로 교체된다. 소스 또는 드레인 영역은 트렌치 격리 영역(506)의 유전체 층의 높이 아래로, 즉 서브-핀 영역(505) 내로 연장될 수 있다. 본 개시의 실시예에 따르면, 더 많이 도핑된 서브-핀 영역, 즉 인터페이스(580) 아래의 핀의 도핑된 부분은 벌크 반도체 핀의 이 부분을 통한 소스-드레인 누출을 억제한다.
다시 도 5를 참조하면, 실시예에서, 핀(504/505)(및 가능하게는 나노와이어(504A 및 504B))은 인, 비소, 붕소, 갈륨 또는 이들의 조합과 같은, 그러나 이에 국한되지 않는 전하 캐리어로 도핑될 수 있는 결정질 실리콘 게르마늄 층으로 구성된다.
실시예에서, 트렌치 격리 영역(506), 및 전반에 걸쳐 설명된 트렌치 격리 영역(트렌치 격리 구조 또는 트렌치 격리 층)은 궁극적으로는 영구 게이트 구조의 부분들을 하부 벌크 기판으로부터 또는 격리 핀 활성 영역과 같은 하부 벌크 기판 내에 형성된 격리 활성 영역으로부터 전기적으로 격리하거나 그러한 격리에 기여하는데 적절한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 트렌치 격리 영역(506)은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 한정되지 않는 유전체 재료로 구성된다.
게이트 라인(508)은 게이트 유전체 층(552) 및 게이트 전극 층(550)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체 층은 고유전율 재료로 구성된다. 예를 들어, 실시예에서, 게이트 유전체 층은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈럼 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈럼 산화물, 납 아연 니오베이트, 또는 이들의 조합과 같은, 그러나 이에 국한되지 않는 재료로 구성된다. 더욱이, 게이트 유전체 층의 일부는 기판 핀(504)의 상부 몇 개의 층으로부터 형성된 천연 산화물의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층(852)은 상부 고유전율 부분 및 반도체 물질의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분과 실리콘 이산화물 또는 실리콘 산질화물의 바닥 부분으로 구성된다. 일부 구현에서, 게이트 유전체의 일부는 기판의 표면에 실질적으로 평행한 바닥 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"형 구조이다.
일 실시예에서, 게이트 전극 층은 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈럼, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 전도성 금속 산화물과 같은, 그러나 이에 국한되지 않는 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극 층은 금속 일함수-설정 층 위에 형성된 비-일함수-설정 충진 재료로 구성된다. 게이트 전극 층은 트랜지스터가 PMOS 또는 NMOS 트랜지스터인지 여부에 따라 P형 일함수 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 구성될 수 있고, 여기서 하나 이상의 금속 층은 일함수 금속 층이고 적어도 하나의 금속 층은 전도성 충진 층이다. PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 전도성 금속 산화물, 예를 들어 루테늄 산화물을 포함하지만 이에 한정되지 않는다. P형 금속층은 약 4.9eV와 약 5.2eV 사이의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈럼, 알루미늄, 이들 금속의 합금, 및 이들 금속의 탄화물, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈럼 탄화물 및 알루미늄 탄화물을 포함하나 이에 국한되지 않는다. N형 금속층은 약 3.9eV와 약 4.2eV 사이의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다. 일부 구현에서, 게이트 전극은 기판의 표면에 실질적으로 평행한 바닥 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분들을 포함하는 "U"자형 구조로 이루어질 수 있다. 다른 구현에서, 게이트 전극을 형성하는 금속 층 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행하고 기판의 상부 표면에 실질적으로 수직인 측벽 부분을 포함하지 않는 평면 층일 수 있다. 본 개시의 추가 구현에서, 게이트 전극은 U자형 구조 및 평면의 비-U자형 구조의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의 비-U자형 층 위에 형성된 하나 이상의 U자형 금속 층으로 구성될 수 있다.
게이트 전극 스택과 연관된 스페이서는 자체 정렬 접촉부와 같은 인접한 전도성 접촉부로부터 영구 게이트 구조를 궁극적으로 전기적으로 절연시키거나 그러한 절연에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서는 실리콘 이산화물, 실리콘 산화질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 국한되지 않는 유전체 재료로 구성된다.
게이트 접촉부(514) 및 상부 게이트 접촉 비아(516)는 전도성 재료로 구성될 수 있다. 실시예에서, 하나 이상의 접촉부 또는 비아는 금속 종으로 구성된다. 금속 종은 텅스텐, 니켈 또는 코발트와 같은 순수한 금속일 수 있거나 금속-금속 합금 또는 금속-반도체 합금(예컨대, 실리사이드 물질)과 같은 합금일 수 있다.
실시예(도시되지는 않았지만)에서, 기존의 게이트 패턴(508)에 본질적으로 완벽하게 정렬된 접촉 패턴이 형성되는 한편, 정렬 예산이 매우 빠듯한 리소그래피 단계의 사용을 제거한다. 다른 실시예에서, 모든 접촉부는 전면에 연결되고 비대칭이 아니다. 이러한 일 실시예에서, 자체 정렬 접근 방식은 본질적으로 고도로 선택적인 습식 에칭(예를 들어, 종래에 구현된 건식 또는 플라즈마 에칭에 비해)을 사용하여 접촉 개구부를 생성하는 것을 가능하게 한다. 일 실시예에서, 접촉 플러그 리소그래피 작업과 연계하여 기존 게이트 패턴을 이용함으로써 접촉 패턴이 형성된다. 그러한 일 실시예에서, 이 접근 방식은 종래 접근 방식에서 사용되는 바와 같은, 접촉 패턴을 생성하기 위한 다른 중요한 리소그래피 작업의 필요성을 제거할 수 있게 한다. 실시예에서, 트렌치 접촉 그리드는 개별적으로 패터닝되지 않고 오히려 여러 (게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트렌치 접촉 그리드는 게이트 격자 패터닝 이후에 그러나 게이트 격자 컷팅 전에 형성된다.
실시예에서, 구조(500)를 제공하는 것은 교체 게이트 프로세스에 의한 게이트 스택 구조(508)의 제조를 포함한다. 이러한 방식에서, 폴리실리콘 또는 실리콘 질화물 기둥 재료와 같은 더미 게이트 재료가 제거되고 영구 게이트 전극 재료로 교체될 수 있다. 하나의 그러한 실시예에서, 영구 게이트 유전체 층은 이전 프로세스로부터 전달되는 것과 대조적으로 이 프로세스에서 또한 형성된다. 실시예에서, 더미 게이트는 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되고 SF6의 사용을 포함하는 건식 에칭 프로세스를 통해 제거된다. 다른 실시예에서, 더미 게이트는 다결정 실리콘 또는 비정질 실리콘으로 구성되고 수성 NH4OH 또는 테트라메틸암모늄 하이드록사이드의 사용을 포함하는 습식 에칭 프로세스를 통해 제거된다. 일 실시예에서, 더미 게이트는 실리콘 질화물로 구성되고 수성 인산을 포함하는 습식 에칭을 통해 제거된다.
다시 도 5를 참조하면, 반도체 구조 또는 장치(500)의 배열은 격리 영역 위에 게이트 접촉부를 배치한다. 이러한 배열은 레이아웃 공간의 비효율적인 사용으로 보여질 수 있다. 그러나, 다른 실시예에서, 반도체 장치는 활성 영역 위에, 예를 들어 핀(505) 위에 그리고 트렌치 접촉 비아와 동일한 층에 형성된 게이트 전극의 부분과 접촉하는 접촉 구조를 갖는다.
위에서 설명된 프로세스의 모든 양태만이 본 개시의 실시예의 사상 및 범위 내에 속하도록 실시되게 하는 것은 아님을 이해해야 한다. 또한, 본 명세서에 설명된 프로세스는 하나 또는 복수의 반도체 장치를 제조하는데 사용될 수 있다. 반도체 장치는 트랜지스터 또는 이와 유사한 장치일 수 있다. 예를 들어, 일 실시예에서, 반도체 장치는 로직 또는 메모리를 위한 금속 산화물 반도체(MOS) 트랜지스터이거나 바이폴라 트랜지스터이다. 또한, 실시예에서, 반도체 장치는 3중-게이트 장치, 독립적으로 액세스되는 이중 게이트 장치, 또는 FIN-FET와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예는 서브-10 나노미터(10 nm) 기술 노드에서 반도체 장치를 제조하는데 특히 유용할 수 있다.
실시예에서, 본 설명 전반에 걸쳐 사용되는 바와 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연 재료의 층으로 구성되거나 이를 포함한다. 적합한 유전체 재료의 예는 실리콘 산화물(예를 들어, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물, 실리콘의 플루오르화 산화물, 실리콘의 탄소 도핑된 산화물, 당업계에 알려진 다양한 저유전율(low-K) 유전체 재료, 및 이들의 조합을 포함하나 이에 국한되지 않는다. 층간 유전체 재료는 예를 들어 화학 기상 증착(CVD), 물리적 기상 증착(PVD)과 같은 통상적인 기술에 의해, 또는 다른 증착 방법에 의해 형성될 수 있다.
실시예에서, 본 명세서 전반에 걸쳐 또한 사용되는 바와 같이, 금속 라인 또는 상호연결 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 전도성 구조로 구성된다. 일반적인 예는 구리와 주변 ILD 재료 사이에 장벽 층을 포함하거나 포함하지 않을 수 있는 구리 라인 및 구조를 사용하는 것이다. 본 명세서에 사용된 바와 같이, 금속이라는 용어는 합금, 스택, 및 다수의 금속의 다른 조합을 포함한다. 예를 들어, 금속 상호연결 라인은 장벽 층(예를 들어, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층), 상이한 금속 또는 합금의 스택 등을 포함할 수 있다. 따라서, 상호연결 라인은 단일 재료 층일 수 있고, 또는 전도성 라이너 층 및 충진 층을 포함하는 여러 층으로 형성될 수 있다. 전기도금, 화학적 기상 증착 또는 물리적 기상 증착과 같은 임의의 적절한 증착 프로세스가 상호연결 라인을 형성하기 위해 사용될 수 있다. 실시예에서, 상호연결 라인은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금과 같은, 그러나 이에 국한되지 않는 전도성 재료로 구성된다. 상호연결 라인은 또한 본 기술분야에서 트레이스, 와이어, 라인, 금속, 또는 단순히 상호연결부라고도 한다.
실시예에서, 본 명세서 전반에 걸쳐 또한 사용되는 바와 같이, 하드마스크 재료, 캡핑 층, 또는 플러그는 층간 유전체 재료와 상이한 유전체 재료로 구성된다. 일 실시예에서, 상이한 하드마스크, 캡핑 또는 플러그 재료가 상이한 영역에서 사용될 수 있어 서로에 대해 그리고 하부 유전체 및 금속 층에 대해 상이한 성장 또는 에칭 선택도를 제공할 수 있다. 일부 실시예에서, 하드마스크 층, 캡핑 또는 플러그 층은 실리콘의 질화물(예를 들어, 실리콘 질화물) 층 또는 실리콘의 산화물 층, 또는 둘 다, 또는 이들의 조합을 포함한다. 다른 적절한 재료는 탄소 기반 재료를 포함할 수 있다. 특정 구현에 따라 당업계에 공지된 다른 하드마스크, 캡핑 또는 플러그 층이 사용될 수 있다. 하드마스크, 캡핑 또는 플러그 층은 CVD, PVD 또는 다른 증착 방법에 의해 형성될 수 있다.
실시예에서, 본 명세서 전반에 걸쳐 또한 사용되는 바와 같이, 리소그래피 작업은 193nm 침지 리소그래피(i193), EUV 및/또는 EBDW 리소그래피 등을 사용하여 수행된다. 포지티브 톤 또는 네거티브 톤 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래픽 마스킹 부분, 반사방지 코팅(ARC) 층, 및 포토레지스트 층으로 구성된 삼중층 마스크이다. 이러한 특정 실시예에서, 토포그래픽 마스킹 부분은 탄소 하드마스크(CHM) 층이고 반사방지 코팅 층은 실리콘 ARC 층이다.
다른 양태에서, 하나 이상의 실시예는 자체 정렬 게이트 엔드캡(SAGE) 구조에 의해 분리된 이웃하는 반도체 구조 또는 장치에 관한 것이다. 특정 실시예는 SAGE 아키텍처에서 SAGE 벽에 의해 분리된 다중 폭(multi-Wsi) 나노와이어 및 나노리본의 통합에 관한 것이다. 실시예에서, 나노와이어/나노리본은 프론트-엔드 프로세스 흐름의 SAGE 아키텍처 부분에서 다중 Wsi와 통합된다. 이러한 프로세스 흐름은 저전력 및 고성능의 차세대 트랜지스터의 강력한 기능을 제공하기 위해 상이한 Wsi의 나노와이어 및 나노리본의 통합을 포함할 수 있다. 연관된 에피택셜 소스 또는 드레인 영역은 매립될 수 있고(예를 들어, 나노와이어의 일부가 제거된 후 소스 또는 드레인(S/D) 성장이 수행된다), 기판 연결 부분일 수 있거나 이를 포함할 수 있다.
추가 맥락을 제공하기 위해, 자체 정렬 게이트 엔드캡(SAGE) 아키텍처의 이점은 더 높은 레이아웃 밀도, 특히 확산 대 확산 공간의 스케일링을 가능하게 하는 것을 포함할 수 있다. 예시적인 비교를 제공하기 위해, 도 6은 본 개시의 실시예에 따라, 비엔드캡 아키텍처(왼쪽(a)) 대 자체 정렬 게이트 엔드캡(SAGE) 아키텍처(오른쪽(b))에 대한 나노와이어 및 핀을 통해 취한 단면도를 보여준다.
도 6의 좌측 (a)를 참조하면, 집적 회로 구조(600)는 핀(604)의 하부 부분을 측방향으로 둘러싸는 격리 구조(608) 위로 분량(606)만큼 돌출된 핀(604)을 갖는 기판(602)을 포함한다. 핀의 상부 부분은 도시된 바와 같이 완화된 버퍼 층(622) 및 결함 수정 층(620)을 포함할 수 있다. 대응하는 나노와이어(605)는 핀(604) 위에 있다. 게이트 구조는 장치를 제조하기 위해 집적 회로 구조(600) 위에 형성될 수 있다. 그러나, 핀(604)/나노와이어(605) 쌍 사이의 간격을 증가시킴으로써 그러한 게이트 구조내의 단절이 수용될 수 있다.
대조적으로, 도 6의 우측 (b)을 참조하면, 집적 회로 구조(650)는 핀(654)의 하부 부분을 측방향으로 둘러싸는 격리 구조(658) 위로 분량(656)만큼 돌출된 핀(654)을 갖는 기판(652)을 포함한다. 핀의 상부 부분은 도시된 바와 같이 완화된 버퍼 층(672) 및 결함 수정 층(670)을 포함할 수 있다. 대응하는 나노와이어(655)는 핀(654) 위에 있다. 격리 SAGE 벽(660)(도시된 바와 같이, 그 상에 하드마스크를 포함할 수 있음)은 격리 구조(652) 내에 그리고 인접한 핀(654)/나노와이어(655) 쌍 사이에 포함된다. 격리 SAGE 벽(660)과 가장 가까운 핀(654)/나노와이어(655) 쌍 사이의 거리는 게이트 엔드캡 간격(662)을 정의한다. 게이트 구조는 장치를 제조하기 위해 격리 SAGE 벽들 사이에서 집적 회로 구조(650) 위에 형성될 수 있다. 이러한 게이트 구조에서의 단절은 격리된 SAGE 벽에 의해 부과된다. 격리 SAGE 벽(660)은 자체 정렬되기 때문에, 보다 공격적인 확산 대 확산 간격을 가능하게 하기 위해 종래의 접근법으로부터의 제한이 최소화될 수 있다. 또한, 게이트 구조는 모든 위치에서 단절을 포함하기 때문에, 개별 게이트 구조 부분은 격리 SAGE 벽(660) 위에 형성된 로컬 상호 연결에 의해 층 연결될 수 있다. 실시예에서, 도시된 바와 같이, SAGE 벽(660) 각각은 하부 유전체 부분 및 하부 유전체 부분 상의 유전체 캡을 포함한다. 본 발명의 일 실시예에 따르면, 도 6과 관련된 구조를 위한 제조 프로세스는 기판 연결 부분을 포함할 수 있는 에피택셜 소스 또는 드레인 구조를 갖는 게이트-올-어라운드 집적 회로 구조를 제공하는 프로세스 방식의 사용을 포함한다.
자체 정렬 게이트 엔드캡(SAGE) 처리 방식은 마스크 오정렬을 고려하기 위한 추가 길이를 필요로 하지 않고 핀에 자체 정렬된 게이트/트렌치 접촉 엔드캡의 형성을 포함한다. 따라서, 트랜지스터 레이아웃 영역의 축소를 가능하게 하는 실시예가 구현될 수 있다. 본 명세서에 기술된 실시예는 게이트 벽, 격리 게이트 벽 또는 SAGE(self-aligned gate endcap) 벽으로도 지칭될 수 있는 게이트 엔드캡 격리 구조의 제조를 포함할 수 있다.
이웃 장치를 분리하는 SAGE 벽을 갖는 구조에 대한 예시적인 처리 기법에서, 도 7은 본 개시의 실시예에 따른, 게이트-올-어라운드 장치를 갖는 자체 정렬 게이트 엔드캡(SAGE) 구조를 제조하는 방법에서의 다양한 작업을 나타내는 단면도를 도시한다.
도 7의 (a) 부분을 참조하면, 시작 구조는 기판(702) 위의 나노와이어 패터닝 스택(704)을 포함한다. 리소그래피 패터닝 스택(706)은 나노와이어 패터닝 스택(704) 위에 형성된다. 나노와이어 패터닝 스택(704)은 도시된 바와 같이, 완화된 버퍼층(782) 및 결함 수정층(780) 위에 있을 수 있는 교번하는 희생층(710) 및 나노와이어 층(712)을 포함한다. 보호 마스크(714)는 나노와이어 패터닝 스택(704)과 리소그래피 패터닝 스택(706) 사이에 있다. 일 실시예에서, 리소그래피 패터닝 스택(706)은 토포그래픽 마스킹 부분(720), 반사 방지 코팅(ARC) 층(722), 및 포토레지스트 층(724)으로 구성된 3층 마스크이다. 이러한 특정한 실시예에서, 토포그래픽 마스킹 부분(720)은 카본 하드마스크(CHM) 층이고 반사 방지 코팅 층(722)은 실리콘 ARC 층이다.
도 7의 (b) 부분을 참조하면, (a) 부분의 스택은 리소그래피로 패터닝되고 그 후 에칭되어 패터닝된 기판(702) 및 트렌치(730)를 포함하는 에칭된 구조를 제공한다.
도 7의 (c) 부분을 참조하면, (b) 부분의 구조는 격리 층(740) 및 트렌치(730)에 형성된 SAGE 재료(742)를 갖는다. 그 다음 구조는 평탄화되어 패터닝된 토포그래픽 마스킹층(720')을 노출된 상부 층으로서 남긴다.
도 7의 (d) 부분을 참조하면, 격리 층(740)은 예를 들어 돌출 핀 부분을 정의하고 SAGE 벽(742) 아래에 트렌치 격리 구조(741)를 제공하기 위해 패터닝된 기판(702)의 상부 표면 아래로 리세스된다.
도 7의 (e) 부분을 참조하면, 나노와이어(712A 및 712B)를 릴리스하기 위해 적어도 채널 영역에서 희생층(710)이 제거된다. 도 7의 (e) 부분의 구조의 형성에 이어서, 나노와이어(712B 또는 712A) 주위에, 기판(702)의 돌출 핀 위에, 및 SAGE 벽(742) 사이에 게이트 스택이 형성될 수 있다. 일 실시예에서, 게이트 스택의 형성 전에, 보호 마스크(714)의 나머지 부분이 제거된다. 다른 실시예에서, 보호 마스크(714)의 나머지 부분은 처리 방식의 아티팩트로서 절연 핀 모자(insulating fin hat)로서 유지된다.
도 7의 (e) 부분을 다시 참조하면, 소스 또는 드레인 영역이 페이지 내외에 위치하는 채널 뷰가 도시되어 있음을 알 수 있다. 실시예에서, 나노와이어(712B)를 포함하는 채널 영역은 나노와이어(712A)를 포함하는 채널 영역보다 작은 폭을 갖는다. 따라서, 실시예에서, 집적 회로 구조는 다중 폭(다중 Wsi) 나노와이어를 포함한다. 712B 및 712A의 구조는 각각 나노와이어 및 나노리본으로 구별될 수 있지만, 그러한 두 구조는 일반적으로 본 명세서에서 나노와이어라고 한다. 전반에 걸쳐 핀/나노와이어 쌍에 대한 참조 또는 묘사는 핀 및 하나 이상의 위에 있는 나노와이어(예를 들어, 2개의 위에 있는 나노와이어가 도 7에 도시됨)를 포함하는 구조를 나타낼 수 있음을 이해해야 한다. 본 개시의 실시예에 따르면, 도 7과 관련된 구조의 제조 프로세스는 기판 연결 부분을 포함할 수 있는 에피택셜 소스 또는 드레인 구조를 갖는 게이트-올-어라운드 집적 회로 구조를 제공하는 프로세스 방식의 사용을 포함한다. .
실시예에서, 명세서 전반에 걸쳐 설명된 바와 같이, 자체 정렬 엔드캡(SAGE) 격리 구조는 영구 게이트 구조의 부분들을 서로로부터 궁극적으로 전기적으로 격리시키거나 그러한 격리에 기여하기에 적합한 재료 또는 재료들로 구성될 수 있다. 예시적인 재료 또는 재료 조합은 실리콘 이산화물, 실리콘 산화질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은 단일 재료 구조를 포함한다. 다른 예시적인 재료 또는 재료 조합은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물의 하부 부분 및 하프늄 산화물과 같은 보다 높은 유전 상수 재료의 상부 부분을 갖는 다층 스택을 포함한다.
3개의 수직으로 배열된 나노와이어를 갖는 예시적인 집적 회로 구조를 강조하기 위해, 도 8a는 본 개시의 실시예에 따른 나노와이어 기반 집적 회로 구조의 3차원 단면도를 예시한다. 도 8b는 a-a' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조의 단면 소스 또는 드레인 뷰를 예시한다. 도 8c는 b-b' 축을 따라 취해진, 도 8a의 나노와이어 기반 집적 회로 구조의 단면 채널 뷰를 예시한다.
도 8a를 참조하면, 집적 회로 구조(800)는 기판(802) 위에 하나 이상의 수직으로 적층된 나노와이어(804 세트)를 포함한다. 실시예에서, 도시된 바와 같이, 완화된 버퍼 층(802C), 결함 수정 층(802B), 및 하부 기판 부분(802A)이 기판(802)에 포함된다. 최하부 나노와이어 아래에 있고 기판(802)으로부터 형성된 선택적인 핀은 예시를 위해 나노와이어 부분을 강조하기 위해 도시되지 않았다. 본 명세서의 실시예는 단일 와이어 장치 및 다중 와이어 장치 모두를 대상으로 한다. 예로서, 나노와이어(804A, 804B 및 804C)를 갖는 3개의 나노와이어 기반 장치가 예시 목적으로 도시되어 있다. 설명의 편의를 위해, 나노와이어 중 하나를 중심으로 설명하는 경우 나노와이어(804A)가 일 예로 설명된다. 하나의 나노와이어의 속성이 설명되는 경우, 복수의 나노와이어에 기초한 실시예는 각각의 나노와이어에 대해 동일하거나 본질적으로 동일한 속성을 가질 수 있음을 이해해야 한다.
나노와이어(804) 각각은 나노와이어에 채널 영역(806)을 포함한다. 채널 영역(806)은 길이(L)를 갖는다. 도 8c를 참조하면, 채널 영역은 또한 길이(L)에 직교하는 둘레(Pc)를 갖는다. 도 8a 및 8c를 모두 참조하면, 게이트 전극 스택(808)은 채널 영역(806) 각각의 전체 둘레(Pc)를 둘러싼다. 게이트 전극 스택(808)은 채널 영역(806)과 게이트 전극(미도시) 사이의 게이트 유전층과 함께 게이트 전극을 포함한다. 실시예에서, 채널 영역은 아래에 놓이는 기판 재료 또는 위에 놓이는 채널 제조 재료와 같은 임의의 개재 재료 없이 게이트 전극 스택(808)에 의해 완전히 둘러싸여 있다는 점에서 이산적이다. 따라서, 복수의 나노와이어(804)를 갖는 실시예에서, 나노와이어의 채널 영역(806)은 또한 서로에 대해 이산적이다.
도 8a 및 도 8b 모두를 참조하면, 집적 회로 구조(800)는 한 쌍의 비-이산적 소스 또는 드레인 영역(810/812)을 포함한다. 한 쌍의 비-이산적 소스 또는 드레인 영역(810/812)은 복수의 수직으로 적층된 나노와이어(804)의 채널 영역(806)의 어느 한 쪽에 있다. 또한, 한 쌍의 비-이산적 소스 또는 드레인 영역(810/812)은 복수의 수직으로 적층된 나노와이어(804)의 채널 영역(806)에 인접한다. 하나의 이러한 실시예에서, 도시되지는 않았지만, 한 쌍의 비-이산적 소스 또는 드레인 영역(810/812)은 에피택셜 성장이 채널 영역(806) 너머로 연장되는 나노와이어 부분들 상에 그리고 그들 사이에서 이루어진다는 점에서 채널 영역(806)에 대해 수직으로 직접 인접하며, 여기서 나노와이어 단부는 소스 또는 드레인 구조 내에 도시된다. 다른 실시예에서, 도 8a에 도시된 바와 같이, 한 쌍의 비-이산적 소스 또는 드레인 영역(810/812)은 이들이 나노와이어 사이가 아니라 나노와이어의 단부에 형성된다는 점에서 채널 영역(806)에 대해 간접적으로 수직으로 인접한다. 실시예에서, 비이산 소스 또는 드레인 영역(810/812)은 기판 연결 부분을 포함하는 비이산 소스 또는 드레인 영역이다.
실시예에서, 도시된 바와 같이, 소스 또는 드레인 영역(810/812)은 나노와이어(804)의 각 채널 영역(806)에 대한 개별적 및 이산적 소스 또는 드레인 영역이 없다는 점에서 비-이산적이다. 따라서, 복수의 나노와이어(804)를 갖는 실시예에서, 나노와이어의 소스 또는 드레인 영역(810/812)은 각각의 나노와이어에 대해 이산적인 것과 대조적으로 전역적 또는 통합된 소스 또는 드레인 영역이다. 즉, 단일 통합 피처가 복수(이 경우 3)의 나노와이어(804)에 대한 소스 또는 드레인 영역으로서, 또한 보다 구체적으로는 둘 이상의 이산적 채널 영역(806)에 대해 사용된다는 점에서 비-이산적 소스 또는 드레인 영역(810/812)은 전역적이다. 일 실시예에서, 이산 채널 영역(806)의 길이에 직교하는 단면 관점에서 봤을 때, 도 8b에 도시된 바와 같이, 한 쌍의 비-이산적 소스 또는 드레인 영역(810/812) 각각은 모양이 대략 직사각형인데, 바닥 부분은 테이퍼형이고, 상단 부분은 꼭지점 형태이다.
본 개시의 실시예에 따르면, 그리고 도 8a 및 8b에 도시된 바와 같이, 집적 회로 구조(800)는 한 쌍의 접촉부(814)를 더 포함하고, 각 접촉부(814)는 한 쌍의 비-이산적 소스 또는 드레인 영역(810/812) 중 하나 상에 있다. 하나의 그러한 실시예에서, 수직적 의미에서, 각각의 접촉부(814)는 각각의 비-이산적 소스 또는 드레인 영역(810/812)을 완전히 둘러싼다. 다른 양태에서, 도 8b에 도시된 바와 같이, 비-이산적 소스 또는 드레인 영역(810/812)의 전체 둘레는 접촉부(814)와 접촉하는데 접근 가능하지 않을 수 있으며, 따라서 접촉부(814)는 비-이산적 소스 또는 드레인 영역(810/812)을 부분적으로만 둘러싼다. 도시되지 않은 대조적인 실시예에서, a-a' 축을 따라 취해진 비-이산적 소스 또는 드레인 영역(810/812)의 전체 둘레는 접촉부(814)에 의해 둘러싸여 있다.
도 8a를 다시 참조하면, 실시예에서, 집적 회로 구조(800)는 한 쌍의 스페이서(816)를 더 포함한다. 도시된 바와 같이, 한 쌍의 스페이서(816)의 외부 부분은 비-이산적 소스 또는 드레인 영역(810/812)의 부분과 겹칠 수 있어, 한 쌍의 스페이서(816) 아래에 비-이산적 소스 또는 드레인 영역(810/812)의 "임베디드" 부분을 제공한다. 또한 도시된 바와 같이, 비-이산적 소스 또는 드레인 영역(810/812)의 임베디드 부분은 한 쌍의 스페이서(816) 전체 아래로 연장되지 않는다.
기판(802)은 집적 회로 구조 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(802)은 실리콘, 게르마늄, 실리콘-게르마늄, 게르마늄-주석, 실리콘-게르마늄-주석, 또는 III-V족 화합물 반도체 재료를 포함할 수 있지만 이에 제한되지 않는 재료의 단결정으로 구성된 하부 벌크 기판을 포함한다. 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만 이에 제한되지 않는 재료로 구성된 상부 절연체 층은 하부 벌크 기판 상에 있다. 따라서, 구조(800)는 시작하는 반도체-온-절연체 기판으로부터 제조될 수 있다. 대안적으로, 구조(800)는 벌크 기판으로부터 직접 형성되고 국부적인 산화가 사용되어 전술한 상부 절연체 층 대신에 전기 절연 부분을 형성한다. 다른 대안적인 실시예에서, 구조(800)는 벌크 기판으로부터 직접 형성되고, 도핑이 사용되어 그 위에 나노와이어와 같은 전기적으로 격리된 활성 영역을 형성한다. 그러한 일 실시예에서, 제1 나노와이어(즉, 기판에 근접한)는 오메가-FET 유형 구조의 형태를 갖는다.
일 실시예에서, 나노와이어(804)는 후술되는 바와 같은 와이어 또는 리본의 크기를 가질 수 있고, 각진 모서리 또는 둥근 모서리를 가질 수 있다. 실시예에서, 나노와이어(804)는 실리콘, 게르마늄, 또는 이들의 조합과 같으나 이에 제한되지 않는 재료로 구성된다. 그러한 일 실시예에서, 나노와이어는 단결정이다. 예를 들어, 실리콘 나노와이어(804)의 경우, 단결정 나노와이어는 (100) 전역 배향, 예를 들어 z-방향의 <100> 평면을 기반으로 할 수 있다. 아래에 설명된 바와 같이, 다른 방향도 고려될 수 있다. 실시예에서, 단면 관점에서 나노와이어(804)의 치수는 나노 규모이다. 예를 들어, 특정 실시예에서, 나노와이어(804)의 최소 치수는 대략 20 나노미터 미만이다. 실시예에서, 나노와이어(804)는 특히 채널 영역(806)에서 압박을 받는 물질로 구성된다.
도 8c를 참조하면, 실시예에서, 각각의 채널 영역(806)은 폭(Wc) 및 높이(Hc)를 가지며, 폭(Wc)은 높이(Hc)와 거의 동일하다. 즉, 두 경우 모두에서, 채널 영역(806)은 단면 프로파일이 정사각형이거나 모서리가 둥근 경우 원형과 같다. 다른 양태에서, 채널 영역의 폭 및 높이는 명세서 전반에 걸쳐 기술된 바와 같은 나노리본의 경우와 같이 동일할 필요는 없다.
실시예에서, 명세서 전반에 걸쳐 설명된 바와 같이, 집적 회로 구조는 finFET 또는 대응하는 하나 이상의 위에 놓인 나노와이어 구조를 갖는 삼중 게이트 장치와 같은 비평면 장치를 포함하지만 이에 제한되지는 않는다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 본체로 구성되거나 형성되는데, 이 3차원 본체는 자신 위에 놓이는 하나 이상의 개별 나노와이어 채널 부분을 갖는다. 그러한 일 실시예에서, 게이트 구조는 3차원 본체의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싸고, 하나 이상의 개별 나노와이어 채널 부분 각각을 더 둘러싼다.
실시예에서, 명세서 전반에 걸쳐 설명된 바와 같이, 하부 기판은 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 기판은 활성 영역을 형성하기 위해 인, 비소, 붕소, 갈륨 또는 이들의 조합과 같은(이에 국한되지 않음) 전하 캐리어로 도핑된 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성된 벌크 기판이다. 일 실시예에서, 벌크 기판 내의 실리콘 원자의 농도는 97% 초과이다. 또 다른 실시예에서, 벌크 기판은 별개의 결정질 기판 위에 성장된 에피택셜 층, 예를 들어, 붕소 도핑된 벌크 실리콘 단결정 기판 위에 성장된 실리콘 에피택셜 층으로 구성된다. 벌크 기판은 대안적으로 III-V족 재료로 구성될 수 있다. 실시예에서, 벌크 기판은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 안티몬화인듐, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 이들의 조합과 같은, 그러나 이에 국한되지 않는 III-V족 재료로 구성된다. 일 실시예에서, 벌크 기판은 III-V족 재료로 구성되고, 전하 캐리어 도펀트 불순물 원자는 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루르와 같으나 이에 제한되지 않는 것들이다.
본원에 개시된 실시예는 매우 다양한 상이한 유형의 집적 회로 및/또는 마이크로전자 장치를 제조하는 데 사용될 수 있다. 이러한 집적 회로의 예는 프로세서, 칩셋 컴포넌트, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하지만 이에 제한되지는 않는다. 다른 실시예에서, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로 또는 다른 마이크로전자 장치는 당업계에 공지된 매우 다양한 전자 장치에 사용될 수 있다. 예를 들어, 이들은 컴퓨터 시스템(예컨대, 데스크탑, 랩톱, 서버), 휴대폰, 개인용 전자 제품 등에서 사용될 수 있다. 집적 회로는 시스템의 버스 및 기타 컴포넌트와 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 연결될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 잠재적으로 본 명세서에 개시된 접근 방식을 사용하여 제조될 수 있다.
도 9는 본 개시의 실시예의 일 구현에 따른 컴퓨팅 장치(900)를 예시한다. 컴퓨팅 장치(900)는 보드(902)를 수용한다. 보드(902)는 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(904)는 보드(902)에 물리적 및 전기적으로 결합된다. 일부 구현에서, 적어도 하나의 통신 칩(906)은 또한 보드(902)에 물리적으로 전기적으로 연결된다. 다른 구현에서, 통신 칩(906)은 프로세서(904)의 일부이다.
해당 애플리케이션에 따라, 컴퓨팅 장치(900)는 보드(902)에 물리적으로 전기적으로 연결되거나 연결되지 않을 수 있는 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트는 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함하나 이에 국한되지 않는다.
통신 칩(906)은 컴퓨팅 장치(900)로 및 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 전달할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 장치가 어떤 와이어도 포함하지 않는다는 것을 의미하지 않지만 일부 실시예에서는 그렇지 않을 수 있다. 통신 칩(906)은 Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물, 및 3G, 4G, 5G 및 그 이상으로 지정된 기타 무선 프로토콜을 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 장치(900)의 프로세서(904)는 프로세서(904) 내에 패키징된 집적 회로 다이를 포함한다. 프로세서(904)의 집적 회로 다이는 본 개시의 실시예의 구현에 따라 구성된 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조와 같은 하나 이상의 구조를 포함할 수 있다. "프로세서"라는 용어는 레지스터 및/또는 메모리의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 나타낼 수 있다.
통신 칩(906)은 또한 통신 칩(906) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 통신 칩(906)의 집적 회로 다이는 본 개시의 실시예의 구현에 따라 구성된 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조와 같은 하나 이상의 구조를 포함할 수 있다.
추가 구현에서, 컴퓨팅 장치(900) 내에 수용된 다른 컴포넌트는 본 개시의 실시예의 구현에 따라 구성된 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조와 같은 하나 이상의 구조를 포함할 수 있다.
다양한 구현에서, 컴퓨팅 장치(900)은 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 장치, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현에서, 컴퓨팅 장치(900)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
도 10은 본 개시의 하나 이상의 실시예를 포함하는 인터포저(1000)를 예시한다. 인터포저(1000)는 제1 기판(1002)을 제2 기판(1004)에 브리지하는데 사용되는 개재 기판이다. 제1 기판(1002)은 예를 들어 집적 회로 다이일 수 있다. 제2 기판(1004)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1000)의 목적은 소정의 연결을 더 넓은 피치로 확산시키거나 소정의 연결을 다른 연결로 재라우팅하는 것이다. 예를 들어, 인터포저(1000)는 제2 기판(1004)에 후속적으로 결합될 수 있는 볼 그리드 어레이(BGA)(1006)에 집적 회로 다이를 결합할 수 있다. 일부 실시예에서, 제1 및 제2 기판(1002/1004)은 인터포저(1000)의 대향하는 면에 부착된다. 다른 실시예에서, 제1 및 제2 기판(1002/1004)은 인터포저(1000)의 동일한 면에 부착된다. 그리고 추가 실시예에서, 3개 이상의 기판이 인터포저(1000)를 통해 상호연결된다.
인터포저(1000)는 에폭시 수지, 유리 섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가 구현에서, 인터포저(1000)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료와 같은 반도체 기판에 사용하기 위한 위에서 설명된 동일한 재료를 포함할 수 있는 대안적인 강성 또는 가요성 재료로 형성될 수 있다.
인터포저(1000)는 금속 상호연결(1008) 및 비아(1010)를 포함할 수 있으며, 이는 실리콘 관통 비아(TSV)(1012)를 포함하나 이에 제한되지는 않는다. 인터포저(1000)는 수동 및 능동 장치 모두를 포함하는 임베디드 장치(1014)를 더 포함할 수 있다. 이러한 장치는 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서 및 정전기 방전(ESD) 장치를 포함하지만 이에 국한되지는 않는다. 무선 주파수(RF) 장치, 전력 증폭기, 전력 관리 장치, 안테나, 어레이, 센서 및 MEMS 장치와 같은 더 복잡한 장치가 인터포저(1000) 상에 형성될 수도 있다. 본 개시의 실시예에 따르면, 본 명세서에서 개시된 장치 또는 프로세스는 인터포저(1000)의 제조 또는 인터포저(1000)에 포함된 컴포넌트의 제조에 사용될 수 있다.
따라서, 본 개시의 실시예는 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조, 및 기판 연결 부분을 갖는 소스 또는 드레인 구조를 구비한 게이트-올-어라운드 집적 회로 구조를 제조하는 방법을 포함한다.
요약서에 설명된 것을 포함하여 본 개시의 실시예의 예시된 구현에 대한 위의 설명은 완전한 것으로 의도되지 않고 또는 본 개시를 개시된 그 형태 그대로 개제한하려는 의도는 없다. 본 개시의 특정 구현 및 예가 예시의 목적으로 본 명세서에 설명되어 있지만, 관련 기술분야의 통상의 기술자가 인식하는 바와 같이 본 개시의 범위 내에서 다양한 등가 변형이 가능하다.
이러한 수정은 위의 상세한 설명에 비추어 본 개시에 대해 이루어질 수 있다. 다음 청구범위에 사용된 용어는 본 명세서 및 청구범위에 개시된 특정 구현으로 본 개시를 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 개시의 범위는 확립된 청구항 해석의 교리에 따라 해석되어야 하는 다음 청구 범위에 의해 전적으로 결정되어야 한다.
예시적인 실시예 1: 집적 회로 구조는 나노와이어의 수직 배열을 포함한다. 게이트 스택은 나노와이어의 수직 배열 위에 있다. 제1 에피택셜 소스 또는 드레인 구조는 나노와이어의 수직 배열의 제1 단부에 있다. 제2 에피택셜 소스 또는 드레인 구조는 나노와이어의 수직 배열의 제2 단부에 있다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는다.
예시적 실시예 2: 예시적 실시예 1의 집적 회로 구조로서, 상부 부분은 하부 에피택셜 연장 부분과 연속적이다.
예시적 실시예 3: 예시적 실시예 1 또는 2의 집적 회로 구조로서, 상부 부분은 하부 에피택셜 연장 부분의 측면 폭보다 더 큰 측면 폭을 갖는다.
예시적 실시예 4: 예시적 실시예 1, 2 또는 3의 집적 회로 구조로서, 나노와이어의 수직 배열은 서브-핀 위에 있다.
예시적 실시예 5: 예시적 실시예 4의 집적 회로 구조로서, 하부 에피택셜 연장 부분은 서브-핀의 최상부 표면 아래에 최하부 표면을 갖는다.
예시적 실시예 6: 집적 회로 구조는 핀(fin)을 포함한다. 핀 위에 게이트 스택이 있다. 제1 에피택셜 소스 또는 드레인 구조는 핀의 제1 단부에 있다. 제2 에피택셜 소스 또는 드레인 구조는 핀의 제2 단부에 있다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는다.
예시적 실시예 7: 예시적 실시예 6의 집적 회로 구조로서, 상부 부분은 하부 에피택셜 연장 부분과 연속적이다.
예시적 실시예 8: 예시적 실시예 6 또는 7의 집적 회로 구조에서, 상부 부분은 하부 에피택셜 연장 부분의 측면 폭보다 더 큰 측면 폭을 갖는다.
예시적 실시예 9: 예시적 실시예 6, 7 또는 8의 집적 회로 구조로서, 핀은 서브-핀 위에 있다.
예시적 실시예 10: 예시적 실시예 9의 집적 회로 구조로서, 하부 에피택셜 연장 부분은 서브-핀의 최상부 표면 아래에 최하부 표면을 갖는다.
예시적 실시예 11: 컴퓨팅 장치는 보드 및 보드에 결합된 컴포넌트를 포함한다. 컴포넌트는 나노 와이어의 수직 배열을 포함하는 집적 회로 구조를 포함한다. 게이트 스택은 나노와이어의 수직 배열 위에 있다. 제1 에피택셜 소스 또는 드레인 구조는 나노와이어의 수직 배열의 제1 단부에 있다. 제2 에피택셜 소스 또는 드레인 구조는 나노와이어의 수직 배열의 제2 단부에 있다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는다.
예시적 실시예 12: 예시적 실시예 11의 컴퓨팅 장치로서, 보드에 결합된 메모리를 더 포함한다.
예시적 실시예 13: 예시적 실시예 11 또는 12의 컴퓨팅 장치로서, 보드에 연결된 통신 칩을 더 포함한다.
예시적 실시예 14: 예시적 실시예 11, 12 또는 13의 컴퓨팅 장치로서, 보드에 연결된 배터리를 더 포함한다.
예시적 실시예 15: 예시적 실시예 11, 12, 13 또는 14의 컴퓨팅 장치로서, 컴포넌트는 패키징된 집적 회로 다이이다.
예시적 실시예 16: 컴퓨팅 장치는 보드 및 보드에 결합된 컴포넌트를 포함한다. 컴포넌트는 핀을 포함하는 집적 회로 구조를 포함한다. 핀 위에 게이트 스택이 있다. 제1 에피택셜 소스 또는 드레인 구조는 핀의 제1 단부에 있다. 제2 에피택셜 소스 또는 드레인 구조는 핀의 제2 단부에 있다. 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는다.
예시적 실시예 17: 예시적 실시예 16의 컴퓨팅 장치로서, 보드에 결합된 메모리를 더 포함한다.
예시적 실시예 18: 예시적 실시예 16 또는 17의 컴퓨팅 장치로서, 보드에 연결된 통신 칩을 더 포함한다.
예시적 실시예 19: 예시적 실시예 16, 17 또는 18의 컴퓨팅 장치로서, 보드에 결합된 배터리를 더 포함한다.
예시적 실시예 20: 예시적 실시예 16, 17, 18 또는 19의 컴퓨팅 장치서, 컴포넌트는 패키징된 집적 회로 다이이다.

Claims (20)

  1. 집적 회로 구조로서,
    나노와이어의 수직 배열과,
    상기 나노와이어의 수직 배열 위에 있는 게이트 스택과,
    상기 나노와이어의 수직 배열의 제1 단부에 있는 제1 에피택셜 소스 또는 드레인 구조와,
    상기 나노와이어의 수직 배열의 제2 단부에 있는 제2 에피택셜 소스 또는 드레인 구조를 포함하되, 상기 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는
    집적 회로 구조.
  2. 제1항에 있어서,
    상기 상부 부분은 상기 하부 에피택셜 연장 부분과 연속적인
    집적 회로 구조.
  3. 제1항 또는 제2항에 있어서,
    상기 상부 부분은 상기 하부 에피택셜 연장 부분의 측면 폭보다 더 큰 측면 폭을 갖는
    집적 회로 구조.
  4. 제1항 또는 제2항에 있어서,
    상기 나노와이어의 수직 배열은 서브-핀(sub-fin) 위에 있는
    집적 회로 구조.
  5. 제4항에 있어서,
    상기 하부 에피택셜 연장 부분은 상기 서브-핀의 최상부 표면 아래에 최하부 표면을 갖는
    집적 회로 구조.
  6. 집적 회로 구조로서,
    핀(fin)과,
    상기 핀 위에 게이트 스택과,
    상기 핀의 제1 단부에 있는 제1 에피택셜 소스 또는 드레인 구조와,
    상기 핀의 제2 단부에 있는 제2 에피택셜 소스 또는 드레인 구조를 포함하되, 상기 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는
    집적 회로 구조.
  7. 제6항에 있어서,
    상기 상부 부분은 상기 하부 에피택셜 연장 부분과 연속적인
    집적 회로 구조.
  8. 제6항 또는 제7항에 있어서,
    상기 상부 부분은 상기 하부 에피택셜 연장 부분의 측면 폭보다 더 큰 측면 폭을 갖는
    집적 회로 구조.
  9. 제6항 또는 제7항에 있어서,
    상기 핀은 서브-핀 위에 있는
    집적 회로 구조.
  10. 제9항에 있어서,
    상기 하부 에피택셜 연장 부분은 상기 서브-핀의 최상부 표면 아래에 최하부 표면을 갖는
    집적 회로 구조.
  11. 컴퓨팅 장치로서,
    보드와,
    상기 보드에 결합되며, 집적 회로 구조를 포함하는 컴포넌트를 포함하되,
    상기 컴포넌트는
    나노와이어의 수직 배열과,
    상기 나노와이어의 수직 배열 위에 있는 게이트 스택과,
    상기 나노와이어의 수직 배열의 제1 단부에 있는 제1 에피택셜 소스 또는 드레인 구조와,
    상기 나노와이어의 수직 배열의 제2 단부에 있는 제2 에피택셜 소스 또는 드레인 구조를 포함하되, 상기 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는
    컴퓨팅 장치.
  12. 제11항에 있어서,
    상기 보드에 결합된 메모리를 더 포함하는
    컴퓨팅 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 보드에 연결된 통신 칩을 더 포함하는
    컴퓨팅 장치.
  14. 제11항 또는 제12항에 있어서,
    상기 보드에 연결된 배터리를 더 포함하는
    컴퓨팅 장치.
  15. 제11항 또는 제12항에 있어서,
    상기 컴포넌트는 패키징된 집적 회로 다이인
    컴퓨팅 장치.
  16. 컴퓨팅 장치로서,
    보드와,
    상기 보드에 결합되며, 집적 회로 구조를 포함하는 컴포넌트를 포함하되,
    상기 컴포넌트는
    핀(fin)과,
    상기 핀 위에 게이트 스택과,
    상기 핀의 제1 단부에 있는 제1 에피택셜 소스 또는 드레인 구조와,
    상기 핀의 제2 단부에 있는 제2 에피택셜 소스 또는 드레인 구조를 포함하되, 상기 제1 또는 제2 에피택셜 소스 또는 드레인 구조 중 하나 또는 둘 모두는 상부 부분 및 하부 에피택셜 연장 부분을 갖는
    컴퓨팅 장치.
  17. 제16항에 있어서,
    상기 보드에 결합된 메모리를 더 포함하는
    컴퓨팅 장치.
  18. 제16항 또는 제17항에 있어서,
    상기 보드에 연결된 통신 칩을 더 포함하는
    컴퓨팅 장치.
  19. 제16항 또는 제17항에 있어서,
    상기 보드에 연결된 배터리를 더 포함하는
    컴퓨팅 장치.
  20. 제16항 또는 제17항에 있어서,
    상기 컴포넌트는 패키징된 집적 회로 다이인
    컴퓨팅 장치.
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