TW202032722A - 具有延伸源極線鰭式場效電晶體之以鰭式場效電晶體為基礎的分離閘非揮發性快閃記憶體及製造方法 - Google Patents

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Abstract

在一半導體基板上形成一記憶體單元，該半導體基板具有一帶有複數個向上延伸鰭狀物之上表面。第一及第二鰭狀物朝一個方向延伸，而一第三鰭狀物朝一個正交方向延伸。間隔開的源極及汲極區域形成在該第一及第二鰭狀物之每一者中，從而在該第一及第二鰭狀物之每一者中界定在該源極及汲極區域之間延伸的一通道區域。該等源極區域設置在該第三鰭狀物與該第一及第二鰭狀物之間的相交處。一浮動閘橫向地設置在該第一及第二鰭狀物之間，並且橫向地與該第三鰭狀物相鄰，並且沿著該等通道區域的第一部分延伸。一字元線閘沿著該等通道區域的第二部分延伸。一控制閘設置在該浮動閘上方。一抹除閘設置在該等源極區域及該浮動閘上方。

Description

具有延伸源極線鰭式場效電晶體之以鰭式場效電晶體為基礎的分離閘非揮發性快閃記憶體及製造方法
[優先權請求]本申請案主張2018年12月3日所提出之發明名稱「具有延伸源極線鰭式場效電晶體之以鰭式場效電晶體為基礎的分離閘非揮發性快閃記憶體及製造方法」的美國專利申請案第16/208,288號之優先權。
本發明係有關於非揮發性快閃記憶體單元陣列。
非揮發性記憶體裝置在習知技術中係眾所周知的。例如，在美國專利第5,029,130號中揭露一種分離閘記憶體單元。這種記憶體單元具有浮動閘及控制閘，浮動閘及控制閘設置在源極區域與汲極區域之間延伸的基板之通道區域上方並控制通道區域的導電性。施加各種電壓組合至控制閘、源極及汲極，以程式化記憶體單元(藉由將電子注入至浮動閘上)，抹除記憶體單元(藉由從浮動閘移除電子)，以及讀取記憶體單元(藉由測量或偵測浮動閘下方之通道區域的導電性來確定浮動閘的程式化狀態)。
非揮發性記憶體單元中之閘極的組態及數量可以呈多樣化。例如，美國專利第7,315,056號揭露一種記憶體單元，其額外地包括在源極區域上方之程式化/抹除閘。美國專利第7,868,375號揭露一種記憶體單元，其額外地包括在源極區域上方之抹除閘及在浮動閘上方之耦合閘。亦參見美國專利第6,747,310、7,868,375、9,276,005及9,276,006號。
因為縮小微影尺寸從而減小通道寬度的問題影響所有半導體裝置，所以已經提出Fin-FET類型的結構。在Fin-FET類型的結構中，半導體基板材料的鰭狀構件將源極區域連接至汲極區域。鰭狀構件具有頂面及兩個相對側面。然後，從源極區域至汲極區域的電流可以沿著頂面及兩個側面流動。因此，在不犧牲更多半導體面積的情況下，藉由將通道區域「折疊」成兩個側面，藉此減小通道區域的「覆蓋面積」(foot print)，以增加通道區域的表面寬度，從而增加電流。已經揭露使用這樣的Fin-FET之非揮發性記憶體單元。習知技藝的Fin-FET非揮發性記憶體結構的一些實例包括美國專利第7,423,310、7,410,913、8,461,640及9,634,018號。然而，這些習知技藝的Fin-FET結構已經揭露使用浮動閘作為堆疊式閘極裝置或使用捕獲材料或使用SRO(富矽氧化物)或使用奈米晶矽來儲存電荷，或者已經揭露對於具有超過2個閘極的記憶體單元來說係太簡單或對於討論中的閘極數量來說係太複雜之其它記憶體單元組態。
當縮小記憶體單元的尺寸時，發明人已發現一些問題。超薄多晶矽或非晶矽膜沉積及摻雜技術係複雜的，並且經常遭受不足及不均勻摻雜與結構不均勻的困擾。超薄多晶矽浮動閘中之彈道電子傳輸(ballistic electron transport)導致程式化問題(難以在超薄浮動閘中捕獲熱電子)。控制閘在浮動閘上的整合導致厚的多晶矽疊層，這對先進CMOS技術(在高K金屬閘極流程中使用之CMP平坦化步驟以及隨後的先進微影步驟)造成嚴重的製程整合挑戰。隨著水平縮小(horizontal scaling)，相鄰浮動閘之間的電容耦合急劇增加。這導致強烈的串擾效應(亦即，單元的讀取電流變成取決於相鄰單元的電荷狀態)，並且需要藉由設計進行複雜的管理。平面浮動閘記憶體單元的縮小受到與電晶體寬度縮小有關之讀取電流的減小的限制。較低的讀取電流不利於存取時間，並且需要復雜的設計技術來符合高速進取時間規格。在先進製程中平面浮動閘架構無法有效控制浮動閘及選擇電晶體的次臨界漏電流，從而導致來自與被選單元共用同一位元線之未被選單元的高背景漏電流。
藉由一種記憶體裝置來解決上述問題，該記憶體裝置包括一半導體基板，其具有一帶有複數個向上延伸鰭狀物之上表面；以及一記憶體單元。該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面。該複數個鰭狀物中之一第一鰭狀物具有朝第一方向延伸的長度。該複數個鰭狀物中之一第二鰭狀物具有朝該第一方向延伸的長度。該複數個鰭狀物中之一第三鰭狀物具有朝垂直於該第一方向之第二方向延伸的長度。該記憶體單元包括在該第一鰭狀物中間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸，其中該第一源極區域係設置在該第一鰭狀物與該第三鰭狀物的相交處；在該第二鰭狀物中間隔開的一第二源極區域及一第二汲極區域，該第二鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該第二鰭狀物的頂面及相對側面延伸，其中該第二源極區域係設置在該第二鰭狀物與該第三鰭狀物的相交處；一浮動閘，其橫向地設置在該第一鰭狀物與該第二鰭狀物之間且與其絕緣，並且橫向地設置成與該第三鰭狀物相鄰及絕緣，其中該浮動閘沿著該第一通道區域的一第一部分及該第二通道區域的一第一部分延伸且與其絕緣；一字元線閘，其沿著該第一通道區域的一第二部分及該第二通道區域的一第二部分延伸且與其絕緣；一控制閘，其設置在該浮動閘上方且與其絕緣；以及一抹除閘，其包括設置在該第一及第二源極區域上方且與其絕緣之一第一部分及設置在該浮動閘上方且與其絕緣之一第二部分。
此外，一種記憶體裝置包括一半導體基板，其具有一帶有複數個向上延伸鰭狀物的上表面；以及複數個記憶體單元，其以列與行配置在該基板上。該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面。該複數個鰭狀物中之第一鰭狀物各自具有朝行方向延伸的長度。該複數個鰭狀物中之第二鰭狀物各自具有朝垂直於該行方向之列方向延伸的長度。該等記憶體單元中之每一者包括在該等第一鰭狀物中之一者中間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸，其中該第一源極區域係設置在該第一鰭狀物與該等第二鰭狀物中之一者的相交處；在該等第一鰭狀物中之另一者中間隔開的一第二源極區域及一第二汲極區域，該另一第一鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該另一第一鰭狀物的頂面及相對側面延伸，其中該第二源極區域係設置在該另一第一鰭狀物與該第二鰭狀物的相交處；一浮動閘，其橫向地設置在該第一鰭狀物與該另一第一鰭狀物之間且與其絕緣，並且橫向地設置成與該第二鰭狀物相鄰及絕緣，其中該浮動閘沿著該第一通道區域的一第一部分及該第二通道區域的一第一部分延伸且與其絕緣；一字元線閘，其沿著該第一通道區域的一第二部分及該第二通道區域的一第二部分延伸且與其絕緣；一控制閘，其設置在該浮動閘上方且與其絕緣；以及一抹除閘，其包括設置在該第一及第二源極區域上方且與其絕緣之一第一部分及設置在該浮動閘上方且與其絕緣之一第二部分。
一種形成記憶體裝置之方法包括在一半導體基板的上表面中形成複數個向上延伸鰭狀物；以及形成一半導體單元。該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面。該複數個鰭狀物中之一第一鰭狀物具有朝第一方向延伸的長度。該複數個鰭狀物中之一第二鰭狀物具有朝該第一方向延伸的長度。該複數個鰭狀物中之一第三鰭狀物具有朝垂直於該第一方向之第二方向延伸的長度。該記憶體單元的形成包括在該第一鰭狀物中形成間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸，其中該第一源極區域係設置在該第一鰭狀物與該第三鰭狀物的相交處；在該第二鰭狀物中形成間隔開的一第二源極區域及一第二汲極區域，該第二鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該第二鰭狀物的頂面及相對側面延伸，其中該第二源極區域係設置在該第二鰭狀物與該第三鰭狀物的相交處；在該第一鰭狀物與該第二鰭狀物之間橫向地形成一浮動閘且與其絕緣，並且該浮動閘橫向地與該第三鰭狀物相鄰及絕緣，其中該浮動閘沿著該第一通道區域的一第一部分及該第二通道區域的一第一部分延伸且與其絕緣；形成沿著該第一通道區域的一第二部分及該第二通道區域的一第二部分延伸且與其絕緣的一字元線閘；在該浮動閘上方形成一控制閘且與其絕緣；以及形成一抹除閘，其包括設置在該第一及第二源極區域上方且與其絕緣之一第一部分以及設置在該浮動閘上方且與其絕緣之一第二部分。
一種形成記憶體裝置之方法包括在一半導體基板的上表面中形成複數個向上延伸鰭狀物；以及形成複數個記憶體單元，其以列與行配置在該基板上。該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面。該複數個鰭狀物中之第一鰭狀物各自具有朝行方向延伸的長度。該複數個鰭狀物中之第二鰭狀物各自具有朝垂直於該行方向之列方向延伸的長度。該等記憶體單元中之每一者藉由下列步驟來形成：在該等第一鰭狀物之一者中形成間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸，其中該第一源極區域係設置在該第一鰭狀物與該等第二鰭狀物中之一者的相交處；在該等第一鰭狀物中之另一者形成間隔開的一第二源極區域及一第二汲極區域，該另一第一鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該另一第一鰭狀物的頂面及相對側面延伸，其中該第二源極區域係設置在該另一第一鰭狀物與該第二鰭狀物的相交處；在該第一鰭狀物與該另一第一鰭狀物之間橫向地形成一浮動閘且與其絕緣，並且該浮動閘橫向地與該第二鰭狀物相鄰及絕緣，其中該浮動閘沿著該第一通道區域的一第一部分及該第二通道區域的一第一部分延伸且與其絕緣；形成沿著該第一通道區域的一第二部分及該第二通道區域的一第二部分延伸且與其絕緣的一字元線閘；在該浮動閘上方形成一控制閘且與其絕緣；以及形成一抹除閘，其包括設置在該第一及第二源極區域上方且與其絕緣之一第一部分以及設置在該浮動閘上方且與其絕緣之一第二部分。
本發明的其它目的及特徵將藉由閱讀說明書、申請專利範圍及附圖而變得顯而易見。
本發明係一種記憶體單元設計(及製造方法)，其可以縮小尺寸，以致於可以在不犧牲性能的情況下增加可以在基板的任何給定單位面積中形成之記憶體單元的數量。在圖 1A至圖1X中顯示記憶體單元的形成。在半導體基板10中形成適當的p型摻雜輪廓10a之後，製程繼續在基板10的表面上成長二氧化矽(氧化物)層12。在氧化物層12上形成氮化矽(氮化物)層14。在氮化物層14上形成另一個氧化物層16，並且在氧化物層16上形成另一個氮化物層18。在氮化物層18上形成硬罩材料20。這些層顯示在圖1A中。
在硬罩材料20上形成光阻22。然後，以遮罩步驟(masking step)對光阻22進行圖案化，所述遮罩步驟包括微影製程，微影製程選擇性地使光阻的部分曝光，並且選擇性地移除光阻的部分，以暴露下層材料的選擇部分(亦即，在這種情況下是下層硬罩材料20的條帶)。所獲得的結構顯示在圖1B中。
執行蝕刻，以移除硬罩材料20的暴露部分，從而留下硬罩材料的條帶。在光阻移除之後，藉由下列步驟沿著硬罩材料條帶20的側面形成氧化物間隔物24：執行氧化物沉積，隨後進行非等向性氧化物蝕刻，以在硬罩條帶20的垂直側壁上留下間隔物24。在結構上方形成光阻，並且對其進行圖案化，以留下覆蓋交替的間隔物24(例如，沿著每個條帶20的右側間隔物)之光阻條帶。然後，利用氧化物蝕刻，以移除由光阻暴露之那些氧化物間隔物24。在光阻移除之後，執行蝕刻，以移除硬罩條帶20。所獲得的結構顯示在圖1C中。
如圖1D所示，在該結構上形成光阻26，並且對其進行圖案化，以留下光阻26的條帶，每個條帶的長度垂直於氧化物間隔物24的長度方向來延伸。然後，如圖1E所示(在移除光阻26之後)，執行氮化物蝕刻，以移除氮化物層18的暴露部分，從而留下氮化物層18那些被氧化物隔離物24及光阻條帶26保護的部分。接著，執行一連串蝕刻。具體地，利用氧化物蝕刻，以移除間隔物24及氧化物16的暴露部分，從而暴露氮化物層14的部分。利用氮化物蝕刻，以移除氮化物18的剩餘部分，並且移除氮化物層14的暴露部分，從而暴露氧化物層12的部分。利用氧化物蝕刻，以移除氧化物層12的暴露部分，從而暴露基板10的部分。然後，利用矽蝕刻，以於基板10的暴露部分中形成成對的溝槽28/29，並且在相鄰成對的溝槽28/29之間具有基板10的薄鰭狀物30。鰭狀物30朝垂直/行方向縱向延伸且彼此平行。溝槽28/29被朝水平/列方向縱向延伸的基板10之薄鰭式結構32週期性地中斷，使得垂直延伸鰭狀物30週期性地與水平延伸鰭狀物32相交。所獲得的結構顯示在圖1F中。儘管在圖中僅顯示一個鰭狀物及一個鰭狀物32，但是應當理解，存在相交的鰭狀物30及32之網格，其中鰭狀物30朝行方向縱向延伸，而鰭狀物32朝列方向縱向延伸。每個鰭狀物30/32包括彼此相對且終止於頂面(在其上設置有氧化物12)之兩個側壁。
此時可以對暴露的基板執行佈植(例如，CMOS基線(baseline)和底部鰭狀物隔離)。如圖1G所示，在結構上方形成絕緣材料34(例如，氧化物)(包括用氧化物34填充溝槽28/29)，然後進行氧化物平坦化，以移除在氮化物14的頂部上方之氧化物。如圖1H所示，在結構上形成硬罩絕緣層(例如，氮化物)36，接著進行遮罩步驟，以形成僅在鰭狀物30的一側上方(亦即，在已填充溝槽28上方但不在已填充溝槽29上方)延伸之光阻38。如圖1I所示(在移除光阻38之後)，利用氮化物蝕刻，以移除氮化物36的暴露部分，然後進行氧化物蝕刻，以移除在鰭狀物32的一側上(亦即，在溝槽29中)之氧化物34的上部分。此時可以執行單元佈植。
在結構上方(包括沿著溝槽29中之鰭狀物30及32的暴露側壁)形成氧化物層40。如圖1J所示，執行多晶矽沉積、摻雜、退火及回蝕，以在溝槽29中(在鰭狀物30的一側及鰭狀物32的一側上，其中兩個鰭狀物彼此相交)形成多晶矽區塊42。多晶矽區塊42在橫向上與鰭狀物30及鰭狀物32兩者相鄰，並且藉由氧化物層40與鰭狀物30及鰭狀物32絕緣。如圖1K所示(在光阻移除之後)，在多晶矽區塊42之最靠近鰭狀物30及32相交處的部分上方形成光阻，並且使用多晶矽蝕刻，以移除多晶矽區塊42的另一個部分(亦即，使得多晶矽區塊42僅部分沿著緊鄰鰭狀物30/32的相交處之溝槽29的長度延伸)。如圖1L所示，在結構上沉積氧化物44，接著進行CMP(化學機械研磨)平坦化。利用氮化物蝕刻，以移除氮化物14。如圖1M所示，利用氧化物沉積(以填充由移除的氮化物14所留下之空隙)及CMP平坦化(使用多晶矽區塊42作為研磨中止層)，以用氧化物橫向地包圍多晶矽區塊42。
在結構上方形成絕緣層46(較佳地，ONO，其包括氧化物-氮化物-氧化物子層)。在ONO層46上形成多晶矽層48。利用遮罩步驟，以用光阻覆蓋除了在鰭狀物32上延伸的條帶之外的多晶矽層48。然後，如圖1N所示(在光阻移除之後)，使用多晶矽蝕刻，以移除鰭狀物32上方之多晶矽層48的部分。藉由氧化物沉積及蝕刻(使用層46的氮化物作為蝕刻中止層)，沿著多晶矽層48的側面形成氧化物間隔物50，並且氧化物間隔物50沿著鰭狀物32延伸。間隔物50保護鰭狀物30，但是不覆蓋鰭狀物32。然後，如圖1O所示，執行佈植及退火，以在鰭狀物32中形成源極區域52。
利用氧化物蝕刻來移除間隔物50(在對鰭狀物32進行佈植以形成源極區域52期間，間隔物50作為鰭狀物30之暴露部分的保護)。藉由非等向性蝕刻步驟移除絕緣層46的暴露部分(亦即，在浮動閘42及源極線52上面的暴露區域)。如圖1P所示，利用遮罩製程，以在鰭狀物32上方、在多晶矽區域42之不在多晶矽層48下面的部分上方以及在多晶矽層48之在多晶矽區塊42上的部分上方形成光阻54。然後，利用蝕刻，以移除多晶矽層48的暴露部分(留下多晶矽區塊48a)，移除ONO層46的暴露部分以及移除溝槽28/29中之氧化物44的上部分。接著，移除光阻54。所獲得的結構顯示在圖1Q中。
在結構上方形成氧化物層56。藉由氮化物沉積及蝕刻，沿著多晶矽區塊48a的側壁形成氮化物間隔物。如圖1R所示，在結構上方形成氧化物層(隧道氧化物)60，然後進行遮罩步驟，以在鰭狀物32及多晶矽區塊48a上方形成光阻62。利用氧化物蝕刻，以移除在結構的側面及鰭狀物30上之暴露氧化物。移除光阻62。在結構上方形成氧化物層64，接著形成厚多晶矽層。然後，如圖1S所示，對結構進行平坦化，以移除厚多晶矽層的上部分及多晶矽區塊48a的上部分，導致設置在多晶矽區塊48a的一側上之多晶矽區塊66(在鰭狀物32及源極區域52上方)及設置在多晶矽區塊48a的另一側上之多晶矽區塊68(並纏繞鰭狀物30)。可以在此時執行佈植及退火，以摻雜多晶矽區塊48a、66及68。
在結構上方形成硬罩層70(例如，非晶碳)，並且在層70上形成氧化物層72。然後，執行遮罩製程，以用光阻覆蓋除了多晶矽區塊68的一部分(但不是全部)以外的結構。接著，利用蝕刻來移除氧化物層72、非晶碳層70及多晶矽區塊68的暴露部分(保留完整的多晶矽區塊68之最靠近多晶矽區塊42及48a的部分)。對藉由蝕刻所暴露之鰭狀物30的部分執行n型汲極擴展佈植及退火。所獲得的結構顯示在圖1T中(在光阻移除之後)。藉由沉積及蝕刻步驟沿著多晶矽區塊68的暴露側壁形成氮化物或低K材料間隔物74。利用氧化物蝕刻，以移除在與氮化物間隔物74相鄰之鰭狀物30的部分上之氧化物並使所述部分暴露。使鰭狀物30的暴露部分經受矽碳(SiC)的磊晶形成、退火及佈植，以便形成鰭狀物30的擴大汲極區域76。然後，如圖1U所示，利用蝕刻來移除氧化物層72及非晶碳層70。
在結構上方形成氮化物層78，並且在氮化物層78上形成氧化物層80。執行CMP，以移除在氮化物層78的平坦部分上面之氧化物80的部分(亦即，使用氮化物78作為CMP中止層，其中氧化物80保留在汲極區76上方)。利用遮罩步驟，以在多晶矽區塊48a及66上方(但不在多晶矽區塊68上方)之氮化物層78的部分上形成光阻82。如圖1V所示，利用氮化物蝕刻，以移除氮化物層78的暴露部分，從而暴露出多晶矽區塊68。移除光阻82。然後，利用多晶矽蝕刻來移除多晶矽區塊68。在結構上方形成高K介電材料(亦即，介電常數K大於像HfO2 、ZrO2 、TiO2 、Ta2 O5 或其它合適材料的氧化物之介電常數K)的絕緣層84，接著沉積金屬層(其可以包括適當的金屬閘疊層)。除在橫向上與多晶矽區塊42相鄰(亦即，多晶矽區塊68在移除之前所處的位置)的金屬區塊86外，利用蝕刻來移除金屬層及絕緣層84的部分。如圖1W所示，金屬區塊86在其側面及底部以絕緣層84來進行絕緣。
在結構上(包括在金屬區塊86上方)沉積氮化物88，然後進行CMP，以平坦化頂面。接著，在結構上方沉積氧化物90。執行遮罩步驟，以在除了鰭狀物30的汲極區域76以外的結構上方形成光阻。然後，執行一次或多次蝕刻，以形成向下延伸至汲極區域76且暴露出汲極區域76的接觸孔。接著，用導電材料來填充接觸孔(先進行材料沉積，然後進行CMP)，以形成電連接至汲極區域76的導電接觸層92。接觸層92可以由Ti、TiN、自對準矽化物及/或鎢形成(例如，藉由Ti沉積、TiN沉積、矽化及退火、W沉積及CMP)。接觸層形成之後的結構顯示在圖1X中。從此時，進一步處理可以採用CMOS基準流程，以形成用於繞線的多層金屬內連線。
圖2係形成在鰭狀物30中之一與鰭狀物32中之一者的相交處之記憶體單元2的結構之局部立體圖。記憶體單元2的這個部分包括間隔開的源極區域52及汲極區域76(在其間界定沿著鰭狀物30的相對側面及頂面延伸之基板的通道區域93)。記憶體單元2進一步包括字元線閘86、浮動閘42、控制閘48a及抹除閘66。字元線閘86沿著鰭狀物30的兩個相對側面及頂面延伸且與其絕緣，並且設置成與汲極區域76相鄰。浮動閘42僅設置在鰭狀物30中之一側及鰭狀物32中之一側上(與鰭狀物30及32的相交處相鄰)。控制閘48a設置在鰭狀物30上方且在浮動閘42上方。抹除閘66設置在源極區域52上方(亦即，在鰭狀物30及32的相交處上方)且在浮動閘42的一部分上方，並且包括面向浮動閘42的一個上角之凹口66a，以便增加抹除隧穿效率。通道區域93的一部分之導電性由在其周圍纏繞的字元線閘86來控制，而通道區域的另一部分之導電性由在橫向上設置成與其相鄰的浮動閘42來控制。
圖1X及圖2僅顯示記憶體單元的一部分。每個記憶體單元2包括兩個鰭狀物30的部分，其共享設置在其間的共用浮動閘42。這最佳地顯示在圖3中，圖3係顯示在兩個相鄰鰭狀物30的部分上方形成記憶體單元2之上視圖。兩個鰭狀物30的汲極區域76藉由接觸層92電連接在一起。用於兩個鰭狀物30的源極區域52藉由鰭狀物32電連接在一起。字元線閘86沿著兩個鰭狀物30的兩個側面及頂面延伸。控制閘48a在兩個鰭狀物30及浮動閘42上方延伸。每個記憶體單元2包括兩個通道區域93，每個通道區域在各自的鰭狀物30中，兩個通道區域93並行操作。因此，例如，在讀取操作期間，總通道區域電流將是圖3的左側鰭狀物30上之通道區域93中的電流與圖3的右側鰭狀物30上之通道區域93中的電流相加。
圖4繪示記憶體單元2的陣列。鰭狀物30朝行方向延伸，而鰭狀物32朝列方向延伸。字元線閘86係形成為一條連續線(字元線)，其朝列方向延伸且構成用於一列記憶體單元2的字元線閘86。同樣地，控制閘48a係形成為一條連續線(控制閘線)，其朝列方向延伸且構成用於一列記憶體單元2的控制閘48a。控制閘線可以包括與其電連接之一個或多個控制閘線接觸層94。鰭狀物32係一條連續線，其構成用於一列記憶體單元2的源極區域52之至少一部分。抹除閘66係形成為朝列方向延伸之不連續線(電連接至每列中之一些但不是全部抹除閘的抹除閘線)。在未被抹除閘66覆蓋的區域中之源極線區域52上面形成源極線接觸層96(參見圖5中之帶狀單元)。抹除閘66藉由以與控制閘線接觸層94相似之方式所形成的接觸層97來連接。不連續抹除閘線允許少於一列抹除粒度(granularity)(亦即，可以個別抹除少於一整列的記憶體單元)。在字元線86上面形成字元線接觸層98。共享同一行之記憶體單元的汲極接觸層92藉由在第一金屬互連層中形成之位元線92a來電連接。圖5顯示實施控制閘線接觸層94及源極線接觸層96的帶狀單元3之立體圖。
上述形成記憶體單元之方法以及所獲得的記憶體陣列提供許多的優點，其包括小型尺寸、更好的可製造性及更好的性能。這些優點根據下面特徵中之一個或多個來實現。每個記憶體單元2的每個通道區域93沿著鰭狀物30中之一者的相對側面及頂面延伸。字元線閘86纏繞兩個鰭狀物30，並且沿著兩個鰭狀物30中之每一者的兩個側面及頂面延伸，以便有更好的通道區域控制。用於一列記憶體單元2的源極區域52係形成為與鰭狀物30相交之鰭狀物32中的一條連續源極線。這允許將單元縮小至較小尺寸，因為這種組態避免需要為每對記憶體單元形成源極線接觸層。反而，沿著鰭狀物32延伸之連續源極線可以經由週期性接觸層96(例如，每32或64行)電連接至一個導電帶(strap)。藉由每32或64行有一個接觸層，而不是每行有一個接觸層，可以顯著減小記憶體單元2的尺寸，從而減小記憶體單元2的記憶體陣列。為了進一步的記憶體單元縮小，抹除閘66設置在源極線上方(亦即，在源極區域52上方)。
浮動閘42具有盒狀形狀，其定位在由與水平延伸鰭狀物32相交之兩個垂直延伸鰭狀物30所形成的角處，以便對鰭狀物32中之源極線有更好的電壓耦合(在熱電子注入程式化期間)及對鰭狀物30中之通道區域93有更好的控制(在讀取期間)。發明人已發現，浮動閘42相對於鰭狀物30與鰭狀物32的相交處之這種的組態減少浮閘動42在其製造期間之不需要的角變圓，從而減小記憶體單元讀取及程式化特性及性能的不需要的可變性。可以使用相同的氧化物層40，使浮動閘42與鰭狀物30及鰭狀物32兩者絕緣(亦即，這種絕緣體在浮動閘與所有三個鰭狀物之間具有均勻的厚度)。藉由將浮動閘42的至少一部分嵌入使相鄰鰭狀物30彼此絕緣之隔離絕緣材料(氧化物)中，以減小記憶體元的高度。使用金屬與高K值介電質來形成字元線閘86，以提供更好的導電及性能，從而允許字元線閘86的尺寸縮小，這導致較短的通道區域93。發明人已進一步發現，字元線閘86的這種組態改善對來自共享同一行之未被選單元的次臨界洩漏電流的控制，並且改善高溫讀取性能。藉由由同一個沉積多晶矽層形成抹除閘66及偽多晶矽區塊68(其用金屬區塊86取代)來簡化製造。最後，由於通道寬度在鰭狀物30中朝垂直方向延伸及源極區域52寬度在鰭狀物32中朝垂直方向延伸，可以顯著地增加基板10之每平方單位面積的記憶體單元之密度。
在下面的表1及表2中提供用於記憶體單元2之兩組獨立的非限制示例性操作電壓。 表 1
  程式化 抹除 讀取
汲極76 1-2 µA 0V 0.5-1.1V
字元線閘86 0.5-1.2V 0V 0.5-2.5V
控制閘48a 5.5-13.5V 0V 0.5-2.5V
抹除閘66 3.5-5.5V 8.5-15.5V 0V
源極52 3.5-5.5V 0V 0V
表2
  程式化 抹除 讀取
汲極76 1-2 µA 0V 0.5-1.1V
字元線閘86 0.5-1.2V 0V 0.5-2.5V
控制閘48a 5.5-13.5V -10V to -15V 0.5-2.5V
抹除閘66 3.5-5.5V 8.5-12V 0V
源極52 3.5-5.5V 0V 0V
在程式化操作期間，從汲極區域76沿著通道區域93朝源極區域52行進的電子被加熱，並且其中一些電子將藉由熱電子注入被注入至浮動閘42上。在抹除操作期間，浮動閘42上的電子將藉由富爾-諾罕穿隧(Fowler-Nordheim tunneling)隧穿中間絕緣體至抹除閘66。在讀取操作期間，如果浮動閘被抹除掉電子，則電流將從源極區域52沿著通道區域93流向汲極區域76，這被感測為抹除狀態。如果浮動閘用電子程式化，則很少或沒有電流從源極區域52沿著通道區域流向汲極區域76，這將被感測為程式化狀態。
應當理解，本發明並非侷限於上面所述及本文所示之具體例，而是包括落入由此支持之任何請求項的範圍內之任何及所有變化。例如，本文中對本發明的參照沒有意欲限制任何請求或請求項的範圍，而是僅參照可能被一個或多個請求項涵蓋之一個或多個特徵。上述材料、製程及數值實例僅是示例性的，並且不應該被視為對任何請求項的限制。例如，浮動閘、控制閘及/或抹除閘可以由非晶矽而不是多晶矽形成。再者，並非所有方法步驟都需要按照所示的確切順序來執行。最後，單層材料可以形成為多層的這種或相似材料，反之亦然。
應當注意，如本文中所使用，術語「在…上方」及「在…上」均包含性地包括「直接在…上」(沒有中間材料、元件或空間設置在其間)及「間接在…上」(中間材料、元件或空間設置在其間)。同樣地，術語「相鄰」包括「直接相鄰」(沒有中間材料、元件或空間設置在其間)及「間接相鄰」(中間材料、元件或空間設置在其間)，「安裝至」包括「直接安裝至」(沒有中間材料、元件或空間設置在其間)及「間接安裝至」(中間材料、元件或空間設置在其間)，以及「電耦接至」包括「直接電耦接至」(沒有中間材料或元件在其間將元件電連接在一起)及「間接電耦接至」(中間材料或元件在其間將元件電連接在一起)。例如，在「在基板上方」形成元件可以包括在基板上直接形成元件而其間沒有中間材料/元件，以及在基板上間接形成元件而在其間具有一個或多個中間材料/元件。
2:記憶體單元 3:帶狀單元 10:半導體基板 10a:p型摻雜輪廓 12:二氧化矽層 14:氮化矽層 16:氧化物層 18:氮化物層 20:硬罩材料 22:光阻 24:氧化物間隔物 26:光阻 28:溝槽 29:溝槽 30:薄鰭狀物(垂直延伸鰭狀物) 32:薄鰭式結構(水平延伸鰭狀物) 34:絕緣材料 36:硬罩絕緣層 38:光阻 40:氧化物層 42:多晶矽區塊(浮動閘) 44:氧化物 46:絕緣層 48:多晶矽層 48a:多晶矽區塊(控制閘) 50:氧化物間隔物 52:源極區域 54:光阻 56:氧化物層 60:氧化物層 62:光阻 64:氧化物層 66:多晶矽區塊(抹除閘) 66a:凹口 68:多晶矽區塊 70:硬罩層 72:氧化物層 74:氮化物或低K材料間隔物 76:汲極區域 78:氮化物層 80:氧化物層 82:光阻 84:絕緣層 86:金屬區塊(字元線閘) 88:氮化物 90:氧化物 92:導電接觸層 92a:位元線 93:通道區域 94:控制閘線接觸層 96:源極線接觸層 97:接觸層 98:字元線接觸層
圖1A至圖1C係顯示形成本發明的分離閘非揮發性記憶體單元的步驟之側視剖面圖。
圖1D至圖1X係顯示形成本發明的分離閘非揮發性記憶體單元的步驟之立體剖面圖。
圖2係本發明的分離閘非揮發性記憶體單元之局部立體圖。
圖3係本發明的分離閘非揮發性記憶體單元之上視圖。
圖4係本發明的記憶體單元陣列之上視圖。
圖5係實施與控制閘及源極線的接觸之帶狀單元(strap cell)的局部立體圖。
3:帶狀單元
10:半導體基板
30:薄鰭狀物(垂直延伸鰭狀物)
32:薄鰭式結構(水平延伸鰭狀物)
42:多晶矽區塊(浮動閘)
48a:多晶矽區塊(控制閘)
52:源極區域
66:多晶矽區塊(抹除閘)
86:金屬區塊(字元線閘)
92:導電接觸層
94:控制閘線接觸層
96:源極線接觸層

Claims (26)

  1. 一種記憶體裝置，包括： 一半導體基板，其具有一帶有複數個向上延伸鰭狀物之上表面，其中該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面； 該複數個鰭狀物中之一第一鰭狀物具有朝第一方向延伸的長度； 該複數個鰭狀物中之一第二鰭狀物具有朝該第一方向延伸的長度； 該複數個鰭狀物中之一第三鰭狀物具有朝垂直於該第一方向之第二方向延伸的長度；以及 一記憶體單元，其包括： 在該第一鰭狀物中間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸，其中該第一源極區域係設置在該第一鰭狀物與該第三鰭狀物的相交處； 在該第二鰭狀物中間隔開的一第二源極區域及一第二汲極區域，該第二鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該第二鰭狀物的頂面及相對側面延伸，其中該第二源極區域係設置在該第二鰭狀物與該第三鰭狀物的相交處； 一浮動閘，其橫向地設置在該第一鰭狀物與該第二鰭狀物之間且與其絕緣，並且橫向地設置成與該第三鰭狀物相鄰及絕緣，其中該浮動閘沿著該第一通道區域的一第一部分及該第二通道區域的一第一部分延伸且與其絕緣； 一字元線閘，其沿著該第一通道區域的一第二部分及該第二通道區域的一第二部分延伸且與其絕緣； 一控制閘，其設置在該浮動閘上方且與其絕緣；以及 一抹除閘，其包括設置在該第一及第二源極區域上方且與其絕緣之一第一部分及設置在該浮動閘上方且與其絕緣之一第二部分。
  2. 如請求項1之記憶體裝置，其中，該字元線閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣，並且沿著該第二鰭狀物的第一及第二側面以及頂面延伸且與其絕緣。
  3. 如請求項1之記憶體裝置，進一步包括： 一導電接觸層，其電連接至該第一及第二汲極區域。
  4. 如請求項1之記憶體裝置，其中，該浮動閘藉由具有一第一厚度的一第一絕緣體與該第一鰭狀物的第二側面絕緣，藉由具有一第二厚度的一第二絕緣體與該第二鰭狀物的第一側面絕緣，並且藉由具有一第三厚度的一第三絕緣體與該第三鰭狀物的第一側面絕緣，其中該第一、第二及第三厚度彼此相等。
  5. 如請求項1之記憶體裝置，其中，該抹除閘包括一面向該浮動閘的一上邊緣之凹口。
  6. 如請求項1之記憶體裝置，其中，該字元線閘係由金屬材料形成且藉由一高K值介電材料與該第一及第二通道區域絕緣。
  7. 一種記憶體裝置，包括： 一半導體基板，其具有一帶有複數個向上延伸鰭狀物的上表面，其中該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面； 該複數個鰭狀物中之第一鰭狀物各自具有朝行方向延伸的長度； 該複數個鰭狀物中之第二鰭狀物各自具有朝垂直於該行方向之列方向延伸的長度；以及 複數個記憶體單元，其以列與行配置在該基板上，該等記憶體單元中之每一者包括： 在該等第一鰭狀物中之一者中間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸，其中該第一源極區域係設置在該第一鰭狀物與該等第二鰭狀物中之一者的相交處； 在該等第一鰭狀物中之另一者中間隔開的一第二源極區域及一第二汲極區域，該另一第一鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該另一第一鰭狀物的頂面及相對側面延伸，其中該第二源極區域係設置在該另一第一鰭狀物與該第二鰭狀物的相交處； 一浮動閘，其橫向地設置在該第一鰭狀物與該另一第一鰭狀物之間且與其絕緣，並且橫向地設置成與該第二鰭狀物相鄰及絕緣，其中該浮動閘沿著該第一通道區域的一第一部分及該第二通道區域的一第一部分延伸且與其絕緣； 一字元線閘，其沿著該第一通道區域的一第二部分及該第二通道區域的一第二部分延伸且與其絕緣； 一控制閘，其設置在該浮動閘上方且與其絕緣；以及 一抹除閘，其包括設置在該第一及第二源極區域上方且與其絕緣之一第一部分及設置在該浮動閘上方且與其絕緣之一第二部分。
  8. 如請求項7之記憶體裝置，其中，對於該等記憶體單元中之每一者，該字元線閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣，並且沿著該另一第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣。
  9. 如請求項7之記憶體裝置，其中，每個記憶體單元進一步包括： 一導電接觸層，其電連接至該第一及第二汲極區域。
  10. 如請求項7之記憶體裝置，其中，對於該等記憶體單元中之每一者，該浮動閘藉由具有一第一厚度的一第一絕緣體與該第一鰭狀物的第二側面絕緣，藉由具有一第二厚度的一第二絕緣體與該另一第一鰭狀物的第一側面絕緣，並且藉由具有一第三厚度的一第三絕緣體與該第二鰭狀物的第一側面絕緣，其中該第一、第二及第三厚度彼此相等。
  11. 如請求項7之記憶體裝置，其中，對於該等記憶體單元中之每一者，該抹除閘包括一面向該浮動閘的一上邊緣之凹口。
  12. 如請求項7之記憶體裝置，其中，對於該等記憶體單元中之每一者，該字元線閘係由金屬材料形成且藉由一高K值介電材料與該第一及第二通道區域絕緣。
  13. 如請求項7之記憶體裝置，進一步包括： 複數條字元線，其各自電連接至一列記憶體單元的字元線閘； 複數條控制閘線，其各自電連接至一列記憶體單元的控制閘；以及 複數條抹除閘線，其各自電連接至一列記憶體單元的部分但不是全部的抹除閘。
  14. 一種形成記憶體裝置之方法，包括： 在一半導體基板的上表面中形成複數個向上延伸鰭狀物，其中： 該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面， 該複數個鰭狀物中之一第一鰭狀物具有朝第一方向延伸的長度， 該複數個鰭狀物中之一第二鰭狀物具有朝該第一方向延伸的長度，以及 該複數個鰭狀物中之一第三鰭狀物具有朝垂直於該第一方向之第二方向延伸的長度；以及 藉由下列步驟形成一記憶體單元： 在該第一鰭狀物中形成間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸，其中該第一源極區域係設置在該第一鰭狀物與該第三鰭狀物的相交處； 在該第二鰭狀物中形成間隔開的一第二源極區域及一第二汲極區域，該第二鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該第二鰭狀物的頂面及相對側面延伸，其中該第二源極區域係設置在該第二鰭狀物與該第三鰭狀物的相交處； 在該第一鰭狀物與該第二鰭狀物之間橫向地形成一浮動閘且與其絕緣，並且該浮動閘橫向地與該第三鰭狀物相鄰及絕緣，其中該浮動閘沿著該第一通道區域的一第一部分及該第二通道區域的一第一部分延伸且與其絕緣； 形成沿著該第一通道區域的一第二部分及該第二通道區域的一第二部分延伸且與其絕緣的一字元線閘； 在該浮動閘上方形成一控制閘且與其絕緣；以及 形成一抹除閘，其包括設置在該第一及第二源極區域上方且與其絕緣之一第一部分以及設置在該浮動閘上方且與其絕緣之一第二部分。
  15. 如請求項14之方法，其中，該字元線閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣，並且沿著該第二鰭狀物的第一及第二側面以及頂面延伸且與其絕緣。
  16. 如請求項14之方法，進一步包括： 形成一導電接觸層，其電連接至該第一及第二汲極區域。
  17. 如請求項14之方法，其中，該浮動閘藉由具有一第一厚度的一第一絕緣體與該第一鰭狀物的第二側面絕緣，藉由具有一第二厚度的一第二絕緣體與該第二鰭狀物的第一側面絕緣，並且藉由具有一第三厚度的一第三絕緣體與該第三鰭狀物的第一側面絕緣，其中該第一、第二及第三厚度彼此相等。
  18. 如請求項14之方法，其中，該抹除閘的形成包括在該抹除閘中形成一面向該浮動閘的一上邊緣之凹口。
  19. 如請求項14之方法，其中，該字元線閘係由金屬材料形成且藉由一高K值介電材料與該第一及第二通道區域絕緣。
  20. 一種形成記憶體裝置之方法，包括： 在一半導體基板的上表面中形成複數個向上延伸鰭狀物，其中： 該等鰭狀物中之每一者包括彼此相對且終止於一頂面之第一及第二側面， 該複數個鰭狀物中之第一鰭狀物各自具有朝行方向延伸的長度， 該複數個鰭狀物中之第二鰭狀物各自具有朝垂直於該行方向之列方向延伸的長度； 形成複數個記憶體單元，其以列與行配置在該基板上，該等記憶體單元中之每一者藉由下列步驟來形成： 在該等第一鰭狀物中之一者中形成間隔開的一第一源極區域及一第一汲極區域，該第一鰭狀物的一第一通道區域在該第一源極區域與該第一汲極區域之間沿著該第一鰭狀物的頂面及相對側面延伸，其中該第一源極區域係設置在該第一鰭狀物與該等第二鰭狀物中之一者的相交處， 在該等第一鰭狀物中之另一者形成間隔開的一第二源極區域及一第二汲極區域，該另一第一鰭狀物的一第二通道區域在該第二源極區域與該第二汲極區域之間沿著該另一第一鰭狀物的頂面及相對側面延伸，其中該第二源極區域係設置在該另一第一鰭狀物與該第二鰭狀物的相交處， 在該第一鰭狀物與該另一第一鰭狀物之間橫向地形成一浮動閘且與其絕緣，並且該浮動閘橫向地與該第二鰭狀物相鄰及絕緣，其中該浮動閘沿著該第一通道區域的一第一部分及該第二通道區域的一第一部分延伸且與其絕緣， 形成沿著該第一通道區域的一第二部分及該第二通道區域的一第二部分延伸且與其絕緣的一字元線閘， 在該浮動閘上方形成一控制閘且與其絕緣，以及 形成一抹除閘，其包括設置在該第一及第二源極區域上方且與其絕緣之一第一部分以及設置在該浮動閘上方且與其絕緣之一第二部分。
  21. 如請求項20之方法，其中，對於該等記憶體單元中之每一者，該字元線閘沿著該第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣，並且沿著該另一第一鰭狀物的第一及第二側面以及頂面延伸且與其絕緣。
  22. 如請求項20之方法，其中，對於該等記憶體單元中之每一者，該方法進一步包括： 形成一導電接觸層，其電連接至該第一及第二汲極區域。
  23. 如請求項20之方法，其中，對於該等記憶體單元中之每一者，該浮動閘藉由具有一第一厚度的一第一絕緣體與該第一鰭狀物的第二側面絕緣，藉由具有一第二厚度的一第二絕緣體與該另一第一鰭狀物的第一側面絕緣，並且藉由具有一第三厚度的一第三絕緣體與該第二鰭狀物的第一側面絕緣，其中該第一、第二及第三厚度彼此相等。
  24. 如請求項20之方法，其中，對於該等記憶體單元中之每一者，該抹除閘的形成包括在該抹除閘中形成一面向該浮動閘的一上邊緣之凹口。
  25. 如請求項20之方法，其中，對於該等記憶體單元中之每一者，該字元線閘係由金屬材料形成且藉由一高K值介電材料與該第一及第二通道區域絕緣。
  26. 如請求項20之方法，進一步包括： 形成複數條字元線，其各自電連接至一列記憶體單元的字元線閘； 形成複數條控制閘線，其各自電連接至一列記憶體單元的控制閘；以及 形成複數條抹除閘線，其各自電連接至一列記憶體單元的部分但不是全部的抹除閘。
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