TW201826399A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體裝置及其製造方法，改善半導體裝置的可靠度。本發明之半導體裝置設置有複數之鰭FA，位於記憶體單元區1A中，係半導體基板SB之一部分，在沿著半導體基板SB之主面的x方向延伸，且在沿著半導體基板SB之主面而與x方向直交的y方向彼此分隔而設置。此外，於在y方向彼此相鄰的鰭FA之間，元件隔離區EI之頂面的一部分位於較連結面更高之位置，該連結面，將與一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置、和與另一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置連結；在沿著y方向的剖面中，元件隔離區EI之頂面成為凸形。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，例如可適當利用在具有以鰭(Fin)狀的半導體部構成之鰭式電晶體(Fin Field Effect Transistor，FINFET)的半導體裝置及其製造。
例如於美國專利申請公開第2015／0270401號說明書(專利文獻1)記載一種FINFET，在至少2種不同半導體材料形成有通道區。
此外，於美國專利申請公開第2014／0346612號說明書(專利文獻2)，記載藉由熱氧化、電漿氧化或氧離子注入而形成將複數之鰭彼此分離之元件隔離區的技術，元件隔離區之頂面成為凸形。 [習知技術文獻] [專利文獻]
專利文獻1：美國專利申請公開第2015／0270401號說明書 專利文獻2：美國專利申請公開第2014／0346612號說明書
[本發明所欲解決的問題] 16nm節點以下之具有鰭式通道的分離閘極式記憶體單元中，彼此相鄰的記憶體單元之間的距離接近，而有通過連結記憶體單元間的捕集性絕緣膜(電荷儲存膜、電荷保存膜)之電荷的擴散，對記憶體單元的可靠度造成影響之顧慮。
其他問題與新特徵，應可自本說明書之記述內容及附圖明瞭。 [解決問題之技術手段]
一實施形態之半導體裝置，設置有複數之鰭，其係半導體基板之一部分，在沿著半導體基板之主面的第1方向延伸，且在沿著半導體基板之主面而與第1方向直交的第2方向彼此分隔。此外，於在第2方向彼此相鄰的鰭之間，元件隔離區之頂面的一部分位於較連結面更高之位置，該連結面，將與一方的鰭之側壁接觸的元件隔離區之頂面的位置、和與另一方的鰭之側壁接觸的元件隔離區之頂面的位置連結；在沿著第2方向的剖面中，元件隔離區之頂面成為凸形。
一實施形態之半導體裝置之製造方法，包含如下步驟：氮化膜形成步驟，於半導體基板之主面上，形成氮化膜；以及突出部形成步驟，將氮化膜及半導體基板依序加工，形成複數之溝槽，藉而形成由半導體基板之一部分構成的複數之突出部，複數之突出部在沿著半導體基板之主面的第1方向延伸，且在沿著半導體基板之主面而與第1方向直交的第2方向彼此分隔。更包含如下步驟：氧化膜嵌入步驟，於半導體基板之主面上沉積氧化膜，以氧化膜嵌入複數之溝槽的內部；平坦化步驟，將氧化膜之頂面及氮化膜之頂面平坦化；氮化膜去除步驟，去除氮化膜；以及突出部露出步驟，施行等向性乾蝕刻，使氧化膜之頂面及側面分別後退，從氧化膜之頂面露出複數之突出部之頂面及側壁。此外，於在第2方向彼此相鄰的突出部之間，氧化膜之頂面的一部分位於較連結面更高之位置，該連結面，將與一方的突出部之側壁接觸的氧化膜之頂面的位置、和與另一方的突出部之側壁接觸的氧化膜之頂面的位置連結；在沿著第2方向的剖面中，使氧化膜之頂面呈凸形。 [本發明之效果]
依照一實施形態，可改善半導體裝置的可靠度。
以下實施形態中，雖為了方便在必要時分割為複數之個部分或實施形態予以說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、細節、補充說明等關係。
此外，以下實施形態中，在提及要素的數目等(包括個數、數值、量、範圍等)之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定為該特定數目，可為特定數目以上亦可為以下。
此外，以下實施形態中，其構成要素(亦包括要素步驟等)，除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。
此外，提及「由A構成」、「以A形成」、「具有A」、「包含A」時，除了特別指出僅為該要素之情況等，自然未指排除其以外之要素。同樣地，以下實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，對於上述數目及範圍亦相同。
此外，在用於說明以下實施形態的全部附圖中，對具有同一功能者原則上給予同一符號，並省略其重複的說明。此外，在剖面圖及俯視圖中，各部位之大小並未與實際裝置對應，為了使附圖容易理解，而有將特定部位相對放大顯示之情況。此外，在剖面圖與俯視圖對應之情況中，為了使附圖容易理解，而有將特定部位相對放大顯示之情況。此外，有即便為剖面圖仍為了容易觀看附圖而將影線省略之情況，亦有即便為俯視圖仍為了容易觀看附圖而附加影線之情況。
以下，依據附圖詳細地說明本實施形態。
(實施形態1) ＜半導體裝置的構造＞ 利用圖1～圖5，對本實施形態1之半導體裝置的構造予以說明。圖1為，顯示本實施形態1之半導體裝置的記憶體單元區之俯視圖。圖2為，顯示本實施形態1之半導體裝置的邏輯區之俯視圖。圖3為，顯示本實施形態1之半導體裝置的記憶體單元區之沿著圖1的A－A線及B－B線之剖面圖。圖4為，顯示本實施形態1之半導體裝置的邏輯區之沿著圖2的C－C線及D－D線之剖面圖。圖5為，本實施形態1之半導體裝置的形成於記憶體單元區之記憶體單元的鳥瞰圖。
圖3所示的沿著A－A線之剖面，係沿著記憶體單元區的鰭上方之閘極電極的延伸方向之剖面；沿著B－B線之剖面，係沿著記憶體單元區之鰭的延伸方向之剖面。圖4所示的沿著C－C之剖面，係沿著邏輯區的鰭上方之閘極電極的延伸方向之剖面；沿著D－D線之剖面，係沿著邏輯區之鰭的延伸方向之剖面。另，圖1及圖2中，省略源極／汲極區、層間絕緣膜、各閘極電極上之矽化物層等的圖示。進一步，圖5中，省略側壁的圖示。
本實施形態1之半導體裝置，於同一半導體晶片上，搭載有由2個FINFET構成之分離閘極式記憶體單元、及例如低耐受電壓之n型FINFET。記憶體單元配置於記憶體單元區，低耐受電壓之FINFET配置於邏輯區。記憶體單元區及邏輯區，係在沿著半導體基板之主面的方向排列之區域。
如圖1、圖3及圖5的記憶體單元區1A所示，記憶體單元(未揮發性儲存元件)MC，形成於板狀的鰭FA之上部，該板狀的鰭FA為半導體基板SB之一部分，形成於半導體基板SB之上部。此外，如圖2及圖4的邏輯區1B所示，係低耐受電壓之FINFET的電晶體Q1，形成於板狀的鰭FB之上部，該板狀的鰭FB為半導體基板SB之一部分，形成於半導體基板SB之上部。
鰭FA、FB，各自為沿著沿半導體基板SB之主面的x方向(第1方向)而延伸之半導體層的圖案；對x方向直交，沿著半導體基板SB之主面的y方向(第2方向)中之鰭FA、FB的各自之寬度，較x方向之鰭FA、FB的各自之寬度明顯更小。半導體基板SB，例如由單晶矽構成。
鰭FA、FB，分別在y方向彼此分隔而排列配置複數之。圖1及圖2中，雖僅分別顯示3個在y方向排列的鰭FA、FB，但鰭FA、FB，亦可分別在y方向中進一步排列配置多個。
此外，記憶體單元區1A，亦可在x方向中亦排列配置複數之鰭FA，若為具有長度、寬度及高度之突出部，則未要求其形狀。例如亦包含俯視時曲折的圖案。此外，亦未要求鰭FA之排列方式。同樣地，邏輯區1B，亦可在x方向中排列配置複數之鰭FB，若為具有長度、寬度及高度之突出部，則未要求其形狀。例如亦包含俯視時曲折的圖案。此外，亦未要求鰭FB之排列方式。
於複數之鰭FA彼此之間形成溝槽D1，該溝槽D1形成於半導體基板SB之頂面。於複數之鰭FB彼此之間形成溝槽D2，該溝槽D2形成於半導體基板SB之頂面。
如圖3所示，在y方向彼此相鄰的2個鰭FA之彼此的端部，藉由係半導體基板SB之一部分的被元件隔離區EI覆蓋之下部圖案UP而連接。另，下部圖案UP，若從該2個鰭FA之彼此的端部往y方向延伸，與鰭FA連接，則未要求其形狀。同樣地，如圖4所示，在y方向彼此相鄰的2個鰭FB之彼此的端部，藉由係半導體基板SB之一部分的被元件隔離區EI覆蓋之下部圖案UP而連接。另，下部圖案UP，若從該2個鰭FB之彼此的端部往y方向延伸，與鰭FB連接，則未要求其形狀。
鰭FA、及與鰭FA連接的下部圖案UP之各自的側壁，構成溝槽D1的側壁。此外，鰭FB、及與鰭FB連接的下部圖案UP之各自的側壁，構成溝槽D2的側壁。亦可不形成與各個鰭FA、FB連接之下部圖案UP。亦即，形成有下部圖案UP之區域，亦可為嵌入至各個溝槽D1、D2的元件隔離區EI之一部分。
如圖3及圖4所示，元件隔離區EI，係嵌入至各個溝槽D1、D2之絕緣膜。然則，元件隔離區EI並未完全嵌入各個溝槽D1、D2，鰭FA、FB之各自的一部分在元件隔離區EI之頂面上突出。從元件隔離區EI之頂面露出的鰭FA、FB之各自的高度，例如為40nm～60nm程度。元件隔離區EI，覆蓋下部圖案UP之全體。元件隔離區EI，例如由氧化矽構成。
本實施形態1中，將係記憶體單元區1A之構成半導體基板SB的一部分之圖案的包含上層圖案與下層圖案之板狀的半導體層，稱作鰭FA：該上層圖案，從元件隔離區EI露出，在x方向延伸；該下層圖案，在該上層圖案的正下方中，從該上層圖案側到達至溝槽D1之底部。同樣地，將係邏輯區1B之構成半導體基板SB的一部分之圖案的包含上層圖案與下層圖案之板狀的半導體層，稱作鰭FB：該上層圖案，從元件隔離區EI露出，在x方向延伸；該下層圖案，在該上層圖案的正下方中，從該上層圖案側到達至溝槽D2之底部。
亦即，鰭，係在半導體基板SB之頂面中往半導體基板SB的上方突出之半導體圖案，例如為圖1及圖2之在x方向延伸的突出部。此處，以下部圖案UP並非鰭FA、FB之各自的一部分之態樣進行說明。雖未圖示，但在鰭FA、FB之各自的頂面，將包含p型雜質(例如硼(B))之p型井，形成於較後述源極／汲極區更為深層。
如圖3及圖5所示，記憶體單元區1A中，元件隔離區EI之頂面在沿著y方向的剖面中成為凸形。換而言之，則於在y方向彼此相鄰的鰭FA之間，元件隔離區EI之頂面的一部分位於較連結面更高之位置，該連結面，將與一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置、和與另一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置連結。
然則，若元件隔離區EI之頂面的凸部之高度過高，則元件隔離區EI之頂面的段差變大，形成元件隔離區EI後之加工處理變得困難。因此，元件隔離區EI之頂面的凸部之高度，例如宜為20nm～30nm程度，例如若使在y方向彼此相鄰的鰭FA之間隔為a，使凸部之高度為b，則b／a宜為0.2～0.5程度。此處，凸部之高度，係於在y方向彼此相鄰的鰭FA之間，從連結面至元件隔離區EI之頂面的最高位置之距離，而該連結面，將與一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置、和與另一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置連結。
如此地，藉由使記憶體單元區1A的元件隔離區EI之頂面呈凸形，相較於元件隔離區EI之頂面為平坦形狀的情況，在y方向彼此相鄰的記憶體單元MC間之中，構成後述ONO膜(Oxide-Nitride-Oxide)膜ON的捕集性絕緣膜之路徑變長，故可抑制電荷擴散的影響。
另一方面，如圖4所示，邏輯區1B中，在y方向彼此相鄰的鰭FB之間隔，例如為50nm以下之小間隔的情況，元件隔離區EI之頂面在沿著y方向的剖面中並未成為凸形，而成為幾近平坦。亦即，邏輯區1B的元件隔離區EI之頂面的平面度，較記憶體單元區1A的元件隔離區EI之頂面的平面度成為更小。
相對於此，在y方向彼此相鄰的鰭FB之間隔，例如為60nm以上之大間隔的情況，元件隔離區EI之頂面在沿著y方向的剖面中成為凸形。然則，邏輯區1B，不具有如在記憶體單元區1A中發生的電荷擴散之問題，此外，若於元件隔離區EI之頂面具有凸部，則邏輯區1B的形成元件隔離區EI後之加工處理變得困難，因而宜使元件隔離區EI之頂面平坦。
如圖1、圖3及圖5所示，記憶體單元區1A中，於在y方向排列之複數之鰭FA的正上方，以橫跨此等鰭FA之方式，形成有在y方向延伸的控制閘極電極CG、及在y方向延伸的記憶體閘極電極MG。
控制閘極電極CG，隔著閘極絕緣膜GF而形成於從元件隔離區EI之頂面露出的鰭FA之頂面及側壁。閘極絕緣膜GF，例如由氧化矽構成；控制閘極電極CG，例如由多晶矽構成。
x方向的控制閘極電極CG之一方的側壁由側壁SW3覆蓋，於另一方的側壁，隔著ONO膜ON而形成記憶體閘極電極MG。側壁SW3，例如由氮化矽、氧化矽或其等之疊層膜構成。ONO膜ON為，從半導體基板SB側及控制閘極電極CG側起，依序疊層有氧化矽膜X1、氮化矽膜N1及氧化矽膜X2的疊層膜；記憶體閘極電極MG，例如由多晶矽構成。氮化矽膜N1為捕集性絕緣膜(電荷儲存膜、電荷保存膜)，藉由以記憶體單元MC之操作改變氮化矽膜N1的電荷貯存狀態，而可改變記憶體單元MC的閾值電壓。
記憶體閘極電極MG，隔著ONO膜ON而形成於從元件隔離區EI之頂面露出的鰭FA之頂面及側壁。亦即，ONO膜ON，具有沿著鰭FA的頂面、控制閘極電極CG的側壁而連續形成之L字形的剖面。記憶體閘極電極MG，藉由ONO膜ON，而與控制閘極電極CG及鰭FA絕緣。
係x方向之記憶體閘極電極MG的側壁之未與ONO膜ON接觸的側壁，由側壁SW3覆蓋。於控制閘極電極CG及記憶體閘極電極MG的各自之頂面，形成矽化物層SI。矽化物層SI，例如由鎳矽化物(NiSi)或鈷矽化物(CoSi)構成。矽化物層SI，係為了降低分別對控制閘極電極CG之頂面及記憶體閘極電極MG之頂面連接的接觸栓塞(未圖示)，與控制閘極電極CG或記憶體閘極電極MG之連接電阻而設置。
於記憶體單元區1A的鰭FA之正上方，將包含隔著ONO膜ON而彼此鄰接之控制閘極電極CG及記憶體閘極電極MG的圖案，在x方向排列而形成一對。該一對圖案彼此分隔，於構成該一對圖案的2個控制閘極電極CG彼此之相對向的面，與記憶體閘極電極MG鄰接。
於x方向的該圖案旁邊之兩側的鰭FA之頂面，形成一對源極／汲極區。源極／汲極區，分別由導入有n型雜質(例如磷(P)或砷(As))的2個n型半導體區構成，亦即由延伸區EX及擴散層DF構成。延伸區EX，為n型雜質之濃度較擴散層DF更低的區域。此處，將延伸區EX形成於較擴散層DF更為深層。此外，延伸區EX，配置於相較於鄰接之擴散層DF，更為接近控制閘極電極CG及記憶體閘極電極MG之各自的正下方之位置。如此地，該源極／汲極區，具有包含雜質濃度低的延伸區EX、及雜質濃度高的擴散層DF之LDD(Lightly Doped Drain，淺摻雜汲極)構造。
控制閘極電極CG、及形成於該控制閘極電極CG之兩側的鰭FA之頂面的一對源極／汲極區，構成MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)構造之第1電晶體(控制用電晶體)。此外，記憶體閘極電極MG、及形成於該記憶體閘極電極MG之兩側的鰭FA之頂面的一對源極／汲極區，構成MISFET構造之第2電晶體(記憶體用電晶體)。本實施形態1之1個記憶體單元MC，係由彼此共用源極／汲極區的第1電晶體與第2電晶體所構成。亦即，記憶體單元MC，具有控制閘極電極CG、記憶體閘極電極MG、ONO膜ON、控制閘極電極CG附近的汲極區、及記憶體閘極電極MG附近的源極區。
於1個鰭FA上，形成2個記憶體單元MC。該2個記憶體單元MC，共用彼此的源極區。控制閘極電極CG及記憶體閘極電極MG之各自的正下方的鰭FA之頂面，包含在記憶體單元MC操作時形成通道的通道區。該通道，為鰭式通道。記憶體單元MC，為可進行寫入操作及抹除操作之電性改寫的非揮發性記憶體。
此外，如圖2及圖4所示，邏輯區1B中，於在y方向排列之複數之鰭FB的正上方，以橫跨此等鰭FB之方式，形成有在y方向延伸的閘極電極G1。
閘極電極G1，隔著閘極絕緣膜GI而形成於從元件隔離區EI之頂面露出的鰭FB之頂面及側壁。
此外，閘極絕緣膜GI，連續地覆蓋閘極電極G1的底面及兩側的側壁。亦即，閘極電極G1，其頂面以外的面被閘極絕緣膜GI包圍。另，雖未圖示，但在閘極絕緣膜GI與鰭FB之間，作為閘極絕緣膜GI的一部分，例如亦可形成氧化矽膜。閘極絕緣膜GI，例如可使用二氧化鉿(HfO2 )膜、二氧化鋯(ZrO2 )膜、氧化鋁(Al2 O3 )膜、氧化鉭(Ta2 O5 )膜或氧化鑭(La2 O3 )膜等金屬氧化物膜。閘極絕緣膜GI，為介電常數較氧化矽膜更高之所謂的high－k膜。
閘極電極G1，例如由鋁(Al)構成。此外，閘極電極G1，例如亦可具有在半導體基板SB上依序疊層有鈦鋁(TiAl)及鋁(Al)而構成之疊層構造。
x方向的閘極電極G1之兩側的側壁由側壁SW3覆蓋。於閘極電極G1之頂面，並未形成矽化物層SI。在將閘極電極G1、與其上方之接觸栓塞(未圖示)連接的情況，由金屬膜構成之閘極電極G1相較於矽膜為低電阻，故即便未經由矽化物層SI仍可將閘極電極G1與接觸栓塞歐姆連接。
於邏輯區1B的鰭FB之正上方，在x方向排列而形成一對閘極電極G1。該一對閘極電極G1彼此分隔。
於x方向的閘極電極G1旁邊之兩側的鰭FB之頂面，形成一對源極／汲極區。源極／汲極區，與記憶體單元區1A的源極／汲極區同樣地，分別由導入有n型雜質(例如磷(P)或砷(As))的2個n型半導體區構成，亦即由延伸區EX及擴散層DF構成。另，邏輯區1B的源極／汲極區之雜質濃度，較記憶體單元區1A的源極／汲極區之雜質濃度更低。
閘極電極G1、及形成於該閘極電極G1之兩側的鰭FB之頂面的一對源極／汲極區，構成具有MISFET構造之低耐受電壓的電晶體Q1。
於1個鰭FB上，形成2個電晶體Q1。閘極電極G1之正下方的鰭FB之頂面，包含在電晶體Q1操作時形成通道的通道區。該通道，為鰭式通道。此外，2個電晶體Q1，共用彼此具有的一對源極／汲極區中之一方。
本實施形態1中，將具有鰭FA之一部分作為通道區，且形成於鰭FA之上部的上述第1電晶體、第2電晶體、以及電晶體Q1，稱作FINFET。構成記憶體單元MC之第1電晶體與第2電晶體，相較於構成邏輯電路之低耐受電壓的電晶體Q1，係以高電壓驅動的電晶體，故相較於電晶體Q1要求高耐受電壓性能。
此外，如圖3及圖4所示，記憶體單元區1A及邏輯區1B中，元件隔離區EI的頂面、鰭FA與鰭FB之各自的頂面及側壁、與側壁SW3的側壁等，由層間絕緣膜IL覆蓋。層間絕緣膜IL，例如由氧化矽構成。另，雖未圖示，但在層間絕緣膜IL，和元件隔離區EI的頂面、鰭FA與鰭FB之各自的頂面及側壁、與側壁SW3的側壁之間，形成薄層絕緣膜；該絕緣膜，例如由氮化矽構成。使層間絕緣膜IL、側壁SW3、閘極電極G1、ONO膜ON、控制閘極電極CG及記憶體閘極電極MG之各自的頂面，在大致相同的的平面中平坦化。
雖未圖示，但層間絕緣膜IL、記憶體單元MC及電晶體Q1之各自的上部，由層間絕緣膜覆蓋。此外，雖未圖示，但形成貫通層間絕緣膜IL、及層間絕緣膜IL上之該層間絕緣膜的複數之接觸栓塞；接觸栓塞，與閘極電極G1、控制閘極電極CG、記憶體閘極電極MG及各源極／汲極區電性連接。此外，雖未圖示，但於接觸栓塞上形成配線。
＜半導體裝置之特徵及效果＞ 本實施形態1之半導體裝置的主要特徵，在於使記憶體單元區1A的元件隔離區EI之頂面呈凸形的點。
16nm節點以下之分離閘極式記憶體單元MC，在y方向彼此相鄰的記憶體單元MC之間的距離變小，在y方向彼此相鄰的記憶體單元MC分別具有之ONO膜ON的距離變近。因此，吾人認為，電荷通過構成ONO膜ON之係捕集性絕緣膜的氮化矽膜N1而擴散，對記憶體單元MC的可靠度造成影響。
然則，本實施形態1之半導體裝置，藉由使記憶體單元區1A的元件隔離區EI之頂面呈凸形，而將在y方向彼此相鄰的記憶體單元MC之間的氮化矽膜N1(捕集性絕緣膜)之路徑增長。亦即，形成有凸部的情況，相較於未形成凸部的情況，氮化矽膜N1之路徑變長，電荷之擴散距離變長，故可抑制經由在y方向彼此相鄰的記憶體單元MC之間的氮化矽膜N1之路徑的資料變動。藉此，可改善半導體裝置的可靠度。
＜半導體裝置之動作＞ 對於本實施形態1之半導體裝置中的以非揮發性記憶體為主之動作予以說明。
本實施形態1之記憶體單元，具有MISFET構造，使在MISFET的閘極電極內之捕集性絕緣膜的電荷貯存狀態為儲存資訊，讀取其等以作為MISFET的閾值。捕集性絕緣膜，係指可貯存電荷的絕緣膜，作為一例，可列舉氮化矽膜等。藉由電荷對此等電荷貯存區的注入／放出而使MISFET的閾值偏移，使其作為儲存元件而操作。作為使用捕集性絕緣膜之未揮發性半導體儲存裝置，如同本實施形態1之記憶體單元地，具有分離閘極式之MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧化氮氧化物半導體)記憶體。
作為施行記憶體單元之「寫入」及「抹除」的操作法，具有例如SSI(Source Side Injection，源極側注入)方式、BTBT(Band To Band Tunneling，能帶間穿隧)方式及FN(Fowler Nordheim)方式等。
SSI方式，可視作藉由對捕集性絕緣膜注入熱電子而施行記憶體單元之寫入的操作法；BTBT方式，可視作藉由對捕集性絕緣膜注入熱電洞而施行記憶體單元之抹除的操作法；FN方式，可視作藉由電子或電洞的穿隧而施行寫入或抹除的操作法。關於FN方式，若以其他表現方式說明，則FN方式之寫入，可視作藉由以FN穿隧效應將電子注入捕集性絕緣膜而施行記憶體單元之寫入的操作方式；FN方式之抹除，可視作對藉由以FN穿隧效應將電洞注入捕集性絕緣膜而施行記憶體單元之抹除的操作方式。
以下，對於施行SSI方式所產生的寫入，並施行FN方式所產生的抹除之情況予以說明。亦即，將對捕集性絕緣膜(例如圖3所示的絕緣膜ONO膜ON中的係電荷貯存部之氮化矽膜N1)之電子的注入定義為「寫入」，將電洞的注入定義為「抹除」。
SSI方式之寫入，對施行寫入之選擇記憶體單元的各部位分別施加寫入操作電壓，將熱電子注入選擇記憶體單元之捕集性絕緣膜中藉而施行寫入。
此時，熱電子，在2個閘極電極(記憶體閘極電極MG及控制閘極電極CG)間的下方之通道區(源極、汲極間)產生，將熱電子注入記憶體閘極電極MG下方之捕集性絕緣膜。注入的熱電子，在捕集性絕緣膜中之陷阱能階捕獲，此一結果，選擇電晶體的閾值電壓上升。亦即，選擇電晶體成為寫入狀態。
FN方式之抹除，對施行抹除之選擇記憶體單元的各部位分別施加抹除操作電壓，在選擇記憶體單元中，使電洞從記憶體閘極電極MG穿隧，將電洞注入捕集性絕緣膜藉而施行抹除。此時，電洞從記憶體閘極電極MG藉由FN穿隧(FN穿隧效應)而注入至捕集性絕緣膜中，在捕集性絕緣膜中之陷阱能階捕獲，此一結果，選擇電晶體的閾值電壓降低。亦即，選擇電晶體成為抹除狀態。
讀取時，對施行讀取之選擇記憶體單元的各部位分別施加讀取操作電壓。藉由使讀取時之對記憶體閘極電極MG施加的電壓，為寫入狀態的閾值電壓與抹除狀態的閾值電壓之間的值，而可判別寫入狀態與抹除狀態。
＜半導體裝置之製造方法＞ 利用圖6～圖57，對本實施形態1的半導體裝置之製造方法予以說明。圖6～圖57為，說明本實施形態1之半導體裝置的製程之剖面圖。
圖6～圖22及圖28～圖56中的偶數圖片編號，為沿著圖1所示之記憶體單元區的A－A線之剖面圖及沿著B－B線之剖面圖。此外，圖7～圖23及圖29～圖57中的奇數圖片編號，為沿著圖2所示之邏輯區的C－C線之剖面圖及沿著D－D線之剖面圖。圖24～圖27為，沿著圖1所示之記憶體單元區的A－A線之剖面圖。
首先，如圖6及圖7所示，準備半導體基板SB，於半導體基板SB上，例如利用熱氧化法形成氧化膜PAD。氧化膜PAD，例如由氧化矽構成，其厚度例如為10nm程度。而後，於氧化膜PAD上，例如利用CVD(Chemical Vapor Deposition，化學氣相沉積)法形成絕緣膜IF1。絕緣膜IF1，例如由氮化矽構成，其厚度例如為90nm～120nm程度。而後，於絕緣膜IF1上，例如利用CVD法形成非晶矽膜SL1。非晶矽膜SL1的厚度，例如為160nm程度。
接著，如圖8及圖9所示，藉由以光阻圖案為遮罩之乾蝕刻，將非晶矽膜SL1加工。藉此，非晶矽膜SL1，具有俯視時在x方向延伸之長方形形狀。圖8及圖9中，雖於記憶體單元區1A及邏輯區1B分別顯示各1個非晶矽膜SL1的圖案，但包含未圖示之區域，在各個記憶體單元區1A及邏輯區1B，在俯視時行列狀地配置複數之非晶矽膜SL1。記憶體單元區1A之非晶矽膜SL1的Y方向之寬度，較邏輯區1B之非晶矽膜SL1的Y方向之寬度更大。
接著，如圖10及圖11所示，於非晶矽膜SL1及絕緣膜IF1上，例如利用CVD法沉積氧化矽膜後，將該氧化矽膜回蝕，藉以形成由氧化矽構成之側壁SW1。側壁SW1的Y方向之寬度，例如為20nm～50nm程度。亦即，該回蝕，使非晶矽膜SL1之頂面及絕緣膜IF1之頂面露出。
而後，例如藉由濕蝕刻，去除非晶矽膜SL1。藉此，於記憶體單元區1A及邏輯區1B之各自的絕緣膜IF1上，留下覆蓋非晶矽膜SL1之側壁的俯視時呈矩形框狀之側壁SW1。
接著，如圖12及圖13所示，藉由以側壁SW1為遮罩之乾蝕刻，將絕緣膜IF1、氧化膜PAD、半導體基板SB之頂面的一部分加工。藉此，在記憶體單元區1A中，形成由包含半導體基板SB之頂面的一部分所構成之鰭FA、及鰭FA周圍之溝槽D1；在邏輯區1B中，形成由包含半導體基板SB之頂面的一部分所構成之鰭FB、及鰭FB周圍之溝槽D2。溝槽D1、D2之各自的深度，例如為120nm～250nm程度。
亦即，藉由將從記憶體單元區1A之側壁SW1露出的絕緣膜IF1及半導體基板SB之頂面的一部分加工，而形成於半導體基板SB的頂面中往上方突出之板狀的鰭FA。係半導體基板SB之頂面的一部分之板狀圖案，包含在x方向延伸的2個鰭FA，具有俯視時呈矩形之環狀構造。
此外，藉由將從邏輯區1B之側壁SW1露出的絕緣膜IF1及半導體基板SB之頂面的一部分加工，而形成於半導體基板SB的頂面中往上方突出之板狀的鰭FB。係半導體基板SB之頂面的一部分之板狀圖案，包含在x方向延伸的2個鰭FB，具有俯視時呈矩形之環狀構造。
接著，如圖14及圖15所示，例如利用CVD法，以絕緣膜嵌入溝槽D1、D2之各自的內側。該絕緣膜，例如由氧化矽構成。之後，例如利用CMP(Chemical Mechanical Polishing，化學機械研磨)法研磨該絕緣膜及側壁SW1。藉此，使記憶體單元區1A及邏輯區1B的絕緣膜IF1之頂面露出，將絕緣膜IF1之頂面，以及分別嵌入至溝槽D1、D2的該絕緣膜之頂面平坦化。藉由該研磨，去除側壁SW1。嵌入至各個溝槽D1、D2之該絕緣膜，構成元件隔離區EI。
接著，如圖16及圖17所示，藉由以光阻圖案為遮罩之乾蝕刻，將從元件隔離區EI之頂面露出的絕緣膜IF1之一部分、及包含半導體基板SB之頂面的板狀圖案之一部分去除。
亦即，於記憶體單元區1A中，將具有矩形之環狀構造的板狀圖案中之例如在y方向延伸的部分加工，亦即，將連接在y方向排列的2個鰭FA彼此之端部的部分加工。藉此，將構成板狀圖案，在y方向延伸之圖案中的上部之一部分去除。在此步驟中同樣地，於邏輯區1B中，將具有矩形之環狀構造的板狀圖案中之例如在y方向延伸的部分加工，亦即，將連接在y方向排列的2個鰭FB彼此之端部的部分加工。藉此，將構成板狀圖案，在y方向延伸之圖案中的上部之一部分去除。
藉此，形成將在y方向彼此相鄰的鰭FA之彼此的端部連接之下部圖案UP。同樣地，形成將在y方向彼此相鄰的鰭FB之彼此的端部連接之下部圖案UP。去除之圖案為任意圖案，藉由此一去除步驟，分別形成最後構成電路所用之任意的鰭FA、FB。
而後，在該步驟中去除絕緣膜IF1之一部分及板狀圖案之一部分的區域，利用CVD法等，例如嵌入由氧化矽構成之絕緣膜。之後，例如利用CMP法施行研磨，藉此，使該絕緣膜之頂面平坦化，露出絕緣膜IF1之頂面。
另，圖16及圖17中，將該絕緣膜，與在利用圖14及圖15說明的步驟中嵌入至溝槽D1、D2之各自的內側之絕緣膜的邊界，以點線表示。此等絕緣膜，構成元件隔離區EI。
接著，如圖18及圖19所示，形成露出邏輯區1B，覆蓋記憶體單元區1A的光阻圖案RP後，藉由以回蝕使邏輯區1B的元件隔離區EI之頂面後退，而從元件隔離區EI露出絕緣膜IF1之側壁。該回蝕，可利用濕蝕刻或乾蝕刻之任一方式。
接著，如圖20及圖21所示，藉由濕蝕刻，去除絕緣膜IF1而露出鰭FA、FB之各自的頂面上之氧化膜PAD。此處，記憶體單元區1A之鰭FA的Y方向之寬度，例如為20nm～50nm程度；元件隔離區EI的Y方向之寬度，例如為90nm。此外，記憶體單元區1A的從鰭FA之頂面突出的元件隔離區EI之高度，例如為50nm～70nm程度。另一方面，邏輯區1B的從鰭FB之頂面突出的元件隔離區EI之高度，例如為10nm～20nm程度。
接著，如圖22及圖23所示，藉由利用等向性乾蝕刻使元件隔離區EI之頂面後退，而將氧化膜PAD去除，從元件隔離區EI露出鰭FA、FB之各自的側壁。此時，係板狀圖案之一部分的在y方向延伸之下部圖案UP，並未從元件隔離區EI露出。亦即，從元件隔離區EI之頂面露出的半導體基板SB，僅為在x方向延伸的鰭FA及鰭FB。
此外，記憶體單元區1A中，藉由利用等向性乾蝕刻使元件隔離區EI之頂面後退，而使元件隔離區EI之頂面在沿著y方向的剖面中成為凸形。此係因，記憶體單元區1A中，蝕刻從露出的元件隔離區EI之頂面方向及側面方向進行之故。然則，若元件隔離區EI之頂面的凸部之高度過高，則元件隔離區EI之頂面的段差變大，形成元件隔離區EI後之加工處理變得困難，故元件隔離區EI之頂面的凸部之高度，例如宜為20nm～30nm程度。此外，從元件隔離區EI之頂面露出的鰭FA的高度，例如為40nm～60nm程度。
另一方面，邏輯區1B中，元件隔離區EI之頂面並未成為凸形，而呈幾近平坦。亦即，邏輯區1B的元件隔離區EI之頂面的平面度，較記憶體單元區1A的元件隔離區EI之頂面的平面度成為更小。
此係因，在施行等向性乾蝕刻之前，從鰭FB之頂面突出的元件隔離區EI之高度較從鰭FA之頂面突出的元件隔離區EI之高度更低，且在y方向彼此相鄰的鰭FB之間隔較在y方向彼此相鄰的鰭FA之間隔更小，故邏輯區1B中，蝕刻主要從元件隔離區EI之頂面方向進行。
然則，若在y方向彼此相鄰的鰭FB之間隔變大，則邏輯區1B中，元件隔離區EI之頂面在沿著y方向的剖面中亦成為凸形。
另，對於元件隔離區EI之頂面的等向性乾蝕刻，亦可對各個記憶體單元區1A及邏輯區1B分別施行。此一情況，未施行蝕刻之區域係在覆蓋光阻圖案的狀態下施行蝕刻。如此地，在記憶體單元區1A中使元件隔離區EI之頂面呈凸形，在邏輯區1B中使元件隔離區EI之頂面呈平坦形狀亦可。
本實施形態1之主要特徵的1個為，藉由使記憶體單元區1A的元件隔離區EI之頂面呈凸形，而使記憶體單元區1A中在y方向彼此相鄰的記憶體單元之間的捕集性絕緣膜之路徑變長，抑制電荷擴散的影響。
作為調節凸部的高度及寬度之方法，例如具有下述方法。
(1)藉由改變絕緣膜IF1的厚度，而可改變凸部的高度。
(2)在利用等向性乾蝕刻使元件隔離區EI的頂面後退之前，藉由使記憶體單元區1A之元件隔離區EI的頂面均一地後退，而可改變凸部的高度。例如在利用圖14說明的步驟之後，利用濕蝕刻使元件隔離區EI的頂面後退。
(3)藉由改變氧化膜PAD的厚度，而可改變凸部的寬度。例如氧化膜PAD為厚膜之情況，等向性乾蝕刻的起點，離半導體基板SB之頂面變遠，至獲得其望的鰭FA之高度為止的蝕刻時間變長。此一結果，凸部的寬度變窄。
(4)藉由改變絕緣膜IF的構造，而可改變凸部的寬度。
作為一例，利用圖24～圖27，於以下內容，說明關於使絕緣膜IF1為由下層之氮化矽膜SN1、氧化矽膜SO1、及上層之氮化矽膜SN2所構成的疊層構造之情況。
將元件隔離區EI之頂面加工使其平坦後(圖24)，去除上層之氮化矽膜SN2(圖25)，進一步，利用等向性乾蝕刻使元件隔離區EI之頂面及側面後退(圖26)。此時，將氧化矽膜SO1去除。而後，去除下層之氮化矽膜SN1(圖27)。藉此，可形成於較鰭FA之頂面更為上方具有寬度d的元件隔離區EI，該寬度d較在y方向彼此相鄰的鰭FA之間的距離c更小。此處，利用等向性乾蝕刻使元件隔離區EI之頂面後退，露出鰭FA，藉而可將凸部的寬度減小。
接著，如圖28及圖29所示，形成絕緣膜IF2，其覆蓋從元件隔離區EI之頂面露出的鰭FA、FB之各自的表面。絕緣膜IF2，例如可利用熱氧化法形成，例如由氧化矽構成。絕緣膜IF2覆蓋鰭FA、FB之各自的頂面及側壁，元件隔離區EI之頂面從絕緣膜IF2露出。絕緣膜IF2的厚度，例如為1nm～2nm程度。
接著，如圖30及圖31所示，於元件隔離區EI及絕緣膜IF2上，例如利用CVD法形成多晶矽膜SL2後，將多晶矽膜SL2之頂面藉由CMP法等研磨。從鰭FA、FB之各自的頂面至多晶矽膜SL2的頂面為止之多晶矽膜SL2的厚度，例如為60nm～150nm程度。
而後，藉由將多晶矽膜SL2之頂面熱氧化，而形成覆蓋該頂面的氧化矽膜SO2。氧化矽膜SO2的厚度，例如為6nm～10nm程度。而後，於氧化矽膜SO2上，例如利用CVD法形成絕緣膜IF3。絕緣膜IF3，例如由氮化矽構成，其厚度例如為90nm程度。
接著，如圖32及圖33所示，藉由以光阻圖案為遮罩之乾蝕刻，將記憶體單元區1A之絕緣膜IF3、氧化矽膜SO2、多晶矽膜SL2及絕緣膜IF2加工。亦即，在以光阻圖案(未圖示)覆蓋邏輯區1B之狀態下施行圖案化。光阻圖案，在該圖案化後去除。藉此，鰭FA的正上方中，在x方向排列形成由絕緣膜IF3、氧化矽膜SO2、多晶矽膜SL2及絕緣膜IF2所構成之疊層圖案。藉由此一圖案化，形成由多晶矽膜SL2構成之控制閘極電極CG，並形成由絕緣膜IF2構成之閘極絕緣膜GF。
由絕緣膜IF3及控制閘極電極CG所構成之疊層圖案，在y方向延伸，配置為橫跨複數之鰭FA上及閘極絕緣膜GF上。記憶體單元區1A中，在該疊層圖案形成處以外的區域，以上述蝕刻將記憶體單元區1A之絕緣膜IF3、氧化矽膜SO2、多晶矽膜SL2及絕緣膜IF2去除，藉而露出鰭FA之表面及元件隔離區EI之頂面。
接著，如圖34及圖35所示，利用熱氧化法，將從閘極絕緣膜GF露出的鰭FA之頂面及側壁與控制閘極電極CG之側壁氧化。藉此，形成覆蓋鰭FA之頂面及側壁與控制閘極電極CG之側壁的氧化矽膜(底部氧化膜)X1。圖34，雖顯示從鰭FA之頂面至控制閘極電極CG的側壁連續形成之氧化矽膜X1，但亦可未在閘極絕緣膜GF的側壁形成氧化矽膜X1。
而後，例如利用CVD法，於氧化矽膜X1、絕緣膜IF3及元件隔離區EI上方形成氮化矽膜N1。該氮化矽膜N1，在之後形成的記憶體單元中作為貯存電荷所用之捕集性絕緣膜而作用。另，此處，雖對於形成氮化矽膜N1作為捕集性絕緣膜予以說明，但作為捕集性絕緣膜並不限於氮化矽膜N1，例如亦可形成由矽酸鉿(HfSiO)構成之絕緣膜。而後，例如利用CVD法而於氮化矽膜N1上形成氧化矽膜(頂部氧化膜)X2。
從半導體基板SB側依序疊層有氧化矽膜X1、氮化矽膜N1及氧化矽膜X2而構成的疊層膜，構成ONO膜ON。與控制閘極電極CG的側壁接觸之ONO膜ON，由從控制閘極電極CG側起依序在x方向形成之氧化矽膜X1、氮化矽膜N1及氧化矽膜X2構成。此處，ONO膜ON之最上層的頂部氧化膜之材料，不限於氧化矽，例如亦可為氧化鋁(Al2 O3 )。
另，ONO膜ON，原則上，係指由氧化矽膜X1、氮化矽膜N1及氧化矽膜X2構成之疊層膜，但為了說明的方便，亦有將由氮化矽膜N1及氧化矽膜X2構成之疊層膜稱作ONO膜ON的情況。
接著，如圖36及圖37所示，於ONO膜ON上，例如利用CVD法形成多晶矽膜SL3。多晶矽膜SL3的厚度，至少具有控制閘極電極CG的厚度以上之大小。此處，以較由控制閘極電極CG、氧化矽膜SO2及絕緣膜IF3構成之疊層膜的膜厚更大之膜厚，形成多晶矽膜SL3，藉而覆蓋包含控制閘極電極CG、氧化矽膜SO2、絕緣膜IF3及ONO膜ON的疊層膜。之後，利用CMP法等將多晶矽膜SL3之頂面平坦化。
而後，藉由施行回蝕，而使多晶矽膜SL3之頂面後退，例如使多晶矽膜SL3之頂面的高度，與控制閘極電極CG之頂面的高度一致。藉此，使絕緣膜IF3及覆蓋絕緣膜IF3的ONO膜ON，在多晶矽膜SL3之頂面上突出。藉由上述對於多晶矽膜SL3之平坦化步驟及回蝕步驟，將邏輯區1B之多晶矽膜SL3去除。
接著，如圖38及圖39所示，於ONO膜ON及多晶矽膜SL3上方，例如利用CVD法形成絕緣膜。該絕緣膜，例如由氮化矽構成，其厚度例如為10～50nm。而後，藉由乾蝕刻，從該絕緣膜，露出多晶矽膜SL3之頂面、及絕緣膜IF3之正上方的ONO膜ON之頂面。藉此，於絕緣膜IF3的側壁，隔著ONO膜ON，形成由該絕緣膜構成之側壁SW2。藉由該乾蝕刻步驟，去除邏輯區1B之該絕緣膜。
接著，如圖40及圖41所示，藉由以側壁SW2為硬罩之乾蝕刻，將多晶矽膜SL3加工。藉此，從多晶矽膜SL3，露出與鰭FA之頂面及側壁接觸的ONO膜ON之頂面。於控制閘極電極CG旁邊之兩側，隔著ONO膜ON而形成由多晶矽膜SL3的圖案構成之記憶體閘極電極MG。然則，與控制閘極電極CG之一方的側壁鄰接之記憶體閘極電極MG，係在之後的步驟去除之圖案，並未留在完成後之半導體裝置。
接著，如圖42及圖43所示，藉由以光阻圖案為遮罩之乾蝕刻，將與由控制閘極電極CG及絕緣膜IF3構成的疊層膜之一方的側壁鄰接之記憶體閘極電極MG、及該記憶體閘極電極MG正上方之側壁SW2去除。藉此，留下與控制閘極電極CG之另一方的側壁鄰接之記憶體閘極電極MG。而後，將從控制閘極電極CG、記憶體閘極電極MG露出的ONO膜ON去除。
亦即，ONO膜ON，僅留在記憶體閘極電極MG與鰭FA之間、記憶體閘極電極MG與控制閘極電極CG之間、及側壁SW2與絕緣膜IF3之間。因此，記憶體單元區1A，在從控制閘極電極CG及記憶體閘極電極MG露出的區域中，露出鰭FA之頂面及側壁、與元件隔離區EI之頂面。此外，在記憶體單元區1A中露出絕緣膜IF3的頂面及一方的側壁，在邏輯區1B中露出絕緣膜IF3的頂面。
沿著鰭FA的頂面延伸，亦即沿著半導體基板SB延伸之ONO膜ON，與沿著控制閘極電極CG的側壁延伸之ONO膜ON係連續形成，具有L字形的剖面。於鰭FA上，將具有控制閘極電極CG、及沿著ONO膜ON而與該控制閘極電極CG鄰接之記憶體閘極電極MG的圖案形成一對，在一對控制閘極電極CG彼此之間，一對記憶體閘極電極MG彼此相對向。而後，以在之後對鰭FA施行的雜質注入步驟中防止鰭FA受到損害等為目的，而對鰭FA之頂面及側壁施行氧化處理亦可。
接著，如圖44及圖45所示，形成覆蓋記憶體單元區1A，露出邏輯區1B之一部分的光阻圖案(未圖示)後，藉由以該光阻圖案為遮罩之乾蝕刻，將邏輯區1B之絕緣膜IF3、氧化矽膜SO2、多晶矽膜SL2及絕緣膜IF2加工。藉此，於鰭FB之正上方，將以絕緣膜IF2、由多晶矽膜SL2構成之虛擬閘極電極DG、氧化矽膜SO2、及絕緣膜IF3構成之疊層膜，在x方向排列而形成一對。在此等疊層膜旁邊的區域，露出鰭FB及元件隔離區EI之頂面。亦即，於鰭FB上，隔著絕緣膜IF2而形成虛擬閘極電極DG、氧化矽膜SO2、及絕緣膜IF3。虛擬閘極電極DG，係在之後的步驟中去除之虛擬閘極電極，並未留在完成的半導體裝置。
而後，將該光阻圖案去除後，施行以絕緣膜IF3及側壁SW2為遮罩的離子注入步驟，藉而將n型雜質(例如磷(P)或砷(As))植入鰭FA、FB之各自的頂面。藉此，形成複數之係雜質濃度較低的n型半導體區之延伸區EX。記憶體單元區1A之延伸區EX，形成於具有控制閘極電極CG、及隔著ONO膜ON而與該控制閘極電極CG鄰接之記憶體閘極電極MG的圖案旁邊之鰭FA的頂面。邏輯區1B之延伸區EX，形成於虛擬閘極電極DG旁邊之鰭FB的頂面。此處，因應必要，亦可分別對各個鰭FA、FB施行p型雜質(例如硼(B))的植入以作為環形注入。
接著，如圖46及圖47所示，於半導體基板SB上，例如利用CVD法形成絕緣膜。該絕緣膜，例如由氧化矽、氮化矽或其等之疊層膜構成。而後，藉由乾蝕刻，從該絕緣膜露出各個鰭FA、FB及絕緣膜IF3之頂面。藉此，記憶體單元區1A中，在包含控制閘極電極CG、記憶體閘極電極MG、ONO膜ON、氧化矽膜SO2、絕緣膜IF3及側壁SW2的圖案之兩側的側壁，形成由該絕緣膜構成的側壁SW3。此外，邏輯區1B中，在由虛擬閘極電極DG、氧化矽膜SO2及絕緣膜IF3構成的疊層膜之兩側的側壁，形成由該絕緣膜構成的側壁SW3。
而後，藉由施行將絕緣膜IF3及側壁SW2、SW3分別作為遮罩的離子注入步驟，而將n型雜質(例如磷(P)或砷(As))植入鰭FA、FB之各自的頂面。藉此，形成複數之係雜質濃度較高的n型半導體區之擴散層DF。記憶體單元區1A的擴散層DF，形成於具有控制閘極電極CG、及隔著ONO膜ON而與該控制閘極電極CG鄰接之記憶體閘極電極MG的圖案旁邊之鰭FA的頂面。邏輯區1B的擴散層DF，形成於虛擬閘極電極DG旁邊之鰭FB的頂面。
擴散層DF，相較在與該擴散層DF接觸之延伸區EX，在x方向中形成於離控制閘極電極CG、記憶體閘極電極MG或虛擬閘極電極DG更遠的位置。擴散層DF，形成深度較延伸區EX更淺，n型雜質濃度更高。彼此接觸之延伸區EX及擴散層DF，構成電晶體的源極／汲極區。而後，為了使延伸區EX內及擴散層DF內之雜質活性化，因應必要而施行熱處理。
另，此處，雖對以同一步驟形成記憶體單元區1A及邏輯區1B之各自的源極／汲極區進行說明，但吾人考慮在形成有相較於形成於邏輯區1B之電晶體為高耐受電壓的記憶體單元之記憶體單元區1A中，使源極／汲極區之雜質濃度，較邏輯區1B的源極／汲極區之雜質濃度更高。因此，亦可將記憶體單元區1A之延伸區EX及擴散層DF的形成步驟、與邏輯區1B之延伸區EX及擴散層DF的形成步驟分別施行。此外，此處，雖對藉由離子注入形成源極／汲極區之方法進行說明，但亦可取代施行離子注入，而利用磊晶成長法，將導入有雜質的磊晶層，形成於各閘極電極旁邊的鰭FA、FB之各自的頂面及側壁。
接著，如圖48及圖49所示，於半導體基板SB上，例如利用CVD法，依序形成例如具有5nm～20nm的膜厚之由氮化矽構成的絕緣膜(未圖示)、及例如由氧化矽構成的層間絕緣膜IL。層間絕緣膜IL，至少具有較控制閘極電極CG更大的膜厚，此處，具有較由閘極絕緣膜GF、控制閘極電極CG、氧化矽膜SO2及絕緣膜IF3構成之疊層膜更厚的膜厚。
接著，如圖50及圖51所示，將層間絕緣膜IL之頂面，例如利用CMP法研磨，藉而使其平坦化。該研磨步驟，將絕緣膜IF3及側壁SW2全部去除，將側壁SW3及ONO膜ON之各自的上部之一部分去除，使控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG之各自的頂面露出。亦即，使控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG，與ONO膜ON、側壁SW3及層間絕緣膜IL之各自的頂面，在大致相同的平面中平坦化，於相同高度一致。
藉此，頂面露出的控制閘極電極CG及記憶體閘極電極MG、以及由形成於包含控制閘極電極CG及記憶體閘極電極MG的圖案之兩側的延伸區EX及擴散層DF構成之源極／汲極區，構成分離閘極式的記憶體單元MC。亦即，記憶體單元MC，構成MONOS型之非揮發性記憶體，其具有包含控制閘極電極CG之第1電晶體、及包含記憶體閘極電極MG之第2電晶體。
如圖50所示，記憶體單元區1A之控制閘極電極CG，在鰭FA及元件隔離區EI之各自的正上方中，以橫跨複數之鰭FA的上部之方式在y方向延伸。此外，控制閘極電極CG，形成為嵌入從元件隔離區EI突出的複數之鰭FA彼此之間。此外，如圖51所示，邏輯區1B之虛擬閘極電極DG，於鰭FB及元件隔離區EI之各自的正上方中，以橫跨複數之鰭FB的上部之方式在y方向延伸。此外，虛擬閘極電極DG，形成為嵌入從元件隔離區EI突出的複數之鰭FB彼此之間。
接著，如圖52及圖53所示，在以光阻圖案(未圖示)保護記憶體單元區1A之控制閘極電極CG及記憶體閘極電極MG的狀態下，藉由濕蝕刻，去除虛擬閘極電極DG。而後，去除絕緣膜IF2。另，亦可不去除絕緣膜IF2，而在之後的步驟將其作為形成於邏輯區1B的閘極絕緣膜GI之一部分使用。藉由該去除步驟，邏輯區1B中，在去除虛擬閘極電極DG及絕緣膜IF2的區域形成溝槽。之後，將記憶體單元區1A的該光阻圖案去除。
接著，如圖54及圖55所示，於半導體基板SB上，例如利用ALD(Atomiclayer Deposition：原子層沉積)法形成絕緣膜後，於該絕緣膜上，例如利用濺鍍法形成金屬膜，藉而將由該絕緣膜及該金屬膜構成之疊層膜嵌入該溝槽內。之後，例如利用CMP法施行研磨，藉而將層間絕緣膜IL上之多餘的該絕緣膜及金屬膜去除，使層間絕緣膜IL、控制閘極電極CG及記憶體閘極電極MG之各自的頂面露出。藉此，形成嵌入至該溝槽內的由絕緣膜構成之閘極絕緣膜GI、及隔著閘極絕緣膜GI而嵌入至該溝槽內的由金屬膜構成之閘極電極G1。
閘極電極G1、及形成於閘極電極G1旁邊的鰭FB之一對源極／汲極區，構成電晶體Q1。電晶體Q1，係以相較於第1電晶體、第2電晶體皆更低的電壓驅動之低耐受電壓的MISFET，具有金屬閘極電極。構成閘極絕緣膜GI之絕緣膜，例如，可使用二氧化鉿(HfO2 )膜、二氧化鋯(ZrO2 )膜、氧化鋁(Al2 O3 )膜、氧化鉭(Ta2 O5 )膜或氧化鑭(La2 O3 )膜等金屬氧化物膜。亦即，閘極絕緣膜GI，為介電常數較氧化矽膜更高的high－k膜(高介電常數膜)。
構成閘極電極G1之該金屬膜，例如係以2層疊層膜構成。該疊層膜，具有從半導體基板SB側起依序疊層的第1金屬膜及第2金屬膜。第1金屬膜，例如由鈦鋁(TiAl)膜構成；第2金屬膜，例如由鋁(Al)構成。此外，亦可於第1金屬膜及第2金屬膜之間，夾設鈦(Ti)膜、氮化鈦(TiN)膜或其等之疊層膜，調整電晶體Q1的閾值電壓。另，圖55中將該第1金屬膜及第2金屬膜顯示為1層金屬膜。
閘極絕緣膜GI，在該溝槽內之中，覆蓋閘極電極G1之底面及側壁、與該溝槽之底面及側壁。另，利用圖52及圖53說明的步驟中在將絕緣膜IF2去除之情況，藉由在形成閘極絕緣膜GI前施行氧化處理，而於該溝槽之底面形成新的絕緣膜，將該絕緣膜作為閘極絕緣膜GI之一部分使用亦可。此外，此處，雖對在去除虛擬閘極電極DG後形成high－k膜進行說明，但亦可在構成虛擬閘極電極DG之多晶矽膜SL2(參考圖31)的形成之前，在利用圖23說明的步驟之後，形成high－k膜，將該high－k膜留下作為邏輯區1B的閘極絕緣膜GI。
接著，如圖56及圖57所示，藉由絕緣膜IF4覆蓋邏輯區1B的閘極電極G1之頂面後，形成覆蓋控制閘極電極CG及記憶體閘極電極MG之各自的頂面之矽化物層SI。
絕緣膜IF4，例如係由藉由CVD法形成之氧化矽構成。此處，以覆蓋記憶體單元區1A及邏輯區1B的方式形成絕緣膜IF4後，藉由施行圖案化而將記憶體單元區1A之絕緣膜IF4去除。藉此，留下覆蓋邏輯區1B的層間絕緣膜IL、側壁SW3及閘極電極G1之各自的頂面之絕緣膜IF4。
而後，在露出的控制閘極電極CG及記憶體閘極電極MG上方，例如利用濺鍍法形成由鎳(Ni)或鈷(Co)構成的金屬膜後，施行熱處理，使該金屬膜，與控制閘極電極CG及記憶體閘極電極MG之各自的頂面反應。
藉此，形成矽化物層SI，其覆蓋控制閘極電極CG及記憶體閘極電極MG之各自的頂面，由鎳矽化物(NiSi)或鈷矽化物(CoSi)構成。
而後，將未反應的金屬膜藉由濕蝕刻等去除。藉此，露出層間絕緣膜IL及絕緣膜IF4。此處，藉由絕緣膜IF4覆蓋閘極電極G1，故可防止係金屬閘極電極之閘極電極G1因該濕蝕刻而被去除。此外，在閘極電極G1上並未形成矽化物層SI。
而後，雖未圖示，但於層間絕緣膜IL上進一步形成層間絕緣膜，並形成貫通此等層間絕緣膜，而與控制閘極電極CG、記憶體閘極電極MG、源極／汲極區或閘極電極G1連接的複數之接觸栓塞(連接部)，藉而完成本實施形態1之半導體裝置。
具體而言，例如利用CVD法於層間絕緣膜IL上形成由氧化矽等構成之層間絕緣膜後，藉由以光阻圖案為遮罩之乾蝕刻，形成貫通由層間絕緣膜IL及其上方之該層間絕緣膜所構成的疊層層間絕緣膜之複數之接觸孔。接觸孔，係使構成記憶體單元MC的源極／汲極區之擴散層DF、構成電晶體Q1的源極／汲極區之擴散層DF、控制閘極電極CG、記憶體閘極電極MG或閘極電極G1之各自的頂面，從疊層層間絕緣膜露出之開口部。另，於控制閘極電極CG及記憶體閘極電極MG之各自的正上方之接觸孔的底面，露出矽化物層SI之頂面。
而後，例如利用濺鍍法等在疊層層間絕緣膜上，作為連接用的導電膜，例如形成主要由鎢(W)構成之金屬膜，藉此將金屬膜完全嵌入各接觸孔內。此處，例如形成由鈦(Ti)、氮化鈦(TiN)或其等之疊層膜所構成的阻障導體膜後，於阻障導體膜上形成由鎢(W)膜構成的主要導體膜，藉而形成由阻障導體膜及主要導體膜構成的該金屬膜。
之後，藉由將疊層層間絕緣膜上之不需要的該金屬膜以CMP法等去除，而形成嵌入至各接觸孔內之接觸栓塞。接觸栓塞，與控制閘極電極CG、記憶體閘極電極MG、源極／汲極區或閘極電極G1電性連接。
如此地，依照本實施形態1，則藉由使記憶體單元區1A的元件隔離區EI之頂面呈凸形，而在彼此相鄰的記憶體單元MC之間，捕集性絕緣膜之路徑變長，故可抑制電荷擴散的影響，改善半導體裝置的可靠度。
＜變形例＞ 利用圖58及圖59，對本實施形態1的變形例之半導體裝置予以說明。圖58為，顯示本實施形態1之半導體裝置的記憶體單元區之沿著圖1的A－A線之放大剖面圖。圖59為，顯示本實施形態1的變形例之半導體裝置的記憶體單元區之沿著圖1的A－A線之放大剖面圖。
前述實施形態1，如圖3所示，形成於彼此相鄰的鰭FA之間的元件隔離區EI之頂面的凸部，例如形成於2個鰭FA之間的幾近中央部，且係遠離2個鰭FA之各自的側壁之位置。因此，如圖58所示，在彼此相鄰的鰭FA之間，ONO膜ON之頂面，成為仿照元件隔離區EI之頂面的形狀。此外，位於和鰭FA的側壁隔著ONO膜ON之位置的記憶體閘極電極MG之下部的端部(圖58以箭頭H表示的區域)，較元件隔離區EI之凸部的最高位置位於更下方。
然則，本實施形態1之變形例，如圖59所示，彼此相鄰的鰭FA之間的元件隔離區EI之頂面呈凸形，但ONO膜ON嵌入至鰭FA與元件隔離區EI的凸部之間。因此，在彼此相鄰的鰭FA之間，ONO膜ON之頂面成為幾近平坦。此外，位於和鰭FA的側壁隔著ONO膜ON之位置的記憶體閘極電極MG之下部的端部(圖59以箭頭H表示的區域)，較元件隔離區EI之凸部的最高位置位於更上方。
如同前述，作為施行記憶體單元之「寫入」及「抹除」的操作法，分別可應用SSI方式之寫入及FN方式之抹除。SSI方式之寫入中，電場及熱電子的注入位置集中在鰭FA之上部(圖58及圖59以箭頭E表示的區域)。此外，FN方式之抹除中，電場及電洞的注入位置集中在記憶體閘極電極MG之下部的端部(圖58及圖59以箭頭H表示的區域)。
然則，如同變形例，藉由使鰭FA與元件隔離區EI之凸部的距離接近，以ONO膜ON填埋兩者間，而使記憶體閘極電極MG之下部的端部接近鰭FA之上部。藉此，改寫的不匹配(mismatch)得到改善，故除了可抑制在元件隔離區EI之頂面形成凸部所造成的資料變動以外，可追求改寫效率的改善。
(實施形態2) ＜半導體裝置的構造＞ 利用圖60及圖61，對本實施形態2之半導體裝置的構造予以說明。圖60為，顯示本實施形態2之半導體裝置的記憶體單元區之俯視圖。圖61為，顯示本實施形態2之半導體裝置的記憶體單元區之沿著圖60的E－E線及F－F線之剖面圖。
圖61的沿著E－E線之剖面，顯示沿著記憶體單元區的鰭上方之閘極電極的延伸方向之剖面；沿著F－F線之剖面，顯示沿著記憶體單元區之鰭的延伸方向之剖面。另，圖60中，省略源極／汲極區、層間絕緣膜、各閘極電極上之矽化物層等的圖示。
本實施形態2之半導體裝置，與前述實施形態1之半導體裝置相異的點，在於記憶體單元區1A的元件隔離區EI之頂面的形狀。亦即，前述實施形態1之半導體裝置中，記憶體單元區1A的元件隔離區EI之頂面為凸形，但本實施形態2之半導體裝置中，記憶體單元區1A的元件隔離區EI之頂面為凹形。記憶體單元區1A的元件隔離區EI之頂面的形狀以外的構造，與前述實施形態1之半導體裝置幾近相同，故下述內容，以與前述實施形態1相異的點為中心而予以說明。
如圖60及圖61所示，記憶體單元區1A中，記憶體單元MC，形成於板狀的鰭FA之上部，該板狀的鰭FA為半導體基板SB之一部分，形成於半導體基板SB之上部。於複數之鰭FA彼此之間形成溝槽D1，該溝槽D1形成於半導體基板SB之頂面。
元件隔離區EI，係嵌入至溝槽D1之絕緣膜。然則，元件隔離區EI並未完全嵌入溝槽D1，鰭FA之各自的一部分在元件隔離區EI之頂面上突出。從元件隔離區EI之頂面露出的鰭FA的高度，例如為40nm～60nm程度。元件隔離區EI，例如由氧化矽構成。
如圖61所示，元件隔離區EI之頂面在沿著y方向的剖面中成為凹形。換而言之，則於在y方向彼此相鄰的鰭FA之間，元件隔離區EI之頂面的一部分或全部位於較連結面更低的位置，該連結面，將與一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置、和與另一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置連結。
然則，若元件隔離區EI之頂面的凹部之深度過大，則元件隔離區EI之頂面的段差變大，形成元件隔離區EI後之加工處理變得困難。因此，元件隔離區EI之頂面的凹部的深度，例如宜為40nm～80nm程度，例如若使在y方向彼此相鄰的鰭FA之間隔為e，使凹部之深度為f，則f／e宜為0.4～0.8程度。此處，凹部之深度，係於在y方向相鄰的鰭FA之間，從連結面至元件隔離區EI之頂面的最低位置之距離，而該連結面，將與一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置、和與另一方的鰭FA之側壁接觸的元件隔離區EI之頂面的位置連結。
如此地，藉由使記憶體單元區1A的元件隔離區EI之頂面為凹形，相較於元件隔離區EI之頂面為平坦形狀的情況，在y方向彼此相鄰的記憶體單元MC間之中，捕集性絕緣膜之路徑變長，故可抑制電荷擴散的影響。
另，本實施形態2中，雖省略其說明，但邏輯區的元件隔離區EI之頂面並未成為凹形，而成為幾近平坦。亦即，邏輯區的元件隔離區EI之頂面的平面度，較記憶體單元區1A的元件隔離區EI之頂面的平面度成為更小。
進一步，記憶體單元區1A中，於在y方向排列之複數之鰭FA的正上方，以橫跨此等鰭FA之方式，形成有在y方向延伸的控制閘極電極CG、及在y方向延伸的記憶體閘極電極MG。
控制閘極電極CG，隔著閘極絕緣膜GF而形成於從元件隔離區EI之頂面露出的鰭FA之頂面及側壁。閘極絕緣膜GF，例如由氧化矽構成；控制閘極電極CG，例如由多晶矽構成。
x方向的控制閘極電極CG之一方的側壁由側壁SW3覆蓋，於另一方的側壁，隔著ONO膜ON而形成記憶體閘極電極MG。此外，記憶體閘極電極MG，隔著ONO膜ON而形成於從元件隔離區EI之頂面露出的鰭FA之頂面及側壁。亦即，ONO膜ON，具有沿著鰭FA的頂面、控制閘極電極CG的側壁而連續形成之L字形的剖面。記憶體閘極電極MG，藉由ONO膜ON，而與控制閘極電極CG及鰭FA絕緣。
＜半導體裝置之特徵及效果＞ 本實施形態2之半導體裝置的主要特徵，在於使記憶體單元區1A的元件隔離區EI之頂面為凹形的點。
本實施形態2之半導體裝置，藉由使記憶體單元區1A的元件隔離區EI之頂面呈凹形，而將在y方向彼此相鄰的記憶體單元MC之間的氮化矽膜N1(捕集性絕緣膜)之路徑增長。亦即，形成有凹部的情況，相較於未形成凹部的情況，氮化矽膜N1之路徑變長，電荷之擴散距離變長，故可抑制經由在y方向彼此相鄰的記憶體單元MC之間的氮化矽膜N1之路徑的資料變動。藉此，可改善半導體裝置的可靠度。
＜半導體裝置之製造方法＞ 利用圖62～圖67，對本實施形態2的半導體裝置(記憶體單元區)之製造方法予以說明。圖62～圖67為說明本實施形態2之半導體裝置(記憶體單元區)的製程之剖面圖，係沿著圖60的E－E線之剖面圖。
首先，如圖62所示，在記憶體單元區1A中，形成由包含半導體基板SB之頂面的一部分所構成之鰭FA、及鰭FA周圍之溝槽D1。溝槽D1的深度，例如為120nm～250nm程度。
另，至形成溝槽D1為止的製造過程，與前述實施形態1幾近相同(參考圖6～圖12)，故省略其說明。
接著，如圖63所示，於溝槽D1之底面及側壁，例如利用熱氧化法形成氧化膜SO3。氧化膜SO3，例如由氧化矽構成，其厚度例如為10nm～20nm程度。
接著，如圖64所示，例如利用CVD法，以絕緣膜IF5嵌入溝槽D1的內側。絕緣膜IF5，例如由氧化矽構成。之後，例如利用CMP法研磨絕緣膜IF5。藉此，使絕緣膜IF1之頂面露出，將絕緣膜IF1之頂面、與嵌入至溝槽D1的絕緣膜IF5之頂面平坦化。氧化膜SO3、及嵌入至溝槽D1的絕緣膜IF5，構成元件隔離區EI。
接著，如圖65所示，藉由以回蝕使絕緣膜IF5之頂面後退，而從元件隔離區EI露出絕緣膜IF1之側壁。該回蝕，可利用濕蝕刻或乾蝕刻之任一方式。
接著，如圖66所示，藉由濕蝕刻去除絕緣膜IF1，使鰭FA之頂面的氧化膜PAD露出。此處，記憶體單元區1A之鰭FA的Y方向之寬度，例如為20nm～50nm程度；元件隔離區EI的Y方向之寬度，例如為90nm。
接著，如圖67所示，利用濕蝕刻去除氧化膜PAD，使元件隔離區EI之頂面後退，藉而從元件隔離區EI露出鰭FA之側壁。
利用熱氧化法形成之氧化膜SO3的蝕刻率，較利用CVD法形成之絕緣膜IF5的蝕刻率緩慢，故絕緣膜IF5之濕蝕刻較氧化膜SO3進行更快。藉此，元件隔離區EI之頂面在沿著y方向的剖面中成為凹形。然則，若元件隔離區EI之頂面的凹部之深度過大，則元件隔離區EI之頂面的段差變大，形成元件隔離區EI後之加工處理變得困難，故元件隔離區EI之頂面的凹部的深度，例如宜為40nm～80nm程度。此外，從元件隔離區EI之頂面露出的鰭FA的高度，例如為40nm～60nm程度。
本實施形態2之主要特徵的1個為，藉由使記憶體單元區1A的元件隔離區EI之頂面呈凹形，而使記憶體單元區1A中在y方向彼此相鄰的記憶體單元之間的捕集性絕緣膜之路徑變長，抑制電荷擴散的影響。
之後，與前述實施形態1同樣地，形成控制閘極電極CG、閘極絕緣膜GF、記憶體閘極電極MG、ONO膜ON、源極／汲極區、矽化物層SI等，藉而大致完成半導體裝置。
如此地，依照本實施形態2，則藉由使記憶體單元區1A的元件隔離區EI之頂面為凹形，而在彼此相鄰的記憶體單元MC之間，捕集性絕緣膜之路徑變長，故可抑制電荷擴散的影響，改善半導體裝置的可靠度。
以上，雖依據實施形態具體地說明本案發明人所提出的發明，但本發明並未限定於上述實施形態，自然可在不脫離其要旨之範圍內進行各種變更。
本發明至少包含以下實施形態。
[附註1] 一種半導體裝置之製造方法，包含如下步驟： (a)步驟，於半導體基板之主面上，形成第1絕緣膜； (b)步驟，將該第1絕緣膜及該半導體基板依序加工，形成複數之溝槽，藉而形成由該半導體基板之一部分構成的複數之突出部，該複數之突出部，在沿著該半導體基板之該主面的第1方向延伸，且在沿著該半導體基板之該主面而與該第1方向直交的第2方向彼此分隔； (c)步驟，利用熱氧化法，在該複數之溝槽的內部之露出的該半導體基板之表面形成第1氧化膜； (d)步驟，利用CVD法，以第2氧化膜嵌入該複數之溝槽的內部； (e)步驟，將該第1絕緣膜之頂面及該第2氧化膜之頂面平坦化； (f)步驟，使該第2氧化膜後退，露出該第1絕緣膜之側壁； (g)步驟，去除該第1絕緣膜； (h)步驟，利用濕蝕刻，使該第1及第2氧化膜之頂面後退，露出複數之該突出部之側壁； (i)步驟，形成第1閘極電極，其和從該第1及第2氧化膜之頂面露出的該突出部之上部的頂面及側壁隔著第2絕緣膜，在該第2方向延伸；以及 (j)步驟，形成第2閘極電極，其和從該第1及第2氧化膜之頂面露出的該突出部之上部的頂面及側壁與該第1閘極電極的一方之側壁，隔著包含捕集性絕緣膜的第3絕緣膜，在該第2方向延伸； 於在該第2方向彼此相鄰的該突出部之間，該第2氧化膜之頂面較第1面更低，該第1面，將與一方的該突出部之側壁接觸的該第1氧化膜之頂面的位置、和與另一方的該突出部之側壁接觸的該第1氧化膜之頂面的位置連結。
[附註2] 附註1記載之半導體裝置之製造方法中， 若使該第1面的該第2方向之寬度為W，使從該第1面至該第2氧化膜之頂面的最低位置之距離為D，則D／W為0.4～0.8。
[附註3] 附註1記載之半導體裝置之製造方法中， 從該第1面至該第2氧化膜之頂面的最低位置之距離，為40nm～60nm。
1A‧‧‧記憶體單元區
1B‧‧‧邏輯區
CG‧‧‧控制閘極電極
D1、D2‧‧‧溝槽
DF‧‧‧擴散層
DG‧‧‧虛擬閘極電極
EI‧‧‧元件隔離區
EX‧‧‧延伸區
FA、FB‧‧‧鰭
G1‧‧‧閘極電極
GF、GI‧‧‧閘極絕緣膜
IF1、IF2、IF3、IF4、IF5‧‧‧絕緣膜
IL‧‧‧層間絕緣膜
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
N1‧‧‧氮化矽膜
ON‧‧‧ONO膜
PAD‧‧‧氧化膜
Q1‧‧‧電晶體
RP‧‧‧光阻圖案
SI‧‧‧矽化物層
SB‧‧‧半導體基板
SL1‧‧‧非晶矽膜
SL2、SL3‧‧‧多晶矽膜
SN1、SN2‧‧‧氮化矽膜
SO1、SO2‧‧‧氧化矽膜
SO3‧‧‧氧化膜
SW1、SW2、SW3‧‧‧側壁
UP‧‧‧下部圖案
X1、X2‧‧‧氧化矽膜
圖1係顯示實施形態1之半導體裝置的記憶體單元區之俯視圖。 圖2係顯示實施形態1之半導體裝置的邏輯區之俯視圖。 圖3係顯示實施形態1之半導體裝置的記憶體單元區之沿著圖1的A－A線及B－B線之剖面圖。 圖4係顯示實施形態1之半導體裝置的邏輯區之沿著圖2的C－C線及D－D線之剖面圖。 圖5係實施形態1之半導體裝置的形成於記憶體單元區之記憶體單元的鳥瞰圖。 圖6係說明實施形態1之半導體裝置(記憶體單元區)的製程之沿著圖1的A－A線及B－B線之剖面圖。 圖7係說明實施形態1之半導體裝置(邏輯區)的製程之沿著圖2的C－C線及D－D線之剖面圖。 圖8係說明接續圖6之半導體裝置的製程之剖面圖。 圖9係說明接續圖7之半導體裝置的製程之剖面圖。 圖10係說明接續圖8之半導體裝置的製程之剖面圖。 圖11係說明接續圖9之半導體裝置的製程之剖面圖。 圖12係說明接續圖10之半導體裝置的製程之剖面圖。 圖13係說明接續圖11之半導體裝置的製程之剖面圖。 圖14係說明接續圖12之半導體裝置的製程之剖面圖。 圖15係說明接續圖13之半導體裝置的製程之剖面圖。 圖16係說明接續圖14之半導體裝置的製程之剖面圖。 圖17係說明接續圖15之半導體裝置的製程之剖面圖。 圖18係說明接續圖16之半導體裝置的製程之剖面圖。 圖19係說明接續圖17之半導體裝置的製程之剖面圖。 圖20係說明接續圖18之半導體裝置的製程之剖面圖。 圖21係說明接續圖19之半導體裝置的製程之剖面圖。 圖22係說明接續圖20之半導體裝置的製程之剖面圖。 圖23係說明接續圖21之半導體裝置的製程之剖面圖。 圖24係顯示實施形態1之半導體裝置的記憶體單元區之沿著圖1的A－A線之剖面圖。 圖25係顯示實施形態1之半導體裝置的記憶體單元區之沿著圖1的A－A線之剖面圖。 圖26係顯示實施形態1之半導體裝置的記憶體單元區之沿著圖1的A－A線之剖面圖。 圖27係顯示實施形態1之半導體裝置的記憶體單元區之沿著圖1的A－A線之剖面圖。 圖28係說明接續圖22之半導體裝置的製程之剖面圖。 圖29係說明接續圖23之半導體裝置的製程之剖面圖。 圖30係說明接續圖28之半導體裝置的製程之剖面圖。 圖31係說明接續圖29之半導體裝置的製程之剖面圖。 圖32係說明接續圖30之半導體裝置的製程之剖面圖。 圖33係說明接續圖31之半導體裝置的製程之剖面圖。 圖34係說明接續圖32之半導體裝置的製程之剖面圖。 圖35係說明接續圖33之半導體裝置的製程之剖面圖。 圖36係說明接續圖34之半導體裝置的製程之剖面圖。 圖37係說明接續圖35之半導體裝置的製程之剖面圖。 圖38係說明接續圖36之半導體裝置的製程之剖面圖。 圖39係說明接續圖37之半導體裝置的製程之剖面圖。 圖40係說明接續圖38之半導體裝置的製程之剖面圖。 圖41係說明接續圖39之半導體裝置的製程之剖面圖。 圖42係說明接續圖40之半導體裝置的製程之剖面圖。 圖43係說明接續圖41之半導體裝置的製程之剖面圖。 圖44係說明接續圖42之半導體裝置的製程之剖面圖。 圖45係說明接續圖43之半導體裝置的製程之剖面圖。 圖46係說明接續圖44之半導體裝置的製程之剖面圖。 圖47係說明接續圖45之半導體裝置的製程之剖面圖。 圖48係說明接續圖46之半導體裝置的製程之剖面圖。 圖49係說明接續圖47之半導體裝置的製程之剖面圖。 圖50係說明接續圖48之半導體裝置的製程之剖面圖。 圖51係說明接續圖49之半導體裝置的製程之剖面圖。 圖52係說明接續圖50之半導體裝置的製程之剖面圖。 圖53係說明接續圖51之半導體裝置的製程之剖面圖。 圖54係說明接續圖52之半導體裝置的製程之剖面圖。 圖55係說明接續圖53之半導體裝置的製程之剖面圖。 圖56係說明接續圖54之半導體裝置的製程之剖面圖。 圖57係說明接續圖55之半導體裝置的製程之剖面圖。 圖58係顯示實施形態1之半導體裝置的記憶體單元區之沿著圖1的A－A線之放大剖面圖。 圖59係顯示實施形態1的變形例之半導體裝置的記憶體單元區之沿著圖1的A－A線之放大剖面圖。 圖60係顯示實施形態2之半導體裝置的記憶體單元區之俯視圖。 圖61係顯示實施形態2之半導體裝置的記憶體單元區之沿著圖60的E－E線及F－F線之剖面圖。 圖62係說明實施形態2之半導體裝置(記憶體單元區)的製程之沿著圖60的E－E線之剖面圖。 圖63係說明接續圖62之半導體裝置的製程之剖面圖。 圖64係說明接續圖63之半導體裝置的製程之剖面圖。 圖65係說明接續圖64之半導體裝置的製程之剖面圖。 圖66係說明接續圖65之半導體裝置的製程之剖面圖。 圖67係說明接續圖66之半導體裝置的製程之剖面圖。

Claims (20)

  1. 一種半導體裝置，包含： 半導體基板，具有主面； 複數之第1突出部，位於該半導體基板之第1區域中，係該半導體基板的一部分，在沿著該半導體基板之該主面的第1方向延伸，且在沿著該半導體基板之該主面而與該第1方向直交的第2方向彼此分隔而設置； 第1元件隔離區，設置於彼此相鄰的該第1突出部之間；以及 第1電晶體與第2電晶體，在從該第1元件隔離區之頂面露出的該第1突出部之上部，於該第1方向彼此鄰接而設置； 於在該第2方向彼此相鄰的該第1突出部之間，該第1元件隔離區之頂面的一部分位在較第1面更高之位置，該第1面將「與一方的該第1突出部之側壁接觸的該第1元件隔離區之頂面的位置」、和「與另一方的該第1突出部之側壁接觸的該第1元件隔離區之頂面的位置」相連結。
  2. 如申請專利範圍第1項之半導體裝置，其中， 更包含： 複數之第2突出部，位在與該第1區域相異的該半導體基板之第2區域中，係該半導體基板的一部分，在沿著該半導體基板之該主面的第3方向延伸，且在沿著該半導體基板之該主面而與該第3方向直交的第4方向彼此分隔而設置； 第2元件隔離區，設置於彼此相鄰的該第2突出部之間；以及 第3電晶體，設置於從該第2元件隔離區之頂面露出的該第2突出部之上部； 於在該第4方向彼此相鄰的該第2突出部之間，該第2元件隔離區之頂面的平面度，較該第1元件隔離區之頂面的平面度更小。
  3. 如申請專利範圍第1項之半導體裝置，其中， 更包含： 複數之第3突出部，位在與該第1區域相異的該半導體基板之第2區域中，係該半導體基板的一部分，在沿著該半導體基板之該主面的第5方向延伸，且在沿著該半導體基板之該主面而與該第5方向直交的第6方向彼此分隔而設置； 第3元件隔離區，設置於彼此相鄰的該第3突出部之間；以及 第4電晶體，設置於從該第3元件隔離區之頂面露出的該第3突出部之上部； 於在該第6方向彼此相鄰的該第3突出部之間，該第3元件隔離區之頂面的一部分位於較第2面更高之位置，該第2面將「與一方的該第3突出部之側壁接觸的該第3元件隔離區之頂面的位置」、和「與另一方的該第3突出部之側壁接觸的該第3元件隔離區之頂面的位置」連結。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第1電晶體及該第2電晶體，構成非揮發性記憶體單元； 該第1電晶體，具有第1絕緣膜及第1閘極電極，該第1絕緣膜形成於從該第1元件隔離區之頂面露出的該第1突出部之上部的頂面及側壁，該第1閘極電極隔著該第1絕緣膜而在該第2方向延伸； 該第2電晶體，具有第2絕緣膜及第2閘極電極，該第2絕緣膜形成於從該第1元件隔離區之頂面露出的該第1突出部之上部的頂面及側壁，該第2閘極電極隔著該第2絕緣膜而在該第2方向延伸； 該第2絕緣膜包含捕集性絕緣膜，該第1閘極電極與該第2閘極電極隔著該第2絕緣膜而配置。
  5. 如申請專利範圍第4項之半導體裝置，其中， 位於和該第1突出部之側壁包夾著該第2絕緣膜的位置之該第2閘極電極的下部之端部，較該第1元件隔離區之頂面位於更上方。
  6. 如申請專利範圍第1項之半導體裝置，其中， 於在該第2方向彼此相鄰的該第1突出部之間，該第1元件隔離區之頂面，在沿著該第2方向的剖面中成為凸形。
  7. 如申請專利範圍第1項之半導體裝置，其中， 若令該第1面之該第2方向的寬度為W，令從該第1面至該第1元件隔離區之頂面的最高位置之距離為H，則H／W為0.2～0.5。
  8. 如申請專利範圍第1項之半導體裝置，其中， 從該第1面至該第1元件隔離區之頂面的最高位置之距離，為20nm～30nm。
  9. 一種半導體裝置，包含： 半導體基板，具有主面； 複數之第1突出部，位於該半導體基板之第1區域中，係該半導體基板的一部分，在沿著該半導體基板之該主面的第1方向延伸，且在沿著該半導體基板之該主面而與該第1方向直交的第2方向彼此分隔而設置； 第1元件隔離區，設置於彼此相鄰的該第1突出部之間；以及 第1電晶體與第2電晶體，在從該第1元件隔離區之頂面露出的該第1突出部之上部，於該第1方向彼此鄰接而設置； 於在該第2方向彼此相鄰的該第1突出部之間，該第1元件隔離區之頂面位於較第1面更低之位置，該第1面將「與一方的該第1突出部之側壁接觸的該第1元件隔離區之頂面的位置」、和「與另一方的該第1突出部之側壁接觸的該第1元件隔離區之頂面的位置」連結。
  10. 如申請專利範圍第9項之半導體裝置，其中， 更包含： 複數之第2突出部，位在與該第1區域相異的該半導體基板之第2區域中，係該半導體基板的一部分，在沿著該半導體基板之該主面的第3方向延伸，且在沿著該半導體基板之該主面而與該第3方向直交的第4方向彼此分隔而設置； 第2元件隔離區，設置於彼此相鄰的該第2突出部之間；以及 第3電晶體，設置於從該第2元件隔離區之頂面露出的該第2突出部之上部； 於在該第4方向彼此相鄰的該第2突出部之間，該第2元件隔離區之頂面的平面度，較該第1元件隔離區之頂面的平面度更小。
  11. 如申請專利範圍第9項之半導體裝置，其中， 更包含： 複數之第3突出部，位在與該第1區域相異的該半導體基板之第2區域中，係該半導體基板的一部分，在沿著該半導體基板之該主面的第5方向延伸，且在沿著該半導體基板之該主面而與該第5方向直交的第6方向彼此分隔而設置； 第3元件隔離區，設置於彼此相鄰的該第3突出部之間；以及 第4電晶體，設置於從該第3元件隔離區之頂面露出的該第3突出部之上部； 於在該第6方向彼此相鄰的該第3突出部之間，該第3元件隔離區之頂面的一部分位於較第2面更低之位置，該第2面將「與一方的該第3突出部之側壁接觸的該第3元件隔離區之頂面的位置」、和「與另一方的該第3突出部之側壁接觸的該第3元件隔離區之頂面的位置」連結。
  12. 如申請專利範圍第9項之半導體裝置，其中， 該第1電晶體及該第2電晶體，構成非揮發性記憶體單元； 該第1電晶體，具有第1絕緣膜及第1閘極電極，該第1絕緣膜形成於從該第1元件隔離區之頂面露出的該第1突出部之上部的頂面及側壁，該第1閘極電極隔著該第1絕緣膜在該第2方向延伸； 該第2電晶體，具有第2絕緣膜與第2閘極電極，該第2絕緣膜形成於從該第1元件隔離區之頂面露出的該第1突出部之上部的頂面及側壁，該第2閘極電極隔著該第2絕緣膜在該第2方向延伸； 該第2絕緣膜包含捕集性絕緣膜，該第1閘極電極與該第2閘極電極隔著該第2絕緣膜而配置。
  13. 如申請專利範圍第9項之半導體裝置，其中， 於在該第2方向彼此相鄰的該第1突出部之間，該第1元件隔離區之頂面，在沿著該第2方向的剖面中成為凹形。
  14. 如申請專利範圍第9項之半導體裝置，其中， 若令該第1面之該第2方向的寬度為W，令從該第1面至該第1元件隔離區之頂面的最低位置之距離為D，則D／W為0.4～0.8。
  15. 如申請專利範圍第9項之半導體裝置，其中， 從該第1面至該第1元件隔離區之頂面的最低位置之距離，為40nm～60nm。
  16. 一種半導體裝置之製造方法，包含如下步驟： (a)步驟，於半導體基板之主面上，形成第1厚度的第1絕緣膜後，於該第1絕緣膜上，形成較該第1厚度更厚之第2厚度的第2絕緣膜； (b)步驟，將該第2絕緣膜、該第1絕緣膜及該半導體基板依序加工，形成複數之溝槽，藉以形成由該半導體基板之一部分構成的複數之突出部， 該複數之突出部，在沿著該半導體基板之該主面的第1方向延伸，且在沿著該半導體基板之該主面而與該第1方向直交的第2方向彼此分隔配置； (c)步驟，於該半導體基板之主面上沉積第3絕緣膜，以該第3絕緣膜嵌入該複數之溝槽的內部； (d)步驟，將該第3絕緣膜之頂面及該第2絕緣膜之頂面平坦化； (e)步驟，去除該第2絕緣膜； (f)步驟，施行等向性乾蝕刻，去除該第1絕緣膜而露出複數之該突出部之頂面，使該第3絕緣膜之頂面及側面後退，使複數之該突出部之側壁從該第3絕緣膜之頂面露出； (g)步驟，形成第1閘極電極，其和從該第3絕緣膜之頂面露出的該突出部之頂面及側壁隔著第4絕緣膜，在該第2方向延伸；以及 (h)步驟，形成第2閘極電極，其和從該第3絕緣膜之頂面露出的該突出部之頂面及側壁與該第1閘極電極的一方之側壁，隔著包含捕集性絕緣膜的第5絕緣膜，在該第2方向延伸； 於在該第2方向彼此相鄰的該突出部之間，該第3絕緣膜之頂面的一部分較第1面更高，該第1面將「與一方的該突出部之側壁接觸的該第3絕緣膜之頂面的位置」、和「與另一方的該突出部之側壁接觸的該第3絕緣膜之頂面的位置」連結。
  17. 如申請專利範圍第16項之半導體裝置之製造方法，其中， 於該(a)步驟中，形成由第1氮化矽膜、氧化矽膜及第2氮化矽膜構成之疊層構造的該第2絕緣膜； 於該(e)步驟中，包含如下步驟： (e1)步驟，去除該第2氮化矽膜； (e2)步驟，施行等向性乾蝕刻，去除該氧化矽膜，使該第3絕緣膜之頂面及側面後退；以及 (e3)步驟，去除該第1氮化矽膜。
  18. 如申請專利範圍第16項之半導體裝置之製造方法，其中， 在該(e)步驟與該(f)步驟之間，具有(i)步驟：施行蝕刻，使該第3絕緣膜之頂面後退。
  19. 如申請專利範圍第16項之半導體裝置之製造方法，其中， 若令該第1面之該第2方向的寬度為W，令從該第1面至該第3絕緣膜之頂面的最高位置之距離為H，則H／W為0.2～0.5。
  20. 如申請專利範圍第16項之半導體裝置之製造方法，其中， 從該第1面至該第3絕緣膜之頂面的最高位置之距離，為20nm～30nm。
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