JP2004327812A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】電荷（情報）保持（ＤａｔａＲｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、ＷｒｉｔｅＤｉｓｔｕｒｂ耐性が良いＭＯＮＯＳデバイスを提供すること。
【解決手段】シャロートレンチ素子分離領域２とアクティブ領域３とに分離し、前記アクティブ領域３に第１の酸化膜４１、窒化膜４２、及び第２の酸化膜４３からなるＯＮＯ層を成膜する際に、先ず、ボトム層をなす第１の酸化膜４１を前記シャロートレンチ素子分離領域２及びアクティブ領域３上に形成し、次いで、中間層をなす窒化膜４２を、前記アクティブ領域３上に、当該アクティブ領域３を一部露出させる状態で形成し、次いで、トップ層をなす第２の酸化膜４２を、前記シャロートレンチ素子分離領域２及びアクティブ領域３上に熱酸化により形成する。
【選択図】 図２
【解決手段】シャロートレンチ素子分離領域２とアクティブ領域３とに分離し、前記アクティブ領域３に第１の酸化膜４１、窒化膜４２、及び第２の酸化膜４３からなるＯＮＯ層を成膜する際に、先ず、ボトム層をなす第１の酸化膜４１を前記シャロートレンチ素子分離領域２及びアクティブ領域３上に形成し、次いで、中間層をなす窒化膜４２を、前記アクティブ領域３上に、当該アクティブ領域３を一部露出させる状態で形成し、次いで、トップ層をなす第２の酸化膜４２を、前記シャロートレンチ素子分離領域２及びアクティブ領域３上に熱酸化により形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、シャロートレンチ素子分離法によりＳＴＩ領域とアクティブ領域とに分離した半導体装置及びその製造法に関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置の一つとして、シリコン窒化膜中に電荷をトラップさせてデータを記憶するＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスが知られている。
【０００３】
かかるＭＯＮＯＳデバイスには、記憶装置としての性能と併せて、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性が良いことが求められている。
【０００４】
また、上述したＭＯＮＯＳデバイスにおける素子分離構造として、近年では微細化に対応すべく、特許文献１に示すように、シャロートレンチ素子分離（以下「ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ」という）法が用いられてきた。
【０００５】
これは、Ｓｉ（シリコン）にドライエッチングで溝を形成し、この溝中にＳｉＯ２を化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により埋め込み、最後にＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって平坦化して、シャロートレンチ素子分離領域とアクティブ領域とを分離形成したＳＴＩ構造を得る技術である。
【０００６】
かかるＳＴＩ構造を有するＭＯＮＯＳデバイスを製造する場合、図３に示すように、アクティブ領域（Ｓｉ）１００とＳＴＩ領域（ＳｉＯ２）２００の両領域１００，２００上に、ＯＮＯ膜（酸化膜（トップ層）−窒化膜（中間層）−酸化膜（ボトム層））３００を形成し、このＯＮＯ膜３００上にゲート電極４００を積層成長させていた。
【０００７】
図３中、５００はＳＴＩ領域２００に接するアクティブ領域１００のエッジ部であり、６００はこのエッジ部５００に接してＳＴＩ領域２００側に形成されるＤｉｖｏｔと呼ばれる窪みである。
【０００８】
【特許文献１】
特開２００２−２４６４８０号公報
【０００９】
【発明が解決しようとする課題】
上述したように、ＳＴＩ構造ではアクティブ領域１００に接するＳＴＩ領域２００の端部でＤｉｖｏｔと呼ばれる窪み６００が形成されるために、その影響によって前記アクティブ領域１００のエッジ部５００が相対的に鋭角状になっている。
【００１０】
このために、デバイス動作時においてこのエッジ部５００に電界が集中しやすくなり、ストレスが増大してＯＮＯ膜３００の劣化を引起し、前記した電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性が低下するという問題があった。また、ＯＮＯ膜３００にも物理的な歪みが生じていた。
【００１１】
本発明は、上記課題を解決して、デバイスの動作特性低下を防止することのできる半導体装置及びその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
請求項１記載の本発明では、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に酸化膜を形成した半導体装置において、前記酸化膜を熱酸化により形成し、前記アクティブ領域のエッジ部の形状を鈍化させた。
【００１３】
また、請求項２記載の本発明では、熱酸化により形成する酸化膜は、下側から第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜の前記第１と第２の酸化膜のうちのいずれか一方であることとした。
【００１４】
また、請求項３記載の本発明では、前記窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成した。
【００１５】
さらに、請求項４記載の本発明では、前記第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜の前記第２の酸化膜を熱酸化により形成した。
【００１６】
請求項５記載の本発明では、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に、第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜を形成するとともに、前記第１と第２の酸化膜のうちのいずれか一方を熱酸化により形成する半導体装置の製造方法とした。
【００１７】
また、請求項６記載の本発明では、前記窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成することとした。
【００１８】
請求項７記載の本発明では、基板上でシャロートレンチ素子分離法によりシャロートレンチ素子分離領域とアクティブ領域とに分離し、前記アクティブ領域に第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜を形成する半導体装置の製造方法において、前記３層膜を成膜する際に、先ず、前記第１の酸化膜を前記シャロートレンチ素子分離領域及びアクティブ領域上に形成し、次いで、前記窒化膜を、前記アクティブ領域上に、当該アクティブ領域を一部露出させる状態で形成し、次いで、前記第２の酸化膜を、前記シャロートレンチ素子分離領域及びアクティブ領域上に熱酸化により形成すること。
【００１９】
【発明の実施の形態】
本発明は、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に酸化膜を形成した半導体装置において、前記酸化膜を熱酸化により形成し、前記アクティブ領域のエッジ部の形状を鈍化させたものである。
【００２０】
適用する半導体装置としては、前記アクティブ領域上に下側から第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜、すなわち、ＯＮＯ（酸化膜−窒化膜−酸化膜）層を形成するとともに、このＯＮＯ層上にゲート電極を形成し、前記窒化膜中に電荷をトラップさせてデータを記憶するＭＯＮＯＳ構造の不揮発性メモリなどの半導体記憶装置に好適である。
【００２１】
ＣＶＤ法にて形成する酸化膜は、熱酸化法により得られる酸化膜に比べて質的にやや劣る面があるので、前記酸化膜は、前記ＯＮＯ（酸化膜−窒化膜−酸化膜）層のボトム層（第１の酸化膜）とトップ層（第２の酸化膜）をなす酸化膜のうちの一方であればよい。そして、好ましくはトップ層をなす第２の酸化膜を熱酸化により形成することとする。
【００２２】
また、このとき、前記ＯＮＯ層の中間層をなす窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成し、その後、前記ＯＮＯ層のトップ層を熱酸化により形成することが好ましい。すなわち、前記窒化膜をマスクとすることにより、熱酸化によりアクティブ領域のエッジ部近傍のみを鈍化させることができる。
【００２３】
このように、アクティブ領域のエッジ部の形状を鈍化させることにより、半導体記憶装置の動作時において、前記エッジ部への電界集中を防止してストレスの増大を防ぎ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止することができる。また、ＯＮＯ層が歪むこともない。
【００２４】
上記半導体記憶装置を製造する場合は、先ず、基板上でシャロートレンチ素子分離法によりシャロートレンチ素子分離領域とアクティブ領域とに分離し、その後ＯＮＯ層を成膜する際に、先ず、ボトム層をなす第１の酸化膜を前記シャロートレンチ素子分離領域及びアクティブ領域上に形成し、次いで、中間層をなす窒化膜を、前記アクティブ領域上に、当該アクティブ領域を一部露出させる状態で形成し、次いで、トップ層をなす第２の酸化膜を、前記シャロートレンチ素子分離領域及びアクティブ領域上に熱酸化により形成する。
【００２５】
以下、図面を参照しながら、本発明の実施形態をより詳細に説明する。
【００２６】
図１及び図２に本実施形態に係る半導体装置の製造工程を示す。
【００２７】
先ず、Ｓｉ（シリコン）基板１上で、シャロートレンチ素子分離法によりシャロートレンチ素子分離領域（以下「ＳＴＩ領域」という）２とアクティブ領域３とに分離する。
【００２８】
次に、前記ＳＴＩ領域２及びアクティブ領域３の上に、ＯＮＯ（酸化膜−窒化膜−酸化膜）層４を形成するが、このとき、ボトム層をなす第１の酸化膜として第１のＳｉＯ２層４１をＣＶＤにより積層成長させる。この第１のＳｉＯ２層４１は、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）材質の酸化膜である。
【００２９】
次に、前記第１のＳｉＯ２層４１上全面に、中間層をなす窒化膜としてのＳｉ３Ｎ４層４２をＣＶＤにより積層成長させるとともに、リソグラフィ加工により、このＳｉ３Ｎ４層４２を、前記アクティブ領域３上で、かつ当該アクティブ領域３のエッジ部３０近傍を露出させる形状に成形する。すなわち、Ｓｉ３Ｎ４層４２については、ＳＴＩ領域２上には残らないようにするのである。
【００３０】
さらに、図２に示すように、トップ層をなす第２の酸化膜として第２のＳｉＯ２層４３を熱酸化により形成する。この熱酸化により、アクティブ領域３のエッジ部３０のＳｉ基板が酸化されて、その形状が丸みを帯びた鈍化状態となる。なお、このとき、ボトム層をなす第１のＳｉＯ２層４１と中間層をなすＳｉ３Ｎ４層４２との間に熱酸化により形成された第２のＳｉＯ２層４３が成長し、ビーク（Ｂｅａｋ）５が伸びた状態となっている。
【００３１】
このような構造からなるＯＮＯ層４を形成した後、ゲート電極６を形成して本実施形態に係る半導体記憶装置を得ることができる。
【００３２】
このように、本実施形態では、半導体記憶装置には通常用いることのない熱酸化による酸化膜を形成し、これによってアクティブ領域３のエッジ部３０の形状を鈍化させ、半導体記憶装置の動作時において、前記エッジ部３０への電界集中を防止してストレスの増大を防ぎ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止している。
【００３３】
【発明の効果】
本発明は、以上説明してきたような形態で実施され、以下の効果を奏する。
【００３４】
（１）請求項１記載の本発明では、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に酸化膜を形成した半導体装置において、前記酸化膜を熱酸化により形成し、前記アクティブ領域のエッジ部の形状を鈍化させたことにより、エッジ部への電界集中を防止することができる。したがって、半導体装置が記憶装置である場合、シャロートレンチ素子分離法によって半導体記憶装置の微細化に対応しつつ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止することができる。
【００３５】
（２）請求項２記載の本発明では、熱酸化により形成する前記酸化膜は、下側から第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜（ＯＮＯ層）の前記第１と第２の酸化膜のうちのいずれか一方であることとしたので、酸化膜の質を大きく低下させることがない。
【００３６】
（３）請求項３記載の本発明では、前記窒化層を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成したことにより、この窒化層を、前記ＯＮＯ層のトップ層である第１の酸化膜を熱酸化で形成する場合のマスクとすることができる。
【００３７】
（４）請求項４記載の本発明では、前記第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜の前記第２の酸化膜を熱酸化により形成したことにより、前記窒化層をマスクとして、アクティブ領域のエッジ部を所望する範囲で鈍化させることができる。また、前記ＯＮＯ層である３層全体が歪むこともない。
【００３８】
（５）請求項５記載の本発明では、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に、第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜（ＯＮＯ層）を形成するとともに、前記第１と第２の酸化膜のうちのいずれか一方を熱酸化により形成する半導体記憶装置の製造方法としたことにより、アクティブ領域のエッジ部の形状を酸化により鈍化させて、当該エッジ部への電界集中を防止することのできる半導体装置を得ることができる。したがって、半導体装置が記憶装置である場合、シャロートレンチ素子分離法によって半導体記憶装置の微細化に対応しつつ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止することができる。また、３層の酸化膜の質を大きく低下させることなく特性の良好な半導体装置を得ることができる。
【００３９】
（６）請求項６記載の本発明では、前記窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成することとしたので、半導体装置の製造工程において、前記第２の酸化膜を熱酸化で形成する場合にこの窒化層をマスクとすることができる。
【００４０】
（７）請求項７記載の本発明では、基板上でシャロートレンチ素子分離法によりシャロートレンチ素子分離領域とアクティブ領域とに分離し、前記アクティブ領域に第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜を形成する半導体装置の製造方法において、前記３層膜を成膜する際に、先ず、前記第１の酸化膜を前記シャロートレンチ素子分離領域及びアクティブ領域上に形成し、次いで、前記窒化膜を、前記アクティブ領域上に、当該アクティブ領域を一部露出させる状態で形成し、次いで、前記第２の酸化膜を、前記シャロートレンチ素子分離領域及びアクティブ領域上に熱酸化により形成した。したがって、第１の酸化膜、窒化膜、第２の酸化膜から成る前記３層の歪みを防止しつつ、アクティブ領域のエッジ部の所望する範囲をを酸化により鈍化させて、当該エッジ部への電界集中を防止することのできる半導体装置を得ることができ、例えば半導体装置が記憶装置である場合、シャロートレンチ素子分離法によって半導体記憶装置の微細化に対応しつつ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止した高性能の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の製造工程の一を示す説明図である。
【図２】本実施形態に係る半導体装置の製造工程の一を示す説明図である。
【図３】従来のＭＯＮＯＳ構造からなる半導体装置の説明図である。
【符号の説明】
１ Ｓｉ（シリコン）基板
２ ＳＴＩ領域
３ アクティブ領域
４ ＯＮＯ層
５ ビーク（Ｂｅａｋ）
６ ゲート電極
４１ 第１のＳｉＯ２層
４２ Ｓｉ３Ｎ４層
４３ 第２のＳｉＯ２層
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、シャロートレンチ素子分離法によりＳＴＩ領域とアクティブ領域とに分離した半導体装置及びその製造法に関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置の一つとして、シリコン窒化膜中に電荷をトラップさせてデータを記憶するＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスが知られている。
【０００３】
かかるＭＯＮＯＳデバイスには、記憶装置としての性能と併せて、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性が良いことが求められている。
【０００４】
また、上述したＭＯＮＯＳデバイスにおける素子分離構造として、近年では微細化に対応すべく、特許文献１に示すように、シャロートレンチ素子分離（以下「ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ」という）法が用いられてきた。
【０００５】
これは、Ｓｉ（シリコン）にドライエッチングで溝を形成し、この溝中にＳｉＯ２を化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により埋め込み、最後にＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって平坦化して、シャロートレンチ素子分離領域とアクティブ領域とを分離形成したＳＴＩ構造を得る技術である。
【０００６】
かかるＳＴＩ構造を有するＭＯＮＯＳデバイスを製造する場合、図３に示すように、アクティブ領域（Ｓｉ）１００とＳＴＩ領域（ＳｉＯ２）２００の両領域１００，２００上に、ＯＮＯ膜（酸化膜（トップ層）−窒化膜（中間層）−酸化膜（ボトム層））３００を形成し、このＯＮＯ膜３００上にゲート電極４００を積層成長させていた。
【０００７】
図３中、５００はＳＴＩ領域２００に接するアクティブ領域１００のエッジ部であり、６００はこのエッジ部５００に接してＳＴＩ領域２００側に形成されるＤｉｖｏｔと呼ばれる窪みである。
【０００８】
【特許文献１】
特開２００２−２４６４８０号公報
【０００９】
【発明が解決しようとする課題】
上述したように、ＳＴＩ構造ではアクティブ領域１００に接するＳＴＩ領域２００の端部でＤｉｖｏｔと呼ばれる窪み６００が形成されるために、その影響によって前記アクティブ領域１００のエッジ部５００が相対的に鋭角状になっている。
【００１０】
このために、デバイス動作時においてこのエッジ部５００に電界が集中しやすくなり、ストレスが増大してＯＮＯ膜３００の劣化を引起し、前記した電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性が低下するという問題があった。また、ＯＮＯ膜３００にも物理的な歪みが生じていた。
【００１１】
本発明は、上記課題を解決して、デバイスの動作特性低下を防止することのできる半導体装置及びその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
請求項１記載の本発明では、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に酸化膜を形成した半導体装置において、前記酸化膜を熱酸化により形成し、前記アクティブ領域のエッジ部の形状を鈍化させた。
【００１３】
また、請求項２記載の本発明では、熱酸化により形成する酸化膜は、下側から第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜の前記第１と第２の酸化膜のうちのいずれか一方であることとした。
【００１４】
また、請求項３記載の本発明では、前記窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成した。
【００１５】
さらに、請求項４記載の本発明では、前記第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜の前記第２の酸化膜を熱酸化により形成した。
【００１６】
請求項５記載の本発明では、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に、第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜を形成するとともに、前記第１と第２の酸化膜のうちのいずれか一方を熱酸化により形成する半導体装置の製造方法とした。
【００１７】
また、請求項６記載の本発明では、前記窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成することとした。
【００１８】
請求項７記載の本発明では、基板上でシャロートレンチ素子分離法によりシャロートレンチ素子分離領域とアクティブ領域とに分離し、前記アクティブ領域に第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜を形成する半導体装置の製造方法において、前記３層膜を成膜する際に、先ず、前記第１の酸化膜を前記シャロートレンチ素子分離領域及びアクティブ領域上に形成し、次いで、前記窒化膜を、前記アクティブ領域上に、当該アクティブ領域を一部露出させる状態で形成し、次いで、前記第２の酸化膜を、前記シャロートレンチ素子分離領域及びアクティブ領域上に熱酸化により形成すること。
【００１９】
【発明の実施の形態】
本発明は、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に酸化膜を形成した半導体装置において、前記酸化膜を熱酸化により形成し、前記アクティブ領域のエッジ部の形状を鈍化させたものである。
【００２０】
適用する半導体装置としては、前記アクティブ領域上に下側から第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜、すなわち、ＯＮＯ（酸化膜−窒化膜−酸化膜）層を形成するとともに、このＯＮＯ層上にゲート電極を形成し、前記窒化膜中に電荷をトラップさせてデータを記憶するＭＯＮＯＳ構造の不揮発性メモリなどの半導体記憶装置に好適である。
【００２１】
ＣＶＤ法にて形成する酸化膜は、熱酸化法により得られる酸化膜に比べて質的にやや劣る面があるので、前記酸化膜は、前記ＯＮＯ（酸化膜−窒化膜−酸化膜）層のボトム層（第１の酸化膜）とトップ層（第２の酸化膜）をなす酸化膜のうちの一方であればよい。そして、好ましくはトップ層をなす第２の酸化膜を熱酸化により形成することとする。
【００２２】
また、このとき、前記ＯＮＯ層の中間層をなす窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成し、その後、前記ＯＮＯ層のトップ層を熱酸化により形成することが好ましい。すなわち、前記窒化膜をマスクとすることにより、熱酸化によりアクティブ領域のエッジ部近傍のみを鈍化させることができる。
【００２３】
このように、アクティブ領域のエッジ部の形状を鈍化させることにより、半導体記憶装置の動作時において、前記エッジ部への電界集中を防止してストレスの増大を防ぎ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止することができる。また、ＯＮＯ層が歪むこともない。
【００２４】
上記半導体記憶装置を製造する場合は、先ず、基板上でシャロートレンチ素子分離法によりシャロートレンチ素子分離領域とアクティブ領域とに分離し、その後ＯＮＯ層を成膜する際に、先ず、ボトム層をなす第１の酸化膜を前記シャロートレンチ素子分離領域及びアクティブ領域上に形成し、次いで、中間層をなす窒化膜を、前記アクティブ領域上に、当該アクティブ領域を一部露出させる状態で形成し、次いで、トップ層をなす第２の酸化膜を、前記シャロートレンチ素子分離領域及びアクティブ領域上に熱酸化により形成する。
【００２５】
以下、図面を参照しながら、本発明の実施形態をより詳細に説明する。
【００２６】
図１及び図２に本実施形態に係る半導体装置の製造工程を示す。
【００２７】
先ず、Ｓｉ（シリコン）基板１上で、シャロートレンチ素子分離法によりシャロートレンチ素子分離領域（以下「ＳＴＩ領域」という）２とアクティブ領域３とに分離する。
【００２８】
次に、前記ＳＴＩ領域２及びアクティブ領域３の上に、ＯＮＯ（酸化膜−窒化膜−酸化膜）層４を形成するが、このとき、ボトム層をなす第１の酸化膜として第１のＳｉＯ２層４１をＣＶＤにより積層成長させる。この第１のＳｉＯ２層４１は、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）材質の酸化膜である。
【００２９】
次に、前記第１のＳｉＯ２層４１上全面に、中間層をなす窒化膜としてのＳｉ３Ｎ４層４２をＣＶＤにより積層成長させるとともに、リソグラフィ加工により、このＳｉ３Ｎ４層４２を、前記アクティブ領域３上で、かつ当該アクティブ領域３のエッジ部３０近傍を露出させる形状に成形する。すなわち、Ｓｉ３Ｎ４層４２については、ＳＴＩ領域２上には残らないようにするのである。
【００３０】
さらに、図２に示すように、トップ層をなす第２の酸化膜として第２のＳｉＯ２層４３を熱酸化により形成する。この熱酸化により、アクティブ領域３のエッジ部３０のＳｉ基板が酸化されて、その形状が丸みを帯びた鈍化状態となる。なお、このとき、ボトム層をなす第１のＳｉＯ２層４１と中間層をなすＳｉ３Ｎ４層４２との間に熱酸化により形成された第２のＳｉＯ２層４３が成長し、ビーク（Ｂｅａｋ）５が伸びた状態となっている。
【００３１】
このような構造からなるＯＮＯ層４を形成した後、ゲート電極６を形成して本実施形態に係る半導体記憶装置を得ることができる。
【００３２】
このように、本実施形態では、半導体記憶装置には通常用いることのない熱酸化による酸化膜を形成し、これによってアクティブ領域３のエッジ部３０の形状を鈍化させ、半導体記憶装置の動作時において、前記エッジ部３０への電界集中を防止してストレスの増大を防ぎ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止している。
【００３３】
【発明の効果】
本発明は、以上説明してきたような形態で実施され、以下の効果を奏する。
【００３４】
（１）請求項１記載の本発明では、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に酸化膜を形成した半導体装置において、前記酸化膜を熱酸化により形成し、前記アクティブ領域のエッジ部の形状を鈍化させたことにより、エッジ部への電界集中を防止することができる。したがって、半導体装置が記憶装置である場合、シャロートレンチ素子分離法によって半導体記憶装置の微細化に対応しつつ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止することができる。
【００３５】
（２）請求項２記載の本発明では、熱酸化により形成する前記酸化膜は、下側から第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜（ＯＮＯ層）の前記第１と第２の酸化膜のうちのいずれか一方であることとしたので、酸化膜の質を大きく低下させることがない。
【００３６】
（３）請求項３記載の本発明では、前記窒化層を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成したことにより、この窒化層を、前記ＯＮＯ層のトップ層である第１の酸化膜を熱酸化で形成する場合のマスクとすることができる。
【００３７】
（４）請求項４記載の本発明では、前記第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜の前記第２の酸化膜を熱酸化により形成したことにより、前記窒化層をマスクとして、アクティブ領域のエッジ部を所望する範囲で鈍化させることができる。また、前記ＯＮＯ層である３層全体が歪むこともない。
【００３８】
（５）請求項５記載の本発明では、基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に、第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜（ＯＮＯ層）を形成するとともに、前記第１と第２の酸化膜のうちのいずれか一方を熱酸化により形成する半導体記憶装置の製造方法としたことにより、アクティブ領域のエッジ部の形状を酸化により鈍化させて、当該エッジ部への電界集中を防止することのできる半導体装置を得ることができる。したがって、半導体装置が記憶装置である場合、シャロートレンチ素子分離法によって半導体記憶装置の微細化に対応しつつ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止することができる。また、３層の酸化膜の質を大きく低下させることなく特性の良好な半導体装置を得ることができる。
【００３９】
（６）請求項６記載の本発明では、前記窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成することとしたので、半導体装置の製造工程において、前記第２の酸化膜を熱酸化で形成する場合にこの窒化層をマスクとすることができる。
【００４０】
（７）請求項７記載の本発明では、基板上でシャロートレンチ素子分離法によりシャロートレンチ素子分離領域とアクティブ領域とに分離し、前記アクティブ領域に第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜を形成する半導体装置の製造方法において、前記３層膜を成膜する際に、先ず、前記第１の酸化膜を前記シャロートレンチ素子分離領域及びアクティブ領域上に形成し、次いで、前記窒化膜を、前記アクティブ領域上に、当該アクティブ領域を一部露出させる状態で形成し、次いで、前記第２の酸化膜を、前記シャロートレンチ素子分離領域及びアクティブ領域上に熱酸化により形成した。したがって、第１の酸化膜、窒化膜、第２の酸化膜から成る前記３層の歪みを防止しつつ、アクティブ領域のエッジ部の所望する範囲をを酸化により鈍化させて、当該エッジ部への電界集中を防止することのできる半導体装置を得ることができ、例えば半導体装置が記憶装置である場合、シャロートレンチ素子分離法によって半導体記憶装置の微細化に対応しつつ、電荷（情報）保持（Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）特性、電荷（情報）書換特性（Ｅｎｄｕｒａｎｃｅ特性）、Ｗｒｉｔｅ Ｄｉｓｔｕｒｂ耐性の低下を防止した高性能の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の製造工程の一を示す説明図である。
【図２】本実施形態に係る半導体装置の製造工程の一を示す説明図である。
【図３】従来のＭＯＮＯＳ構造からなる半導体装置の説明図である。
【符号の説明】
１ Ｓｉ（シリコン）基板
２ ＳＴＩ領域
３ アクティブ領域
４ ＯＮＯ層
５ ビーク（Ｂｅａｋ）
６ ゲート電極
４１ 第１のＳｉＯ２層
４２ Ｓｉ３Ｎ４層
４３ 第２のＳｉＯ２層
Claims (7)
- 基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に酸化膜を形成した半導体装置において、
前記酸化膜を熱酸化により形成し、前記アクティブ領域のエッジ部の形状を鈍化させたことを特徴とする半導体装置。 - 熱酸化により形成する酸化膜は、下側から第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜の前記第１と第２の酸化膜のうちのいずれか一方であることを特徴とする請求項１記載の半導体記憶装置。
- 前記窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成したことを特徴とする請求項２記載の半導体記憶装置。
- 前記第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜の前記第２の酸化膜を熱酸化により形成したことを特徴とする請求項３記載の半導体記憶装置。
- 基板上でシャロートレンチ素子分離法により分離されたアクティブ領域の上方位置に、第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜を形成するとともに、前記第１と第２の酸化膜のうちのいずれか一方を熱酸化により形成することを特徴とする半導体装置の製造方法。
- 前記窒化膜を、前記アクティブ領域上で、かつ当該アクティブ領域のエッジ部近傍を露出させた状態で形成することを特徴とする請求項５記載の半導体装置の製造方法。
- 基板上でシャロートレンチ素子分離法によりシャロートレンチ素子分離領域とアクティブ領域とに分離し、前記アクティブ領域に第１の酸化膜、窒化膜、第２の酸化膜から成る３層膜を形成する半導体装置の製造方法において、
前記３層膜を成膜する際に、先ず、前記第１の酸化膜を前記シャロートレンチ素子分離領域及びアクティブ領域上に形成し、次いで、前記窒化膜を、前記アクティブ領域上に、当該アクティブ領域を一部露出させる状態で形成し、次いで、前記第２の酸化膜を、前記シャロートレンチ素子分離領域及びアクティブ領域上に熱酸化により形成することを特徴とする半導体装置の製造方法。
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|---|---|---|---|---|
| JP2007081294A (ja) * | 2005-09-16 | 2007-03-29 | Sharp Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US7495285B2 (en) | 2005-06-23 | 2009-02-24 | Samsung Electronics Co., Ltd. | FinFETs and nonvolatile memory devices including FinFETs |
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-
2003
- 2003-04-25 JP JP2003122041A patent/JP2004327812A/ja active Pending
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