KR102394193B1 - 단일 구조의 캐스코드 소자 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 트랜지스터 복수 개를 수직으로 적층함과 동시에 트랜지스터를 직렬로 연결하는 캐스코드 형태의 구조를 취함으로써 Analog/RF 분야의 성능지수인 소자/회로의 고유 이득, Ft, Fmax를 향상시킬 수 있는 단일 구조의 캐스코드 소자 및 이의 제조방법을 개시한다.

Description

단일 구조의 캐스코드 소자 및 이의 제조방법 {Single structure CASCODE device and fabrication method thereof}
본 발명은 단일 소자 내에서 캐스코드 형태의 회로를 구성한 단일 구조의 캐스코드 소자 및 이의 제조방법에 관한 것이다.
금속-산화막-반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-effect transistor: 이하 'MOSFET'라 한다)는 소스, 드레인, 게이트의 세 단자로 이루어져 있는 소자이다. 상기 MOSFET은 N형 반도체나 P형 반도체 재료의 채널로 구성되어 있고, 이 재료에 따라서 크게 엔모스펫 (NMOSFET)나 피모스펫 (PMOSFET), 두 가지를 모두 가진 소자를 씨모스펫(cMOSFET, complementary MOSFET)으로 분류한다.
MOSFET은 스위치 혹은 증폭기의 기능을 하며 논리 동작을 수행하는 모든 전자기기, 일례로 컴퓨터, 핸드폰, 사물인터넷(internet of things) 등에 사용되는 핵심 소자다.
개발 현황을 보면, 상기 MOSFET은 무어의 법칙(Moore's law)에 따라 비례 축소화(scaling)를 통한 단위 셀 원가 절감, 성능 증가 및 전력소모 감소가 동시에 이루어져 왔다.
기존 Analog/RF 용 MOSFET 또한 소자의 크기, 특히 게이트 길이를 줄여 고유 이득(intrinsic gain, GmRo), cutoff frequency(Ft), maximum oscillation frequency(Fmax)를 증가시킨다. 그러나 게이트 길이 축소화에 의해 발생하는 단채널 효과(short channel effect)와 채널 길이 변조(channel length modulation) 효과는 MOSFET의 출력 저항(Ro)을 줄여 고유 이득을 감소시킨다.
MOSFET의 고유 이득을 증가시키고 Analog/RF의 성능을 향상시키기 위해 MOSFET을 직렬로 연결하여 증폭기로 활용하는 캐스코드(CASCODE) 형태의 회로를 구성한다.
캐스코드는 MOSFET의 common-source 증폭기와 위 MOSFET의 common-gate 증폭기를 합친 것이다. 도 22의 등가 회로도를 보면 두 개의 개별적인 MOSFET(M1, M2)과, 소스(S1, S2), 드레인(D1, D2) 그리고 이 들 사이의 채널(C1, C2) 위에 게이트 절연층을 매개로 마련되는 게이트(G1, G2)를 갖춘다.
캐스코드는 common-source의 큰 전압/전류 증폭 특성과 common-gate의 우수한 고주파 특성을 두루 갖춘 회로다. 그러나 상기 캐스코드는 특허문헌 1에서와 같이 두 소자 혹은 그 이상을 직렬로 연결해야 하기 때문에 소자의 단위 면적 축소화에는 바람직하지 않다.
이에, 단일 소자에서 캐스코드를 제작하기 위해 게이트 영역 내에서 일함수(work-function)와 게이트 산화물 두께(gate oxide thickness)를 다르게 가져가는 구조가 제안되었다.
H.-J. Lee 등은 도 23에서 단일 구조의 캐스코드 소자를 제시하였다. 도 23 (a)를 보면 3개의 트랜지스터가 직렬 연결된 캐스코드 소자를 구현하기 위해, 도 23(b)와 같이 thick Ox(옥사이드)가 하부에 증착된 Low VT WF(일함수 금속)와 thin Ox가 증착된 High VT WF(일함수 금속)를 수평 방향으로 적층한 구조를 제시하고 있다. 그러나 이러한 수평 방향으로의 적층 구조는 게이트 길이가 충분히 길어야 하고, 결국 단일 소자의 단위 면적이 증가한다는 문제가 있다.
KR 특허공개 제10-2016-0044793호 (2016.04.26 공개)
Implementation of High Power RF Devices with Hybrid Workfunction and OxideThickness in 22nm Low-Power FinFET Technology, H.-J. Lee et al., Published in: 2019 IEEE International Electron Devices Meeting (IEDM), 7-11 Dec. 2019
본 발명자들은 상기 문제시 되는 캐스코드 소자의 축소화를 위한 연구를 진행한 결과, 기존 수평 방향이 아닌 수직 방향으로 일함수 금속을 적층하되, 이와 연결되는 소스/드레인 영역을 분리 절연막으로 단절된 구조를 형성함으로써 복수 개의 트랜지스터가 직렬 또는 직렬/병렬 연결된 구조가 단일 소자에서 구현될 수 있도록 하였다.
특히, Gate-All-Around(GAA) MOSFET 자체의 기술적 완성도는 상당히 높은 편이나 GAA MOSFET 형태의 소자를 이용한 캐스코드 소자의 제작은 아직 실현된바 없다. GAA MOSFET을 이용한 캐스코드 소자 제작은 여러층으로 쌓여있는 소자의 Source/Drain epitaxy를 서로 구분하여 만들어주는 기술 축적이 반드시 필요하다.
따라서, 본 발명의 목적은 단일 구조의 캐스코드 소자 및 이의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명은 기판; 상기 기판 상에 수평 방향으로 교대로 배열된 복수 개의 채널; 상기 기판 상에 상기 채널의 양 측면을 따라 형성된 소스/드레인 영역; 및 상기 복수 개의 채널의 사이에 위치하고, 게이트 산화물 상에 일함수 금속이 형성된 대체 금속 게이트;를 포함하는 캐스코드 소자를 제공한다.
이때 일함수 금속은 하위 채널 영역 및 상위 채널 영역에서 서로 다른 복수 개의 일함수 금속이 다층으로 적층된 구조를 갖는 것을 특징으로 한다.
추가로, 상기 복수 개의 일함수 금속은 각각이 차지하는 채널 비중이 서로 다르게 형성이 가능하다.
또한, 상기 소스/드레인 영역은 기판에 대해 수평 방향으로 삽입되는 적어도 하나 이상의 분리 절연막에 의해 수직 방향으로 단절된 구조를 갖는 것을 특징으로 한다.
이때 상기 소스/드레인 영역은 기판의 우측 또는 좌측에 일렬로 위치하거나, 좌우 영역에 각각 위치한다.
또한, 상기 게이트 산화물 및 일함수 금속 사이에 금속 배리어를 더욱 구비할 수 있다.
이러한 캐스코드 소자는 게이트-올-어라운드(GAA) 구조의 트랜지스터가 직렬로 연결된 구조를 갖는다.
한편, 본 발명에 따른 캐스코드 소자는, 기판 상에 수평 방향으로 복수 개의 채널 및 상기 채널에 접하도록 소스/드레인 영역을 형성하고, 상기 채널 사이에 대체 금속 게이트를 형성하는 단계를 포함하여 제조한다.
이때 대체 금속 게이트는 식각을 통해 게이트 개구부의 형성 및 채널 영역을 노출시킨 후, 상기 게이트 개구부 및 채널 사이에 게이트 산화물 및 일함수 금속을 증착하되, 상기 하위 및 상위 채널 영역에 대응하도록 서로 다른 복수 개의 일함수 금속을 적층하는 공정을 포함하여 제조된다.
또한, 상기 소스/드레인 영역 형성은 선택적 에피텍셜 성장 공정을 통해 하위 및 상위 채널 영역에 접하도록 형성하되, 각 공정 사이에 적어도 하나 이상의 분리 절연막을 형성하는 공정을 수행한다.
본 발명에 따른 단일 소자 캐스코드는 Analog/RF 성능을 증가시키고, MOSFET 소자를 직렬로 연결하거나 게이트 영역 하나에서 캐스코드를 취하는 대신 수직으로 적층하여 캐스코드를 구성했기 때문에 기존 캐스코드에 비해 단위 면적을 크게 줄여 소자의 축소화가 가능할 뿐만 아니라, MOSFET을 복수 개 연결할 수 있어 고유 이득을 크게 향상시킬 수 있다.
또한, 캐스코드를 구성할 때 특정 MOSFET의 채널을 수직으로 적층하여 유효 채널 너비를 변화시켜 Analog/RF 성능을 추가적으로 개선시킬 수 있다.
이 방법을 통해 제작한 소자는 gate-all-around(GAA) 형태로, 향후 FinFET을 대체할 디지털 로직 소자에 적합한 소자로 각광받고 있다. 이 소자를 디지털 로직 뿐만 아니라 Analog/RF 분야에도 적용함으로써 디지털 로직 분야와의 동시 집적(co-integration)을 가능케 할 수 있다.
도 1은 본 발명의 일 구현예에 따른 단일 구조의 캐스코드 소자의 등가 회로도이다.
도 2는 본 발명의 일 구현예에 따른 단일 구조의 캐스코드 소자의 입체 단면도이다.
도 3 내지 도 17은 일 구현예에 따른 단일 구조의 캐스코드 소자의 제조 공정을 보여주는 단면도이다.
도 18은 본 발명의 다른 구현예에 따른 단일 구조의 캐스코드 소자의 등가 회로도이다.
도 19는 본 발명의 단일 구현예에 따른 단일 구조의 캐스코드 소자의 입체 단면도이다.
도 20은 본 발명의 다른 구현예에 따른 단일 구조의 캐스코드 소자의 등가 회로도이다.
도 21는 본 발명의 단일 구현예에 따른 단일 구조의 캐스코드 소자의 입체 단면도이다.
도 22는 종래 기술에 따른 캐스코드의 등가 회로도이다.
도 23은 종래 기술에 따른 캐스코드의 등가 회로도 및 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면의 구성 요소들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다
본 명세서에서 언급하는 트랜지스터 또는 트랜지스터 소자는 MOSFET을 의미하고, 보다 구체적으로 Gate-All-Around(GAA) MOSFET을 의미한다.
본 발명에서는 종래 복수 개의 트랜지스터 소자의 직렬 연결을 통해 구현하던 것을 단일 소자만으로 직렬 또는 직렬/병렬 연결된 구조를 구현할 수 있는 캐스코드 소자를 설계하였다.
제1설계 방안은, 단일 구조의 캐스코드 소자의 구현을 위해 종래 한 종류의 일함수 금속을 적층하는 것이 아니라 채널 영역에 따라 수직 방향으로 상위 및 하위 채널 영역에서 서로 다른 종류의 복수 개의 일함수 금속을 적층하여 직렬 연결된 단일 구조의 캐스코드 소자를 구현한다. 이때 상기 일함수 금속의 채널 영역 내 비중 변화를 통해 각 일함수 금속이 차지하는 트랜지스터의 개수가 달리할 수 있다. 이때 적층하는 일함수 금속의 종류에 따라 직렬 연결된 트랜지스터의 개수를 조절할 수 있다.
제2설계 방안은 선택적 에피텍셜 성장 공정을 통해 소스/드레인 영역을 기판에 대해 수직 방향으로 각각 형성하되, 채널 영역의 수평 방향으로 상기 소스/드레인 영역 내 이들을 분리하기 위한 적어도 하나 이상의 분리 절연막을 형성한다. 이때 분리 절연막의 형성 위치/갯수 조절을 통해 트랜지스터의 직렬/병렬이 혼합된 구조를 구현할 수 있다.
정리하면, 본 발명은 채널의 상위 및 하위 영역에서 서로 다른 복수 개의 일함수 금속이 다층으로 적층시키고, 선택적 에피텍셜 성장 공정을 통해 에피텍셜 구조를 갖는 소스/드레인 영역 내에 수평 방향으로 적어도 하나 이상의 분리 절연막을 형성함으로써 직렬 또는 직렬/병렬된 복수 개의 트랜지스터를 갖는 단일 구조의 캐스코드 소자를 구현한다. 이는 종래 하나의 일함수 금속 및 수직으로 연속된 구조의 소스/드레인 영역을 갖는 MOFET으로 캐스코드 소자 구현시 복수 개의 MOSFET의 직렬 연결을 통해 달성하는 구조를 대체할 수 있다.
이하 도면을 참조하여, 더욱 상세히 설명한다.
도 1은 본 발명의 일 구현예에 따른 단일 구조의 캐스코드 소자의 등가 회로도로, 3개의 트랜지스터가 직렬 연결된 구조를 갖는다. 이러한 구조는 서로 다른 종류의 일함수 금속 1,2 및 두 개의 분리 절연막이 구비된 도 2의 구조를 통해 달성될 수 있다.
도 2는 본 발명의 일 구현예에 따른 단일 구조의 캐스코드 소자를 보여주는 입체 단면도이다. 도 2의 캐스코드 소자는 gate-all-around(GAA) 형태의 MOSFET 구조를 포함하여 구성된다.
구체적으로, 캐스코드 소자는 기판(10); 상기 기판(10) 상에 수평 방향으로 교대로 배열된 복수 개의 채널(40); 상기 기판(10) 상에 상기 채널(40)의 양 측면을 따라 형성된 소스 영역(30) 및 드레인 영역(33); 및 상기 복수 개의 채널(40)의 사이 및 게이트 개구부에 형성된 대체 금속 게이트;을 포함한다. 이때 대체 금속 게이트를 포함하는 소자의 상부는 절연막으로 충진되어 있으며, 설명을 위해 도면에서는 제외하였다.
이하 각 구성을 상세히 설명한다.
기판(10)은 본 발명에서 특별히 그 종류를 한정하지 않으며, 이 분야에서 통상적으로 사용하는 기판(10)일 수 있다. 대표적으로, 탑-다운 공정이 가능한 Si, SiGe, Ge,Sn(tin), 3-5족 화합물일 수 있다. 이때 3-5족 화합물은, 예를 들어, 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소(gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)일 수 있다.
상기 기판(10)은 도핑된 불순물이 거의 없거나, P, As, 및 Sb 중에서 선택된 1종 이상의 n형 불순물; 또는 B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 불순물;로 도핑될 수 있으며, 이때 그 농도는 1019cm-3 이하의 범위를 갖는다. 상기 기판(10)에 도입된 불순물은 소자 유형(NMOS, PMOS)에 따라 다르며, NMOS 의 경우 p 타입, PMOS 의 경우 n 타입일 수 있다. 이 도핑 농도는 이미 언급한 바와 같이, 선택적 에피텍셜 성장 공정에 따른 이온의 고농도 주입을 억제하여, 초기 설정되는 기판(10)의 도핑 농도를 소자의 제작 공정 마지막까지도 그대로 유지할 수 있다는 장점이 있다.
편의상 도 2의 구조에서 채널(40)은 3개를 도시하였으나 그 이상의 N개까지 형성이 가능하다. 또한 일함수 금속의 경우 3개의 채널(40) 형성에 따라 2개의 일함수 금속1,2로 나뉘었으나, 상기 채널(40) 개수의 증가에 따라 일함수 금속 또한 최대 N-1개까지 형성 가능하다. 이때 채널(40)의 개수가 N개일 경우 최대 N개의 트랜지스터의 구현이 단일 소자에서 가능하다.
채널(40)의 하위 영역은 기판(10)에서 가장 가까운 최하위 채널 영역을 포함하는 영역을 의미하고, 상위 영역은 게이트 개구부의 대체 금속 게이트를 포함하는 영역을 의미한다.
대체 금속 게이트는 채널(40)의 양 측면을 따라 게이트 산화물(53) 및 일함수 금속이 적층되며, 상기 일함수 금속은 채널(40)의 하위 영역에 일함수 금속1(57)이 형성되고, 채널(40)의 상위 영역에 일함수 금속2(67)가 형성된 구조를 갖는다.
채널(40)은 GaN, Si, Ge, SiGe, GaAS, W, Co, Pt, ZnO, 및 In2O3 중에서 선택된 1종 이상이 가능하다.
게이트 산화물(53)은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 및 페로브스카이트 산화물 (perovskite oxide) 중에서 선택된 1종 이상이 가능하고, 일함수 금속1, 2(57, 67)는 W, Al, Cr, 및 Ni 중에서 선택된 1종 이상이 가능하다.
두 종류의 일함수 금속1,2(57, 67)를 가지고, N개 채널(40)을 형성한 캐스코드 소자에 있어서, 일함수 금속1(57)은 적어도 첫번째 채널(기판에 가장 가까운 또는 이에 접한) 영역에 형성되고, 일함수 금속2(67)는 N번째 및 N-1번째 채널로 둘러싼 영역에 형성되어야 한다. 예를 들면, 도 2와 같이, 3개의 채널을 구비한 소자에서 기판(10)과 첫번째 채널 및 두번째 채널은 일함수 금속1(57)이 필수적으로 형성되고, 게이트 개구부에서는 일함수 금속2(67)이 형성되고, 마지막 채널에는 일함수 금속1,2(57, 67)가 다층으로 적층된 구조를 갖는다.
이 경우, 일함수 금속1,2(57, 67)를 형성한 캐스코드 소자에서 트랜지스터의 일부는 일함수 금속1(53)에 의해, 그 외의 트랜지스터는 일함수 금속2(67)에 의해 문턱 전압이 결정된다. 이와 같은 구조는 캐스코드에서 Gm이 중요한 영역(소스와 인접한 트랜지스터)와 Ro가 중요한 영역(드래인과 인접한 트랜지스터)를 따로 구분지음으로써 고유 이득(GmRo)을 극대화할 수 있다.
한편, 소스 영역(30) 및 드레인 영역(33)은 복수 개의 채널(40)과 연결되며, 선택적 에피텍셜 성장 공정을 통한 에피텍셜 구조를 갖는다.
선택적 에피텍셜 성장 공정은 Si, SiGe, Ge, Sn(tin), 3-5족 화합물 중 하나, 바람직하기로 Si를 이용하여 수행한다. 필요한 경우 불순물이 고농도로 주입될 수 있으며, 불순물 유형은 소자 유형(NMOS, PMOS)에 따라 다르며, NMOS의 경우 n 타입, PMOS의 경우 p 타입일 수 있다. 일례로, P, As, 및 Sb 중에서 선택된 1종 이상의 n형 불순물; 또는 B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 불순물;로 도핑될 수 있다. 필요한 경우, 채널(50)의 스트레스 효과를 상승시킬 목적으로, 상기 불순물에 더하여 Si, SiGe, Ge, Sn(tin), 3-5족 화합물을 혼합하여 사용할 수 있다.
상기 선택적 에피텍셜 성장 공정으로 성장한 에피텍셜 구조는 기판(10)을 기준으로 수평 방향으로 소스/드레인 영역(30, 33)의 양측에 두 개의 분리 절연막(27r, 27l)이 삽입되어 각 에피텍셜 구조를 단절시킨다. 편의상 도면에서는 우측 하부의 에피텍셜 구조를 소스 영역(30), 좌측 상부의 에피텍셜 구조를 드레인 영역(33)으로 도시하였으나, 이들 소스/드레인 영역(30, 33)은 우측 또는 좌측에 일렬로 위치할 수 있으며, 이때 위치 면에서 상하 순서 또한 달리할 수 있다. 소스/드레인 영역(30, 33)이 아닌 에피텍셜 구조(Er, El)는 다른 소자와 전기적인 연결을 통해 소스/드레인 영역의 기능을 수행할 수 있으며, 도 2에서는 단일 캐스코드 소자의 구현을 위해 각 하나의 영역에 소스/드레인 영역(30, 33)으로 명명하였다.
또한, 편의상 하부 및 상부, 2개로 나뉜 소스/드레인 영역(30, 33)을 형성하였으나, 채널(40)의 수에 따라 분리 절연막(27r, 27l)의 개수가 달라져 소스/드레인 영역(30, 33)을 제외한 에피텍셜 구조의 구획 수 또한 달라질 수 있다.
도 2에서 도시한 단일 구조의 캐스코드 소자는 3개의 채널(40)을 구비하고, 상기 채널의 하위 및 상위 영역에 두 종류의 일함수 금속1,2(57, 67)를 구비하되, 소스/드레인 영역(30, 33)이 분리 절연막(27r, 27l)에 의해 단절된 구조를 가짐으로써 도 1의 등가 회로도에서 보이는 바와 같은 3개의 트랜지스터가 직렬 연결된 소자를 구현할 수 있다.
도 2의 각 구성 요소의 사이는 절연 물질로 충진된 구조(절연막, 21, 포함)를 갖는다. 이때 절연막(21)의 재질은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종 이상이 가능하다.
이러한 본 발명의 단일 소자의 캐스코드 소자는 종래 3개의 트랜지스터의 직렬 연결을 통해 구현되는 소자와 동일한 기능의 수행이 가능하다. 그 결과, 상기 캐스코드 소자는 단일 소자로 구현되어 게이트 길이를 줄일 수 있고 좁은 단위 면적에서 형성될 수 있어 소자의 축소화를 이룰 수 있을 뿐만 아니라 Analog/RF 성능을 향상시킬 수 있다.
추가로, 상기 도 2의 캐스코드 소자는 소자의 기능 향상을 위해 게이트 산화물(53), 금속 배리어(미도시) 및 펀치스루 스토퍼(punch-through stopper; PTS) 영역에 대한 추가, 변경 또는 변형이 가능하다.
필요한 경우, 일함수 금속1,2(57, 67)와 접하는 게이트 산화물(53)은 그 두께를 서로 같거나 달리할 수 있다. 두께를 달리하는 경우, 상기 일함수 금속1(57)과 접하는 게이트 산화물(53) 대비 일함수 금속2(67)와 접하는 게이트 산화물(53)의 두께를 두껍거나 얇게 형성할 수 있다.
다른 구현예에 따르면, 게이트는 게이트 산화물(53)과 일함수 금속1,2(57, 67) 사이에 금속 배리어(미도시)를 더욱 포함할 수 있다.
금속 배리어는 게이트 산화물(53)과 일함수 금속1,2(57, 67) 사이의 응력(stress)을 감소시키고 결함들을 제거하며 누설 전류를 감소시키는 역할을 한다. 사용 가능한 재질로는 Ti, TiN, 및 Al 중에서 선택된 1종 이상이 가능하다.
또 다른 구현예에 따르면, 도 2의 캐스코드 소자는 채널(40) 아래의 누설 전류를 효과적으로 막기 위해, 채널(40) 아래의 소정 영역에 하부 소스/드레인 영역(30, 33)과 상반된 유형의 불순물을 고농도로 주입하는 펀치스루 스토퍼(punch-through stopper; PTS) 영역을 형성한다.
펀치스루 스토퍼는 도 2에 도시한 바와 같이 채널 및 하부 소스/드레인 영역(30)의 하부에 걸쳐 전체적으로 위치됨을 알 수 있다. 상기 펀치스루 스토퍼는 하기에서 언급하는 공정 중 어느 하나의 공정 전 후에 적용될 수 있다. 그러나 상기 펀치스루 스터퍼의 형성이 불순물 주입과 열처리라는 공정을 수행하여야 하는 바, 이들 공정에 의해 소자가 손상을 입거나 불리해지지 않도록 기판(10) 상에 하부 소스/드레인 영역(30, 33)은 선택적 에피텍셜 성장 공정 이전, 보다 바람직하기로 얕은 트랜치 분리(shallow trench isolation; STI) 영역을 형성하는 공정 직전에 적용한다.
도 2의 캐스코드 소자는 기판 상에 수평 방향으로 복수 개의 채널 및 상기 채널에 접하도록 소스/드레인 영역을 형성하고, 상기 채널 사이에 대체 금속 게이트를 형성하는 단계를 포함하여 제조한다.
이때 대체 금속 게이트는 식각을 통해 게이트 개구부의 형성 및 채널 영역을 노출시킨 후, 상기 게이트 개구부 및 채널 사이에 게이트 산화물 및 일함수 금속을 증착하되, 상기 하위 및 상위 채널 영역에 대응하도록 서로 다른 복수 개의 일함수 금속을 적층하는 공정을 포함하여 제조된다.
또한, 상기 소스/드레인 영역 형성은 선택적 에피텍셜 성장 공정을 통해 하위 및 상위 채널 영역에 접하도록 형성하되, 각 공정 사이에 적어도 하나 이상의 분리 절연막을 형성하는 공정을 수행한다.
보다 구체적으로, 도 2의 캐스코드 소자는 하기 단계를 거쳐 제조한다.
a) 기판 상에 수평 방향으로 복수 개의 채널과 스페이싱을 서로 교차하여 적층하는 단계;
b) 최상층의 채널 상부에 더미 게이트 및 이의 양 측면에 절연막을 형성하는 단계;
c) 기판의 수직 방향으로 채널, 스페이싱 및 절연막의 측면을 제거하는 단계;
d) 스페이싱의 측면 일부를 선택적으로 식각하여 복수 개의 채널 측면을 외부로 노출하는 단계;
e) 상기 기판의 수직 방향으로 절연 물질로 충진하여 절연막을 기판까지 연장하는 단계;
f) 상기 절연막 및 채널의 측면을 따라 하위 및 상위 채널 영역에 대응하도록 서로 다른 높이를 갖는 하부 절연막 및 상부 절연막을 형성하는 단계;
g) 상기 하부 및 상부 절연막의 측면을 식각하는 단계;
h) 상기 식각된 하부 절연막을 추가 식각하여 채널 및 절연막의 측면을 노출하는 단계;
i) 선택적 에피텍셜 성장 공정을 수행하여 상기 기판 상에 에피텍셜 구조를 상부 절연막과 접하는 높이까지 형성하는 단계;
j) 상부 절연막의 제거 후 하부 절연막 상에 분리 절연막을 형성하는 단계;
k) 상기 분리 절연막 상에 선택적 에피텍셜 성장 공정을 수행하여 에피텍셜 구조를 형성하는 단계;
l) 상기 더미 게이트 및 스페이싱을 기판까지 제거하여 게이트 개구부를 형성하고, 채널 일부를 노출하는 단계;
m) 노출된 영역에 게이트 산화물을 증착하는 단계; 및
n) 게이트 산화물 상에 하위 및 상위 채널 영역에 대응하도록 서로 다른 일함수 금속을 다층 구조로 적층하는 단계;
이때 상기 f)~k)의 단계는 분리 절연막이 설치된 소스/드레인 영역의 형성 공정을 의미하고, 상기 l)~n)은 대체 금속 게이트의 형성 공정을 의미한다.
이하 도 3 내지 도 18을 참조하여 본 발명의 일 구현예에 따른 단일 구조의 캐스코드 소자의 제조 공정을 설명한다.
먼저, 기판(10) 상에 리소그래피와 식각 공정을 통해 복수 개의 채널(40)과 스페이싱(39), 더미 게이트(51) 및 절연막(21)을 형성한다(도 3 참조). 편의상 더미 게이트라 명명하였으나, 본 게이트는 폴리실리콘 게이트이다.
기판(10)의 소정 영역에 채널(40), 스페이싱(39), 더미 게이트(51) 및 절연막(21)을 포함하는 각 층의 형성은 증착 공정, 리소그라피 공정, 식각 공정을 포함하며, 이외에 다른 적절한 공정 또는 이들의 조합에 의해 형성된다. 별도의 기재가 없는 한, 각층은 증착 공정 이후 리소그라피 공정 및 식각 공정 순으로 진행한다.
증착 공정은 CVD, 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 보강 CVD(PECVD), 저압 CVD(LPCVD), 원자 층 CVD(ALCVD), 대기압 CVD(APCVD), 증발 증착법(Evaporation), 도금, 다른 적절한 방법 또는 이들의 조합을 포함한다.
리소그라피 공정은, 전자빔 리소그라피, 나노 임프린트, 이온빔 리소그라피, X-선 리소그라피, 극자외선 리소그라피, 포토 리소그라피(스테퍼, 스캐너, 컨택 얼라이너 등), 마스크리스 리소그라피(maskless lithography), 또는 무작위로 뿌려진 나노 입자 중 어느 하나의 공정이 사용될 수 있으며, 본 발명에서 특별히 한정하지 않는다. 이중 포토 리소그라피 공정은 레지스트 코팅(resist coating)(예컨대, 스핀 온 코팅), 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출 후 베이킹, 레지스트 현상, 헹굼, 건조[예컨대, 하드 베이킹(hard baking)], 다른 적절한 프로세스, 또는 이들의 조합을 포함한다.
식각 공정은, 건식 식각 공정, 습식 식각 공정, 다른 식각 공정, 또는 이들의 조합을 포함한다. 이때 식각 마스크 물질로는 SiO2, SiNx 등의 절연막 외에도 Cr, Ni, Al 등의 금속, 또는 포토레지스트가 사용될 수 있다.
구체적으로, 기판(10) 상에 복수 개의 채널(40) 및 스페이싱(39)을 서로 교차하여 증착한 후, 게이트 물질을 증착한 다음, 증착된 게이트 상에 감광막을 도포 후 리소그라피를 수행 후 식각 공정을 수행하여 패터닝된 더미 게이트(51)를 형성하고, 이의 양측에 절연막(21)을 증착하는 공정을 수행하여 도 3의 구조를 제작한다.
채널(40) 및 스페이싱(39)은 서로 교차하여 증착 공정을 통해 기판(10) 상에 적층한다.
채널(50)은 GaN, Si, Ge, SiGe, GaAS, W, Co, Pt, ZnO, 및 In2O3 중에서 선택된 1종 이상일 수 있다.
스페이싱(39)은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종 이상이 가능하고, 그 재질은 절연막(21)과 동일하거나 다른 것일 수 있다.
추가로, 스페이싱(39)은 채널(40) 재질을 고려하여 상기 채널(40)을 구성하는 물질을 포함하되, 다른 조성비를 갖는 재질의 사용이 가능하다. 일례로, 채널(40) 재질로 실리콘(Si)을 사용할 경우 스페이싱(39)은 실리콘 저마늄(Si0.7Ge0.3)과 같은 재질을 사용할 수 있다.
상기 스페이싱(39)의 최상층에 게이트 재질을 증착한 다음, 다시 리소그라피와 식각 공정을 통해 패터닝된 더미 게이트(51)를 형성하고, 이의 양측에 절연막(21)을 증착한다.
더미 게이트(51)는 폴리실리콘 게이트일 수 있으며, 고농도 도핑된 폴리실리콘 또는 규화 폴리실리콘 등 공지의 것이 사용될 수 있다. 상기 폴리실리콘 게이트는 후속 공정에서 제거되어 대체 금속 게이트로 대체될 수 있다.
다음으로, 소스/드레인 영역(30, 33)을 형성하기 위해, 상기 기판(10) 상에 위치한 채널(40), 스페이싱(39) 및 절연막(21)의 측면을 일부 제거한다(도 4 참조). 상기 제거 공정은 전술한 바의 리소그라피 및 식각 공정이 사용될 수 있다.
다음으로, 스페이싱(39)의 측면 일부를 선택적으로 식각하여 복수 개의 채널(40) 측면이 외부로 노출되도록 한다(도 5 참조).
이때 스페이싱(39)이 식각되는 영역은 기판(10)에서부터 절연막(21)과 접하는 영역까지 포함한다.
식각은 전술한 바의 공정으로 수행하며, 채널(40)과 스페이싱(39) 사이의 물질 조성비 혹은 물질 차이에 따른 식각률(etching rate) 차이를 이용하여 노출된 스페이싱(39) 영역만을 선택적으로 식각한다. 상기 식각 공정 중 식각 표면에 발생한 표면 상태 밀도(surface state density)와 같은 성능 저하 요소를 제거하기 위해 열산화 공정을 이용하여 막을 성장시킨 후 습식 식각을 통해 제거할 수 있다.
다음으로, 기판(10) 상에 수직 방향으로 절연 물질로 채워 절연막(21)이 기판(10)까지 연장되도록 한다(도 6 참조).
채워지는 절연 물질은 전술한 바의 절연막(21)의 재질과 동일한 재질의 것을 사용하는 것이 바람직하고, 경우에 따라 공지된 바의 절연 물질이 사용될 수 있다. 이때 채우는 공정은 ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 등의 증착 공정이 가능하며, 절연막(21)에 의해 채워지더라도 채널(40)의 측면이 외부로 노출되도록 한다.
다음으로, 절연막(21) 및 채널(40)의 측면을 따라 기판(10) 상에 절연막을 형성하되, 선택적인 식각이 가능하도록 하부 절연막(23r, 23l) 및 상부 절연막(25r, 25l)으로 형성한다(도7 참조).
하부 및 상부 절연막(23r, 23l, 25r, 25l)은 후속에서 성장시킬 하부 및 상부 소스/드레인 영역(30, 33)의 형성을 순차적으로 수행하기 위해 형성되는 것으로, 하부 및 상부 절연막(23r, 23l, 25r, 25l)의 높이를 다르게 형성한다.
높이를 다르게 형성하는 방법은 다음과 같다.
기판(10) 상에 하부 절연막(23)의 재질을 증착한 다음, 소스 또는 드레인 영역(30, 33) 중 어느 하나의 영역, 도 7에서 소스 영역 측(right)의 절연막을 추가 식각하여, 소스/드레인 영역 측(right, left)에서 서로 다른 높이를 갖는 하부 절연막(23r, 23l)을 형성한다.
이어, 상기 하부 절연막(23r, 23l) 상에 추가 절연 물질을 증착하여 상부 절연막(25r, 25l)을 형성하게 됨에 따라 도 7과 같이 서로 다른 높이를 갖는 하부 및 상부 절연막(23r, 23l, 25r, 25l)이 형성될 수 있다.
바람직하기로, 도 7에서 우측(right)의 하부 절연막(23r)은 추후 소스 영역(30)이 형성될 위치에 해당하며, 좌측(left)의 상부 절연막(25l)은 드레인 영역(33)이 형성될 위치에 해당한다.
하부 및 상부 절연막(23r, 23l, 25r, 25l)의 재질은 서로 다른 것일 수 있으며, SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종 이상이 가능하다. 이때 하부 및 상부 절연막(23r, 23l, 25r, 25l)의 형성은 전술한 바의 절연막(21)과 동일하거나 거기에서 언급한 바의 방식을 따른다.
다음으로, 하부 및 상부 소스/드레인 영역의 형성을 위해 기판(10)에 대해 수직 방향으로 상부 및 하부 절연막(23r, 23l, 25r, 25l)의 측면을 따라 식각한다(도 8 참조).
다음으로, 하부 절연막(23r, 23l)을 선택적으로 식각하여 채널(40) 및 절연막(21)의 측면을 노출한다(도 9 참조).
다음으로, 선택적 에피텍셜 성장 공정을 수행하여 상기 기판(10)의 노출된 영역에 에피텍셜 구조를 형성한다(도 10 참조).
에피텍셜 구조의 형성은 상부 절연막(25r, 25l)의 하부에 접할 때까지 수행한다.
상기 에피텍셜 구조에서 적어도 하나는 소스 영역(30)이 될 수 있으며, 나머지 하나(El)는 추후 다른 캐스코드 소자의 소스 또는 드레인 영역일 수 있다. 일례로, 도 2의 구조에 따르면 우측의 에피텍셜 구조가 소스 영역(30)이 된다.
다음으로, 상부 절연막(25r, 25l)을 제거한다(도 11 참조).
상부 절연막(25)의 제거는 식각 공정을 통해 수행하며, 상기 식각 공정에서 언급한 바를 따른다.
다음으로, 하부 소스/드레인 영역(30) 상에 각각 분리 절연막(27r, 27l)을 형성한다(도 12 참조).
분리 절연막(27r, 27l)의 형성은 전술한 바의 절연막(21)과 동일하거나 거기에서 언급한 바의 방식을 따른다.
분리 절연막(27r, 27l)은 수직 방향으로 소스/드레인 영역(30, 33)이 직렬로 적층됨으로써 단일 구조 형태의 캐스코드 소자의 제작을 가능케 한다.
다음으로, 분리 절연막(27r, 27l) 상에 선택적 에피텍셜 성장 공정을 수행하여 채널(40)의 게이트까지 에피텍셜 구조를 형성한다(도 13 참조).
이때 상부 에피텍셜 구조 중 어느 하나는 드레인 영역(33)일 수 있으며, 나머지 하나의 에피텍셜 구조(Er)는 추후 다른 캐스코드 소자의 소스 또는 드레인 영역일 수 있다. 일례로, 도 2의 구조에 따르면 우측의 에피텍셜 구조가 드레인 영역(33)이 된다.
도 13의 도면을 보면, 복수 개의 채널(40)이 형성된 구조에서 하위 채널(40) 영역의 소스 영역(30)과 상위 채널(40) 영역의 드레인 영역(33)은 복수 개의 채널(40)과 각각 접하되, 각 소스/드레인 영역(30, 33)은 서로 다른 위치에서 각각의 채널(40)과 독립적으로 접하게 된다. 이러한 구조는 종래 전계효과 트랜지스터의 구조와 구별될 수 있다. 즉, 기존 전계효과 트랜지스터의 경우 하나의 소스/드레인 영역이 존재하고, 이들 각각은 복수 개의 채널과 공통적으로 접하게 되는 구조와 차이가 있다
다음으로, 대체 금속 게이트(replacement metal gate; RMG)를 형성하기 위해 더미 게이트(51) 및 스페이싱(39)을 식각하여 게이트의 개구부 및 채널(40)의 일부(즉, 상하부)가 노출되도록 한다(도 14 참조).
이때 채널(40)은 게이트로 둘러싼 GAA(Gate-All-Around) 구조로 형성되고, 이 구조에 의해 단채널 효과가 억제돼 누설 전류가 더욱 억제되며 게이트 폭이 넓어져 캐스코드 소자의 구동 능력이 높아진다.
다음으로, 노출된 영역에 순차적으로 게이트 산화물, 및 일함수 금속을 적층하여 대체 금속 게이트를 형성한다.
추가로, 게이트 산화물(53) 상에 일함수 금속1(57)이 적층된 구조를 보이며, 선택적으로 이들 사이에 금속 배리어(미도시)를 형성한다.
도 16에 도시하지 않았으나, 게이트 개구부 및 상위 채널(40)의 일함수 금속1(57)을 일부를 제거한 후, 하위 채널(40) 영역의 게이트 산화물(53)에 추가 식각 또는 추가 증착 공정을 수행한 후, 상위 채널(40) 영역의 게이트 산화물 재질을 추가 증착함으로써 하위 채널(40) 영역에 존재하는 게이트 산화물(53)의 두께를 상위 채널(40) 영역에 존재하는 게이트 산화물(53)의 두께 보다 얇게 또는 두껍게 형성할 수 있다.
또한, 게이트 산화물(53)의 식각은 금속 배리어를 적층한 이후 형성할 수 있으며, 이때 식각된 영역에 금속 배리어의 추가 증착이 이루어질 수 있으며 이 경우 하위 채널(40) 영역과 상위 채널(40) 영역의 금속 배리어의 두께 및 재질을 서로 달리할 수 있다.
다음으로, 일함수 금속2(67)을 상위 채널(40) 영역 및 게이트 개구부에 증착하여 대체 금속 게이트를 제작한다(도 17 참조).
도 17의 구조는 통상적인 전계효과 트랜지스터의 구조와 달리 일함수 금속1,2(57, 67)이 수직 방향으로 적층된 구조를 가짐과 동시에 소스/드레인 영역(30, 33)이 분리 절연막(27r, 27l)에 의해 서로 단절된 구조를 갖는다는 구조적인 차이점이 있다.
그 결과, 종래 트랜지스터가 직렬 연결되거나 일함수 금속이 수평 방향으로 적층된 캐스코드 대비 게이트 길이를 축소할 수 있을 뿐만 아니라 소자의 단위 면적을 축소화할 수 있다. 더욱이, 상기 분리 절연막(27r, 27l)에 의해 게이트의 길이 축소에 따른 단채널 및 채널 길이 변조의 발생 문제를 해소할 수 있다.
이로 인해 이미 언급한 바와 같이 도 1의 등가 회로도에서 보여지는 바와 같이 두 개의 일함수 금속1(57) 및 하나의 일함수 금속2(67)에 의해 문턱 전압이 결정되고, 캐스코드 소자에서 Gm이 중요한 영역(소스와 인접한 트랜지스터)와 Ro가 중요한 영역(드래인과 인접한 트랜지스터)를 따로 구분지음으로써 고유 이득(GmRo)을 극대화할 수 있다.
전술한 바의 본 발명의 일 구현예에 따른 단일 구조의 캐스코드 소자는 GAA(gate-all-around) 구조로서. 이 구조 이외에 tri- or double gate finFET과 같은 multiple gate 구조를 포함한다. 또한, 채널(40)의 개수를 조절(N개)하여 트랜지스터를 최대 N개까지 직렬로 연결하여 구동시킬 수 있고, 소자의 Analog/RF 성능 향상을 위해 트랜지스터 일부 구간을 병렬로 연결하여 사용할 수도 있다. 또한 필요에 따라서는 일함수 금속을 1, 2의 두 개가 아닌 그 이상 복수 개 사용하여 성능 최적화를 할 수 있다.
한편, 도 18은 본 발명의 다른 구현에 따른 캐스코드 소자의 등가 회로도로, 3개의 트랜지스터를 구비하되 3개가 직렬 연결되되, 복수 개의 일함수 금속 중 각 일함수 금속들이 차지하는 트랜지스터의 개수를 달리할 수 있다.
도 1의 등가 회로도의 경우 두 종류의 일함수 금속 형성시, 일함수 금속1이 두 개의 트랜지스터에 관여하고, 나머지 일함수 금속2가 하나의 트랜지스터에 관여한다. 이와 비교하여, 도 18의 등가 회로도를 보면, 일함수 금속1은 하나의 트랜지스터에 관여하고, 나머지 일함수 금속2가 두 개의 트랜지스터에 관여한다.
도 18의 등가 회로도가 구현 가능한 캐스코드 소자는 도 19에 도시한 바와 같이, 하위 및 상위 채널 영역 내 일함수 금속의 비중을 달리하는 구조는 갖는다.
'일함수 금속의 비중을 달리한다'의 의미는 일함수 금속2와 일함수 금속1이 차지하는 트랜지스터의 개수가 달라질 수 있다는 것을 의미하며, 도 21과 같이 하부의 첫번째 채널 영역에 일함수 금속1이 위치하고, 두번째 영역에는 일함수 금속1,2가 적층된 구조를 갖는다. 이는 도 2의 캐스코드 소자에서 두번째 영역이 일함수 금속1로만 형성된 것과 구분될 수 있다.
구체적으로, 도 19의 캐스코드 소자는 기판(110); 상기 기판(110) 상에 수평 방향으로 교대로 배열된 복수 개의 채널(140); 상기 기판(110) 상에 상기 채널(140)의 양 측면을 따라 형성된 소스 영역(130) 및 드레인 영역(133); 및 상기 복수 개의 채널(140)의 사이 및 게이트 개구부에 형성된 게이트 산화물(153) 및 복수 개의 일함수 금속(157, 167)이 다층으로 적층된 대체 금속 게이트;을 포함한다.
소스/드레인 영역(130, 133)은 에피텍셜 구조를 가지며, 기판(110)에 대해 수평 방향으로 설치된 분리 절연막(127r, 127l)에 의해 수직 방향으로 단절된 구조를 갖는다.
이때, 복수 개의 일함수 금속(157, 167)은 채널(140)의 하위 영역과 상위 영역에 2종류의 일함수 금속1,2(157, 167)를 형성하되, 이들이 형성되는 영역을 변형할 수 있다.
이러한 구조는 도 1의 3개의 트랜지스터가 직렬 연결된 등가 회로도와 동일한 등가 회로도를 가지나, 일함수 금속 각각이 관여하는 트랜지스터가 달라진다. 이 구조는 Gm 과 Ro 를 동시에 증가시켜 궁극적으로 고유 이득(GmRo)을 개선시키는 이점이 있으며, 도 2의 캐스코드 소자와 동일하게 단일 소자로 구현되어 게이트 길이를 줄일 수 있고 좁은 단위 면적에서 형성될 수 있어 소자의 축소화를 이룰 수 있을 뿐만 아니라 Analog/RF 성능을 향상시킬 수 있다.
도 19의 캐스코드 소자의 제조는 도 3 내지 도 18과 유사한 방법으로 수행하되, 일함수 금속의 적층 영역을 달리함으로써 달성될 수 있다.
구체적으로, 도 19의 캐스코드 소자는 전술한 바의 a)~n)의 공정과 동일하게 수행하되, n)의 일함수 금속의 적층을 달리한다.
즉, 게이트 개구부 및 노출된 채널(140) 영역에 일함수 금속(157, 167)을 다층으로 형성하되, 하위 채널(140)에 형성하는 일함수 금속1(157) 대비 일함수 금속2(167)를 전체 채널(140) 영역 중 보다 많은 채널 영역에 형성한다. 보다 구체적으로, 첫번째 채널(140) 영역 및 두번째 채널 영역의 일부에 일함수 금속1(157)을 형성하고, 두번째 채널 영역의 잔여 영역, 세번째 채널 영역 및 게이트 개구부에 일함수 금속2(167)를 형성한다.
한편, 도 20은 본 발명의 다른 구현에 따른 캐스코드 소자의 등가 회로도로, 3개의 트랜지스터를 구비하되 두 개가 직렬 연결되고, 이중 하나는 병렬 연결된 구조를 갖는다.
도 20의 등가 회로도가 구현 가능한 캐스코드 소자는 도 21에 도시한 바와 같이, 에피텍셜 구조의 일 측에만 분리 절연막(227l)이 존재하고, 타측에는 존재하지 않아 타측 면의 채널(240) 너비를 늘리는 구조를 갖는다.
도 21의 캐스코드 소자는 기판(210); 상기 기판(210) 상에 수평 방향으로 교대로 배열된 복수 개의 채널(240); 상기 기판(10) 상에 상기 채널(240)의 양 측면을 따라 형성된 소스 영역(230) 및 드레인 영역(233); 및 상기 복수 개의 채널(240)의 사이 및 게이트 개구부에 형성된 게이트 산화물(253) 및 복수 개의 일함수 금속이(257, 267) 다층으로 적층된 대체 금속 게이트;을 포함한다.
이때 소스 영역(230) 및 드레인 영역(233)은 일 측면에 수직으로 적층된 구조를 갖되, 분리 절연막(227l)에 의해 단절된 구조를 가지고, 타측면에는 에피텍셜 구조(Er)가 형성된 구조를 갖는다.
이러한 구조는 도 1의 3개의 트랜지스터가 직렬 연결된 등가 회로도와 달라 직렬/병렬 구조가 혼합된 구조를 갖는다. 이 구조는 Gm 을 증가시키고 Fmax 를 개선시키는 이점이 있으며, 도 2의 캐스코드 소자와 동일하게 단일 소자로 구현되어 게이트 길이를 줄일 수 있고 좁은 단위 면적에서 형성될 수 있어 소자의 축소화를 이룰 수 있을 뿐만 아니라 Analog/RF 성능을 향상시킬 수 있다.
도 21의 캐스코드 소자의 제조는 도 3 내지 도 18과 유사한 방법으로 수행하되, 분리 절연막(227l)의 형성을 일측에만 형성함으로써 달성될 수 있다.
구체적으로, 도 19의 캐스코드 소자는 전술한 바의 a)~n)의 공정과 동일하게 수행하되, f)의 하부 절연막 및 상부 절연막의 형성을 달리한다.
즉, 기판(210)에 형성된 절연막(221) 및 채널(240)의 측면을 따라 하위 및 상위 채널(240) 영역에 대응하도록 일측에 서로 다른 높이를 갖는 하부 절연막 및 상부 절연막을 형성하고, 타측에는 하부 절연막이 상부까지 연결된 하나의 절연막을 형성하는 단계;
상기 하부 및 상부 절연막의 측면을 식각하는 단계;
상기 식각된 하부 절연막을 추가 식각하여 채널(240) 및 절연막(221)의 측면을 노출하는 단계;
선택적 에피텍셜 성장 공정을 수행하여 상기 기판(210) 상에 에피텍셜 구조를 형성하되, 일측은 상부 절연막과 접하는 높이까지, 타측은 일측의 상부 절연막 높이까지 형성하는 단계;
일측에 존재하는 상부 절연막의 제거 후 일측의 하부 절연막 상에 적어 분리 절연막(227l)을 형성하는 단계; 및
상기 일측에 형성된 분리 절연막(227l) 상에 추가 선택적 에피텍셜 성장 공정을 수행하여 에피텍셜 구조를 형성하는 단계;를 포함하여 수행한다.
그 결과, 일측(left)에 분리 절연막(227l)에 의해 분리된 소스 영역(230) 및 드레인 영역(233)이 존재하고, 타측(right)에는 분리 절연막이 없이 에피텍셜 구조(Er)만이 존재한다.
이러한 구조의 캐스코드 소자는 Y축 방향으로 소스/드레인 영역의 에피텍셜 성장시 그 크기를 키워 금속 접합을 드레인 영역과 전기적으로 연결되지 않게 소스 영역 상단에 할 수 있다. 이외, 보고된 Buried Power Rail(BPR) 방식을 통해 Shallow Trench Isolation(STI) 측면에 위치한 금속 배선과 금속 접합할 수 있다.
이와 같이, 본 발명에 따른 단일 구조의 캐스코드 소자는 용도에 따라 직렬로 연결된 트랜지스터의 수를 바꾸거나, 트랜지스터를 병렬로 연결될 수 있으며, 다양한 구현 방식으로 제작이 가능하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 110, 210: 기판
21, 121, 221: 절연막
23r, 23l, 123r, 123l, 223l: 하부 절연막
25r, 25l: 상부 절연막
27r, 27l, 127r, 127l, 227l: 분리 절연막
30, 130, 230: 소스 영역
33, 133, 233: 드레인 영역
Er, El: 에피텍셜 구조
39: 스페이싱
40, 140, 240: 채널
51: 더미 게이트
53, 153, 253: 게이트 산화물
57, 157, 257: 일함수 금속1
67, 167, 267: 일함수 금속2

Claims (17)

  1. 기판; 상기 기판 상에 수평 방향으로 교대로 배열된 복수 개의 채널; 상기 기판 상에 상기 채널의 양 측면을 따라 형성된 소스/드레인 영역; 및 상기 복수 개의 채널의 사이에 위치하고, 게이트 산화물 상에 일함수 금속이 형성된 대체 금속 게이트를 포함하는 단일 구조의 캐스코드 소자로,
    상기 대체 금속 게이트는 하위 채널 영역 및 상위 채널 영역에서 서로 다른 복수 개의 일함수 금속의 다층으로 적층된 구조를 가지고,
    상기 단일 구조의 캐스코드 소자는, 상기 채널의 일 측면을 따라 형성되는 소스/드레인 영역을 수직 방향으로 단절하기 위하여 기판에 대하여 수평 방향으로 삽입되는 제1 분리 절연막과, 채널의 다른 측면을 따라 형성되는 소스/드레인 영역을 수직 방향으로 단절하기 위하여 기판에 대하여 수평 방향으로 삽입되는 제2 분리 절연막을 포함하고,
    상기 제1 분리 절연막과 제2 분리 절연막은 수직 방향으로 상이한 높이에 위치하는, 단일 구조의 캐스코드 소자.
  2. 기판; 상기 기판 상에 수평 방향으로 교대로 배열된 복수 개의 채널; 상기 기판 상에 상기 채널의 양 측면을 따라 형성된 소스/드레인 영역; 및 상기 복수 개의 채널의 사이에 위치하고, 게이트 산화물 상에 일함수 금속이 형성된 대체 금속 게이트를 포함하는 단일 구조의 캐스코드 소자로,
    상기 대체 금속 게이트는 하위 채널 영역 및 상위 채널 영역에서 서로 다른 복수 개의 일함수 금속의 다층으로 적층된 구조를 가지고,
    상기 채널의 일 측면을 따라 형성된 소스/드레인 영역은 기판에 대해 수평 방향으로 삽입되는 적어도 하나 이상의 분리 절연막에 의해 수직 방향으로 단절된 구조를 가지며,
    상기 단일 구조의 캐스코드 소자는 복수 개의 트랜지스터가 직렬 및 병렬로 연결된 것인, 단일 구조의 캐스코드 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 복수 개의 일함수 금속은 하위 채널 영역 및 상위 채널 영역에서 이들이 차지하는 채널 비중이 서로 다르게 형성된, 단일 구조의 캐스코드 소자.
  4. 제1항에 있어서,
    상기 캐스코드 소자는 복수 개의 트랜지스터가 직렬; 또는 직렬 및 병렬;로 연결된 것인, 단일 구조의 캐스코드 소자.
  5. 제4항에 있어서,
    상기 트랜지스터는 게이트-올-어라운드(GAA) 구조인, 단일 구조의 캐스코드 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 분리 절연막은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1종 이상의 절연 물질을 포함하는, 단일 구조의 캐스코드 소자.
  7. 제1항 또는 제2항에 있어서,
    상기 기판은 실리콘, 저마늄, 틴, 3-5족 화합물 및 이형결합물을 포함하는, 단일 구조의 캐스코드 소자.
  8. 제1항 또는 제2항에 있어서,
    상기 기판은 P, As, 및 Sb 중에서 선택된 1종 이상의 n형 도핑 물질; 또는
    B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 도핑 물질;로 도핑된,
    단일 구조의 캐스코드 소자.
  9. 제8항에 있어서,
    도핑된 불순물의 농도는 1019cm-3 이하인, 단일 구조의 캐스코드 소자.
  10. 제1항 또는 제2항에 있어서,
    상기 게이트 산화물 및 일함수 금속 사이에 금속 배리어를 더욱 구비한, 단일 구조의 캐스코드 소자.
  11. 제1항 또는 제2항에 있어서,
    상기 채널의 하부 영역에 펀치스루 스토퍼를 더욱 구비한, 단일 구조의 캐스코드 소자.
  12. 기판 상에 수평 방향으로 복수 개의 채널 및 상기 채널에 접하도록 소스/드레인 영역을 형성하고, 상기 채널 사이에 대체 금속 게이트를 형성하는 단계를 포함하여 제조하되,
    상기 소스/드레인 영역 형성은 선택적 에피텍셜 성장 공정을 통해 하위 및 상위 채널 영역에 접하도록 형성하되, 각 공정 사이에 적어도 하나 이상의 분리 절연막을 형성하는 공정을 수행하고,
    상기 대체 금속 게이트는 식각을 통해 게이트 개구부의 형성 및 채널 영역을 노출시킨 후, 상기 게이트 개구부 및 채널 사이에 게이트 산화물 및 일함수 금속을 증착하되, 상기 하위 및 상위 채널 영역에 대응하도록 서로 다른 복수 개의 일함수 금속을 적층하는 공정을 포함하여 제조하고,
    상기 소스/드레인 영역의 형성은
    기판에 형성된 상기 절연막 및 채널의 측면을 따라 하위 및 상위 채널 영역에 대응하도록 서로 다른 높이를 갖는 하부 절연막 및 상부 절연막을 형성하는 단계;
    상기 하부 및 상부 절연막의 측면을 식각하는 단계;
    상기 식각된 하부 절연막을 추가 식각하여 채널 및 절연막의 측면을 노출하는 단계;
    선택적 에피텍셜 성장 공정을 수행하여 상기 기판 상에 에피텍셜 구조를 상부 절연막과 접하는 높이까지 형성하는 단계;
    상부 절연막의 제거 후 하부 절연막 상에 적어도 하나 이상의 분리 절연막을 형성하는 단계; 및
    상기 분리 절연막 상에 선택적 에피텍셜 성장 공정을 수행하여 에피텍셜 구조를 형성하는 단계;를 포함하여 수행하는, 단일 구조의 캐스코드 소자의 제조방법.
  13. 기판 상에 수평 방향으로 복수 개의 채널 및 상기 채널에 접하도록 소스/드레인 영역을 형성하고, 상기 채널 사이에 대체 금속 게이트를 형성하는 단계를 포함하여 제조하되,
    상기 소스/드레인 영역 형성은 선택적 에피텍셜 성장 공정을 통해 하위 및 상위 채널 영역에 접하도록 형성하되, 각 공정 사이에 적어도 하나 이상의 분리 절연막을 형성하는 공정을 수행하고,
    상기 대체 금속 게이트는 식각을 통해 게이트 개구부의 형성 및 채널 영역을 노출시킨 후, 상기 게이트 개구부 및 채널 사이에 게이트 산화물 및 일함수 금속을 증착하되, 상기 하위 및 상위 채널 영역에 대응하도록 서로 다른 복수 개의 일함수 금속을 적층하는 공정을 포함하여 제조하고,
    상기 소스/드레인 영역의 형성은
    기판에 형성된 상기 절연막 및 채널의 측면을 따라 하위 및 상위 채널 영역에 대응하도록 일측에 서로 다른 높이를 갖는 하부 절연막 및 상부 절연막을 형성하고, 타측에는 하부 절연막이 상부까지 연결된 하나의 절연막을 형성하는 단계;
    상기 하부 및 상부 절연막의 측면을 식각하는 단계;
    상기 식각된 하부 절연막을 추가 식각하여 채널 및 절연막의 측면을 노출하는 단계;
    선택적 에피텍셜 성장 공정을 수행하여 상기 기판 상에 에피텍셜 구조를 형성하되, 일측은 상부 절연막과 접하는 높이까지, 타측은 일측의 상부 절연막 높이까지 형성하는 단계;
    일측에 존재하는 상부 절연막의 제거 후 일측의 하부 절연막 상에 적어도 하나 이상의 분리 절연막을 형성하는 단계; 및
    상기 일측에 형성된 분리 절연막 상에 추가 선택적 에피텍셜 성장 공정을 수행하여 에피텍셜 구조를 형성하는 단계;를 포함하여 수행하는, 단일 구조의 캐스코드 소자의 제조방법.
  14. 제12항 또는 제13항에 있어서,
    상기 복수 개의 일함수 금속은 하위 채널 영역 및 상위 채널 영역에서 이들이 차지하는 채널 비중이 서로 다르도록 적층하는, 단일 구조의 캐스코드 소자의 제조방법.
  15. 삭제
  16. 제12항 또는 제13항에 있어서,
    추가로 상기 게이트 산화물 상에 금속 배리어를 형성하는 공정을 수행하는, 단일 구조의 캐스코드 소자의 제조방법.
  17. 제12항 또는 제13항에 있어서,
    추가로 펀치스루 스토퍼 형성 공정을 수행하는, 단일 구조의 캐스코드 소자의 제조방법.
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