CN110660841B - 半导体元件的制造方法 - Google Patents

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Abstract

本文描述了包含锗纳米层片的元件。本文亦描述了用于形成此类锗纳米层片的方法和包括此类锗纳米层片的元件。

Description

半导体元件的制造方法
技术领域
本揭露是关于半导体制程的方法，尤其是关于形成锗纳米层片的方法。
背景技术
晶体管为集成电路的构建区块。越快的开关速度需要越高的驱动电流，此会缩短晶体管的栅极长度。较短的栅极长度导致不期望的“短通道效应”，在该效应中栅极的电流控制功能受到损害。已经开发了各种架构(诸如鳍式场效晶体管和纳米线)来允许更短的栅极长度，例如通过克服短通道效应。作为改善对通道的静电控制的另一步骤，已经开发了具有围绕半导体通道的栅极部分的晶体管。
发明内容
本揭露的一态样是提供一种半导体元件的制造方法，此方法包括以下步骤：在一基板上接收一晶圆，晶圆包括一交替半导体层堆叠，交替半导体层堆叠包括多个交替第IV族半导体层和多个锗层；对交替半导体层堆叠塑形，以具有一第一垫、一第二垫以及一窄部分，窄部分在第一垫和第二垫之间；通过移除所述多个第IV族半导体层的窄部分来形成多个锗纳米层片；以及沉积一介电质材料，介电质材料围绕各个锗纳米层片中的至少一部分。
本揭露的另一态样是提供一种半导体组件的制造方法，包括以下步骤：形成堆叠，堆叠包括第一层的第IV族半导体层，在基板上，第二层的锗层，在第一层上，第三层的第IV族半导体层，在第二层上，以及第四层的锗层，在第三层上，以及通过选择性湿蚀刻第一层以及第三层的部分以暴露第二层的表面，以及通过选择性湿蚀刻第三层的部分以暴露第四层的表面，分别形成第一纳米层片以及第二纳米层片。
本揭露的再一态样是提供一种半导体组件的制造方法，包括以下步骤：沉积异质结构于基板上，异质结构具有交替的(i)第IV族半导体层，第IV族半导体层包含锡，以及(ii)锗层；对异质结构进行塑形以形成第一垫、第二垫和窄部分，窄部分介于第一垫以及第二垫之间；以及移除第IV族半导体层的窄部分以形成多个锗纳米层片。
附图说明
当结合附图阅读时，从以下详细描述可以最好地理解本揭露的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了论述的清楚性，可以任意地增大或缩小各种特征的尺寸。
图1绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图2绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图3绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图4绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图5A和图5B绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图6绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图7绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图8绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图9绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图10绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图11绘示根据一些实施例的本揭露的元件；
图12绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图13绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图14绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图15绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图16绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图17A至图17F绘示在该制造阶段的样品的横截面图。图17A绘示标有线A-A的样品的透视图；图17B绘示图17A的样品在线A-A处的横截面的透视图；图17C绘示标有线B-B的样品的透视图；图17D绘示图17C的样品在线B-B处的横截面的透视图；图17E绘示标有线C-C的样品的透视图；图17F绘示图17E的样品线C-C处的横截面的透视图。
图18绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤；
图19绘示根据一些实施例的用于形成本揭露的替代元件的方法的一个步骤；
图20绘示根据一些实施例的用于形成本揭露的元件的方法的一个步骤。
【符号说明】
5：基板
10：第一第IV族半导体层/第一层
15：第二第IV族半导体层/第二层
20：第三层
25：第四第IV族半导体层/第四层
30：绝缘层/绝缘体层
35：异质结构
40：垫
40a：垫
40b：垫
45：窄部分/窄区域
50：纳米层片区域
55a：第一通道
55b：第二通道
65：柱
70：介电层
80：金属层
139：气隙
142：端面
150：纳米层片堆叠
155：切割多层堆叠
160：虚拟栅极
163：侧向间隔物
167：虚拟栅极填料
200：源极/漏极区域
210：层间介电质
220：开口
230：栅极介电层
250：栅极填料层
300：纳米层片元件
315：第一纳米层片
325：第二纳米层片
具体实施方式
以下揭露内容提供了用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述了部件和布置的特定实例以简化本揭露内容。当然，这些仅仅是实例，而并且旨在为限制性的。例如，在以下描述中在第二特征上方或之上形成第一特征可以包括第一特征和第二特征形成为直接接触的实施例，并且亦可以包括可以在第一特征与第二特征之间形成额外特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本揭露可以在各种实例中重复参考数字及/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所论述的各种实施例及/或配置之间的关系。
此外，在此可以使用空间相对术语，诸如“下方”、“以下”、“下部”、“上方”、“上部”等来简化描述，以描述如图中所示的一个元件或特征与另一元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置/元件的不同取向。设备可以以其他方式取向(旋转90度或在其他方向上)，并且可以类似地相应解释在此使用的空间相对描述词。
本文描述的实施例包括锗(Ge)纳米层片和包括锗纳米层片的半导体结构。在一些实施例中，此类纳米层片形成在任何合适的基板上，包括硅基板或锗基板。此类纳米层片可用于高速电子元件，例如，半导体元件，诸如晶体管。与硅相比，锗具有更大的电子或空穴迁移率。因此，与包括硅基(silicon-based)的纳米层片的元件效能相比，包括根据所述实施例的锗纳米层片的元件表现出更好的性能。因此，根据本文描述的实施例所形成的锗纳米层片可以用于互补金属氧化物半导体(CMOS)元件中以改善效能。具有根据本文描述的实施例的锗纳米层片的示例性CMOS元件包括逻辑元件(诸如NAND门、NOR门、XOR门等)、记忆体元件(诸如DRAM、SRAM、正反器等)。
所述锗纳米层片在超过7纳米(nm)节点的CMOS元件中提供改善的性能。举例来说，与7nm节点技术中的传统鳍式场效晶体管(FinFET)相比，包括所揭露的锗纳米层片的栅极结构的FET表现出更好的栅极控制和更大的漏极电流。另外，包括所述锗纳米层片的栅极结构具有优异的静电和短通道控制，具有最小的偏差。本文揭露的锗纳米层片在半导体元件制造中的使用亦避免了与使用该规模的硅基(Si-based)栅极结构制造半导体元件相关的一些图案化挑战。所述锗纳米层片的另一个益处是每主动足迹的有效宽度增加。
本文揭露的另外实施例包括形成锗纳米层片以及包括锗纳米层片的半导体结构的方法。这些方法可包括形成锗和第IV族半导体多层。在一些实施例中，此类方法包括形成锗和硅-锡(SiSn)多层。在其他实施例中，包括形成锗和硅-锗-锡(SiGeSn)多层的多个方法。在各种实施例中，采用选择性湿蚀刻技术来移除多层的第IV族半导体层的部分。
图1至图11绘示根据本揭露的一些实施例，在制造半导体元件的方法的中间操作期间形成锗纳米层片的方法的步骤。
如图1所示，形成第一第IV族半导体层10于基板5的表面上。可以使用任何合适的第IV族半导体。特定实例描述如下。在一些实施例中，第一层10是结晶的。在其他实施例中，第一层10是多晶的。在一些实施例中，第IV族半导体是第IV族化合物半导体。
在一些实施例中，第IV族半导体包含锡(Sn)。在特定实施例中，第IV族半导体是化合物，例如硅-锡(SiSn)。在其他实施例中，第IV族半导体是硅-锗-锡(SiGeSn)。
在基板5是第IV族化合物半导体的一些实施例中，第IV族化合物半导体包括浓度范围为约0.1％至约25.5％的锡。如本文所用，“约”表示实际值可稍微大于或稍微小于所述值或范围，在所述值的±20％内。在其他实施例中，“约”表示实际值在所述值的±15％范围内。在其他实施例中，“约”表示实际值在所述值的±10％范围内。在其他实施例中，“约”表示实际值在所述值的±5％范围内。在其他实施例中，“约”表示实际值在所述值的±1％内。
在一些实施例中，第IV族半导体包含浓度范围为约0.1％至约20.3％的锡。在一些实施例中，第IV族半导体包含浓度范围为约15％至约20.3％的锡。在其他实施例中，第IV族半导体包含浓度范围为约15％至约25.5％的锡。在其他实施例中，第IV族半导体包含浓度范围为约20.3％至约25.5％的锡。在特定实施例中，第IV族半导体包含浓度为约20.3％的锡。
在其他实施例中，第IV族半导体包含浓度为至少25.5％的锡。在其他实施例中，第IV族半导体包含浓度不超过0.1％的锡。在其他实施例中，第IV族半导体包含浓度范围为约25.5％至约30％的锡。
在一些实施例中，第IV族半导体是硅锗(SiSn)并且包含浓度范围为约15％至约25.5％的锡。在一些实施例中，第IV族半导体是SiSn并且包含浓度范围为约20.3％至约25.5％的锡。在其他实施例中，第IV族半导体是SiSn并且包含浓度范围为约15％至约20.3％的锡。在一些实施例中，第IV族半导体是SiSn并且包含浓度为约20.3％的锡。
在一些实施例中，第IV族半导体是SiGeSn并且包含浓度范围为约0.1％至约25.5％的锡。在一些实施例中，第IV族半导体是SiGeSn并且包含浓度范围为约0.1％至约20.3％的锡。
在各种实施例中，至少部分地通过第一层10中的锡浓度来确定第一层10与相邻层之间的应变。因此，可以调制第一层10中的锡浓度以在相邻层中诱发应变。在一些实施例中，进一步处理相邻层以形成晶体管的通道区域。因此，可以调制第一层10中的锡浓度以调节最终晶体管结构的通道区域域中的应变。在一些实施例中，所形成的异质结构具有压缩应变。在一些此类实施例中，压缩应变为约1％。在其他实施例中，所形成的异质结构具有拉伸应变。在一些此类实施例中，拉伸应变为约1％。
在一些实施例中，异质结构具有晶格匹配(亦即，第一层10的晶格常数与相邻层的晶格常数匹配)。
在一些实施例中，第一层10的厚度至少是为双层(亦即，至少两分子厚的层)。在一些实施例中，第一层10的厚度至少为三层(亦即，至少三分子厚的层)。在一些实施例中，第一层10的厚度为至少约1nm。在一些实施例中，第一层10的厚度范围从双层至约100nm。在一些实施例中，第一层10的厚度范围从三层至约100nm。在一些实施例中，第一层10的厚度在约1nm至约100nm的范围内。在各种实施例中，第一层10的厚度在约10nm至约60nm的范围内。在特定实施例中，第一层10的厚度在约20nm至约45nm的范围内。在特定实施例中，第一层10的厚度为约35nm。
合适的基板5包括块状硅基板。或者，基板5包含元素(单一元素)半导体，诸如晶体结构中的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；或其组合。在一个或多个实施例中，基板5可以具有多个材料层，例如绝缘体上半导体基板(SeOI)、绝缘体上硅基板(SOI)(可以使用注氧分离(SIMOX)、晶圆键合和其他合适的方法来制造)、绝缘体上锗基板(GeOI)或绝缘体上硅锗基板(SGOI)，其中基板5的主动表面半导体层可以在基板绝缘层(例如，埋入式氧化物层(BOX))上。基板5亦可以具有形成基板的其他层，包含高介电常数氧化物及/或氮化物。在一些实施例中，基板5包含锗。在特定实施例中，基板5是未掺杂的锗。在其他实施例中，基板5是锗缓冲的Si晶圆。基板可以包括磊晶层和/或可以经应变以提高效能。基板亦可取决于设计要求而包括各种掺杂配置，设计要求为诸如P型基板和/或N型基板以及各种掺杂区域(例如P井区及/或N井区)。
在一个或多个实施例中，基板5是结晶的、半结晶的、微晶的，或无定形的。
在各种实施例中，通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、分子束磊晶(MBE)或其各种改进形式中的任一者(例如，电浆增强化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、电子束物理气相沉积(EB-PVD)和电浆增强原子层沉积(PEALD))来沉积材料和层。沉积可以是磊晶制程，且沉积的材料可以是结晶的。在各种实施例中，可以通过一种或多种沉积制程来进行层的形成，其中例如，可以通过第一制程(例如，ALD、PEALD等)来形成保形层，并且可以通过第二制程(例如，CVD、电沉积、PVD等)来形成填料。
可以使用任何合适的方法(例如，上述的分子束磊晶(MBE)、化学气相沉积(CVD)等)来形成第一第IV族半导体层10。在各种实施例中，通过MBE形成第一第IV族半导体层10。在特定实施例中，通过CVD形成第一第IV族半导体层10。
在各种实施例中，在低温下形成第一层10，该低温低于其他层的材料会回流的温度。在此类实施例中，形成本文所述方法的一个或多个层(例如第一层10)，低温防止或最小化其他层材料(例如，锗)的回流。在一些实施例中，在约120℃至约300℃范围内的温度下形成第一层10。
如图2所示，根据本揭露的实施例，形成第二第IV族半导体层15在第一层10上。在一些实施例中，第二第IV族半导体层15包含锗。在一些实施例中，第二层15的第IV族半导体是锗。
在特定实施例中，第一层10是SiSn，并且第二层15是锗。在其他特定实施例中，第一层10是SiGeSn，并且第二层15是锗。第一层10和第二层15的这些组合用于单一异质结构。
在一些实施例中，第二层15的厚度至少为双层。在一些实施例中，第二层15的厚度至少为三层。在一些实施例中，第二层15的厚度至少为约1nm。在一些实施例中，第二层15的厚度范围从双层至约100nm。在一些实施例中，第二层15的厚度范围从三层至约100nm。在一些实施例中，第二层15的厚度范围为约1nm至约100nm。在各种实施例中，第二层15的厚度范围为约10nm至约60nm。在特定实施例中，第二层15的厚度范围为约20nm至约45nm。在特定实施例中，第二层15的厚度为约35nm。
可以使用任何合适的方法(诸如上面描述的那些方法)来形成第二层15。在各种实施例中，通过MBE来形成第二层15。在特定实施例中，通过CVD来形成第二层15。在各种实施例中，在低温下形成第二层15。在一些实施例中，在约120℃至约300℃的温度下形成第二层15。
在本文所述方法的一些实施例中，该制程目前进行至图5A和图5B中所示的步骤。换言之，形成具有第一层10和第二层15的单个异质结构，并且执行参考图5A至图11所绘示的步骤。由这些实施例得到的元件包括单个Ge纳米层片。在其他实施例中，该制程进行到图3中所示的步骤。
根据图3中所绘示的实施例，形成具有交替锗层(例如，第一层10)和第IV族半导体层(例如，第二层15)的异质结构35。在一些实施例中，形成两组交替层。在其他实施例中，形成多于两组的交替层。在一些实施例中，形成三组交替层。在一些实施例中，形成四组交替层。在一些实施例中，形成五组交替层。在其他实施例中，形成多于五组的交替层。
如图3所示，形成第IV族半导体的第三层20在第二层15上。可以使用任何合适的第IV族半导体。在一些实施例中，第三层20是结晶的。在其他实施例中，第三层20是多晶的。在一些实施例中，第IV族半导体是化合物第IV族半导体。
在一些实施例中，第三层20的第IV族半导体包含锡。在特定实施例中，第三层20的第IV族半导体是SiSn。在其他实施例中，第三层的第IV族半导体是SiGeSn。在特定实施例中，第三层20的第IV族半导体是与第一层10相同的第IV族半导体。
在一些实施例中，第三层20的第IV族半导体包含浓度范围为约0.1％至约25.5％的锡。在一些实施例中，第三层20的第IV族半导体包含浓度范围为约0.1％至约20.3％的锡。在其他实施例中，第三层20的第IV族半导体包含浓度范围为约15％至约25.5％的锡。在一些实施例中，第三层20的第IV族半导体包含浓度范围为约15％至约20.3％的锡。在其他实施例中，第三层20的第IV族半导体包含浓度范围为约20.3％至约25.5％的锡。在特定实施例中，第三层20的第IV族半导体包括浓度为约20.3％的锡。
在其他实施例中，第三层20的第IV族半导体包括浓度为至少25.5％的锡。在其他实施例中，第三层20的第IV族半导体包括浓度不大于0.1％的锡。在其他实施例中，第三层20的第IV族半导体包含浓度范围为约25.5％至约30％的锡。
在一些实施例中，第三层20的第IV族半导体是SiSn并且包含浓度范围为约15％至约25.5％的锡。在一些实施例中，第三层20的第IV族半导体是SiGeSn并且包含浓度范围为约0.1％至约25.5％的锡。在特定实施例中，第三层20具有与第一层10相同的组成。
在各种实施例中，至少部分地通过第三层20中的锡浓度来确定第三层20与相邻层(例如，第二层15)之间的应变。在一些实施例中，异质结构具有晶格匹配(亦即，第三层20的晶格常数与第二层15的晶格常数匹配)。在一些实施例中，第IV族半导体是SiSn并且包含浓度为约20.3％的锡。在一些实施例中，第IV族半导体是SiGeSn并且包含浓度范围为约0.1％至约20.3％的锡。
在一些实施例中，所形成的异质结构具有压缩应变。在一些此类实施例中，压缩应变为约1％。在一些实施例中，第IV族半导体是SiSn并且包含浓度范围为约20.3％至约25.5％的锡。在一些实施例中，第IV族半导体是SiGeSn并且包含浓度范围为约0.1％至约25.5％的锡。
在其他实施例中，所形成的异质结构具有拉伸应变。在一些此类实施例中，拉伸应变为约1％。在一些实施例中，第IV族半导体是SiSn并且包含浓度范围为约15％至约20.3％的锡。在一些实施例中，第IV族半导体是SiGeSn并且包含浓度范围为约0.1％至约20.3％的锡。
在一些实施例中，第三层20的厚度为至少双层。在一些实施例中，第三层20的厚度为至少三层。在一些实施例中，第三层20的厚度为至少约1nm。在一些实施例中，第三层20的厚度范围从双层至约100nm。在一些实施例中，第三层20的厚度范围从三层至约100nm。在一些实施例中，第三层20的厚度范围为约1nm至约100nm。在各种实施例中，第三层20的厚度范围为约10nm至约60nm。在特定实施例中，第三层20的厚度范围为约20nm至约45nm。在特定实施例中，第三层20的厚度为约35nm。在特定实施例中，第三层20的厚度与第一层10的厚度大致相同。在其他实施例中，第三层20比第一层10厚。
可以使用任何合适的方法(例如，如上所述的MBE、CVD等)来形成第三第IV族半导体层20。在各种实施例中，通过MBE来形成第三第IV族半导体层20。在特定实施例中，通过CVD来形成第三第IV族半导体层20。
在各种实施例中，在低温下形成第三层20，该低温低于异质结构的其他材料回流的温度。在一些实施例中，在约120℃至约300℃的温度下形成第三层20。在特定实施例中，使用与第一层10相同的方法来形成第三层20。
如图4所示，形成第四第IV族半导体层25在第三层20上。在一些实施例中，第四第IV族半导体层25包含锗。在一些实施例中，第四层25的第IV族半导体是锗。在特定实施例中，第四层25是与第二层15相同的第IV族半导体。
在一些实施例中，第四层25的厚度为至少双层。在一些实施例中，第四层25的厚度为至少三层。在一些实施例中，第四层25的厚度为至少约1nm。在一些实施例中，第四层25的厚度范围从双层至约100nm。在一些实施例中，第四层25的厚度范围从三层至约100nm。在一些实施例中，第四层25的厚度范围为约1nm至约100nm。在各种实施例中，第四层25的厚度范围为约10nm至约60nm。在特定实施例中，第四层25的厚度范围从约20nm至约45nm。在特定实施例中，第四层25的厚度为约35nm。在特定实施例中，第四层25的厚度与第二层15的厚度大致相同。在其他实施例中，第四层25比第二层15厚。
可以使用任何合适的方法(诸如上述那些方法)来形成第四层25。在各种实施例中，通过MBE来形成第四层25。在特定实施例中，通过CVD来形成第四层25。在各种实施例中，在低温下形成第四层25。在一些实施例中，在约120℃至约300℃的温度下形成第四层25。在特定实施例中，使用与第二层15相同的方法来形成第四层25。
在各种实施例中，形成额外的第IV族半导体层在第四层25上。在一些实施例中，这些层在第一类型的层(例如，第一层10、第三层20等)和第二类型的层(例如，第二层15、第四层25等)之间交替。在一些此类实施例中，存在偶数个第IV族半导体层。
在一些实施例中，形成多层。在各种实施例中，形成具有交替的SiSn层和锗层(亦即，重复SiSn和锗异质结构)的多层。在其他实施例中，形成具有交替的SiGeSn层和锗层的多层。
根据本揭露的实施例，图5A是为示出包括第一层10(例如，第IV族半导体，诸如SiSn或SiGeSn)、第二层15(例如，Ge)、第三层20(例如，第IV族半导体，诸如SiSn或SiGeSn)和第四层25(例如，Ge)的多个图案化异质结构的横截面等距视图。
在一个或多个实施例中，如所属领域中已知的，将具有交替的第一至第四层10、15、20、25的多层进行掩蔽和图案化，以形成具有长侧向尺寸(亦即，长度l)、短侧向尺寸(亦即，宽度w)和高度h的纳米层片堆叠150。可例如通过定向蚀刻(例如，反应性离子蚀刻(RIE))来移除多层的一部分，以形成堆叠150。定向蚀刻可以是非选择性的定时RIE，经由单一蚀刻步骤来移除多层的未掩蔽部分，或者可以使用交替的选择性RIE来单独地移除多层的各层的暴露部分。在一些实施例中，宽度w的范围为约1微米至约10微米。在其他实施例中，宽度w的范围为约3μm至约7μm。在各种实施例中，w为约5μm。
根据本揭露的实施例，执行进一步处理以使多层堆叠150的宽度变窄(亦即，减小宽度w)。可以使用任何合适的技术(诸如聚焦离子束(FIB))来将宽度w塑形(例如，变窄)至更窄的宽度w1。请参考图5B，在各种实施例中，通过FIB来对堆叠150进行塑形。在一些实施例中，堆叠150的宽度w1范围为约1nm至约100nm。在各种实施例中，纳米层片堆叠150的宽度w1范围为约2nm至约20nm。在一些实施例中，堆叠150的宽度w1不大于10nm。在特定实施例中，纳米层片叠堆150的宽度w1范围为约5nm至约10nm。在特定实施例中，纳米层片叠堆150的宽度w1不大于约7nm。在其他实施例中，堆叠150的宽度不大于约5nm。
下面将更详细描述一个或多个实施例，第二层15和第四层25在纳米层片元件中形成纳米层片通道(图11中的300)。
根据本揭露的一实施例，图6是为具有在基板5上交替的第一至第四层10、15、20、25的图案化多层的横截面侧视图。
在一个或多个实施例中，图案化多层叠堆150是为足够长的，以形成一个或多个虚拟栅极在多层堆叠150上。对于多层堆叠长到足以使得可以在多层堆叠150上形成多于一个虚拟栅极的实施例，可以移除多在虚拟栅极之间的层堆叠的部分以形成单独的纳米层片元件。根据本揭露的实施例，可以在同一多层堆叠150上形成两个或更多个虚拟栅极。
根据本揭露的一个实施例，图7是在多层堆叠150上具有侧向间隔物163的一虚拟栅极160的横截面侧视图。在一个或多个实施例中，形成虚拟栅极160在多层堆叠150上。虚拟栅极可以包括侧向间隔物163和虚拟栅极填料167。虚拟栅极160可以通过所属领域已知的制程来形成，包括掩蔽、图案化，蚀刻、沉积和平坦化制程/步骤。在各种实施例中，可以通过双重图案化制程(例如，侧壁图像转移(SIT))来形成虚拟栅极160。侧向间隔物163可以完全围绕虚拟栅极填料167。
在一个或多个实施例中，可形成虚拟栅极160在多层堆叠150上，其中虚拟栅极160可以形成在多层堆叠150的三个侧面上。在各种实施例中，虚拟栅极160可以是可以容易地和选择性地从多层堆叠150的多个层移除的材料，包括多晶硅(p-Si)、非晶硅(a-Si)、无定形碳(aC)、二氧化硅(SiO2)、氮化硅(SiN)、氧氮化硅(SiON)及其组合，但不限于此。在各种实施例中，虚拟栅极160可以包括多重材料层(例如，封盖层)，其中虚拟栅极可以是虚拟栅极堆叠。
在一个或多个实施例中，侧向间隔物163可以形成在虚拟栅极填料167上。侧向间隔物163可以共形地沉积在虚拟栅极填料167和多层堆叠150的暴露表面上，并且使用定向蚀刻(例如，RIE)来回蚀刻以暴露虚拟栅极填料167的顶表面、多层堆叠150和基板5表面，同时保留在虚拟栅极填料167的竖直表面上。在各种实施例中，侧向间隔物163可以是氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、硼碳化硅(SiBC)、硼碳氮化硅(SiBCN)、碳化硼(BC)、氮化硼(BN)或其组合，其中可以相对于侧向间隔物163来选择性地蚀刻虚拟栅极填料167。
根据本揭露的实施例，图8示出切割多层堆叠(cut-multilayer stack)150上的虚拟栅极的横截面侧视图。在一个或多个实施例中，移除在虚拟栅极160周围暴露的多层堆叠150的各部分以形成切割多层堆叠155，其中虚拟栅极掩蔽该切割多层堆叠，且切割多层堆叠155可具有与虚拟栅极160相同的所得侧向尺寸。使用定向蚀刻(例如，RIE)来移除多层堆叠150的暴露部分，以形成与切割多层堆叠155的实质上垂直的侧面。切割多层堆叠155包括交替的第一至第四层10、15、20、25，其中该第一至第四层的端部被暴露。
根据本揭露的实施例图9示出在每个切割多层堆叠155的任一侧上的第一至第四层10、15、20、25上形成的源极/漏极的横截面侧视图。在一个或多个实施例中，源极/漏极(S/D)区域200可以形成在第一至第四层10、15、20、25上，其中源极/漏极区域200可以通过磊晶生长制程形成在第一至第四层10、15、20、25的暴露结晶面上。源极/漏极区域200可与切割多层堆叠155的其中一个或多个第一至第四层10、15、20、25中的每一者物理接触和电接触。
在各种实施例中，源极/漏极区域200可以是经适当掺杂的硅或硅锗，以形成n型或p型场效应晶体管(nFET或pFET)。S/D区域可以原位(亦即，在形成期间)掺杂。根据本揭露的实施例，图9亦绘示在切割多层堆叠155、虚拟栅极160和S/D 200上形成的层间介电质200的横截面侧视图。
在一个或多个实施例中，可以在源极/漏极区域200上形成层间介电质(ILD)210。层间介电质(ILD)210可以通过覆盖源极/漏极区域200以及虚拟栅极160的各部分和基板5表面的毯覆沉积而形成。层间介电质(ILD)210可以在虚拟栅极160的顶表面上方延伸，并且可以利用化学机械研磨(CMP)来移除多余的材料并提供光滑、平坦的表面。在各种实施例中，层间介电质(ILD)210可以是氧化硅或低介电常数介电质，其中ILD可以通过CVD、LPCVD或旋涂来形成。在各种实施例中，低介电常数介电质材料可以是经氟化物掺杂的氧化硅(例如，经氟化物掺杂的玻璃)、经碳掺杂的氧化硅、多孔氧化硅、旋涂的硅基聚合物材料(例如，四乙基原硅酸氢(TEOS)、倍半硅氧烷(HSQ)和甲基倍半硅氧烷(MSQ))或其组合。
根据本揭露的实施例，图10是在移除虚拟栅极填料167以及第一层10和第三层20之后，切割多层堆叠155上的层间介电质的横截面侧视图。在一个或多个实施例中，移除虚拟栅极160的虚拟栅极填料167以暴露下面的切割多层堆叠155，其中可以选择性地移除虚拟栅极填料。选择性移除虚拟栅极填料167使下面的第一至第四层10、15、20、25的至少一部分暴露。侧向间隔物163可以保留在切割多层堆叠155的至少一部分的周围，以提供限定的开口220来形成主动栅极结构。在一个或多个实施例中，可以通过各向同性蚀刻(例如，湿蚀刻)来移除虚拟栅极填料167，相对于侧向间隔物163、第一层10和第三层20以及第二层15和第四层25，该各向同性蚀刻对虚拟栅极填料167的材料具有选择性。根据本揭露的实施例，在移除虚拟栅极填料167之后，移除居间的第一层10和第三层20释放了第二层15和第四层25。在一个或多个实施例中，移除切割多层堆叠155的第一层10和第三层20的剩余部分以释放第二层15和第四层25，其中第二层15和第四层25可被固定在源极/漏极区域200的相对端面处。第二层15和第四层25可以跨越虚拟栅极160的相对两侧上的二个源极/漏极区域200之间的距离。移除第一层10和第三层20可以在第二层15与第四层25之间形成气隙139，其中第二层15和第四层25可以暴露于相对端面142处不与源极/漏极区域200直接接触的四个侧面上。在一个或多个实施例中，使用对第一层10和第三层20的材料具有选择性的各向同性蚀刻(例如，湿蚀刻)来移除第一层10和第三层20。在各种实施例中，可以将蚀刻剂引入开口220中，使得蚀刻剂可以接取切割多层堆叠155的侧面，包括第一层10和第三层20的侧壁。在各种实施例中，第一层10位于基板5与第二层15之间，因此随后形成的栅电极(例如，栅极填料层)可以包绕第二层15。
根据所揭露的实施例，图11是纳米层片元件300的横截面侧视图。根据本揭露的实施例，纳米层片元件300包括在第二层15和第四层25的暴露表面上的栅极介电层230和栅极填料层250。在一个或多个实施例中，在第二层15和第四层25的暴露表面上形成栅极介电层230，其中可以通过保形沉积制程(例如，ALD、CVD或其组合)来形成栅极介电层230。在各种实施例中，可以基于进入由第一层10和第三层20腾出的在第二层15和第四层25之间形成的空间的能力来选择用于栅极介电层230的前驱物。在一个或多个实施例中，可以将用于栅极介电层230的前驱物引入开口220中。
在一个或多个实施例中，栅极介电层230形成在侧向间隔物163内的开口220的底部处的切割堆叠155的相对两侧上的基板5的暴露表面上。栅极介电层230亦形成在侧向间隔物163的内表面上。在一个或多个实施例中，栅极介电层230可以是绝缘介电层，例如氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)、高介电常数介电质或这些材料的合适组合。
在各种实施例中，栅极介电层230可以是高介电常数介电材料，该高介电常数介电材料可以包括过渡金属氧化物，但不限于此，诸如氧化铪(例如，HfO2)、氧化硅铪(例如，HfSiO4)、氧化氮硅铪(HfwSixOyNz)、氧化镧(例如，La2O3)、氧化铝镧(例如，LaAlO3)、氧化锆(例如，ZrSiO4)、氧化硅锆(例如，ZrSiO4)、氧化氮硅锆(ZrwSix-OyNz)、氧化钽(例如，TaO2、Ta2O5)、氧化钛(例如，TiO2)、氧化钛锶钡(例如，BaTiO3-SrTiO3)、氧化钛钡(例如，BaTiO3)、氧化钛锶(例如，SrTiO3)、氧化钇(例如，Y2O3)、氧化铝(例如，Al2O3)、氧化钪钽铅(Pb(ScxTa1-x)O3)，以及铌锌酸铅(例如，PbZn1/3Nb2/3O3)。高介电常数材料亦可包括掺杂剂，例如镧及/或铝。高介电常数化合物的化学计量可以改变。
在一个或多个实施例中，可形成功函数层在栅极介电层230上，其中功函数层和栅极介电层230可以围绕第二层15和第四层25中的每一者的至少一部分。功函数层可以形成在第二层15与第四层25之间的栅极介电层230的暴露部分上。功函数层可以形成在栅极介电层230上，以调节栅电极的电特性。在各种实施例中，功函数层是任选的。功函数层的一部分可以形成在最底部第二层15下方的基板5上的栅极介电层230上。在一个或多个实施例中，功函数层可以填充在第二层15和第四层25上的栅极介电层230之间的空间中。可以通过保形沉积(例如ALD)来形成功函数层。
在各种实施例中，功函数层可以是导电氮化物，包括但不限于氮化钛(TiN)、氮化铝钛(TiAlN)、氮化铪(HfN)、氮化硅铪(HfSiN)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化钨(WN)、氮化钼(MoN)、氮化铌(NbN)；导电碳化物，包括但不限于碳化钛(TiC)、碳化铝钛(TiAlC)、碳化钽(TaC)、碳化铪(HfC)；或其组合。功函数层可以包括多层功函数材料，例如功函数层可以是TiN/TiC堆叠。
在各种实施例中，功函数层可具有约3nm至约11nm的厚度，或者可具有约5nm至约8nm的厚度。
在一个或多个实施例中，形成栅极填料层250在栅极介电层230及/或任选的功函数层(若存在)上，其中栅极填料层250可以填充在侧向间隔物163之间的开口220的空间中。栅极填料层250、栅极介电层230和任选的功函数层形成栅极结构在一个或多个第二层15和第四层25上，其中栅极填料层250和任选的功函数层形成导电栅电极。在各种实施例中，将栅极填料层250毯覆沉积在栅极介电层230及/或功函数层的暴露表面上。所形成的栅极填料层250可以在层间介电质210的顶表面上方延伸，其中可以通过CMP来移除层间介电质210的顶表面上方的栅极填料层材料，以提供平坦、均匀的表面。在各种实施例中，栅极填料层250可以是导电金属，其中该金属可以是钨(W)、钛(Ti)、钼(Mo)、钴(Co)或导电碳材料(例如，碳纳米管、石墨烯等)，或其任何合适的组合。
在一个或多个实施例中，栅极介电层230和任选的功函数层包绕第二层15和第四层25中的每一者，且第二层15和第四层25分别在纳米层片315和325中形成通道。栅极填料层250围绕每个纳米层片通道315和325(形成在第二层15和第四层25中)、栅极介电层230和任选的功函数层。栅极介电层230可以向上延伸到侧向间隔物163的内表面，且层间介电质(ILD)210可以在侧壁间隔物163的外表面上。
在各种实施例中，可将电触点形成到纳米层片元件300的栅极结构和源极/漏极区域200。
在图11的一些实施例中，第二纳米层片325形成在基板5上的第一纳米层片315之上，并与第一纳米层片315对齐。在某些实施例中，第三纳米层片形成在第二纳米层片上方并与该第二纳米层片对齐。在其他实施例中，多个纳米层片未以布置堆叠来配置。举例来说，第二纳米层片形成为与基板上的第一纳米层片横向相邻并与其对齐。在某些实施例中，第三纳米层片形成为与第二纳米层片横向相邻并与其对齐。
因此，本揭露的实施例包括多个方法，此些方法包括形成第一第IV族半导体层10在基板5上；形成第二锗层15在第一层10上；以及通过移除第一层10的一部分来形成第一纳米层片315。
本揭露的另外的实施例包括一种结构，此结构包括基板5以及在基板5上的第一锗纳米层片315，该第一锗纳米层片315与基板5间隔开，且该第一锗纳米层片315包括第一通道区域。在一些实施例中，第一纳米层片315位于源极与漏极200之间。
在一些实施例中，通过选择性湿蚀刻来移除第一层10和第三层20。在一些实施例中，使用碱性溶液来移除第一层10和第三层20的部分。在一些实施例中，碱性溶液包含氢氧化铵(NH4OH)。
在一些实施例中，碱性溶液的浓度范围为约1％至约50％。在一些实施例中，第一层10和第三层20与碱性溶液接触的温度范围为约50℃至约100℃。在一些实施例中，使碱性溶液与第一层10和第三层20接触约5分钟至约40分钟的时间长度。在一些实施例中，接触时间为约5分钟至约30分钟。
在一些实施例中，第一层10和第三层20是SiSn，并且碱性溶液的浓度范围为约1％至约50％。在一些实施例中，第一层10和第三层20是SiSn，并且第一层10和第三层20与碱性溶液接触的温度范围为约50℃至约100℃。在一些实施例中，第一层10和第三层20是SiSn，并且与碱性溶液接触约5分钟至约30分钟的时间长度。在一些实施例中，第一层10和第三层20是SiSn，碱性溶液的浓度范围为约1％至约50％，并且第一层10和第三层20与碱性溶液接触的温度范围为约50℃至约100℃。在进一步的实施例中，第一层10和第三层20是SiSn，碱性溶液的浓度范围为约1％至约50％，并且接触时间范围为约5分钟至约30分钟。在特定实施例中，第一层10和第三层20是SiSn，第一层10和第三层20与碱性溶液接触的温度范围为约50℃至约100℃，并且接触时间范围为约5分钟至约30分钟。在特定实施例中，第一层10和第三层20是SiSn，碱性溶液的浓度范围为约1％至约50％，温度范围为约50℃至约100℃，并且接触时间范围为约5分钟至约30分钟。
在一些实施例中，第一层10和第三层20是SiGeSn，并且碱性溶液的浓度范围为约1％至约50％。在一些实施例中，第一层10和第三层20是SiGeSn，并且具有SiGeSn的第一层10和第三层20与碱性溶液接触的温度范围为约50℃至约100℃。在一些实施例中，第一层10和第三层20是SiGeSn，并且具有SiGeSn的第一层10和第三层20与碱性溶液接触的时间长度为约5分钟至约30分钟。在一些实施例中，第一层10和第三层20是SiGeSn，碱性溶液的浓度范围为约1％至约50％，并且具有SiGeSn的第一层10和第三层20与碱性溶液接触的温度范围为约50℃至约100℃。在其他实施例中，第一层10和第三层20是SiGeSn，碱性溶液的浓度范围为约1％至约50％，并且接触时间范围为约5分钟至约30分钟。在特定实施例中，第一层10和第三层20是SiGeSn，具有SiGeSn的第一层10和第三层20与碱性溶液接触的温度范围为约50℃至约100℃，并且接触时间范围为约5分钟至约30分钟。在特定实施例中，第一层10和第三层20是SiGeSn，碱性溶液的浓度范围为约1％至约50％，具有SiGeSn的第一层10和第三层20与碱性溶液接触的温度范围为约50℃至约100℃，并且样品的接触时间范围为约5分钟至约30分钟。
在一些实施例中，碱性溶液包含NH4OH和H2O。在其他实施例中，碱性溶液包含比率范围为约1:6至约1:12的NH4OH和H2O。在一些实施例中，碱性溶液包含比率范围为约1:8至约1:10的NH4OH和H2O。在各种实施例中，碱性溶液包含比率为约1:9的NH4OH和H2O。在一些实施例中，第一层10和第三层20是SiSn，并且碱性溶液包含NH4OH。在其他实施例中，第一层10和第三层20是SiGeSn，并且碱性溶液包含NH4OH。
本文所述的锗纳米层片的横截面可具有任何合适的形状。例如，锗纳米层片的横截面可以具有实质上矩形的形状。在其他实施例中，锗纳米层片的横截面是实质上梯形的形状。在其他实施例中，锗纳米层片的横截面具有圆形形状。在其他实施例中，锗纳米层片的横截面具有卵形形状。
在本揭露的方法的替代实施例中，在图4所示的处理步骤之后，该制程前进到图12中所绘示的步骤。如图12所示，形成绝缘层30在具有交替层的异质结构35上。换言之，在形成具有交替的第IV族半导体层和锗层的堆叠35之后，形成绝缘体层30。在各种实施例中，绝缘体层30形成在第四层25上。
可使用为下一个处理步骤提供足够保护的任何合适的绝缘体。在一些实施例中，绝缘体层30包含硅(Si)。在一些实施例中，绝缘体包含二氧化硅(SiO2)。在其他实施例中，绝缘体层30包含铪(Hf)。在一些实施例中，绝缘体层30包含氧化铪(HfO2)。
可以使用任何合适的方法来形成绝缘体层30。例如，在各种实施例中，使用PECVD来形成绝缘体层30。
在一些实施例中，绝缘体层30的厚度范围为约10nm至约500nm。在一些实施例中，绝缘体层30的厚度范围为约20nm至约250nm。
如图13所示，将堆叠塑形为使其包括通过窄部分45连接的二个宽部分或垫40a、垫40b。在一些实施例中，通过形成图案在堆叠上并移除图案周围的材料来对堆叠进行塑形。在各种实施例中，图案是光致抗蚀剂。可以使用任何合适的蚀刻制程，例如反应性离子蚀刻(RIE)。在特定实施例中，使用RIE来移除图案周围的材料。
在一些实施例中，窄部分45的宽度范围为约1微米(μm)至约10μm。在各种实施例中，将处理宽部分40a、宽部分40b以形成用于电接触的垫40a、垫40b，并且将处理窄部分45以形成纳米层片。
在一些实施例中，所得窄区域45的宽度w的范围为约3μm至约7μm。在各种实施例中，窄区域45的宽度为约5μm。
垫40a、垫40b可以是任何合适的形状。在各种实施例中，垫40a、垫40b实质上是矩形的。在一些实施例中，垫40a、垫40b实质上是方形的。在其他实施例中，垫40a、垫40b实质上是卵形的。在一些实施例中，垫40a、垫40b实质上是圆形的。
如图14所示，样品经历进一步处理以使窄区域45变窄。在一些实施例中，将窄区域45塑形以形成纳米层片区域50。可以使用任何合适的技术(例如，聚焦离子束(FIB))来对窄区域45进行塑形。在各种实施例中，通过FIB来对窄区域45进行塑形。
在一些实施例中，所得纳米层片区域50的宽度w1范围为约1nm至约100nm。在各种实施例中，纳米层片区域50的宽度范围为约2nm至约20nm。在特定实施例中，纳米层片区域50的宽度范围为约5nm至约10nm。
如图15所示，移除绝缘层30。可以使用任何合适的技术(例如，蚀刻)来移除绝缘层30。在一些实施例中，使用蚀刻溶剂来移除绝缘层30。可以使用任何合适的蚀刻溶剂(例如，氢氟酸(HF)溶液)。在一些实施例中，蚀刻溶剂是HF溶液。在一些实施例中，使用缓冲氧化物蚀刻(BOE)来移除绝缘层30。
在一些实施例中，第一通道55a和第二通道55b分别形成在第二层15和第四层25的纳米层片区域50中。
在移除绝缘层30之后，移除第一第IV族半导体层10和第三第IV族半导体层20，以透过暴露纳米层片的表面来形成纳米层片315、纳米层片325，如图16所示。
在一些实施例中，通过选择性湿蚀刻来移除第一层10和第三层20。在一些实施例中，使用碱性溶液来移除第一层10和第三层20。在一些实施例中，碱性溶液包含氢氧化铵(NH4OH)。
图17A至图17F绘示在此处理阶段之结构的横截面视图。图17A绘示标记有线A-A的结构的透视图。图17B绘示图17A的结构在线A-A处的横截面的透视图。
本文所述的锗纳米层片的横截面可具有任何合适的形状。例如，锗纳米层片的横截面可以具有实质上矩形的形状，如图17B所示。在其他实施例中，锗纳米层片的横截面实质上是梯形的形状。在其他实施例中，锗纳米层片的横截面具有圆形形状。在其他实施例中，锗纳米层片的横截面具有卵形形状。
在一些实施例中，形成第一通道55a在锗纳米层片315中，并形成第二通道55b在锗纳米层片325中，如图17B所绘示。
图17C绘示标有线B-B的样品的透视图。图17D绘示图17C的样品在线B-B处的横截面透视图。图17E绘示标有线C-C的样品的透视图。图17F绘示图17E的样品在线C-C处的横截面透视图。
随后可以蚀刻基板5或其一部分，如图18所示，图18绘示类似于图17B中所示视图的横截面的透视图。可以使用任何合适的蚀刻制程，例如RIE。
在各种实施例中，基板的一部分形成柱65，柱65与纳米层片315、纳米层片325对齐。在一些实施例中，柱65具有与纳米层片315和纳米层片325实质上相同的宽度。
在其他实施例中，经由柱65的高度来改变柱65的宽度。在一些实施例中，柱65具有实质上梯形的形状，如图19所示。在一些实施例中，至少一个锗纳米层片315的横截面实质上是梯形的。
接着，沉积介电层70，如图18和图19所示。在一些实施例中，介电层70在结构上是保形的。在一些实施例中，介电层70接触锗纳米层片的所有四个面，如图18和图19所示。因此，本揭露的实施例包括多个元件，所述多个元件包括基板5；第一垫40a，位于基板5上；第二垫40b，位于基板5上；第一锗纳米层片315，位于第一垫40a与第二垫40b之间；以及介电层70，围绕第一锗纳米层片315的至少一部分，该介电层70布置在基板5与第一锗纳米层片315之间。
在各种实施例中，介电层70是最终元件中的栅极介电质。
可以使用任何合适的方法来形成介电层70(例如，原子层沉积(ALD)、CVD等)。在特定实施例中，通过ALD来沉积介电层70。在其他实施例中，通过CVD来沉积介电层70。
在一些实施例中，介电层70可包含薄氧化物层。在一些实施例中，介电层70是高介电常数介电材料，诸如HfO2或氧化锆等。Hf、铝(Al)、镧(La)、锆(Zr)、钛(Ti)、钽(Ta)、锶(Sr)、铅(Pb)及/或类似物的其他氧化物及/或氮化物，亦可以在介电层70中使用。在各种实施例中，介电层70是氧化铝(Al2O3)。在其他实施例中，介电层70是HfO2。在其他实施例中，介电层70是二氧化硅。
在一些实施例中，介电层围绕各个纳米层片315、325的四个面的至少一部分。在一些实施例中，介电层70围绕第一通道55a和第二通道55b。在一些实施例中，介电层70围绕各纳米层片315、325的所有四个面，如图18和图19所示。
如图20所示，移除覆盖结构的垫40的介电层70部分。可以使用任何合适的技术(例如，蚀刻)来移除该介电层70部分。在一些实施例中，使用合适的蚀刻溶剂来移除介电层70。在一些实施例中，使用缓冲氧化物蚀刻(BOE)来移除介电层70。
在移除介电层70之后，形成金属层80。任何合适的金属可用于金属层80(例如，镍、铝、金、铂等)。在一些实施例中，将金属层80沉积在第一垫40以及第二垫(未图示)上。在一些实施例中，可以移除覆盖锗纳米层片315、锗纳米层片325的一部分的介电层70部分。
在各种实施例中，进一步处理该结构以形成栅极环绕(gate all around,GAA)晶体管。可以通过任何合适的方法来图案化此类GAA晶体管结构。例如，可以使用一个或多个光刻制程来图案化该结构，该一个或多个光刻制程包括双重图案化或多重图案化制程。一般而言，双重图案化或多重图案化制程结合光刻和自对准制程，从而允许创建具有例如比使用单个直接光刻制程可获得的节距更小的节距的图案。例如，在一个实施例中，形成牺牲层在基板上方，并使用光刻制程进行图案化。使用自对准制程形成间隔物在经图案化的牺牲层旁边。接着，移除牺牲层，且可使用剩余的间隔物来图案化GAA结构。
在特定实施例中，将金属栅极沉积在锗纳米层片315、锗纳米层片325上的介电层70的至少一部分上。可以使用任何合适的方法来形成金属栅极。在各种实施例中，使用保形方法来形成金属栅极。金属栅极可包含钛、钽、钨、钼、钌、铂、钴、镍、钯、铌、铝、铜，或其合金。在一些实施例中，金属栅极包括含金属的材料，例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、碳化铝钽(TaAlC)、碳化钛(TiC)、Co、Al、铝化钛(TiAl)、HfTi、硅化钛(TiSi)、硅化钽(TaSi)，或碳化铝钛(TiAlC)。
在一些实施例中，金属栅极包括多于一层的金属、金属合金、含金属的材料或其组合。在各种实施例中，金属栅极包括功函数金属层。在一些实施例中，功函数金属层包括一层或多层金属材料，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC。
包括根据本文描述的实施例的锗纳米层片的元件可用于高速电子装置中以提供改善的效能。作为纳米层片通道的包括所述锗纳米层片的元件提供比FinFET和FET更好的性能，该FinFET和FET包括作为与通道相同规模的硅纳米层片。举例而言，在7nm节点或超过7nm节点时，与硅相比，锗表现出更大的电子或空穴迁移率，与Si基纳米层片相比，此提供了优越的通道/栅极性能。此外，所述锗纳米层片与7nm节点技术中的传统鳍式场效晶体管(FinFET)相比，所述锗纳米层片提供具有优越性能的栅极环绕FET。利用本揭露的锗纳米层片作为通道的FET不仅表现出更好的栅极控制和更大的漏极电流，而且所描述的锗纳米层片亦具有优异的静电和短通道控制。此外，在用于生产FET的制程中使用本文揭露的锗纳米层片避免了与该规模的技术相关的一些图案化挑战(例如，光刻挑战、植入挑战等)。
在各种实施例中，本揭露提供了包括锗纳米层片的元件，所述锗纳米层片包括位于基板上的通道区域。
本揭露更提供了数种元件，这些元件包括布置在基板上方和源极与漏极之间的锗纳米层片，以及布置在基板与锗纳米层片之间的介电层。在一些实施例中，介电层和金属层围绕锗纳米层片。
本揭露的实施例还包括此类方法，该方法包括形成第IV族半导体层在基板上以及形成锗层在第IV族半导体层上，随后移除第IV族半导体层的部分以提供在基板上的锗纳米层片。
本揭露的实施例亦包括此类方法，此方法包括接收晶圆，晶圆包含基板上交替的第IV族半导体层和锗层，对该堆叠进行塑形以在第一垫与第二垫之间形成一窄部分，通过移除第IV族半导体层的窄部分来形成多个锗纳米层片；以及沉积介电材料，此介电材料围绕各该多个锗纳米层片的至少一部分。
依据本揭露的一些实施方式，半导体制程的方法还包括：在对交替半导体层堆叠塑形之前，形成绝缘体层于交替半导体层堆叠上。
依据本揭露的一些实施方式，绝缘体层为二氧化硅(SiO2)。
依据本揭露的一些实施方式，对该交替半导体层堆叠塑形的步骤包括以下步骤：形成图案于绝缘体层上；以及通过反应性离子蚀刻来移除图案周围的交替半导体层堆叠的部分。
依据本揭露的一些实施方式，半导体制程的方法还包括以下步骤：在对交替半导体层堆叠塑形之后，移除绝缘体层的任何剩余部分。
依据本揭露的一些实施方式，移除第IV族半导体层的窄部分的步骤包括以下步骤：进行选择性湿蚀刻。依据本揭露的一些实施方式，第IV族半导体为硅-锗-锡(SiGeSn)或硅-锡(SiSn)。
此外，本揭露提供了此类方法，此方法包括形成堆叠，此堆叠包括在基板上的第IV族半导体层，在第一层上的锗层，在第二层上的第IV族半导体层，以及在第三层上的锗层，以及通过选择性湿蚀刻第IV族半导体层的部分以暴露锗层的表面来形成纳米层片。
依据本揭露的一些实施方式，半导体制程的方法还包括以下步骤：形成介电层于第一纳米层片和第二纳米层片上，介电层围绕第一纳米层片和第二纳米层片的至少一部分。
依据本揭露的一些实施方式，半导体制程的方法还包括对堆叠进行塑形以形成第一垫、第二垫以及窄部分，窄部分设置在第一垫与第二垫之间。
依据本揭露的一些实施方式，对堆叠进行塑形的步骤包括以下步骤：沉积绝缘层于堆叠上，以及使用反应性离子蚀刻、聚焦离子束(FIB)或两者来移除一部分的绝缘层和堆叠。
依据本揭露的一些实施方式，选择性湿蚀刻第一层的部分及第三层的部分的步骤包括以下步骤：在约50℃至约100℃范围内的温度下将第一层和第三层浸泡在碱性溶液中达到约5分钟至约30分钟范围的时间。
另外，本揭露提供了此类方法，此方法包括沉积具有交替的锗层和第IV族半导体层的异质结构，该第IV族半导体包含锡，对异质结构进行塑形以形成第一垫、第二垫和窄部分，窄部分连接第二垫与第一垫；以及移除第IV族半导体层的窄部分以形成锗纳米层片。
依据本揭露的一些实施方式，半导体制程的方法还包括以下步骤：沉积介电材料，介电质材料围绕各个锗纳米层片中的至少一部分。
依据本揭露的一些实施方式，第IV族半导体是硅-锡(SiSn)。
依据本揭露的一些实施方式，第IV族半导体包含浓度范围从约20.3％至约25.5％的Sn。
依据本揭露的一些实施方式，第IV族半导体包含浓度范围从约15％至约20.3％的Sn。
依据本揭露的一些实施方式，第IV族半导体是硅-锗-锡(SiGeSn)。
依据本揭露的一些实施方式，第IV族半导体包含浓度范围从约0.1％至约25.5％的Sn。
依据本揭露的一些实施方式，第IV族半导体包含浓度范围为约0.1％至约20.3％的Sn。
先前概述了若干实施例的特征，使得本领域技艺人士可以更好地理解本揭露的各方面。本领域技艺人士应当理解，他们可以容易地使用本揭露作为设计或修改其他制程和结构的基础，以实现与本文介绍的实施例相同的目的及/或实现与本文介绍的实施例相同的优点。本领域技艺人士亦应当认识到，此类等同构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。

Claims (16)

1.一种半导体元件的制造方法，其特征在于，该制造方法包括以下步骤：
接收一晶圆，该晶圆包括一基板上的一交替半导体层堆叠，该交替半导体层堆叠包括交替的多个第IV族半导体层和多个锗层，其中所述多个第IV族半导体层较靠近该基板的一宽度大于所述多个第IV族半导体层较远离该基板的一宽度；
对该交替半导体层堆叠塑形，以形成一第一垫、一第二垫以及一窄部分，该窄部分在该第一垫和该第二垫之间；
通过移除所述多个第IV族半导体层的该窄部分来形成多个锗纳米层片；以及
沉积一介电质材料，该介电质材料围绕各该锗纳米层片中的至少一部分。
2.根据权利要求1所述的制造方法，其特征在于，还包括：在对该交替半导体层堆叠塑形之前，形成一绝缘体层于该交替半导体层堆叠上。
3.根据权利要求2所述的制造方法，其特征在于，该绝缘体层为二氧化硅。
4.根据权利要求3所述的制造方法，其特征在于，对该交替半导体层堆叠塑形的步骤包括以下步骤：
形成一图案于该绝缘体层上；以及
通过反应性离子蚀刻来移除该图案周围的该交替半导体层堆叠的部分。
5.根据权利要求4所述的制造方法，其特征在于，还包括以下步骤：
在对该些交替半导体层堆叠塑形之后，移除该绝缘体层的任何剩余部分。
6.根据权利要求1所述的制造方法，其特征在于，移除所述多个第IV族半导体层的该窄部分的步骤包括进行选择性湿蚀刻。
7.根据权利要求1所述的制造方法，其特征在于，该些第IV族半导体层为硅-锗-锡或硅-锡。
8.一种半导体元件的制造方法，其特征在于，该方法包括以下步骤：
形成一堆叠，该堆叠包括：
一第一层的一第IV族半导体层，在一基板上，
一第二层的锗层，在该第一层上，
一第三层的该第IV族半导体层，在该第二层上，以及
一第四层的锗层，在该第三层上，其中该第IV族半导体层包含浓度范围从20.3％至25.5％的锡，以及
通过选择性湿蚀刻该第一层以及该第三层的一部分以暴露该第二层的表面，以及通过选择性湿蚀刻该第三层的一部分以暴露该第四层的表面，分别形成一第一纳米层片以及一第二纳米层片。
9.根据权利要求8所述的制造方法，其特征在于，还包括以下步骤：
形成一介电层于该第一纳米层片和该第二纳米层片上，该介电层围绕该第一纳米层片和该第二纳米层片的至少一部分。
10.根据权利要求8所述的制造方法，其特征在于，还包括对该堆叠进行塑形以形成一第一垫、一第二垫以及一窄部分，该窄部分设置在该第一垫与该第二垫之间。
11.根据权利要求10所述的制造方法，其特征在于，对该堆叠进行塑形的步骤包括以下步骤：
沉积一绝缘层于该堆叠上，以及
使用反应性离子蚀刻、聚焦离子束或两者来移除一部分的该绝缘层和该堆叠。
12.根据权利要求8所述的制造方法，其特征在于，选择性湿蚀刻该第一层的该部分及该第三层的该部分的步骤包括以下步骤：
在50℃至100℃范围内的温度下将该第一层和该第三层浸泡在一碱性溶液中达到5分钟至30分钟范围的时间。
13.一种半导体元件的制造方法，其特征在于，包括以下步骤：
沉积一异质结构于一基板上，该异质结构具有交替的(i)一第IV族半导体层和锗层，该第IV族半导体层包含浓度范围从20.3％至25.5％的锡，(ii)锗层；
对该异质结构进行塑形以形成一第一垫、一第二垫和一窄部分，该窄部分介于该第一垫以及该第二垫之间；以及
移除该第IV族半导体层的该窄部分以形成多个锗纳米层片。
14.根据权利要求13所述的制造方法，其特征在于，还包括沉积一介电材料，该介电材料围绕各该锗纳米层片中的至少一部分。
15.根据权利要求13所述的制造方法，其特征在于，该第IV族半导体层是硅-锡。
16.根据权利要求13所述的制造方法，其特征在于，该第IV族半导体层是硅-锗-锡。
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