CN106898608A - 半导体装置结构 - Google Patents

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Abstract

本公开提供半导体装置结构。半导体装置结构包括第一半导体层及第二半导体层，纵向地堆叠于半导体基底上。第一半导体层及第二半导体层包括不同的材料。半导体装置结构也包括栅极堆叠，覆盖第一半导体层的第一部分。半导体装置结构还包括间隔元件，位于栅极堆叠的侧壁上。间隔元件覆盖第二半导体层以及第一半导体层的第二部分。第二半导体层的厚度不同于第二部分的厚度。

Description

半导体装置结构
技术领域
本发明涉及一种半导体技术，特别是涉及具有纳米线的半导体装置结构及其形成方法。
背景技术
半导体集成电路(integrated circuit，IC)产业已历经了快速的成长。集成电路材料及设计的技术的进步造成集成电路世代的产生，每一世代的电路比前一世代更小且更复杂。
在集成电路的发展过程中，通常增加了功能密度(即，每单位晶片面积所内连接的装置的数量)，却降低了几何尺寸(即，工艺中所能制造出的最小元件)。尺寸缩小所带来的好处通常包括提高生产效率及降低相关成本。
这样的尺寸缩小也增加了加工及制造集成电路的复杂性，且为了这些进步得以实现，集成电路加工及制造需要类似的发展。举例来说，已发展出三维(three dimensional)晶体管，例如具有纳米线(nanowire)的半导体装置，来取代平面晶体管，以期望在此领域有所进一步发展。
发明内容
本公开的一些实施例提供半导体装置结构。半导体装置结构包括第一半导体层及第二半导体层，纵向地堆叠于半导体基底上。第一半导体层及第二半导体层包括不同的材料。半导体装置结构也包括栅极堆叠，覆盖第一半导体层的第一部分。半导体装置结构还包括间隔元件，位于栅极堆叠的侧壁上。间隔元件覆盖第二半导体层以及第一半导体层的第二部分。第二半导体层的厚度不同于第二部分的厚度。
本公开的一些实施例提供半导体装置结构。半导体装置结构包括多层第一半导体层，位于半导体基底上。多层第一半导体层以第一间距彼此纵向地间隔。半导体装置结构也包括第一栅极堆叠，覆盖第一半导体层。半导体装置结构还包括多层第二半导体层，位于半导体基底上。多层第二半导体层以不同于第一间距的第二间距彼此纵向地间隔。第一半导体层的材料不同于第二半导体层的材料。再者，半导体装置结构包括第二栅极堆叠，覆盖第二半导体层。
本公开的一些实施例提供半导体装置结构的形成方法。半导体装置结构的形成方法包括在第一区域及第二区域内的半导体基底上纵向地堆叠第一半导体层及第二半导体层。第一半导体层及第二半导体层包括不同的材料，且具有不同的厚度。半导体装置结构的形成方法也包括使用第一蚀刻剂去除第一区域内的第二半导体层。半导体装置结构的形成方法还包括在第一区域内形成覆盖第一半导体层的第一栅极堆叠。再者，半导体装置结构的形成方法包括使用第二蚀刻剂去除第二区域内的第一半导体层。半导体装置结构的形成方法也包括在第二区域内形成覆盖第二半导体层的第二栅极堆叠。
附图说明
图1A至图1L为绘示出根据一些实施例的半导体装置结构的制造过程的各个阶段的立体图。
图2A及图2B为绘示出根据一些实施例的半导体装置结构的剖面示意图。
图3为绘示出根据一些实施例的半导体装置结构的剖面示意图。
图4A及图4B为分别绘示出根据一些实施例的半导体装置结构的立体图及剖面示意图。
图5A及图5B为分别绘示出根据一些实施例的半导体装置结构的立体图及剖面示意图。
【符号说明】
100 半导体基底
100A 区域
100B 区域
110 半导体层
110’ 包覆层
110A 第一部分
110B 第二部分
120 半导体层
120’ 包覆层
120A 第一部分
120B 第二部分
130 凹口
140 鳍状结构
150 隔离特征
160 虚设栅极堆叠
170 虚设介电层
180 虚设栅极电极
190 硬掩模
200 间隔元件
210 源极或漏极结构
220 介电层
230 凹口
240 金属栅极堆叠结构
250 凹口
260 金属栅极堆叠结构
270 栅极介电层
280 金属栅极电极
290 栅极介电层
300 金属栅极电极
D1、D2 距离
S1、S1’、S2、S2’ 间距
T1、T2 厚度
T1’、T2’ 总厚度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征。而本说明书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本发明。例如，若是本说明书以下的公开内容叙述了将一第一特征形成于一第二特征之上或上方，即表示其包含了所形成的上述第一特征与上述第二特征是直接接触的实施例，亦包含了还可将附加的特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与上述第二特征可能未直接接触的实施例。另外，本发明的说明中不同范例可能使用重复的参照符号及/或用字。这些重复符号或用字系为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或特征部件与另一(复数)元件或(复数)特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语等。除了附图所绘示的方位之外，空间相关用语涵盖使用或操作中的装置的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，因此方向性用语仅用以说明图示中的方向。
本公开的一些实施例描述如下。图1A至图1L为绘示出根据一些实施例的半导体装置结构的制造过程的各个阶段的立体图。可以在图1A至图1L所述的阶段之前、期间及/或之后进行额外的步骤。以下描述的某些阶段在不同实施例中可替换或省略。图2A及图2B为绘示出根据一些实施例的半导体装置结构的剖面示意图。在一些实施例中，图2A为绘示出沿着图1I中所示的剖线I-I’的半导体装置结构的剖面示意图。在一些实施例中，图2B为绘示出沿着图1L中所示的剖线I-I’的半导体装置结构的剖面示意图。可以在半导体装置结构内加入额外的特征部件。以下描述的某些特征部件在不同实施例中可替换或省略。
如图1A所示，提供半导体基底100。在一些实施例中，半导体基板100为基体(bulk)半导体基板，例如半导体晶片。举例来说，半导体基板100为硅晶片。半导体基板100可包含硅或其他半导体元素材料，例如锗。在一些其他实施例中，半导体基板100包含半导体化合物。半导体化合物可包含锗锡、硅锗锡、砷化镓、碳化硅、砷化铟、磷化铟、其他适合的半导体化合物或上述的组合。
在一些实施例中，半导体基底100包含绝缘层上半导体(semiconductor-on-insulator，SOI)基底。绝缘层上半导体基底的制作方法可为晶片接合工艺、硅膜转移(silicon film transfer)工艺、注入氧隔离(separation by implantation of oxygen，SIMOX)工艺、其他适用的方法或上述的组合。
如图1A所示，根据一些实施例，多层半导体层110及120交替地沉积于半导体基底100上。因此，半导体层110及120纵向地堆叠且位于不同的层位。
在一些实施例中，每一半导体层110比每一半导体层120厚。在一些其他实施例中，每一半导体层110比每一半导体层120薄。在一些实施例中，每一半导体层110的厚度T1在大约0.5nm至大约30nm的范围内。在一些其他实施例中，厚度T1在大约5nm到大约15nm的范围内。在一些实施例中，每一半导体层120的厚度T2在大约0.5nm至大约30nm的范围内。在一些其他实施例中，厚度T2在大约5nm到大约15nm的范围内。在一些实施例中，厚度T1与厚度T2之间的差异在大约0.5nm至大约30nm的范围内。在一些其他实施例中，厚度T1与厚度T2之间的差异在大约1nm到大约10nm的范围内。在一些实施例中，厚度T1相对于厚度T2的比例(T1/T2)在大约1.05至大约4的范围内。
本公开的实施例并不限定于此。在一些其他实施例中，在半导体基底100上仅纵向地堆叠一层半导体层110及一层半导体层120。在一些实施例中，厚度T1在大约2nm到大约80nm的范围内。在一些其他实施例中，厚度T1在大约20nm到大约50nm的范围内。在一些实施例中，厚度T2在大约2nm至大约80nm的范围内。在一些其他实施例中，厚度T2在大约20nm至大约50nm的范围内。在一些实施例中，厚度T1与厚度T2之间的差异在大约1nm到大约70nm的范围内。在一些其他实施例中，厚度T1与厚度T2之间的差异在大约20nm至大约50nm的范围内。在一些实施例中，厚度T1相对于厚度T2的比例(T1/T2)在大约2至大约15的范围内。
在一些实施例中，半导体层110及半导体层120包含硅、硅锗、锗锡、硅锗锡或其他适合的半导体材料。在一些实施例中，半导体层110的材料不同于半导体层120的材料。在一些实施例中，半导体层110由硅锗所构成，而半导体层120由硅所构成。
在一些实施例中，使用外延成长工艺形成半导体层110及半导体层120。半导体层110及半导体层120的每一者可以使用选择性外延成长(selective epitaxial growth，SEG)工艺、化学气相沉积(chemical vapor deposition，CVD)工艺(例如气相外延(vapor-phase epitaxy，VPE)工艺、低压化学气相沉积(low pressure CVD，LPCVD)工艺、及/或超高真空化学气相沉积(ultra-high vacuum CVD，UHV-CVD)工艺)、分子束外延工艺、其他适用的工艺或上述的组合来形成。在一些实施例中，在同一工艺腔室内原位(in-situ)成长半导体层110及半导体层120。
如图1B所示，根据一些实施例，形成多个凹口(或沟槽)130，以图案化半导体层110及半导体层120。因此，在凹口130之间形成多个鳍状结构140。如图1B所示，绘示出其中一个鳍状结构140。鳍状结构140包含半导体层110及半导体层120。在一些其他实施例中，凹口130进一步延伸到半导体基底100内。在这些情况下，鳍状结构140还包含半导体基底100位于凹口130之间的一部分。在一些实施例中，进行多次光刻工艺及蚀刻工艺，以形成凹口130。凹口130可用于分离两个相邻的场效晶体管(field effect transistor，FET)。
在一些实施例中，在最上层的半导体层120上形成硬式掩模层(未绘示)，以协助凹口130的形成。在一些实施例中，硬式掩模层包含介电材料、金属材料、其他适合的材料或上述的组合。在一些实施例中，硬式掩模层由氮化硅、氧化硅、碳化硅、氮氧化硅、氮化钛、钛、其他适合的材料或上述的组合所构成。在一些实施例中，使用化学气相沉积工艺、物理气相沉积(physical vapor deposition，PVD)工艺、旋涂(spin-on)工艺、电镀工艺、其他适用的工艺或上述的组合来沉积硬式掩模层。
如图1C所示，根据一些实施例，多个隔离特征150形成于凹口130中。隔离特征150用于定义及电性隔离形成于半导体基底100内及/或半导体基底100上方的各种装置元件。在一些实施例中，隔离特征150包含浅沟槽隔离(shallow trench isolation，STI)特征、局部氧化硅(local oxidation of silicon，LOCOS)特征、其他适合的隔离特征部件或上述的组合。
如图1C所示，根据一些实施例，鳍状结构140突出于隔离特征150。隔离特征150围绕鳍状结构140的下部(例如，半导体基底100的上部)。在一些实施例中，半导体层110及半导体层120不被隔离特征150包围或覆盖。
在一些实施例中，隔离特征150的顶表面与半导体基底100的上部的顶表面共平面，如图1C所示。在一些其他实施例中，隔离特征150的顶表面低于半导体基底100的上部的顶表面。换句话说，半导体基底100的上部自隔离特征150局部地暴露出来。
在一些实施例中，每一隔离特征150具有多层结构。在一些实施例中，隔离特征150由介电材料所构成。介电材料可以包含氧化硅、氮化硅、氮氧化硅、旋涂玻璃、低介电常数(K)的介电材料、其他适合的材料或上述的组合。
在一些实施例中，在半导体基底100上沉积介电材料层。介电材料层覆盖鳍状结构140，且填充凹口130。在一些实施例中，使用化学气相沉积工艺、旋涂工艺、其他适用的工艺或上述的组合来沉积介电材料层。在一些实施例中，后续进行平坦化工艺，以薄化介电材料层直到暴露出鳍状结构140(例如，最顶层的半导体层120)。平坦化工艺可以包含化学机械研磨(chemical mechanical polishing，CMP)工艺、研磨(grinding)工艺、蚀刻工艺、其他适用的工艺或上述的组合。之后，回蚀介电材料层，以形成隔离特征150。
之后，根据一些实施例，在半导体基底100上形成多个虚设(dummy)闸极堆叠160。如图1D所示，绘示出其中一个虚设闸极堆叠160。虚设闸极堆叠160覆盖鳍状结构140的一部分及隔离特征150的一部分。由虚设闸极堆叠160所围绕的半导体层110或半导体层120的部分可以作为鳍状通道(fin channel)结构。鳍状通道结构作为场效电晶体的通道区。在一些实施例中，每个虚设闸极堆叠160包含虚设介电层170、虚设闸极电极180以及硬遮罩190。
根据一些实施例，虚设介电层170沉积于鳍状结构140的顶部及侧壁上。虚设介电层170可以在后续的蚀刻工艺期间作为蚀刻停止层。在一些实施例中，虚设介电层170由介电材料所构成。例如，虚设介电层170由氧化硅所构成。在一些实施例中，虚设介电层170顺应性地沉积于鳍状结构140上。虚设介电层170可以使用化学气相沉积工艺、原子层沉积(atomic layer deposition，ALD)工艺、物理气相沉积工艺、旋涂工艺、其他适用的工艺或上述的组合。
在一些实施例中，虚设闸极电极180由多晶硅所构成。虚设闸极电极180后续会被另一导电材料(例如，金属材料)所取代。硬遮罩190可用于协助形成虚设闸极堆叠160的图案化工艺。在一些实施例中，硬遮罩190由氧化硅、氮化硅、氮氧化硅、碳化硅、其他适合的材料或上述的组合。在一些实施例中，硬遮罩190具有多层结构。可以对本揭露的实施例进行许多更动及修改。在一些其他实施例中，不形成硬遮罩190。
在一些实施例中，虚设闸极电极层及一层或多层硬式遮罩层沉积于虚设介电层170上。在一些实施例中，通过使用适合的沉积方法依序沉积虚设闸极电极层及硬式遮罩层。适合的沉积方法可包含化学气相沉积工艺、原子层沉积工艺、热氧化工艺、物理气相沉积工艺、其他适用的工艺或上述的组合。然后，进行光微影工艺及蚀刻工艺，以图案化硬式遮罩层，进而形成硬遮罩190。
在硬遮罩190的辅助下，虚设闸极电极层被图案化。如此一来，即形成虚设闸极电极180。在用于形成虚设闸极电极180的蚀刻工艺期间，虚设介电层170可以作为蚀刻停止层，以保护虚设介电层170下方的鳍状结构140。之后，去除虚设介电层170未被虚设闸极电极180覆盖的部分，例如使用另一蚀刻工艺。因此，介电层170被图案化，进而形成虚设闸极堆叠160，如图1D所示。
如图1D所示，根据一些实施例，多个间隔元件200形成于虚设闸极堆叠160的侧壁上。间隔元件200可用于协助在后续工艺中形成源极或汲极结构(或区域)。在一些实施例中，间隔元件200局部地覆盖鳍状结构140的顶部及侧壁。
在一些实施例中，间隔元件200由介电材料所构成。介电材料可以包含碳氮化硅、氮化硅、氮氧化硅、碳化硅、其他适合的介电材料或上述的组合。在一些实施例中，在半导体基底100上沉积间隔层。在一些实施例中，顺应性地沉积间隔层。可以使用化学气相沉积工艺、物理气相沉积工艺、旋涂工艺、其他适用的工艺或上述的组合来沉积间隔层。然后，进行蚀刻工艺(例如，异向性(anisotropic)蚀刻工艺)，以局部地去除间隔层。结果，间隔层在虚设闸极堆叠160的侧壁上的剩余部分形成间隔元件200。
如图1E所示，根据一些实施例，去除没有位于虚设闸极堆叠160及间隔元件200下方的半导体层110及半导体层120的部分。在一些实施例中，使用蚀刻工艺局部地去除半导体层110及半导体层120。如此一来，即产生了后续形成源极或汲极结构的空间。
如图1E所示，根据一些实施例，在半导体基底100上形成多个源极或汲极结构210。源极或汲极结构210也可以用于向虚设闸极堆叠160下方的通道区提供应力或应变。因此，提高了装置的载子迁移率(carrier mobility)及装置性能。
在一些实施例中，多个源极或汲极结构210的每一者与半导体层110及半导体层120的其中一层或多层直接接触。在一些其他实施例中，源极或汲极结构210通过衬层与半导体层110及半导体层120分离。衬层可以在后续的蚀刻工艺期间作为蚀刻停止层，以保护源极或汲极结构210。
在一些实施例中，在半导体基底100上磊晶成长半导体材料(或是两种或两种以上的半导体材料)，以形成源极或汲极结构210。在一些实施例中，同时进行多个源极或汲极结构210的生长。在一些实施例中，在不同的工艺中各自分别进行某些源极或汲极结构210的生长。
在一些实施例中，源极或汲极结构210包含P型半导体材料。在一些实施例中，源极或汲极结构210包含N型半导体材料。源极或汲极结构210可以包含磊晶成长的硅、硅锗(SiGe)、磊晶成长的磷掺杂硅(SiP)、硼掺杂硅锗(SiGeB)或其他适合磊晶成长的半导体材料。
在一些实施例中，使用选择性磊晶成长工艺、化学气相沉积工艺(例如，气相磊晶工艺、低压化学气相沉积工艺及/或超高真空化学气相沉积工艺)、分子束磊晶工艺、沉积掺杂非晶半导体(例如，硅、锗或硅锗)后固态磊晶再结晶(solid-phase epitaxialrecrystallization，SPER)步骤、其他适用的工艺或上述的组合形成源极或汲极结构210。源极或汲极结构210的形成工艺可以使用气体及/或液体前驱物。在一些实施例中，在同一工艺腔室内原位成长多个源极或汲极结构210。换句话说，使用原位磊晶成长工艺形成多个源极或汲极结构210。在一些其他实施例中，某些源极或汲极结构210各自分别成长。
在一些实施例中，源极或汲极结构210掺杂有一种或多种适合的掺杂物。例如，源极或汲极结构210是掺杂有磷(P)、砷(As)、锑(Sb)或其他适合的掺杂物的硅源极或漏极特征。或者，源极或漏极结构210是掺杂有硼(B)或其他适合的掺杂物的硅锗源极或漏极特征。在一些实施例中，进行多次离子注入工艺，以掺杂源极或漏极结构210。
在一些实施例中，在源极或漏极结构210的成长期间原位掺杂源极或漏极结构210。在一些其他实施例中，在源极或漏极结构210的成长期间，源极或漏极结构210未被掺杂，且在外延成长之后，在后续的工艺中掺杂源极或漏极结构210。在一些实施例中，前述掺杂为使用离子注入工艺、电浆浸润式离子注入(plasma immersion ion implantation)工艺、气态及/或固态源扩散(gas and/or solid source diffusion)工艺、其他适用的工艺或上述的组合。在一些实施例中，源极或漏极结构210进一步暴露于退火工艺，以活化掺杂物。例如，进行快速热退火(rapid thermal annealing)工艺。
如图1F所示，根据一些实施例，在半导体基底100上沉积介电层220。介电层220作为层间介电层。在一些实施例中，介电层220由氧化硅、氮氧化硅、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、低K介电材料、多孔介电材料、其他适合的介电材料或上述的组合所构成。
在一些实施例中，使用化学气相沉积工艺、旋涂工艺、原子层沉积工艺、物理气相沉积工艺、其他适用的工艺或上述的组合来沉积介电层220。在一些实施例中，介电层220覆盖隔离特征150、虚设栅极堆叠160、间隔元件200以及源极或漏极结构210。之后，介电层220被薄化，直到暴露出虚设栅极堆叠160及间隔元件200。在一些实施例中，进行平坦化工艺，以使介电层220变薄。平坦化工艺可包含化学机械研磨工艺、研磨工艺、蚀刻工艺、其他适用的工艺或上述的组合。
根据一些实施例，半导体装置结构区分为多个区域100A及100B。在一些实施例中，N型场效晶体管或P型场效晶体管配置为形成于区域100A及区域100B中。在一些实施例中，一个或多个N型场效晶体管配置为形成于区域100A内，且一个或多个P型场效晶体管配置为形成于区域100B内。在一些实施例内，一个或多个P型场效晶体管配置为形成于区域100A内形成，且一个或多个N型场效晶体管配置为形成于区域100B内形成。
之后，在区域100A及区域100B内的介电层220上方形成第一掩模层(未绘示)，以协助后续的蚀刻工艺。在一些实施例中，第一掩模层覆盖区域100A及区域100B，而不覆盖区域100A内的虚设栅极堆叠160。在一些实施例中，第一掩模层是图案化的光致抗蚀剂层。使用光刻工艺形成图案化的光致抗蚀剂层。光刻工艺可以包含光致抗蚀剂涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、冲洗、干燥(例如，硬烘烤)、其他适合的工艺或上述的组合。
如图1G所示，根据一些实施例，去除区域100A内的虚设栅极堆叠160。如此一来，即在区域100A内的半导体基底100上形成多个凹口230。在一些实施例中，使用湿式蚀刻工艺、干式蚀刻工艺、其他适用的工艺或上述的组合去除虚设栅极堆叠160。
在一些实施例中，半导体层110的第一部分110A自凹口230露出，且半导体层110的第二部分110B被间隔元件200覆盖。在一些实施例中，半导体层120的第一部分120A自凹口230露出，且半导体层120的第二部分120B被间隔元件200覆盖。为了更加理解结构，第二部分110B及第二部分120B绘示为虚线，使得被间隔元件200覆盖的第二部分110B及第二部分120B仍可见于图1G。
如第1H图所示，根据一些实施例，去除半导体层120的第一部分120A。结果，多层半导体层110悬置于多个源极或漏极结构210之间。多层半导体层110为多个纳米线，且作为区域100A内的场效晶体管的沟道区。在一些实施例中，半导体层110具有矩形或正方形的剖面(横截面)轮廓。
在一些实施例中，第一部分120A被大致上去除而无残留。在一些其他实施例中，一个或多个第一部分120A局部地保留在多个第一部分110A之间。在一些实施例中，第二部分120B保留在间隔元件200下方。在一些其他实施例中，原本位于间隔元件200下方的第二部分120B被局部地去除。在一些其他实施例中，第二部分120B被完全去除。在一些实施例中，源极或漏极结构210中的每一者与第二部分110B及第二部分120B直接接触。在一些其他实施例中，源极或漏极结构210与第二部分110B及第二部分120B分离。
根据一些实施例，第一部分110A彼此间隔一间距S1，如图2A所示。在一些实施例中，间距S1大致上相同于半导体层120的第二部分120B的厚度T2。在一些实施例中，间距S1不同于第一部分110A及第二部分110B的厚度T1。在一些实施例中，间距S1小于厚度T1。在一些其他实施例中，间距S1大于厚度T1。
在一些实施例中，间隔元件200与最顶层的半导体层110的第二部分110B之间的距离D1不同于厚度T1。在一些实施例中，距离D1小于厚度T1。在一些其他实施例中，距离D1大于厚度T1。
在一些实施例中，半导体基底100的上部与最底层的半导体层120的第二部分120B之间的距离D2不同于厚度T2。在一些实施例中，距离D2大于厚度T2。在一些其他实施例中，距离D2小于厚度T2。在一些实施例中，距离D2大于距离D1。在一些其他实施例中，距离D2小于距离D1。
在一些实施例中，进行蚀刻工艺，以选择性地移除半导体层120而不移除半导体层110。在一些实施例中，蚀刻工艺包含湿式蚀刻工艺、干式蚀刻工艺或其他适合的蚀刻工艺。在一些实施例中，蚀刻工艺中使用的蚀刻剂包含液体混合物。液体混合物可以包含NH4OH、氨过氧化物混合物(ammonia-peroxide mixture，APM)、四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)、其他适合的溶液或上述的组合。在一些其他实施例中，在蚀刻工艺中使用的蚀刻剂包含气体混合物。气体混合物可以包含CF4、SF6、CH3F、其他适合的气体或上述的组合。在蚀刻步骤期间，蚀刻剂的组成可根据需求而改变。
在一些实施例中，衬层夹设于源极或漏极结构210与半导体层110之间，以及源极或漏极结构210与半导体层120之间。衬层可作为蚀刻停止层，以保护源极或漏极结构210。
在一些实施例中，从半导体层120自凹口230露出的侧表面蚀刻半导体层120。在一些实施例中，蚀刻剂具有足够高的蚀刻选择比(半导体层120相对于半导体层110)。因此，半导体层120被蚀刻得比半导体层110快。在一些实施例中，半导体层120的蚀刻速率与半导体层110的蚀刻速率的比例(半导体层120的蚀刻速率/半导体层110的蚀刻速率)在大约1.6到大约58的范围内。因此，更容易干净地去除半导体层120而没有残留物，并且不会破坏半导体层110。
之后，根据一些实施例，对图1H所示的结构进行热处理。热处理可以是退火处理。在一些实施例中，在热处理期间，半导体层110的表面被氧化。然后，使用蚀刻工艺去除半导体层110的表面的氧化部分。结果，根据一些实施例，半导体层110被塑形成具有弯曲表面或相对圆的剖面轮廓。在一些其他实施例中，半导体层110具有圆形的剖面轮廓，可以提高半导体层110的品质及可靠度。在热处理期间，半导体层110中的原子可以被重新排列。在一些实施例中，原子的重新排列导致半导体层110的角落部分变圆。
在一些实施例中，在温度为大约400℃至大约500℃的范围内进行热处理。在一些实施例中，在压力为大约20atm至大约25atm的范围内进行热处理。在一些实施例中，在含有氢的环境或其他适合的环境中进行热处理。可以对本公开的实施例进行许多更动及修改。在一些其他实施例中，不进行热处理。
在一些实施例中，在去除第一部分120A之后，半导体层110略微收缩。例如，由于热处理或使用蚀刻工艺，使得半导体层110变小。结果，间距S1变宽。因此，后续形成的金属栅极堆叠结构可更容易地围绕纳米线。
如图1I所示，根据一些实施例，在区域100A内的凹口230中形成金属栅极堆叠结构240。为了说明的目的，被金属栅极堆叠结构240覆盖的第一部分110A绘示为虚线，使其仍可见于图1I。
在一些实施例中，金属栅极堆叠结构240环绕半导体层110。在一些实施例中，金属栅极堆叠结构240围绕每一半导体层110的四个或更多个侧表面。本公开的实施例并不限定于此。在一些其他实施例中，半导体层110仅有三个侧表面包覆于金属栅极堆叠结构240之中。
如图2A所示，每个金属栅极堆叠结构240包含栅极介电层270及金属栅极电极280。栅极介电层270夹设于金属栅极电极280与半导体层110之间。在一些实施例中，半导体层120的第二部分120B通过栅极介电层270与金属栅极电极280分离。
在一些实施例中，栅极介电层270包含高K介电材料层。高K介电材料层可以由氧化铪、氧化锆、氧化铝、氧氮化硅、二氧化铪-氧化铝合金、氧化铪硅、氧氮化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、其他适合的高K介电材料或上述的组合所构成。在一些实施例中，使用原子层沉积工艺、化学气相沉积工艺、旋涂工艺、其他适用的工艺或上述的组合来沉积栅极介电层270。在一些实施例中，进行高温退火步骤，以减少或消除栅极介电层270中的缺陷。
在一些实施例中，栅极介电层220包含与纳米线相邻的界面层(未绘示)。界面层可以用于降低高K介电材料层与纳米线之间的应力。在一些实施例中，界面层由氧化硅所构成。在一些实施例中，使用原子层沉积工艺、热氧化工艺、其他适用的工艺或上述之组合来形成界面层。在一些其他实施例中，栅极介电层220不包含界面层。在一些实施例中，栅极介电层220与纳米线直接接触。
在一些实施例中，金属栅极电极280包含金属栅极堆叠层。金属栅极堆叠层可以包含一层或多层功函数层以及一层或多层金属填充层。这些金属栅极堆叠层的其中一些膜层在不同实施例中可替换或省略。可以在金属栅极电极280内加入额外的膜层(例如，阻障层及阻挡层)。
在一些实施例中，金属栅极堆叠层包含金属、金属碳化物、金属氮化物、其他适合的材料或上述的组合。例如，金属包含钛、铝、钨、金、铂、钴、其他适合的金属或上述的组合。在一些实施例中，使用原子层沉积工艺、物理气相沉积工艺、化学气相沉积工艺、电镀工艺、无电镀工艺、其他适用的工艺或上述的组合来沉积金属栅极堆叠层。
栅极介电层270及金属栅极堆叠层共同填充凹口230。之后，去除凹口230外侧的栅极介电层270的一部分及金属栅极堆叠层的一部分。在其中一个凹口230中的金属栅极堆叠层形成金属栅极电极280，因此，保留于其中一个凹口230中的栅极介电层270及金属栅极电极280一起形成金属栅极堆叠结构240。
进行平坦化工艺，以局部地去除凹口230外部的栅极介电层270及金属栅极堆叠层。平坦化工艺可包含化学机械研磨工艺、研磨工艺、蚀刻工艺、其他适用的工艺或上述的组合。在一些实施例中，在形成金属栅极堆叠结构240之前去除介电层220上方的第一掩模层。可以在平坦化工艺期间去除第一掩模层。
之后，在区域100A及区域100B中的介电层220上方形成第二掩模层(未绘示)，以协助后续的蚀刻工艺。在一些实施例中，第二掩模层覆盖区域100A及区域100B，而不覆盖区域100B内的虚设栅极堆叠160。在一些实施例中，第二掩模层是图案化的光致抗蚀剂层。
如图1J所示，根据一些实施例，去除区域100B内的虚设栅极堆叠160。如此一来，即在区域100B内形成多个凹口250，以暴露出半导体层110的第一部分110A及半导体层120的第一部分120A。在一些实施例中，半导体层110的第二部分110B及第二半导体层120的部分120B不从凹口250暴露。在一些实施例中，使用湿式蚀刻工艺、干式蚀刻工艺、其他适用的工艺或上述的组合来形成凹口250。
如图1K所示，根据一些实施例，去除半导体层110的第一部分110A。结果，半导体层120悬置于多个源极或漏极结构210之间。半导体层120为纳米线，且作为区域100B内的场效晶体管的沟道区。在一些实施例中，半导体层120具有矩形或正方形的剖面轮廓。
在一些实施例中，第一部分110A被大致上去除而无残留。在一些其他实施例中，一个或多个第一部分110A局部地保留在多个第一部分120A之间。在一些实施例中，第二部分110B保留在间隔元件200下方。在一些其他实施例中，原本位于间隔元件200下方的第二部分110B被局部地去除。在一些其他实施例中，第二部分120B被完全去除。
第一部分120A彼此间隔一间距S2，如图2B所示。在一些实施例中，间距S2大致上与半导体层110的第二部分110B的厚度T1相同。在一些实施例中，间距S2不同于第一部分120A及第二部分120B的厚度T2。在一些实施例中，间距S2大于厚度T2。在一些其他实施例中，间距S2小于厚度T2。
在一些实施例中，进行蚀刻工艺，以选择性地去除半导体层110而不去除半导体层120。在一些实施例中，蚀刻工艺包含湿式蚀刻工艺、干式蚀刻工艺或其他适合的蚀刻工艺。在一些实施例中，蚀刻工艺中使用的蚀刻剂包含NH4OH、氨过氧化物混合物、四甲基氢氧化铵、其他适合的溶液或上述的组合。在一些其他实施例中，在蚀刻工艺中使用的蚀刻剂包含气体混合物。气体混合物可以包含CF4、SF6、CH3F、其他适合的气体或上述的组合。
在一些情况下，用于去除硅的蚀刻剂具有足够高的硅对硅锗的蚀刻选择比，而另一种用于去除硅锗的蚀刻剂不具有足够高的硅锗对硅的蚀刻选择比。例如，一蚀刻剂的硅对硅锗的蚀刻选择比在大约20至大约77的范围内，而另一蚀刻剂的硅锗对硅的蚀刻选择比在大约9至大约12的范围内。在一些情况下，用于去除硅的蚀刻选择比与用于去除硅锗的蚀刻选择比的比例在大约1.6至大约8.6的范围内。结果，可能难以去除硅锗而没有残留物且不会破坏硅。
在一些实施例中，用于去除半导体层110的蚀刻剂具有不够高的蚀刻选择比(半导体层110对半导体层120)。例如，用于去除半导体层110的蚀刻剂的蚀刻选择比小于用于去除半导体层120的蚀刻剂的蚀刻选择比。
根据一些实施例，半导体层110比半导体层120厚。如此一来，用于去除半导体层110的蚀刻剂可接触半导体层110的更多表面区域。因此，蚀刻剂可以更容易地从半导体层110的侧表面扩散至半导体层110内，且更可能将半导体层110蚀刻穿透并干净地清除。在一些实施例中，半导体层110的蚀刻速率与半导体层120的蚀刻速率的比例在大约2至大约58的范围内。
在一些实施例中，厚度T1与厚度T2的比例控制在大约1.1至大约2.5的范围内。在一些情况下，厚度T1与厚度T2的比例应大于大约1，例如大于大约1.1。如果厚度T1与厚度T2的比例大致上等于或小于大约1，则由于选择性蚀刻工艺的负载效应，可能难以形成良好的纳米线。例如，在纳米线之间可能存在半导体层110的残留物。或者，纳米线可能被轻微蚀刻及破坏。然而，本公开的实施例并不限定于此。在一些其他情况下，厚度T1与厚度T2的比例可能大致上等于或小于大约1。
在一些情况下，厚度T1与厚度T2的比例不应大于大约2.5。如果厚度T1与厚度T2的比例大于大约2.5，则纳米线的品质及可靠度可能受到不利影响。例如，如果半导体层110的厚度T1远大于半导体层120的厚度T2，则纳米线可能具有缺陷。然而，本公开的实施例并不限定于此。在一些其他情况下，厚度T1与厚度T2的比例可能大于大约2.5。
类似地，根据一些实施例，在图1K所示的结构上进行热处理。在一些实施例中，半导体层120的角落部分是圆形的。在一些实施例中，半导体层120具有弯曲表面或相对圆的剖面轮廓。在一些其他实施例中，半导体层120具有圆形的剖面轮廓。
如图1L所示，根据一些实施例，在区域100B内的凹口250中形成金属栅极堆叠结构260。为了更加理解结构，被金属栅极堆叠结构260覆盖的第一部分120A绘示为虚线，使其仍可见于图1L。
在一些实施例中，金属栅极堆叠结构260缠绕每一半导体层120的四个或四个以上的侧表面。在一些其他实施例中，金属栅极堆叠结构260仅包围半导体层120的三个侧表面。
如图2B所示，每个金属栅极堆叠结构260包含栅极介电层290及金属栅极电极300。金属栅极堆叠结构260的材料及/或形成方法与金属栅极堆叠结构240的材料及/或形成方法相同或相似，故不再重复描述。在一些实施例中，在形成金属栅极堆叠结构260之前去除介电层220上方的第二掩模层。可以在用于形成金属栅极堆叠结构260的平坦化工艺期间去除第二掩模层。
本公开的实施例并不限定于此。在一些其他实施例中，不形成第二掩模层。第一掩模层可以被进一步图案化，以帮助后续去除区域100B内的虚设栅极堆叠160。在一些实施例中，用于形成金属栅极堆叠结构240及金属栅极堆叠结构260的平坦化工艺在不同阶段进行。在一些其他实施例中，用于形成金属栅极堆叠结构240及金属栅极堆叠结构260的平坦化工艺在同一阶段进行。可以在用于形成金属栅极堆叠结构240及金属栅极堆叠结构260的平坦化工艺期间去除第一掩模层。
如图1I、图1L、图2A及图2B所示，根据一些实施例，第一部分110A的尺寸不同于第一部分120A的尺寸。前述尺寸包含厚度、直径、周长或上述的组合。在一些其他实施例中，第一部分110A及第一部分120A具有大致上相同的尺寸。例如，在工艺期间第一部分110A及/或第一部分120A的尺寸可以改变。结果，第一部分110A及第一部分120A可能具有相同的厚度。
在一些实施例中，间距S2大于间距S1，如图2A及图2B所示。在一些其他实施例中，间距S2大致上等于或小于间距S1。在一些实施例中，金属栅极堆叠结构260位于多层半导体层120之间的部分比金属栅极堆叠结构240位于多层半导体层110之间的部分更厚，如图2A及图2B所示。在一些其他实施例中，金属栅极堆叠结构260位于多层半导体层120之间的部分比金属栅极堆叠结构240位于多层半导体层110之间的部分更薄。
可以对本公开的实施例进行许多变动及/或修改。例如，半导体装置结构不限于包含大致上嵌入栅极堆叠结构中的纳米线。在一些其他实施例中，半导体装置结构包含被栅极堆叠结构局部围绕的纳米线。图3为绘示出根据一些实施例的半导体装置结构的剖面示意图。如图3所示，根据一些实施例，提供类似于图2B所示的半导体装置结构。半导体装置结构的材料及/或形成方法已描述于上述实施例中，故不再重复描述。
如图3所示，根据一些实施例，金属栅极堆叠结构260局部地环绕每一半导体层120。在一些实施例中，金属栅极堆叠结构260局部地环绕每一半导体层120的四个或四个以上的侧表面。例如，一个或多个第一部分110A局部地保留在区域100B内的多个间隔元件200之间。结果，半导体层120的顶表面及/或底表面被金属栅极堆叠结构260局部地覆盖。
在一些实施例中，剩余的第一部分110A直接连接半导体层120。剩余的第一部分110A可用于向沟道区提供应力或应变。如此一来，提高了装置的载子迁移率及装置性能。在一些实施例中，剩余的第一部分110A通过栅极介电层290与金属栅极电极300分离。
类似地，根据一些实施例，金属栅极堆叠结构240局部地环绕每一半导体层110。例如，在一些实施例中，一个或多个第一部分120A局部地保留在区域100A内的多个间隔元件200之间。
可以对本公开的实施例进行许多变动及/或修改。例如，可以在图1I所描述的阶段之前提供额外的步骤。图4A为绘示出根据一些实施例的半导体装置结构的立体图。图4B为绘示出根据一些实施例的半导体装置结构的剖面示意图。在一些实施例中，图1A至图1H所示的半导体装置结构的材料及/或形成方法也可以应用于图4A及图4B所示的实施例中，因此不再重复描述。
如图4A及图4B所示，根据一些实施例，包覆(cladding)层110’沉积于区域100A内的半导体层110的第一部分110A上。为了更加理解结构，图4A中的第一部分110A绘示为虚线，且图4A未绘示出金属栅极堆叠结构240。
半导体层110及其上的包覆层110’可共同构成纳米线，以作为区域100A内的场效晶体管的沟道区。根据一些实施例，原本包含半导体层110的纳米线由于包覆层110’的沉积而扩大。如此一来，纳米线的有效沟道宽度(effective channel width，Weff)增大，因此提高了半导体装置结构的装置性能。再者，通过包覆层110’的沉积，有效沟道宽度变得可调整，能够成功地平衡多个场效晶体管(例如，NFET及PFET)的性能水平。
在一些实施例中，包覆层110’包覆第一部分110A，且包覆层110’夹设于第一部分110A与金属栅极堆叠结构240之间。在一些实施例中，包覆层110’横向地重叠或直接接触在间隔元件200下方的半导体层120的第二部分120B。在一些其他实施例中，去除原本位于间隔元件200下方的第二部分120B。结果，第一部分110A及第二部分110B都嵌入包覆层110’之中。
在一些实施例中，包覆层110’与半导体层110之间存在界面。可以使用例如透射电子显微镜(transmission electron microscope，TEM)的电子显微镜观察此界面。在一些其他实施例中，包覆层110’与半导体层110之间没有可检测到的界面。在一些实施例中，在包覆层110’与半导体层120的第二部分120B之间存在可检测到的界面。
在一些实施例中，纳米线的剖面轮廓是矩形、正方形、圆形、钻石形或其他形状。在一些实施例中，包含半导体层110及包覆层110’的纳米线具有与半导体层110相同的剖面轮廓。在一些其他实施例中，包含半导体层110及包覆层110’的纳米线具有与半导体层110不同的剖面轮廓。
在一些实施例中，包覆层110’的厚度在大约0.5nm至大约30nm的范围内。在一些其他实施例中，包覆层110’的厚度在大约5nm至大约15nm的范围内。其中一层半导体层110及位于其上的其中一层包覆层110’具有一总厚度(或总直径)T1’。在一些实施例中，总厚度T1’在大约0.5nm至大约30nm的范围内。在一些其他实施例中，总厚度T1’在大约5nm至大约15nm的范围内。在一些实施例中，总厚度T1’大于厚度T1。在一些其他实施例中，总厚度T1’大致上等于或小于厚度T1。例如，在工艺期间半导体层110的尺寸可以改变。半导体层110的尺寸可以在操作期间改变。因此，总厚度T1’不限于大于厚度T1。
包含半导体层110及包覆层110’的纳米线彼此间隔一间距S1’，如图4B所示。在一些实施例中，间距S1’小于间距S1。在一些其他实施例中，间距S1’大致上等于或大于间距S1。在一些实施例中，间距S1’小于第二部分120B的厚度T2。在一些实施例中，间距S1’小于第一部分110A及第二部分110B的厚度T1。在一些实施例中，间距S1’小于总厚度T1’。在一些其他实施例中，间距S1’大致上等于或大于总厚度T1’。
在一些实施例中，包覆层110’包含硅、硅锗、锗锡、硅锗锡或其他适合的半导体材料。在一些实施例中，包覆层110’及半导体层110包含不同的材料。包覆层110’可以用于向沟道区提供应力或应变。如此一来，改善了装置的载子迁移率。在一些实施例中，半导体层110由硅锗所构成，且包覆层110’由硅所构成。在一些其他实施例中，包覆层110’及半导体层110包含相同的材料。
在一些实施例中，在去除第一部分120A之后且在形成金属栅极堆叠结构240之前，沉积包覆层110’。在一些实施例中，使用外延成长工艺沉积包覆层110’。外延成长工艺可以包含选择性外延成长工艺、化学气相沉积工艺(例如，气相外延工艺、低压化学气相沉积工艺及/或超高真空化学气相沉积工艺)、分子束外延工艺、其他适用的工艺或上述的组合。
在一些实施例中，纳米线的剖面轮廓是具有弯曲的顶表面及底表面的柱状。例如，进行多次成长及蚀刻工艺以及热处理，使得纳米线为具有弯曲的顶表面及底表面的柱状剖面轮廓。
根据一些实施例，在形成包覆层110’之前，在半导体层110上进行清洗处理。结果，半导体层110提供了经清洁的表面，以用于沉积包覆层110’于其上，因此改善了包含半导体层110及包覆层110’的纳米线的品质及可靠度。例如，半导体层110的表面可能被氧化，可以通过清洗处理去除半导体层110的表面的氧化部分。
在一些实施例中，半导体层110由于清洗处理而略微收缩或变得更薄。在一些实施例中，在清洗处理之后，半导体层110经塑形为具有弯曲表面或相对圆的剖面轮廓。在一些其他实施例中，半导体层110的尺寸及/或形状是固定不变的。
在一些实施例中，使用溶液进行清洗处理。溶液可以包含HF溶液或其他适合的溶液。在一些实施例中，使用气体进行清洗处理。气体可以包含HF基的气体、SiCoNi基的气体或其他适合的气体。在一些其他实施例中，使用电浆进行清洗处理。电浆可以包含HF电浆、NH3电浆、其他适合的电浆或上述的组合。
可以对本公开的实施例进行许多变动及/或修改。例如，可以在图1L所述的阶段之前提供额外的步骤。图5A为绘示出根据一些实施例的半导体装置结构的立体图。图5B为绘示出根据一些实施例的半导体装置结构的剖面示意图。在一些实施例中，图1A至图1F及图1J至图1L所示的半导体装置结构的材料及/或形成方法也可以应用于图5A及图5B所示的实施例中，因此不再重复描述。
如图5A及图5B所示，根据一些实施例，包覆层120’沉积于区域100B内的半导体层120的第一部分120A上。为了更加理解结构，图5A中的第一部分120A绘示为虚线，且图5A未绘示出金属栅极堆叠结构260。半导体层120及其上的包覆层120’构成纳米线，以作为区域100B内的场效晶体管的沟道区。
包覆层120’的结构或配置相同或类似于上述实施例中所示的包覆层110’的结构或配置，故不再重复描述。在一些实施例中，包覆层120’的厚度在大约0.5nm至大约30nm的范围内。在一些其他实施例中，包覆层120’的厚度在大约5nm到大约15nm的范围内。其中一层半导体层120及位于其上的其中一层包覆层120’具有一总厚度(或总直径)T2’。在一些实施例中，总厚度T1’在大约0.5nm至大约30nm的范围内。在一些其他实施例中，总厚度T2’在大约5nm至大约15nm的范围内。在一些实施例中，总厚度T2’大于厚度T2。在一些其他实施例中，总厚度T2’大致上等于或小于厚度T2。
包含半导体层120及包覆层120’的纳米线彼此间隔一间距S2’，如图5B所示。在一些实施例中，间距S2’小于间距S2。在一些其他实施例中，间距S2’大致上等于或大于间距S2。在一些实施例中，间距S2’小于第二部分110B的厚度T1。在一些实施例中，间距S2’小于第一部分120A及第二部分120B的厚度T2。在一些实施例中，间距S2’小于总厚度T2’。在一些其他实施例中，间距S2’大致上等于或大于总厚度T2’。
包覆层120’的材料及/或形成方法相同或相似于上述实施例中所示的包覆层110’的材料及/或形成方法，故不再重复描述。在一些实施例中，包覆层120’及半导体层120包含不同的材料。在一些实施例中，半导体层120由硅所构成，且包覆层120’由硅锗所构成。在一些其他实施例中，包覆层120’及半导体层120包含相同的材料。类似地，根据一些实施例，在形成包覆层120’之前，在半导体层120上进行清洗处理。
可以在图1I及图1L所述的阶段之前额外地提供上述步骤。如图4A、图4B、图5A及图5B所示，根据一些实施例，包覆层110’及包覆层120’分别沉积于第一部分110A及第一部分120A上。在一些实施例中，包覆层120’比包覆层110’厚。在一些其他实施例中，包覆层120’的厚度大致上等于或小于包覆层110’的厚度。
在一些实施例中，总厚度T2’大致上与总厚度T1’相同。在一些其他实施例中，总厚度T2’大于或小于总厚度T1’。在一些实施例中，间距S2’大致上与间距S1’相同。在一些其他实施例中，间距S2’大于或小于间距S1’。在一些实施例中，间距S1’小于总厚度T2’。在一些其他实施例中，间距S1’大致上等于或大于总厚度T2’。在一些实施例中，间距S2’小于总厚度T1’。在一些其他实施例中，间距S2’大致上等于或大于总厚度T1’。
在一些实施例中，包覆层110’及包覆层120’包含不同的材料。在一些其他实施例中，包覆层110’及包覆层120’包含相同的材料。
本公开的实施例形成具有纳米线的半导体装置结构。具有不同材料及初始厚度的半导体层交替地沉积于多个场效晶体管区域内。使用具有足够高的蚀刻选择比(较薄半导体层相对于较厚半导体层)的蚀刻剂，将一场效晶体管区域内的较薄半导体层干净地去除。由于较厚的半导体层暴露出更多的表面区域以被蚀刻，故可以使用另一蚀刻剂干净地去除另一场效晶体管区域内的较厚半导体层。因此，减轻或消除了用于形成纳米线的选择性蚀刻工艺的负载效应。
再者，可以在纳米线上进行再成长步骤。如此一来，即使得纳米线扩大及/或重新成形。因此，提高了半导体装置结构的性能，且多个场效晶体管的性能水平显著地达到平衡。
本公开的一些实施例提供半导体装置结构。半导体装置结构包含第一半导体层及第二半导体层，纵向地堆叠于半导体基底上。第一半导体层及第二半导体层包含不同的材料。半导体装置结构也包含栅极堆叠，覆盖第一半导体层的第一部分。半导体装置结构还包含间隔元件，位于栅极堆叠的侧壁上。间隔元件覆盖第二半导体层以及第一半导体层的第二部分。第二半导体层的厚度不同于第二部分的厚度。
在一些实施例中，间隔元件与第一部分之间的距离不同于第一部分的厚度或第二部分的厚度。
在一些实施例中，半导体基底与第一部分之间的距离不同于第一部分的厚度或第二部分的厚度。
在一些实施例中，第一部分的厚度不同于第二部分的厚度。
在一些实施例中，半导体装置结构更包含包覆层，位于第一半导体层的第一部分与栅极堆叠之间。包覆层包含半导体材料。
在一些实施例中，包覆层与第一部分之间有界面。
在一些实施例中，包覆层邻接第二半导体层。
本公开的一些实施例提供半导体装置结构。半导体装置结构包含多层第一半导体层，位于半导体基底上。多层第一半导体层以第一间距彼此纵向地间隔。半导体装置结构也包含第一栅极堆叠，覆盖第一半导体层。半导体装置结构还包含多层第二半导体层，位于半导体基底上。多层第二半导体层以不同于第一间距的第二间距彼此纵向地间隔。第一半导体层的材料不同于第二半导体层的材料。再者，半导体装置结构包含第二栅极堆叠，覆盖第二半导体层。
在一些实施例中，第一半导体层及第二半导体层位于不同的层位。
在一些实施例中，第一半导体层的厚度不同于第一间距。
在一些实施例中，第一半导体层的尺寸不同于第二半导体层的尺寸。
在一些实施例中，第一栅极堆叠及第二栅极堆叠具有不同的厚度。
在一些实施例中，半导体装置结构更包含包覆层，围绕其中一层第一半导体层，且被第一栅极堆叠所覆盖。
在一些实施例中，半导体装置结构更包含第三半导体层，夹置于多层第一半导体层之间，且被第一栅极堆叠所覆盖。第三半导体层的材料相同于第二半导体层的材料且不同于第一半导体层的材料。
本公开的一些实施例提供半导体装置结构的形成方法。半导体装置结构的形成方法包含在第一区域及第二区域内的半导体基底上纵向地堆叠第一半导体层及第二半导体层。第一半导体层及第二半导体层包含不同的材料，且具有不同的厚度。半导体装置结构的形成方法也包含使用第一蚀刻剂去除第一区域内的第二半导体层。半导体装置结构的形成方法还包含在第一区域内形成覆盖第一半导体层的第一栅极堆叠。再者，半导体装置结构的形成方法包含使用第二蚀刻剂去除第二区域内的第一半导体层。半导体装置结构的形成方法也包含在第二区域内形成覆盖第二半导体层的第二栅极堆叠。
在一些实施例中，第一蚀刻剂具有第二半导体层相对于第一半导体层的第一蚀刻选择比，且第二蚀刻剂具有第一半导体层相对于第二半导体层的第二蚀刻选择比。第二蚀刻选择比不同于第一蚀刻选择比。
在一些实施例中，第二蚀刻选择比小于第一蚀刻选择比，且第一半导体层比第二半导体层厚。
在一些实施例中，半导体装置结构的形成方法更包含进行外延成长工艺，以在去除第二半导体层之后，在第一区域内的第一栅极堆叠及第一半导体层之间形成包覆层。
在一些实施例中，半导体装置结构的形成方法更包含在去除第二半导体层之后且在形成第一栅极堆叠之前，扩大第一区域内的第一半导体层。
在一些实施例中，半导体装置结构的形成方法更包含在去除第二半导体层之后且在形成第一栅极堆叠之前，在第一区域内的第一半导体层上进行清洗处理。
以上概略说明了本公开数个实施例的特征，使本领域技术人员对于本公开可更为容易理解。任何本领域技术人员应了解到本说明书可轻易作为其他结构或工艺的变更或设计基础，以进行相同于本公开实施例的目的及/或获得相同的优点。任何本领域技术人员也可理解与上述等同的结构或工艺并未脱离本公开的精神及保护范围内，且可在不脱离本公开的精神及范围内，当可作更动、替代与润饰。

Claims (1)

1.一种半导体装置结构，包括：
半导体基底；
第一半导体层及第二半导体层，纵向地堆叠于该半导体基底上，其中该第一半导体层及该第二半导体层包含不同的材料；
栅极堆叠，覆盖该第一半导体层的第一部分；以及
间隔元件，位于该栅极堆叠的侧壁上，其中该间隔元件覆盖该第二半导体层以及该第一半导体层的第二部分，且其中该第二半导体层的厚度不同于该第二部分的厚度。
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