CN109585448A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体器件，其包括：衬底；在衬底上方的I/O器件；以及在衬底上方的核心器件。I/O器件包括第一栅极结构，第一栅极结构具有：界面层；在界面层上方的第一高k介电堆叠件；以及导电层，导电层在第一高k介电堆叠件上方并且与第一高k介电堆叠件物理接触。核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的第二高k介电堆叠件；以及导电层，导电层在第二高k介电堆叠件上方并且与第二高k介电堆叠件物理接触。第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。本发明实施例还提供一种制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体领域，并且更具体地，涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数式增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常增大了，而几何尺寸(即，使用制造工艺可做出的最小组件(或线))减小了。这种按比例缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了IC处理和制造的复杂度。
例如，随着按比例缩小尺寸继续，源极/漏极(S/D)结对于短沟道控制变得更加重要，并确定最终的器件性能。因此，需要S/D形成后的低热处理。但是，现有的栅极氧化物工艺通常使用后氧化物退火(POA)，其通常是高温且长的热工艺，以产生高质量的栅极氧化物。这个POA工艺有时会危害S/D结的性能。如何形成具有低热工艺和足够可靠性的栅极堆叠件是重要的任务。另一个实例中，由于I/O(输入/输出或IO)器件的工作电压Vdd高于核心器件，因此I/O器件需要较厚的栅极氧化层。如何持续缩小I/O器件的栅极堆叠件是半导体行业面临的挑战。本发明旨在解决上述问题及其它相关问题。
发明内容
根据本发明的一个方面，提供一种半导体器件，包括：衬底；在衬底上方的I/O器件；以及在衬底上方的核心器件，其中，I/O器件包括第一栅极结构，第一栅极结构具有：界面层；在界面层上方的第一高k介电堆叠件；以及导电层，导电层在第一高k介电堆叠件上方并且与第一高k介电堆叠件物理接触，其中，核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的第二高k介电堆叠件；以及导电层，导电层在第二高k介电堆叠件上方并且与第二高k介电堆叠件物理接触，以及其中，第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。
根据本发明的另一方面，提供一种半导体器件，包括：衬底；以及在衬底上方的I/O器件，其中，I/O器件包括第一栅极结构，第一栅极结构具有：界面层，界面层具有8至12埃的厚度；在界面层上方的一个或多个高k介电层；以及导电层，导电层在一个或多个高k介电层上方并且与一个或多个高k介电层物理接触。
根据本发明的另一方面，提供一种制造半导体器件的方法，包括：提供NFET I/O器件结构、NFET核心器件结构、PFET I/O器件结构和PFET核心器件结构，其中，NFET I/O器件结构和PFET I/O器件结构中的每个包括栅极沟槽和在栅极沟槽中暴露的堆叠鳍片，其中，堆叠鳍片包括交替堆叠的第一半导体材料和第二半导体材料，其中，NFET核心器件结构和PFET核心器件结构中的每个包括栅极沟槽和在栅极沟槽中暴露的纳米线；在堆叠鳍片和通过相应的栅极沟槽暴露的纳米线的表面上方沉积界面层；在栅极沟槽中的每个中的界面层上方沉积一个或多个高k介电层；形成覆盖NFET I/O器件结构和PFET I/O器件结构中的一个或多个高k介电层的硬掩模，同时在NFET核心器件结构和PFET核心器件结构中暴露一个或多个高k介电层；部分地去除NFET核心器件结构和PFET核心器件结构中的一个或多个高k介电层，同时硬掩模覆盖NFET I/O器件结构和PFET I/O器件结构中的一个或多个高k介电层，在NFET核心器件结构和PFET核心器件结构中留下一个或多个高k介电层的一部分；从NFET I/O器件结构和PFET I/O器件结构去除硬掩模；以及在NFET I/O器件结构和PFET I/O器件结构中的一个或多个高k介电层上方、以及NFET核心器件结构和PFET核心器件结构中的一个或多个高k介电层的一部分上方沉积一个或多个导电层。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一些方面的用于I/O器件和核心器件的两个栅极堆叠件的示意图。
图2A和图2B示出了根据本发明的一些方面的NFET(n型场效应晶体管)I/O器件的两个截面图。
图3A和图3B示出了根据本发明的一些方面的NFET核心器件的两个截面图。
图4A和图4B示出了根据本发明的一些方面的PFET(p型场效应晶体管)I/O器件的两个截面图。
图5A和图5B示出了根据本发明的一些方面的PFET核心器件的两个截面图。
图6A和图6B示出了根据本发明的一些方面的形成图2A至图5B所示器件的方法的流程图。
图7A和图7B示出了根据本发明的一些方面的通过图6A至图6B的方法制备待处理结构的方法的流程图。
图8A、图8B、图9A、图9B、图10、图11、图12、图13、图14、图15、图16、图17A和图17B示出了根据实施例的图7A至图7B的方法的在制造工艺期间的半导体结构的截面图。
图18、图19、图20、图21、图22、图23、图24、图25和图26示出了根据实施例的图7A至图7B的方法的在制造工艺期间的NFET核心器件、NFET I/O器件、PFET核心器件和PFET I/O器件的截面图。
图27、图28、图29、图30、图31、图32、图33、图34和图35示出了根据实施例的图6A至图6B的方法的在制造工艺期间的NFET核心器件、NFET I/O器件、PFET核心器件和PFET I/O器件的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同部件。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
本发明通常涉及半导体器件，更具体地涉及一种集成电路(IC)，集成电路具有带堆叠鳍式沟道的I/O器件(或晶体管)和带纳米线沟道的核心器件(或晶体管)。本发明的目的是用低热处理形成用于I/O器件和核心器件的栅极堆叠件。这为IC提供了更好的S/D结控制。本发明的另一个目的是在I/O栅极堆叠件和核心栅极堆叠件中形成相同的界面层并且调整界面层上方的一个或多个高k介电层，以实现两个栅极堆叠件中不同的TDDB(栅极电介质击穿)电压。这通过增加CET(电容等效氧化层厚度)缩放窗口来提供性能增益。在讨论如图1至图35的实例的本发明的各个实施例之后，这些和其它益处将变得明显。
参照图1，示出了根据本发明的实施例构造的用于I/O器件的栅极堆叠件(或栅极结构)10A和用于核心器件的另一个栅极堆叠件(或栅极结构)10B。I/O器件在IC的边界处提供输入/输出功能，并且核心器件提供IC内的功能(例如，在核心器件之间，或者在核心器件和I/O器件之间)。在一个示例中，栅极堆叠件10A和10B可以在诸如2nm工艺的先进处理节点中实现。例如，在一个实施例中，I/O栅极堆叠件10A可以在1.0V的电源电压(Vdd)、1.1V的n/p-TDDB(NFET TDDB和PFET TDDB)下提供3.0V的击穿电压(VBD)、以及21埃的CET。核心栅极堆叠件10B提供比I/O栅极堆叠件10A更低的VBD、更低的n/p-TDDB和更薄的CET。
I/O栅极堆叠件10A包括界面层12、直接位于界面层12上方的高k介电堆叠件14A、以及直接位于高k介电堆叠件14A上方且与其物理接触的导电层16。界面层12可包括二氧化硅(SiO2)、氧化铝(Al2O3)、氧化铝硅(AlSiO)、氮氧化硅(SiON)或其它合适的材料。特别地，在本实施例中，界面层12的厚度为8至12埃，比诸如30至40埃的传统的I/O栅极氧化物的厚度更薄。具有薄的界面层12消除了通常用于在传统I/O栅极堆叠件中形成厚栅极氧化物的高温后氧化退火(POA)工艺。高k介电堆叠件14A包括一个或多个高k介电材料(或高k介电材料的一层或多层)，例如氧化硅铪(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)或其组合。导电层16包括一个或多个金属层，例如功函金属层、导电阻挡层和金属填充层。功函金属层可以是取决于器件的类型(PFET或NFET)的p型或n型功函层。p型功函层包括选自但不限于氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合的组的金属。n型功函层包括选自但不限于由钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮硅化钽(TaSiN)、或它们的组合的组的金属。金属填充层可包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料。
核心栅极堆叠件10B包括界面层12、在界面层12正上方的高k介电堆叠件14B、以及在高k介电堆叠件14B正上方并与其物理接触的导电层16。高k介电堆叠件14B包括一个或多个高k介电材料(或高k介电材料的一层或多层)，例如氧化硅铪(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)或其组合。
在本实施例中，高k介电堆叠件14A包括与高k介电堆叠件14B相同的材料层加上一个或多个附加高k介电层15。在一个实例中，高k介电堆叠件14B包括10至20埃的HfO2层，并且高k介电堆叠件14A包括与高k介电堆叠件14B相同的层，并且还包括5至20埃的Al2O3的层(层15)。这将简化在同一IC中形成I/O栅极堆叠件10A和核心栅极堆叠件10B的工艺流程，如稍后将说明。在另一实例中，高k介电堆叠件14B包括在HfSiO层上方的HfO2层，并且高k介电堆叠件14A包括与高k介电堆叠件14B相同的层，并且还包括Al2O3层(层15)。
在另一个实施例中，高k介电堆叠件14A和14B包括相同的材料层，但是高k介电堆叠件14A比高k介电堆叠件14B厚例如5至20埃。例如，高k介电堆叠件14A和14B均可以包括HfO2层，但是高k介电堆叠件14A中的HfO2层比高k介电堆叠件14B中的HfO2层厚5到20埃。可以通过选择性地蚀刻高k介电堆叠件14B来调整高k介电堆叠件14A和14B的厚度差。
图2A至图5B示出了实施栅极堆叠件10A和/或10B的示例性半导体器件。图2A示出了在FinFET中沿着FET沟道的长度或鳍的长度切割的NFET I/O器件100A的截面图(以下称为“X剖视图”)。图2B示出了在FinFET中沿着FET沟道的宽度或鳍的宽度切割的NFET I/O器件100A的截面图(此后称为“Y剖视图”)。图3A和图3B分别示出了X剖视图和Y剖视图中的NFET核心器件100B。图4A和4B分别示出了X剖视图和Y剖视图中的PFET I/O器件100C。图5A和图5B分别示出了X剖视图和Y剖视图中的PFET核心器件100D。
参照图2A和图2B，器件100A包括衬底102和在衬底102上方的堆叠鳍片104A。堆叠鳍片104A包括交替堆叠的第一半导体材料的多层105和第二半导体材料的多层106(因此称为“堆叠鳍片”)。器件100A还包括隔离多个堆叠鳍片104A(图2B中示出两个)的隔离结构103。
本实施例中的衬底102是硅衬底。可选地，衬底102可包括：另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在本实施例中，器件100A、100B、100C、100D构建在同一衬底102上。
隔离结构103可包括二氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料。隔离结构103可以是浅沟槽隔离(STI)部件。诸如场氧化物、硅的局部氧化物(LOCOS)和/或其它合适的结构的其它隔离结构是可能的。隔离结构103可包括多层结构，例如，具有一个或多个热氧化物衬垫层。
第一半导体材料(在层105中)在材料和/或组成上与第二半导体材料(在层106中)不同。第一半导体材料和第二半导体材料中的每一个可包括硅、锗、包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟的化合物半导体、包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体。在本实施例中，层105包括硅，并且层106包括锗或硅锗合金。堆叠鳍片104A中的层105和106可额外包括用于改善NFET I/O器件100A性能的掺杂剂。例如，层105可以包括诸如磷或砷的n型掺杂剂，并且层106可以包括诸如硼或铟的p型掺杂剂。
器件100A还包括栅极堆叠件107A和在栅极堆叠件107A的侧壁上的栅极间隔物108。栅极堆叠件107A在器件的沟道区域上(如图2B所示的例如在堆叠鳍片104A的顶部和侧壁上)接合堆叠鳍片104A。栅极堆叠件107A包括界面层120、包括高k介电层122和124的高k介电堆叠件121和导电层126A。在一个实施例中，界面层120、高k介电堆叠件121和导电层126A可以分别使用与图1的界面层12、高k介电堆叠件14A和导电层16相同的材料。例如，界面层120可以包括厚度为8至12埃的二氧化硅(SiO2)，高k介电层122可以包括厚度为10至20埃的氧化铪(HfO2)，高k介电层124可以包括厚度为5至20埃的氧化铝(Al2O3)，并且导电层126A可以包括一个或多个n型功函金属层和金属填充层。高k介电层122和124中的每一个可以包括一层或多层材料。在本实施例中，界面层120和高k介电堆叠件121在堆叠鳍片104A的顶部和侧壁上以及在栅极间隔物108的侧壁上形成为共形层。
器件100A还包括S/D部件110A，其部分地嵌入在堆叠鳍片104A中并且与栅极间隔物108相邻，以及在S/D部件110A上方和栅极间隔物108之间的介电层112，114和116。
栅极间隔物108包括介电材料，例如二氧化硅、氮化硅、氮氧化硅、碳化硅、其它介电材料或其组合。在一个实施例中，S/D部件110A可以包括n型掺杂硅，例如n型掺杂的外延生长硅。介电层112可以包括氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅和/或其它材料。介电层114可以包括四乙基原硅酸盐(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的二氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅玻璃(PSG)、硼掺杂硅玻璃(BSG))和/或其它合适的介电材料。介电层116可以包括诸如氮化硅的氮化物，用于在各种蚀刻工艺期间保护介电层114，这将在后面说明。
参照图3A和图3B，示出了NFET核心器件100B的截面图。器件100B的许多方面与器件100A的许多方面的相同或类似。例如，本实施例中的器件100B还包括衬底102、隔离结构103、栅极间隔物108、S/D部件110A以及介电层112，114和116。与器件100A不同，器件100B包括纳米线沟道104B。在本实施例中，纳米线沟道104B包括第一半导体材料的纳米线(由层105产生)，同时层106从器件100B的沟道区域中去除。值得注意的是，在器件100B的S/D区域中，层105和106仍然交替堆叠。器件100A和100B之间的另一个区别在于器件100B包括被设计用于核心器件100B的栅极堆叠件107B。栅极堆叠件107B包括界面层120、高k介电层122(可以包括一层或多层的高k介电材料)和导电层126A。在一个实施例中，界面层120、高k介电层122和导电层126A可以分别使用与图1的界面层12、高k介电堆叠件14B和导电层16相同的材料。栅极堆叠件107B具有比栅极堆叠件107A(图2A至图2B)更薄的在界面层120和导电层126A之间的高k介电堆叠件或更少的高k介电层。栅极堆叠件107B接合纳米线沟道104B，例如，通过围绕纳米线沟道104B的纳米线，如图3B所示。在本实施例中，沟道104A(图2A至图2B)具有堆叠鳍片而不是纳米线(例如沟道104B)的一个原因是器件100A可以具有相对较厚的介电叠层(包括界面层120和高k介电层122和124)，否则可能太厚以至于不能装入相邻纳米线之间的空间。
参照图4A和4B，示出了PFET I/O器件100C的截面图。器件100C的许多方面与器件100A的许多方面相同或类似。例如，器件100C还包括衬底102、隔离结构103、栅极间隔物108以及介电层112，114和116。器件100C包括具有交替堆叠的层105和106的堆叠鳍片104C。堆叠鳍片104C中的层105和106可额外包括用于改善PFET I/O器件100C性能的掺杂剂。器件100C包括栅极堆叠件107C，栅极堆叠件107C包括界面层120、高k介电堆叠件121和导电层126C，它们可以分别使用与图1的界面层12、高k介电堆叠件14A以及导电层16相同的材料。不同于导电层126A，导电层126C被设计用于PFET器件100C，例如通过包括一个或多个p型功函金属层。器件100C还包括为PFET器件100C设计的S/D部件110C，例如通过包括p型掺杂的硅锗(例如p型掺杂的外延生长的硅锗)。
参照图5A和图5B，示出了PFET核心器件100D的截面图。器件100D的许多方面与器件100C的许多方面相同或类似。例如，器件100D还包括衬底102、隔离结构103、栅极间隔物108、S/D部件110C以及介电层112，114和116。与器件100C不同，器件100D包括纳米线沟道104D。在本实施例中，纳米线沟道104D包括第二半导体材料的纳米线(由层106产生)，同时层105从器件100D的沟道区域中去除。值得注意的是，在器件100D的S/D区域中，层105和106仍然交替堆叠。器件100C和100D之间的另一个区别在于器件100D包括被设计用于核心器件100D的栅极堆叠件107D。栅极堆叠件107D包括界面层120、高k介电层122(可以包括一层或多层高k介电材料)和导电层126C。在一个实施例中，界面层120、高k介电层122和导电层126C可以分别使用与图1的界面层12、高k介电堆叠件14B和导电层16相同的材料。栅极堆叠件107D具有比栅极堆叠件107C更薄的在界面层120和导电层126C之间的高k介电堆叠件或更少的高k介电层。栅极堆叠件107D接合纳米线沟道104D，例如通过围绕纳米线沟道104D的纳米线，如图5B所示。在本实施例中，沟道104C(图4A至图4B)具有堆叠鳍片而不是纳米线(例如沟道104D)的一个原因是器件100C可以具有相对较厚的介电叠层(包括界面层120和高k介电层122和124)，否则可能太厚以至于不能装入相邻纳米线之间的空间。
图6A至图6B示出了在同一IC中形成器件100A、100B、100C和100D的方法200的流程图。图7A至图7B示出了为方法200提供初始结构的方法300的流程图。方法200和300仅仅是实例，并不旨在限制本发明超出权利要求中明确列举的那些。可以在每个方法200和300之前，期间和之后提供额外的操作，并且所描述的一些操作可以更换、排除或移动用于该方法的其它实施例。以下结合图8A至图35来描述方法200和300。
在操作202，方法200(图6A)提供了如图26所示的包括NFET I/O器件结构100A、NFET核心器件结构100B、PFET I/O器件结构100C和PFET核心器件结构100D的结构(或器件结构)。参考图26，为了简单起见，四个器件结构以两行三列显示。顶行示出了NFET器件结构100A和100B的截面图，底行示出了PFET器件结构100C和100D的截面图。最左边的列在X剖视图示出了NFET核心器件结构100B和PFET核心器件结构100D。中间列在Y剖视图示出了NFET核心器件结构100B和PFET核心器件结构100D。最右侧的列在Y剖视图示出了NFET I/O器件结构100A和PFET I/O器件结构100C。器件结构100A和100C的X剖视图未在图26(以及在图18至图25和图27至图35)中提供，但是本领域普通技术人员可以从例如图2A和图4A得到这些视图。
仍然参考图26，器件结构100A、100B、100C和100D中的每一个包括衬底102、隔离结构103、栅极间隔物108以及介电层112，114和116。四个器件结构中的每一个还包括栅极沟槽166，栅极沟槽166具有以栅极间隔物108作为侧壁并露出各个器件结构的沟道区域。I/O器件结构100A和100C分别包括堆叠鳍片沟道104A和104C，并且堆叠鳍片沟道104A和104C中的每一个具有交替堆叠的层105和106。NFET核心器件结构100B包括具有纳米线105的纳米线沟道104B。PFET核心器件结构100D包括具有纳米线106的纳米线沟道104D。在本实施例中，部件105包括硅(例如晶体结构的硅)，并且可以掺杂有诸如磷或砷的n型掺杂剂。此外，部件106包括锗(例如晶体结构中的锗或硅锗合金)，并且可以掺杂有诸如硼或铟的p型掺杂剂。堆叠鳍片沟道104A和104C以及纳米线沟道104B和104D的外表面暴露在相应的栅极沟槽166中。NFET器件结构100A和100B包括n型S/D部件110A，并且PFET器件结构100C和100D包括p型S/D部件110C。
从初始衬底形成图26所示的器件结构涉及多个工艺，其实施例结合图8A至图25在图7A和图7B中示出。
参照7A，在操作302中，方法300提供具有NFET I/O器件结构、NFET核心器件结构、PFET I/O器件结构和PFET核心器件结构的结构。每个器件结构包括堆叠鳍片沟道、接合堆叠鳍片沟道的伪栅极、在伪栅极的侧壁上的栅极间隔物以及与栅极间隔物相邻的S/D部件。操作302还涉及多个工艺，如图8A至图16所示。
参照图8A(X剖视图)和图8B(Y剖视图)，提出了一种器件结构100，其可以是NFETI/O器件结构100A、NFET核心器件结构100B、PFETI/O器件结构100C以及PFET核心器件结构100D的任一个。器件结构100包括衬底102、衬底102上方的堆叠鳍片104(示出了两个)以及横向隔离鳍片104的隔离结构103。堆叠鳍片104具有交替堆叠的层105和106。可以通过在衬底102的整个区域上方外延生长层105和106，然后被图案化以形成单个鳍片104，从而形成堆叠鳍片104。鳍片104可以通过任何合适的方法图案化。例如，可以使用一个或多个光刻工艺(包括双图案化或多图案化工艺)来图案化鳍片104。通常，双图案化或多图案化工艺结合光刻和自对准工艺，从而允许待建立图案具有的间距比使用诸如单个直接光刻工艺可获得的间距更小。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化牺牲层侧壁形成间隔物。然后去除牺牲层，然后通过蚀刻初始层105和106可以用剩余间隔物或芯轴来图案化鳍片104。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。
参照图9A(X剖视图)和图9B(Y剖视图)，操作302进一步在鳍片104上方依次堆叠形成伪界面层150、伪栅电极152、第一硬掩模层154和第二硬掩模层156。操作302还在层150，152，154和156的侧壁上方形成栅极间隔物108。伪界面层150可以包括诸如二氧化硅层(例如SiO2)或氮氧化硅(例如SiON)的介电材料，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法。伪栅电极152可以包括多晶硅(多晶-Si)且可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺形成。每个硬掩模层154和156可以包括诸如二氧化硅和/或氮化硅的一层或多层介电材料，并且可以通过CVD或其它合适的方法形成。可以通过光刻和蚀刻工艺对各个层150，152，154和156进行图案化。栅极间隔物108可以包括介电材料，例如二氧化硅、氮化硅、氮氧化硅、碳化硅、其它介电材料或其组合，并且可以包括一层或多层材料。栅极间隔物108可以通过在隔离结构103、鳍片104和伪栅极堆叠件150/152/154/156上方沉积作为覆盖层的间隔物材料来形成。然后通过各向异性蚀刻工艺蚀刻间隔材料，以暴露隔离结构103、硬掩模层156以及鳍片104的顶面。在伪栅极堆叠件150/152/154/156的侧壁上的间隔物材料的部分成为栅极间隔物108。相邻的栅极间隔物108提供了露出器件的S/D区域中的鳍片104的沟槽158。
参考图10(X剖视图)，操作302在S/D区域中形成S/D部件110。例如，操作302可以对沟槽158中露出的鳍片104蚀刻凹陷，并且在凹陷内外延生长半导体材料。如图10所示，半导体材料可以高于鳍片104的顶面上方。操作302可以分别为NFET和PFET器件形成S/D部件110。例如，操作302可以形成具有用于NFET器件(例如，图2A、图3A和图26的110A)的n型掺杂硅以及用于PFET器件(例如，图4A、图5A和图26的110C)的p型掺杂硅锗的S/D部件110。
参照图11(X剖视图)，操作302形成介电层112和114。介电层112可以包括氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅和/或其它材料；并且可以通过CVD、PVD(物理气相沉积)、ALD或其它合适的方法形成。介电层114可以包括四乙基原硅酸盐(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的二氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅玻璃(PSG)、硼掺杂硅玻璃(BSG))和/或其它合适的介电材料。介电层114可以通过PECVD或FCVD(可流动CVD)或其它合适的方法形成。
参照图12(X剖视图)，操作302执行回蚀刻工艺或CMP(化学机械抛光)工艺以去除硬掩模层156并暴露硬掩模层154。参照图13(X剖视图)，操作302执行抛光CMP工艺以去除硬掩模层154并暴露伪栅电极152。参照图14(X剖视图)，操作302对介电层114执行回蚀刻工艺，以凹进到栅极间隔物108的顶面下方。参照图15(X剖视图)，操作302沉积介电层116，介电层116可以包括诸如氮化硅的氮化物，以在随后的蚀刻工艺期间保护介电层114。参照图16(X剖视图)，操作302执行CMP工艺以平坦化器件结构100的顶面。
在操作304中，方法300(图7A)去除伪栅极电极152，导致栅极沟槽166(图17A至图17B)。操作304可以包括对伪栅电极152中的材料有选择性的一个或多个蚀刻工艺。所得结构100如图17A(X剖视图)和图17B(Y剖视图)所示，其中伪界面层150暴露在栅极沟槽166中。
在操作306中，如图18所示，方法300(图7A)形成覆盖NFET I/O器件结构100A、PFETI/O器件结构100C和PFET核心器件结构100D的蚀刻掩模168。如上所述，在此制造阶段的器件结构100A，100B，100C和100D可以通过如图8A至图17B所示的操作302和304来制备，器件结构100可以是器件结构100A，100B，100C和100D中的任一个。在一个实例中，蚀刻掩模168可以是通过光刻胶涂覆、曝光、曝光后烘烤和显影形成的图案化光刻胶。NFET核心器件结构100B通过蚀刻掩模168曝光。
在操作308中，方法300(图7A)通过诸如湿蚀刻、干蚀刻、反应离子蚀刻或其它合适的蚀刻方法从NFET核心器件结构100B去除伪界面层150。例如，操作308可以施加用于湿蚀刻的基于HF的湿蚀刻剂或用于干蚀刻的NH3和H2的混合物。在此操作期间，蚀刻掩模168覆盖NFET I/O器件结构100A、PFET I/O器件结构100C和PFET核心器件结构100D。
在操作310中，方法300(图7A)通过诸如灰化或剥离去除蚀刻掩模168。所得的器件结构如图19所示。参考图19，堆叠鳍片104B暴露在NFET核心器件结构100B中的栅极沟槽166中，并且伪界面层150暴露在其它器件结构100A，100C和100D中的栅极沟槽166中。
在操作312中，如图20所示，方法300(图7A)在NFET核心器件结构100B中形成纳米线150。在一个实施例中，鳍片104B可以包括在鳍片104B的表面上的界面控制层(例如硅帽)。为了进一步该本实施例，操作312包括用于去除界面控制层的步骤，例如通过用NH4OH或TMAH基蚀刻剂进行湿蚀刻，或者用NH3和H2气体混合物进行干蚀刻。在本实施例中，层105包括硅，并且层106包括硅锗。为了进一步该实施例，操作312包括干蚀刻工艺，以从器件结构100B的沟道区域中选择性地去除层106。例如，干蚀刻工艺可以在500至700℃的温度下施加HCl气体，或者应用CF4、SF6和CHF3的气体混合物。由于伪界面层150覆盖鳍片104A，104C和104D，所以操作312仅在器件结构100B中形成纳米线105。
在操作314中，如图21所示，方法300(图7A)形成覆盖各个器件结构100A，100B，100C和100D的钝化层170。在一个实施例中，钝化层170包括在氧化物层上方的氮化物层。例如，氧化物层可以包括二氧化硅(SiO2)、氧化铝(Al2O3)、氧化硅铝(AlSiO)、氧化硅铪(HfSiO)和其它类型的氧化物；并且氮化物层可以包括氮化硅(Si3N4)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)和其它类型的氮化物。钝化层170中的每个层可以通过CVD、PVD、ALD或其它合适的沉积方法形成。
在操作316中，如图22所示，方法300(图7B)形成覆盖NFET I/O器件结构100A、NFET核心器件结构100B和PFET I/O器件结构100C的蚀刻掩模172。PFET核心器件结构100D通过蚀刻掩模172曝光。蚀刻掩模172可以是类似于蚀刻掩模168的图案化光刻胶。
在操作318中，方法300(图7B)从PFET核心器件结构100D去除钝化层170，从而露出其中的伪界面层150。在实施例中，操作318可以包括一个或多个蚀刻工艺，以去除钝化层170。例如，操作318可以用具有H3PO4的湿蚀刻剂去除钝化层170中的氮化物层，然后用具有基于HF的溶液(例如，HF和NH4F的混合物)，NH4OH或TMAH以去除钝化层170中的氧化物层。此外，操作318可以应用干蚀刻(例如，使用NH3和H2气体混合物)而不是湿蚀刻以去除钝化层170中的氧化物层。
在操作320中，方法300(图7B)从各个结构中去除蚀刻掩模172。在实施例中，操作320可以应用灰化工艺或剥离工艺以去除蚀刻掩模172。在操作318和320之后，所得到的器件结构如图23所示。
在操作322中，方法300(图7B)通过诸如湿蚀刻、干蚀刻、反应离子蚀刻或其它合适的蚀刻方法从PFET核心器件结构100D去除伪界面层150，类似于操作308。在此操作期间，钝化层170覆盖NFET I/O器件结构100A、NFET核心器件结构100B和PFET I/O器件结构100C。
在操作324中，方法300(图7B)在PFET核心器件结构100D中形成纳米线。在一个实施例中，鳍片104D可以包括在鳍片104D的表面上的界面控制层(例如硅帽)。为了进一步此实施例，操作324包括用于去除界面控制层的步骤，如参考操作312所讨论的。在本实施例中，层105包括硅，并且层106包括硅锗。为了进一步此实施例，操作324可以包括干蚀刻工艺，以从器件结构100D的沟道区域中选择性地去除层105。例如，干蚀刻工艺可以应用NH3和H2的气体混合物。或者，操作324可以包括湿蚀刻工艺，以从器件结构100D的沟道区域中选择性地去除层105。例如，湿蚀刻工艺可以应用基于NH4OH或TMAH的湿蚀刻剂。在操作322和324之后，所得到的器件结构如图24所示。
在操作326中，方法300(图7B)通过诸如使用操作318所讨论的方法从各个结构去除钝化层170。所得的器件结构如图25所示。
在操作328中，类似于操作308，方法300(图7B)从NFET I/O器件结构100A和PFETI/O器件结构100C去除伪界面层150。操作328应用选择性蚀刻工艺，蚀刻剂选择性地去除伪界面层150，同时保持部件104A，104C，105和106基本上完好无损。所得的器件结构如图26所示。
在操作204中，方法200(图6A)在栅极沟槽166中形成界面控制层174。参考图27，在本实施例中，界面控制层174形成在堆叠鳍片沟道104A和104C以及纳米线104B和104D上方。界面控制层174也可以直接沉积在隔离结构103、栅极间隔物108以及各个结构100A，100B，100C和100D的顶面上方。在一个实施例中，界面控制层174可以包括硅并且可以通过CVD外延形成。在另一个实施例中，界面控制层174可以包含Si-S(硅-硫)键和SiGe-S(硅锗-硫)键，并且可以通过用含硫化学物质处理各种表面形成。在另一个实施例中，界面控制层174可以包括Si-N(硅-氮)键和SiGe-N(硅锗-氮)键，并且可以通过用含氮化学物质(例如NH3气)处理各种表面而形成。在各个实施例中，界面控制层174可以形成为具有小于1nm的厚度。界面控制层174有助于改善各个表面的平坦度，用于随后沉积界面层120。在方法200的一些实施例中，操作204是可选的并且可以被忽略。
在操作206中，方法200(图6A)在栅极沟槽166(图28)中的界面控制层174上方沉积界面层120。在操作208中，方法200(图6A)在界面层120(图28)上方沉积高k介电堆叠件121(其包括一个或多个高k介电层)。参照图28，在器件结构100A和100C中，在堆叠散鳍片104A和104C的上表面和侧壁表面上方、在隔离结构103的顶面上方、在栅极间隔物108的侧壁上沉积界面层120和高k介电堆叠件121。在器件结构100B和100D中，围绕纳米线104B和104D的表面，在隔离结构103的顶面上方，并且在栅极间隔物108的侧壁上沉积界面层120和高k介电堆叠件121。在本实施例中，界面层120和高k介电层121被基本上沉积为共形层。
界面层120可以包括二氧化硅(SiO2)、氧化铝(Al2O3)、氧化硅铝(AlSiO)、氮氧化硅(AlSiO)或其它合适的材料，并且可以使用化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法沉积。特别地，在本实施例中，界面层120的厚度为8至12埃。
高k介电堆叠件121包括一层或多层高k介电材料。在所示的实施例中，高k介电堆叠件121包括不同的高k介电材料的两层122和124。两层122和124中的每一个可以包括高k介电材料，例如氧化硅铪(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)和钛酸锶(SrTiO3)。在特定实施例中，层122包括10至20埃的氧化铪(HfO2)，并且层124包括5至20埃的氧化铝(Al2O3)。在另一个实施例(未示出)中，高k介电堆叠件121包括三层不同的高k介电材料，例如在HfSiO层上的HfO2层，在HfO2层上的Al2O3层。在另一个实施例中，高k介电堆叠件121仅具有单层高k介电材料，例如30至40埃的HfO2层。可以使用CVD、ALD和/或其它合适的方法来沉积高k介电堆叠件121。
在操作210中，如图29所示，方法200(图6A)形成覆盖器件结构100A，100B，100C和100D的硬掩模176。在一个实施例中，硬掩模176可以包括诸如氮化钛(TiN)的金属氮化物，并且可以使用CVD，PVD，ALD或其它合适的方法进行沉积。
在操作212中，方法200(图6A)形成覆盖NFET I/O器件结构100A和PFET I/O器件结构100C的蚀刻掩模178，留下NFET核心器件结构100B和PFET核心器件结构100D通过蚀刻掩模178暴露。参照图30，在本实施例中，蚀刻掩模178可以是在一个实例中通过光刻胶涂覆、曝光、曝光后烘烤和显影形成的图案化光刻胶。在本实施例中，硬掩模176防止光刻胶178直接接触高k介电堆叠件121，因为这种直接接触可能将缺陷引入到高k介电堆叠件121中。
在操作214中，方法200(图6A)从NFET核心器件结构100B和PFET核心器件结构100D去除硬掩模176。操作214可以使用例如基于HF的酸性溶液、基于H2O2的溶液、硫酸过氧化物混合物(SPM)或其它氧化剂来除去硬掩模176。所得到的器件结构如图31所示，其中高k介电堆叠件121暴露在器件结构100B和100D中。
在操作216中，方法200(图6B)从NFET I/O器件结构100A和PFETI/O器件结构100C去除蚀刻掩模178。在一个实例中，操作216可以用灰化或剥离去除蚀刻掩模178。所得到的器件结构如图32所示，其中高k介电堆叠件121在器件结构100B和100D中暴露，并且硬掩模176覆盖器件结构100A和100C。
在操作218中，方法200(图6B)部分地去除在NFET核心器件结构100B和PFET核心器件结构100D中的高k介电堆叠件121，并且硬掩模176保护器件结构100A和100C。参照图33，高k介电堆叠件121部分地从器件结构100B和100D去除(在此实例中，层124被去除)。在一个实施例中，通过操作218去除高k介电堆叠件121中的一个或多个最上层。为了进一步此实施例，操作218应用一个或多个蚀刻工艺以选择性地去除一个或多个最上层，并且保持其它层完整。在一个实例中，高k介电堆叠件121在HfO2层上方的Al2O3层。操作218可以应用具有DHF(稀释氢氟酸)或HF和NH4F的混合物的湿蚀刻剂来选择性地去除Al2O3层，其中，HfO2层对这种蚀刻剂具有良好的抵抗性。在另一个实施例中，高k介电堆叠件121中的最顶层仅由操作218部分去除。在未示出的实例中，高k介电堆叠件121是单层的HfO2。操作218可以应用湿蚀刻工艺、干蚀刻工艺、反应离子蚀刻工艺或原子层蚀刻工艺，以将HfO2的单层部分地凹进例如5至20埃。操作218可以通过定时器或使用其它合适的方法来控制蚀刻的深度。
在操作220中，方法200(图6B)从NFET I/O器件结构100A和PFETI/O器件结构100C去除硬掩模176。所得到的器件结构如图34所示，高k介电堆叠件121在I/O器件结构100A和100C中暴露，并且部分高k介电堆叠件121在核心器件结构100B和100D中暴露(在此实例的层122)。在本实施例中，操作220应用蚀刻剂选择性地去除硬掩模176，同时保持层124(在I/O器件结构100A和100C中)和层122(在核心器件结构100B和100D中)基本完整。在一个实例中，硬掩模176包括氮化钛，并且操作220可以应用基于DHF或基于H2O2的蚀刻剂以选择性地去除硬掩模176。
在操作222中，方法200(图6B)在栅极沟槽166中沉积一个或多个导电层。参照图35，一个或多个导电层126A和126C被填充到栅极沟槽166(图34)中并且在高k介电层124和122的正上方。对于NFET器件结构100A和100B，导电层126A可以包括一个或多个n型功函金属和金属填充层。对于PFET器件结构100C和100D，导电层126C可以包括一个或多个p型功函金属和金属填充层。NFET和PFET器件结构中的金属填充层可以使用相同的材料。操作222可以包括多个沉积和蚀刻工艺，以为相应的NFET和PFET器件结构沉积导电层126A和126C。n型功函层包括具有充分低的有效功函数的金属，该金属选自但不限于由钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮硅化钽(TaSiN)、或它们的组合的组。p型功函层包括具有充分大的有效功函数的金属，该金属选自但不限于氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或者它们的组合的组。功函金属层可以包括多个层并且可以通过CVD、PVD和/或其他合适的工艺沉积。金属填充层可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其它合适的材料；并且可以通过CVD，PVD，镀覆和/或其它合适的工艺形成。操作222可以执行CMP工艺以从器件结构100A，100B，100C和100D去除多余的材料，以平坦化各个器件的顶面。
方法200(图6B)可以执行进一步的操作以形成最终器件。例如，方法200可以形成电连接S/D部件110A/C和导电层126A/C的接触件和通孔，并形成连接各个晶体管的金属互连件以形成完整的IC。
虽然不旨在限制，但是本发明的一个或多个实施例对半导体器件及其形成提供许多益处。例如，本发明的实施例形成金属栅极叠件而不执行高温后氧化退火(POA)工艺。这有利地改善了S/D结控制。此外，根据本实施例的金属栅极堆叠件具有非常薄(例如8至12埃)的二氧化硅界面层，支持I/O晶体管的连续缩小。此外，本发明的实施例在I/O晶体管和核心晶体管中形成相同的初始高k介电层，并且从核心晶体管中选择性地去除一些高k介电层，以实现I/O和核心晶体管中不同的特性(如TDDB和VBD)。这简化了IC制造工艺。
在一个示例性方面，本发明涉及一种半导体器件。一种半导体器件，包括：衬底；I/O器件，在所述衬底上方；以及核心器件，在所述衬底上方。所述I/O器件包括第一栅极结构，具有：界面层；第一高k介电堆叠件，在所述界面层上方；以及导电层，在所述第一高k介电堆叠件上方并且与所述第一高k介电堆叠件物理接触。所述核心器件包括第二栅极结构，具有：界面层；第二高k介电堆叠件，在所述界面层上方；以及导电层，在所述第二高k介电堆叠件上方并且与所述第二高k介电堆叠件物理接触。所述第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。
在所述半导体器件的实施例中，所述界面层包括具有范围是8至12埃厚度的二氧化硅(SiO2)。在另一实施例中，所述第一高k介电堆叠件比所述第二高k介电堆叠件厚5至20埃。在又一实施例中，所述第三介电层的介电常数大于二氧化硅(SiO2)的介电常数，并且低于所述第二高k介电堆叠件的介电常数。在另一实施例中，所述第二高k介电堆叠件的介电常数为15至30。
在所述半导体器件的实施例中，所述界面层包括具有厚度范围是8至12埃的二氧化硅(SiO2)；所述第二高k介电堆叠件包括具有厚度范围是10至20埃的氧化铪(HfO2)；以及所述第三介电层包括厚度范围是5至20埃的氧化铝(Al2O3)。在另一实施例中，所述第一高k介电堆叠件和所述第二高k介电堆叠件具有基本上相等的介电常数。
在所述半导体器件的另一实施例中，所述I/O器件包括在所述第一栅极结构下方的第一沟道，所述第一沟道具有交替堆叠的第一和第二半导体材料。在又一实施例中，所述核心器件包括由所述第二栅极结构围绕的第二沟通，所述第二沟道具有所述第一半导体材料。在又一实施例中，所述第一半导体材料包括硅、锗或硅锗合金。
在另一示例性方面中，本发明涉及一种半导体器件。一种半导体器件，包括衬底；以及I/O器件，在所述衬底上方。所述I/O器件包括第一栅极结构，具有：界面层，具有8至12埃的厚度；一个或多个高k介电层，在所述界面层上方；以及导电层，在所述一个或多个高k介电层上方并且与所述一个或多个高k介电层物理接触。
其中，所述界面层包括二氧化硅(SiO2)、氧化铝(Al2O3)、氧化硅铝(AlSiO)或氮氧化硅(SiON)。在另一实施例中，所述一个或多个高k介电层包括氧化硅铪(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)或其组合。
在所述半导体器件的实施例中，所述I/O器件还包括在所述第一栅极结构下方的第一沟道，所述第一沟道具有半导体材料的堆叠层。在又一实施例中，所述半导体材料的堆叠层包括交替堆叠的多层硅和多层硅锗。
在实施例中，所述半导体器件结构还包括在所述衬底上方的核心器件。所述核心器件包括第二栅极结构，具有：界面层；另一个或多个高k介电层，在所述界面层上方；以及导电层，在所述另一个或多个高k介电层上方并且与所述另一个或多个高k介电层物理接触。所述一个或多个高k介电层包括所述另一个或多个高k介电层和至少一个附加介电层。
在又一实施例中，所述半导体器件结构还包括在所述衬底上方的核心器件。所述核心器件包括第二栅极结构，具有：界面层；另一个或多个高k介电层，在所述界面层上方；以及导电层，在所述另一个或多个高k介电层上方并且与所述另一个或多个高k介电层物理接触。所述一个或多个高k介电层比所述另一个或多个高k介电层厚5至20埃。
在另一示例性方面中，本发明涉及一种方法。所述方法包括提供NFETI/O器件结构、NFET核心器件结构、PFET I/O器件结构和PFET核心器件结构，其中，所述NFET I/O器件结构和所述PFET I/O器件结构中的每一个包括栅极沟槽和在所述栅极沟槽中暴露的堆叠鳍片，其中，所述堆叠鳍片包括交替堆叠的第一和第二半导体材料，其中，所述NFET核心器件结构和所述PFET核心器件结构中的每一个包括栅极沟槽和在所述栅极沟槽暴露的纳米线。所述方法还包括在所述堆叠鳍片和通过各个栅极沟槽暴露的所述纳米线的表面上方沉积界面层；在所述栅极沟槽中的每一个所述界面层上方沉积一个或多个高k介电层；以及形成覆盖所述NFET I/O器件结构和所述PFET I/O器件结构中的所述一个或多个高k介电层的硬掩模，并且在所述NFET核心器件结构和所述PFET核心器件结构中暴露所述一个或多个高k介电层。所述方法还包括部分去除所述NFET核心器件结构和所述PFET核心器件结构中的所述一个或多个高k介电层，并且所述硬掩模覆盖所述NFET I/O器件结构和所述PFET I/O器件结构中的所述一个或多个高k介电层，同时在所述NFET核心器件结构和所述PFET核心器件结构中留下所述一个或多个高k介电层的一部分；所述方法还包括从所述NFET I/O器件结构和所述PFET I/O器件结构去除所述硬掩模；以及在所述NFET I/O器件结构和所述PFET I/O器件结构中的一个或多个高k介电层上方，以及所述NFET核心器件结构和所述PFET核心器件结构中的所述一个或多个高k介电层的一部分上方，沉积一个或多个导电层。
在所述方法的实施例中，所述一个或多个高k介电层包括第一高k介电层和在所述第一高k介电层上方的第二高k介电层。在又一实施例中，所述部分去除所述一个或多个高k介电层完全去除所述第二高k介电层。
在一个实施例中，所述方法还包括在堆叠鳍片的表面和通过相应的栅极沟槽暴露的纳米线上方形成界面控制层，其中，所述界面层沉积在所述界面控制层上方。
在所述方法的另一实施例中，所述形成所述硬掩模包括在所述栅极沟槽的每一个中的所述一个或多个高k介电层上方形成硬掩模层；形成覆盖在所述NFET I/O器件结构和所述PFET I/O器件结构中的所述硬掩模层的抗蚀剂掩模，同时在所述NFET核心器件结构和所述PFET核心器件结构中露出所述硬掩模层；并且去除在所述NFET核心器件结构和所述PFET核心器件结构中的所述硬掩模层，同时所述抗蚀剂掩模覆盖所述NFET I/O器件结构和所述PFET I/O器件结构中的所述硬掩模层。
在又另一示例性方面中，本发明涉及一种半导体器件。一种半导体器件，包括衬底；以及I/O器件，在所述衬底上方。所述I/O器件包括具有交替堆叠的两种半导体材料的堆叠鳍片沟道。所述I/O器件还包括与所述堆叠鳍片沟道接合的第一栅极结构。所述第一栅极结构包括：界面层，具有8至12埃的厚度；第一高k介电堆叠件，在所述界面层上方；以及导电层，在所述第一高k介电堆叠件上方并且与所述第一高k介电堆叠件物理接触。
在所述半导体器件的实施例中，所述第一高k介电堆叠件包括在所述HfO2层上方的氧化铪(HfO2)层和氧化铝(Al2O3)层。在又一实施例中，所述半导体器件还包括在所述界面层和所述HfO2层之间的氧化硅铪层。
根据本发明的一个方面，提供一种半导体器件，包括：衬底；在衬底上方的I/O器件；以及在衬底上方的核心器件，其中，I/O器件包括第一栅极结构，第一栅极结构具有：界面层；在界面层上方的第一高k介电堆叠件；以及导电层，导电层在第一高k介电堆叠件上方并且与第一高k介电堆叠件物理接触，其中，核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的第二高k介电堆叠件；以及导电层，导电层在第二高k介电堆叠件上方并且与第二高k介电堆叠件物理接触，以及其中，第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。
根据本发明的一个实施例，界面层包括具有8至12埃的厚度范围的二氧化硅(SiO2)。
根据本发明的一个实施例，第一高k介电堆叠件比第二高k介电堆叠件厚5至20埃。
根据本发明的一个实施例，第三介电层的介电常数大于二氧化硅(SiO2)的介电常数且低于第二高k介电堆叠件的介电常数。
根据本发明的一个实施例，第二高k介电堆叠件的介电常数在15至30的范围内。
根据本发明的一个实施例，界面层包括具有8至12埃的厚度范围的二氧化硅(SiO2)；第二高k介电堆叠件包括具有10至20埃的厚度范围的氧化铪(HfO2)；以及第三介电层包括具有5至20埃的厚度范围的氧化铝(Al2O3)。
根据本发明的一个实施例，第一高k介电堆叠件和第二高k介电堆叠件具有相等的介电常数。
根据本发明的一个实施例，I/O器件包括在第一栅极结构下方的第一沟道，第一沟道具有交替堆叠的第一半导体材料和第二半导体材料。
根据本发明的一个实施例，核心器件包括由第二栅极结构围绕的第二沟通，第二沟道具有第一半导体材料。
根据本发明的一个实施例，第一半导体材料包括硅、锗或硅锗合金。
根据本发明的另一方面，提供一种半导体器件，包括：衬底；以及在衬底上方的I/O器件，其中，I/O器件包括第一栅极结构，第一栅极结构具有：界面层，界面层具有8至12埃的厚度；在界面层上方的一个或多个高k介电层；以及导电层，导电层在一个或多个高k介电层上方并且与一个或多个高k介电层物理接触。
根据本发明的一个实施例，界面层包括二氧化硅(SiO2)、氧化铝(Al2O3)、氧化硅铝(AlSiO)或氮氧化硅(SiON)。
根据本发明的一个实施例，一个或多个高k介电层包括氧化硅铪(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)或其组合。
根据本发明的一个实施例，I/O器件还包括在第一栅极结构下方的第一沟道，第一沟道具有半导体材料的堆叠层。
根据本发明的一个实施例，半导体材料的堆叠层包括交替堆叠的多层硅和多层硅锗。
根据本发明的一个实施例，半导体器件还包括在衬底上方的核心器件，其中，核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的另外一个或多个高k介电层；以及导电层，导电层在另外一个或多个高k介电层上方并且与另外一个或多个高k介电层物理接触；其中，一个或多个高k介电层包括另外一个或多个高k介电层和至少一个附加介电层。
根据本发明的另一方面，提供一种制造半导体器件的方法，包括：提供NFET I/O器件结构、NFET核心器件结构、PFET I/O器件结构和PFET核心器件结构，其中，NFET I/O器件结构和PFET I/O器件结构中的每个包括栅极沟槽和在栅极沟槽中暴露的堆叠鳍片，其中，堆叠鳍片包括交替堆叠的第一半导体材料和第二半导体材料，其中，NFET核心器件结构和PFET核心器件结构中的每个包括栅极沟槽和在栅极沟槽中暴露的纳米线；在堆叠鳍片和通过相应的栅极沟槽暴露的纳米线的表面上方沉积界面层；在栅极沟槽中的每个中的界面层上方沉积一个或多个高k介电层；形成覆盖NFET I/O器件结构和PFET I/O器件结构中的一个或多个高k介电层的硬掩模，同时在NFET核心器件结构和PFET核心器件结构中暴露一个或多个高k介电层；部分地去除NFET核心器件结构和PFET核心器件结构中的一个或多个高k介电层，同时硬掩模覆盖NFET I/O器件结构和PFETI/O器件结构中的一个或多个高k介电层，在NFET核心器件结构和PFET核心器件结构中留下一个或多个高k介电层的一部分；从NFET I/O器件结构和PFET I/O器件结构去除硬掩模；以及在NFET I/O器件结构和PFET I/O器件结构中的一个或多个高k介电层上方、以及NFET核心器件结构和PFET核心器件结构中的一个或多个高k介电层的一部分上方沉积一个或多个导电层。
根据本发明的一个实施例，一个或多个高k介电层包括第一高k介电层和在第一高k介电层上方的第二高k介电层。
根据本发明的一个实施例，部分地去除一个或多个高k介电层完全去除第二高k介电层。
根据本发明的一个实施例，方法还包括：在堆叠鳍片和通过相应的栅极沟槽暴露的纳米线的表面上方形成界面控制层，其中，界面层沉积在界面控制层上方。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
在所述衬底上方的I/O器件；以及
在所述衬底上方的核心器件，
其中，所述I/O器件包括第一栅极结构，所述第一栅极结构具有：
界面层；
在所述界面层上方的第一高k介电堆叠件；以及
导电层，所述导电层在所述第一高k介电堆叠件上方并且与所述第一高k介电堆叠件物理接触，
其中，所述核心器件包括第二栅极结构，所述第二栅极结构具有：
界面层；
在所述界面层上方的第二高k介电堆叠件；以及
导电层，所述导电层在所述第二高k介电堆叠件上方并且与所述第二高k介电堆叠件物理接触，以及
其中，所述第一高k介电堆叠件包括所述第二高k介电堆叠件和第三介电层。
2.根据权利要求1所述的半导体器件，其中，所述界面层包括具有8至12埃的厚度范围的二氧化硅(SiO2)。
3.根据权利要求1所述的半导体器件，其中，所述第一高k介电堆叠件比所述第二高k介电堆叠件厚5至20埃。
4.根据权利要求1所述的半导体器件，其中，所述第三介电层的介电常数大于二氧化硅(SiO2)的介电常数且低于所述第二高k介电堆叠件的介电常数。
5.根据权利要求1所述的半导体器件，其中，所述第二高k介电堆叠件的介电常数在15至30的范围内。
6.根据权利要求1所述的半导体器件，其中：
所述界面层包括具有8至12埃的厚度范围的二氧化硅(SiO2)；
所述第二高k介电堆叠件包括具有10至20埃的厚度范围的氧化铪(HfO2)；以及
所述第三介电层包括具有5至20埃的厚度范围的氧化铝(Al2O3)。
7.根据权利要求1所述的半导体器件，其中，所述第一高k介电堆叠件和所述第二高k介电堆叠件具有相等的介电常数。
8.根据权利要求1所述的半导体器件，其中，所述I/O器件包括在所述第一栅极结构下方的第一沟道，所述第一沟道具有交替堆叠的第一半导体材料和第二半导体材料。
9.一种半导体器件，包括：
衬底；以及
在所述衬底上方的I/O器件，
其中，所述I/O器件包括第一栅极结构，所述第一栅极结构具有：
界面层，所述界面层具有8至12埃的厚度；
在所述界面层上方的一个或多个高k介电层；以及
导电层，所述导电层在所述一个或多个高k介电层上方并且与所述一个或多个高k介电层物理接触。
10.一种制造半导体器件的方法，包括：
提供NFET I/O器件结构、NFET核心器件结构、PFET I/O器件结构和PFET核心器件结构，其中，所述NFET I/O器件结构和所述PFET I/O器件结构中的每个包括栅极沟槽和在所述栅极沟槽中暴露的堆叠鳍片，其中，所述堆叠鳍片包括交替堆叠的第一半导体材料和第二半导体材料，其中，所述NFET核心器件结构和所述PFET核心器件结构中的每个包括栅极沟槽和在所述栅极沟槽中暴露的纳米线；
在所述堆叠鳍片和通过相应的所述栅极沟槽暴露的所述纳米线的表面上方沉积界面层；
在所述栅极沟槽中的每个中的所述界面层上方沉积一个或多个高k介电层；
形成覆盖所述NFET I/O器件结构和所述PFET I/O器件结构中的所述一个或多个高k介电层的硬掩模，同时在所述NFET核心器件结构和所述PFET核心器件结构中暴露所述一个或多个高k介电层；
部分地去除所述NFET核心器件结构和所述PFET核心器件结构中的所述一个或多个高k介电层，同时所述硬掩模覆盖所述NFET I/O器件结构和所述PFET I/O器件结构中的所述一个或多个高k介电层，在所述NFET核心器件结构和所述PFET核心器件结构中留下所述一个或多个高k介电层的一部分；
从所述NFET I/O器件结构和所述PFET I/O器件结构去除所述硬掩模；以及
在所述NFET I/O器件结构和所述PFET I/O器件结构中的一个或多个高k介电层上方、以及所述NFET核心器件结构和所述PFET核心器件结构中的所述一个或多个高k介电层的一部分上方沉积一个或多个导电层。
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