CN113437065A - 半导体器件及其形成方法 - Google Patents

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程仲良
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Abstract

器件包括衬底，在衬底上方的半导体沟道，以及在半导体沟道上方并横向地围绕半导体沟道的栅极结构。栅极结构包括第一介电层，该第一介电层包括具有掺杂剂的第一介电材料。第二介电层在第一介电层上，并且包括基本上不含掺杂剂的第二介电材料。金属填充层在第二介电层上方。本申请的实施例提供了半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都比前一代具有更小并且更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积中互连器件的数量)通常都在增加，同时几何尺寸(即，可以使用制造工艺创建的最小元件(或线))减小。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供益处。这样的规模缩小也增加了处理和制造IC的复杂性。
发明内容
本申请的实施例提供了一种器件，包括：衬底；半导体沟道，在所述衬底上方；以及栅极结构，在所述半导体沟道上方并且横向地围绕所述半导体沟道，包括：第一介电层，包括具有掺杂剂的第一介电材料；第二介电层，在所述第一介电层上，并且包括基本不含所述掺杂剂的第二介电材料；以及金属填充层，在所述第二介电层上方。
本申请的实施例提供了一种器件，包括：第一栅极结构，包括：第一介电层，包括具有掺杂剂的第一介电材料；第二介电层，在所述第一介电层上，并且包括基本不含所述掺杂剂的第二介电材料；以及第一金属填充层，在所述第二介电层上方；以及第二栅极结构，包括：第三介电层，包括第三介电材料，其中所述第三介电材料中的掺杂剂的浓度不同于所述第一介电材料中的掺杂剂的浓度；第四介电层，在所述第三介电层上，并且包括基本不含所述掺杂剂的第四介电材料；以及第二金属填充层，在所述第四介电层上方。
本申请的实施例还提供一种方法，包括：在第一介电层上方形成调谐介电层，其中所述第一介电层在第一栅极结构的第一沟道以及第二栅极结构的第二沟道上方；去除所述第二沟道上方的所述调谐介电层；从所述调谐介电层向所述第一沟道上方的所述第一介电层驱入掺杂剂；去除所述第一介电层上方的所述调谐介电层；在所述第一介电层上方形成第二介电层；以及在所述第二介电层上方形成金属填充层。
本申请的实施例提供了栅极结构及方法。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本公开的各方面。需要注意的是，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意地增加或减小。
图1是根据本公开的实施例制造的IC器件的部分的示意性截面侧视图。
图2A-图10C是根据本公开的各个方面的处于制造的各个阶段的IC器件的各个实施例的视图。
图11是示出根据本公开的各个方面的制造半导体器件的方法的流程图。
图12A-图19F是根据本公开的各个方面的处于制造的各个阶段的IC器件的各个实施例的视图。
图20是示出根据本公开的各个方面的制造半导体器件的方法的流程图。
图21-图25是根据本公开的实施例制造的IC器件的部分的示意性截面侧视图。
图26是根据本公开的各个方面的用于制造半导体器件层的工艺的图。
具体实施方式
为了实施所提供的主题的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开。当然，这些仅仅是示例，且并不旨在进行限制。例如，在下面的描述中，第一部件的形成在第二部件上方或上可以包括其中第一和第二部件直接接触形成的实施例，并且也可以包括其中附加的部件在第一和第二部件之间形成的实施例，使得第一和第二部件可以不直接接触。另外，本公开可能在各个示例中重复参考数字和/或字母。这种重复是出于简单和清楚的目的，并且其本身并不指定所讨论的各个实施例和/或结构之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”之类的空间相对术语，以描述在附图中所示的一个元件或部件与另一个或多个元件或部件的关系。除了在附图中描述的方位之外，空间相对术语还旨在涵盖器件在使用或操作中的不同方位。该装置可以以其他方式定向(旋转90度或在其他方向)，并且在此使用的空间相对描述语可以同样地被相应地解释。
本公开总体上涉及半导体器件，并且更具体地涉及场效应晶体管(FET)，诸如平面的FET、三维鳍线FET(FinFET)或全环栅(GAA)器件。需要半导体器件的不同阈值电压(“Vt”)以优化具有广泛不同功能要求的电路元件的性能。可以通过增加栅电极的不同功函数金属的厚度来调谐常规器件中的阈值电压。然而，随着器件缩小工艺的继续，增加不同功函数金属的厚度可能变得不可行和/或可能导致各种制造困难。在先进技术节点中，由于栅极长度尺寸的缩小，通过使用光刻图案改变功函数金属膜的厚度来进行多个Vt调谐的栅极填充窗口变得困难。这样的栅极填充窗口挑战会导致高栅极电阻，这是不希望的。
本文公开的栅极堆叠结构改善了栅极填充窗口，并且实现了较低的栅极电阻，使用光刻图案化用于多个Vt调谐。通过选择性地将特定的金属或硼离子以有效地调谐各个阈值电压的各个浓度驱入栅极结构的第一高k介电层，可以实现多个Vt调谐。可以包括在第一高k介电层上的第二高k介电层沉积，以减少栅极泄漏。在AI控制的ALE去除高k覆盖层以调谐阈值电压之后，也可以包括不同厚度的功函数势垒层。与常规器件相比，这些技术改善了调谐阈值电压的灵活性，如下面更详细地讨论。
图1示出了根据本公开的实施例制造的IC器件10的部分的示意性截面侧视图，其中IC器件10包括全环栅(GAA)器件20N、20P。在一些实施例中，GAA器件20N、20P可以至少包括NFET或PFET。例如，根据一些实施例，GAA器件20N是NFET，并且GAA器件20P是PFET。诸如IC器件10之类的集成电路器件经常包括基于它们在IC器件中的功能而具有不同阈值电压的晶体管。例如，由于IO晶体管需要高电流处理，输入/输出(IO)晶体管通常具有最高的阈值电压。核心逻辑晶体管通常具有最低的阈值电压，以在较低的工作功率下实现较高的切换速度。IO晶体管的阈值电压和核心逻辑晶体管的阈值电压之间的第三阈值电压也可以用于某些其他功能晶体管，诸如静态随机存取存储器(SRAM)晶体管。IC器件10内的一些电路块可以包括两个或更多个具有两个或更多个不同阈值电压的NFET和/或PFET。
图1中的IC器件10的截面图是沿着X-Z平面截取的，其中X方向是水平方向，Z方向是垂直方向。GAA器件20N、20P每个都包括在鳍结构32上方的沟道22A-22C(替代地称为“纳米结构”)。沟道22A-22C被源极/漏极部件82横向地邻接，并且被栅极结构200A、200F覆盖和围绕。栅极结构200A、200F基于施加在栅极结构200A、200F和源极/漏极部件82上的电压来控制流过沟道22A-22C的电流。阈值电压是在沟道22A-22C中建立导电路径所需的最小电压(例如，栅极-源极电压或源极-栅极电压)。在各种晶体管(例如IO晶体管，核心逻辑晶体管和SRAM晶体管)的制造期间，最好对制造工艺进行少量修改的阈值电压调谐是通过在栅极结构200A、200F的制造期间采用的至少一种技术来完成的，在下面更详细地描述。
在一些实施例中，鳍结构32包括硅。在一些实施例中，GAA器件20N是NFET，并且其源极/漏极部件82包括硅磷(SiP)。在一些实施例中，GAA器件20P是PFET，并且其源极/漏极部件82包括硅锗(SiGe)。
沟道22A-22C每个都包括半导体材料，例如硅或硅化合物，诸如硅锗等。沟道22A-22C是纳米结构(例如，具有在几纳米范围内的尺寸)，并且也可以每个都具有细长的形状并且在X方向上延伸。在一些实施例中，沟道22A-22C每个都具有纳米线(NW)形状、纳米片(NS)形状、纳米管(NT)形状或其他合适的纳米级形状。沟道22A-22C的横截面轮廓可以是矩形、圆形、正方形、环形、椭圆形、六边形或它们的组合。
在一些实施例中，例如，由于在鳍蚀刻工艺期间逐渐变细，沟道22A-22C的长度(例如，在X方向上测量的)可以彼此不同。在一些实施例中，沟道22A的长度可以小于沟道22B的长度，沟道22B的长度可以小于沟道22C的长度。例如，由于用于扩大沟道22A-22C之间的间隔(例如，在Z方向上测量)以增加栅极结构制造工艺窗口的沟道修整工艺，沟道22A-22C每个可能不具有均匀的厚度。例如，沟道22A-22C的每个的中间部分可以比沟道22A-22C的每个的两端更薄。这种形状可以统称为“狗骨头”形状。
在一些实施例中，沟道22A-22C之间(例如，沟道22B与沟道22A或沟道22C之间)的间隔在约8纳米(nm)至约12nm之间的范围内。在一些实施例中，沟道22A-22C的每个的厚度(例如，沿Z方向测量)在约5nm至约8nm之间的范围内。在一些实施例中，沟道22A-22C的每个的宽度(例如，在Y方向上测量，未图1中示出，垂直于X-Z平面)为至少约8nm。
栅极结构200A、200F分别设置在沟道22A-22C上方和之间。在一些实施例中，栅极结构200A被设置在沟道22A-22C上方和之间，该沟道22A-22C是用于N型器件的硅沟道，并且栅极结构200F被设置在例如用于P型器件的硅锗沟道上方和之间。在一些实施例中，通过分别将至少一种特定掺杂剂驱动到栅极结构200A、200F的第一高k栅极介电层222、220中来实现阈值电压调谐。在一些实施例中，通过在第二高k栅极介电层230与金属填充层290P之间的功函数金属层中增加一个或多个势垒层700(也称为“功函数势垒层”)来替代地或进一步实现阈值电压调谐。尽管在图12A至图19F中针对N型和P型晶体管器件中的每个描述了三个阈值电压，但是所描述的技术可以用于制造包括两个不同的阈值电压或三个以上的阈值电压的IC器件，同时保持大的栅极填充窗口。
第一界面层(IL)210可以是沟道22A-22C的材料的氧化物，形成在沟道22A-22C的暴露区域和鳍32的顶表面上。第一IL层210促进第一栅极介电层222、220对沟道22A-22C的粘附。在一些实施例中，第一IL层210具有约5埃(A)至约50埃(A)的厚度。在一些实施例中，第一IL层210具有约10A的厚度。第一IL层210具有太薄的厚度可能呈现出空隙或不足的粘附性质。第一IL层210太厚会消耗栅极填充窗口，这与如上所述的阈值电压调谐和电阻有关。
第一栅极介电层222、220和第二栅极介电层230统称为“栅极介电层”或栅极介电结构600。在一些实施例中，栅极介电层222、220、230包括高k栅极介电材料，其可以指具有高介电常数的介电材料，该介电常数大于氧化硅的介电常数(k≈3.9)。示例性高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5或其组合。在一些实施例中，第一栅极介电层222具有约5A至约50A的厚度，其可以类似于或比第一IL层210薄一些。在一些实施例中，第一栅极介电层222、220每个都具有约9A的厚度。在一些实施例中，第二栅极介电层230具有约5A至约50A的厚度，并且基本上比第一栅极介电层222、220薄。在一些实施例中，第二栅极介电层230具有约6A的厚度，其约为第一栅极介电层222、220的三分之二。
在一些实施例中，第一栅极介电层222可以进一步包括掺杂剂，诸如从La2O3、MgO、Y2O3、TiO2、Al2O3、Nb2O5等驱动到高k栅极介电中的金属离子，或从B2O3驱入的硼离子，以实现阈值电压调谐的浓度，然而第一栅极介电层220基本上没有掺杂剂。作为一个示例，对于N型晶体管器件，相对于具有较低浓度或没有镧离子的层，较高浓度的镧离子降低阈值电压，然而对于P型器件则相反。在一些实施例中，某些晶体管器件(例如，IO晶体管)的第一栅极介电层222也没有在某些其他晶体管器件(例如，N型核心逻辑晶体管或P型IO晶体管)中存在的掺杂剂。例如，在N型IO晶体管中，需要相对较高的阈值电压，使得IO晶体管的高k介电层不含镧离子可能是优选的，否则镧离子会降低阈值电压。第二栅极介电层230基本上没有第一栅极介电层222中存在的掺杂剂。第二栅极介电层230减少了栅极泄漏。
栅极结构200A、200F还包括一个或多个功函数金属层，共同地表示为第一功函数金属层900。在大多数实施例中为NFET的GAA器件20N中，第一功函数金属层900可以至少包括N型功函数金属层、原位覆盖层和氧阻挡层。在一些实施例中，第一功函数金属层900包括比所描述的那些更多或更少的层。在大多数实施例中为PFET的GAA器件20P中，第一功函数金属层900与GAA器件20N中的第一功函数金属层900基本相同，并且栅极结构200F还可以包括附加的第二功函数层700，其通常包括一层或多层势垒层，该势垒层包括金属氮化物，诸如TiN、WN、MoN、TaN等。一个或多个势垒层中的每个可以具有从约5A至约20A的范围内的厚度。包含一个或多个势垒层提供了附加的阈值电压调谐灵活性。通常，每个附加的势垒层都会增加阈值电压。这样，对于NFET，较高阈值电压的器件(例如，IO晶体管器件)可以具有至少一个或两个以上的附加的势垒层，而较低阈值电压的器件(例如，核心逻辑晶体管器件)可以具有很少或没有附加的势垒层。对于PFET，较高阈值电压的器件(例如IO晶体管器件)可以具有很少或没有附加的势垒层，而较低阈值电压的器件(例如核心逻辑晶体管器件)可以具有至少有一个或两个以上附加的势垒层。在前面的讨论中，阈值电压是从幅度的角度来描述的。作为示例，NFET IO晶体管和PFET IO晶体管从幅度的角度可以具有相似的阈值电压，但是极性相反，诸如对于NFET IO晶体管为+1伏，对于PFET IO晶体管为-1伏。这样，因为每个附加的势垒层以绝对值(例如，+0.1伏/层)增加阈值电压，所以这种增加使NFET晶体管的阈值电压(幅度)增加，而使PFET晶体管的阈值电压(幅度)降低。
栅极结构200A、200F也包括金属填充层290N、290P。金属填充层290N、290P可以包括诸如钨、钴、钌、铱、钼、铜、铝或其组合的导电材料。在沟道22A-22C之间，金属填充层290N、290P被一个或多个功函数金属层900周向围绕(在横截面图中)，并且还被栅极结构200F中的功函数势垒层700周向围绕，然后其被栅极介电层600周向围绕。在栅极结构200A、200F的形成在沟道22A上方，最远离鳍32的部分中，在一个或多个功函数金属层900上方形成金属填充层290N、290P。一个或多个功函数金属层900包裹环绕金属填充层290N、290P。栅极介电层600也包裹环绕一个或多个功函数金属层900，并且在栅极结构200F的情况下还包裹环绕功函数势垒层700。栅极结构200A、200F可能也包括形成在一个或多个功函数金属层900与金属填充层290N、290P之间的胶层，以增加粘附。为了简单起见，胶层在图1中未具体示出。但是在图19A-图19F中示出了。
GAA器件20N、20P也包括设置在第一栅极介电层222、220的侧壁上的栅极间隔件41和内部间隔件74。内部间隔件74也设置在沟道22A-22C之间。栅极间隔件41和内部间隔件74可以包括介电材料，例如低k材料，诸如SiOCN、SiON、SiN或SiOC。
GAA器件20N、20P还包括形成在源极/漏极部件82上方的源极/漏极接触件120。源极/漏极接触件120可以包括导电材料，诸如钨、钴、钌、铱、钼、铜、铝或它们的组合。源极/漏极接触件120可以被诸如SiN或TiN的势垒层(未示出)围绕，其有助于防止或减少材料从源极/漏极接触件120扩散以及扩散到源极/漏极接触件120里。硅化物层118可以也形成在源极/漏极部件82与源极/漏极接触件120之间，以减小源极/漏极接触电阻。硅化物层118可以包含金属硅化物材料，诸如在一些实施例中的硅化钴，或在一些其他实施例中的TiSi。
GAA器件20N、20P还包括层间介电(ILD)130。ILD 130在上面讨论的GAA器件20N、20P的各个元件之间提供电隔离，例如在栅极结构200A、200F与源极/漏极接触件120之间。
与GAA器件的制造有关的附加的细节在2018年12月25日发布的题为“Semiconductor Device and Manufacturing Method Thereof”的第10,164,012号美国专利(于衬底之上，沿第一方向形成第一半导体层夹设于第二半导体层之间。图案化第一半导体层与第二半导体层形成鳍结构，使得鳍结构包含由第二半导体层形成的牺牲层及由第一半导体层形成的通道层。形成牺牲栅极结构于鳍结构之上，使得牺牲栅极结构覆盖鳍结构的一部分，且保持露出鳍结构的剩余部分。移除未被牺牲栅极结构覆盖的鳍结构的剩余部分。使牺牲层水平地凹入，使得牺牲层的边缘位于牺牲栅极结构的侧面之下。形成衬垫外延层，至少位于牺牲层的凹入的表面上。形成源极/漏极区。移除牺牲栅极结构。在移除牺牲栅极结构后，移除在鳍结构中的牺牲层，使得通道层露出。形成栅极介电层及栅极电极层，于露出的通道层周围)和2019年7月23日发布的标题为“Method of Manufacturing aSemiconductor Device and a Semiconductor Device”的第10,361,278号美国专利(形成鳍结构，其中，所述鳍结构包括交替堆叠的第一半导体层和第二半导体层。在鳍结构上方形成牺牲栅极结构。蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区，由此形成源极/漏极间隔。通过源极/漏极间隔横向地蚀刻第一半导体层。在源极/漏极间隔中，至少在蚀刻的第一半导体层上形成第一绝缘层。源极/漏极外延层形成在源极/漏极间隔中，从而在源极/漏极外延层与第一绝缘层之间形成气隙。在另一实施例中，形成交替地堆叠的第一半导体层和第二半导体层的鳍结构。在鳍结构上方形成牺牲栅极结构。从未被牺牲栅极结构覆盖的鳍结构的源极/漏极区去除第一半导体层。第一绝缘层形成在源极/漏极区中的第二半导体层周围以及第一半导体层的横向端部上。从源极/漏极区中的第二半导体层部分地去除第一绝缘层。在源极/漏极区上形成源极/漏极外延层，从而在源极/漏极外延层与第一半导体层的横向端部之间形成气隙)中公开，每个的公开内容通过引用以其各自的整体并入本文。
图11示出了流程图，该流程图示出了根据本公开的一个或多个方面的用于由工件形成IC器件或其部分的方法1000。方法1000仅是示例，并且不旨在将本公开限制为方法1000中明确示出的内容。可以在方法1000之前、期间和之后提供附加的动作，并且对于方法的附加的实施例可以替换、消除或移动所描述的一些动作。为了简单起见，这里没有详细描述所有动作。下面结合工件的局部截面图来描述方法1000(如图2A-图2B、图3A-图3B、图4A-图4C、图5A-图5C、图6A-图6C、图7A-图7C、图8A-图8C、图9A-图9C和图10A-图10C所示)根据方法1000的实施例，在制造的不同阶段。为避免疑问，在所有附图中，X方向垂直于Y方向，并且Z方向垂直于X方向和Y方向。需要注意的是，因为可以将工件制造成半导体器件，所以根据上下文需要，可以将该工件称为半导体器件。
图2A-图10C是根据一些实施例的在制造纳米FET的中间阶段的透视图和截面图。图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A示出了透视图。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B示出了图2A、图3A和图4A中示出的参考横截面B-B’(栅极切口)。图4C、图5C、图6C、图7C、图8C、图9C和图10C示出了图4A中示出的参考横截面C-C’(沟道/鳍切口)。
在图2A和图2B中，提供衬底110。衬底110可以是半导体衬底，诸如块状半导体等，其可以被掺杂(例如，用p型或n型掺杂剂)或不被掺杂。衬底110的半导体材料可以包括硅；锗；复合半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化镓铟砷；或其组合。可以使用其他衬底，诸如单层、多层或梯度衬底。
进一步在图2A与图2B中，在第一半导体层21A-21C(统称为第一半导体层21)和第二半导体层23A-23C(统称为第二半导体层23)的交替层的衬底110的上方形成多层堆叠25或“晶格”。在一些实施例中，第一半导体层21可以由适用于n型纳米FET的第一半导体材料形成，例如硅、碳化硅等，并且第二半导体层23可以由适用于p型纳米FET的第二半导体材料形成，诸如硅锗等。多层堆叠25的层的每个可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等的工艺外延生长。
示出了第一半导体层21和第二半导体层23中的每个的三层。在一些实施例中，多层堆叠25可以包括第一半导体层21和第二半导体层23中的每一个或两个或者每四个或更多，尽管多层堆叠25被示出为包括第二半导体层23C作为最底层，在一些实施例中，多层堆叠25的最底层可以是第一半导体层21。
由于第一半导体材料和第二半导体材料之间的高蚀刻选择性，可以去除第二半导体材料的第二半导体层23而不显着去除第一半导体材料的第一半导体层21，从而允许第一半导体层21将被图案化以形成纳米FET的沟道区域。在一些实施例中，第一半导体层21被去除并且第二个半导体层23被图案化以形成沟道区域。高蚀刻选择性允许去除第一半导体材料的第一半导体层21而不显着去除第二半导体材料的第二半导体层23，从而允许第二半导体层23将被图案化以形成纳米FET的沟道区域。
在图3A和图3B中，在衬底110中形成鳍32，并且在多层堆叠25中形成纳米结构22、24，其对应于图11的动作1100。在一些实施例中，可以通过蚀刻多层堆叠25和衬底110中的沟槽来形成纳米结构22、24和鳍32。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。由第一半导体层21形成第一纳米结构22A-22C(以下也称为“沟道”)，并且由第二半导体层23形成第二纳米结构24A-24C。相邻的鳍32与纳米结构22、24之间的距离CD1可以从约18nm至约100nm。
可以通过任何合适的方法来图案化鳍32和纳米结构22、24。例如，一种或多种光刻工艺，包括双图案化或多图案化工艺，可以用于形成鳍32和纳米结构22、24。通常，双图案化或多图案化工艺将光刻与自对准工艺相结合，从而使节距比使用单次直接光刻工艺所能获得的节距小。作为一种多图案化工艺的示例，可以在衬底上方形成牺牲层并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且可以使用剩余的间隔件来图案化鳍32。
图3示出了鳍32具有锥形的侧壁，使得每个鳍32和/或纳米结构22、24的宽度在朝向衬底110的方向上连续增加。在这样的实施例中，纳米结构22、24的每个可以具有不同的宽度，并且形状为梯形。在其他实施例中，侧壁是基本垂直的(非锥形的)，使得鳍32和纳米结构22、24的宽度基本相似，并且每个纳米结构22、24的形状为矩形。
在图3中，形成与鳍32相邻的隔离区域36，该隔离区域可以是浅沟槽隔离(STI)区域。可以通过在衬底110、鳍32和纳米结构22、24上方并且在相邻的鳍32与纳米结构22、24之间沉积绝缘材料来形成隔离区域36。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合来形成。在一些实施例中，可以首先沿着衬底110、鳍32和纳米结构22、24的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成诸如上面讨论的填充材料。
绝缘材料经历去除工艺，诸如化学机械抛光(CMP)、回蚀工艺，其组合等，以去除纳米结构22、24上方的多余的绝缘材料。在去除工艺完成之后，纳米结构22、24的顶表面可以被暴露并且与绝缘材料齐平。
然后，使绝缘材料凹陷以形成隔离区域36。在凹陷之后，纳米结构22、24和鳍32的上部部分可以从相邻的隔离区域36之间突出。隔离区36的顶表面可以是如图所示的平面、凸面、凹面或其组合。在一些实施例中，隔离区域36通过可接受的蚀刻工艺凹陷，例如使用稀氢氟酸(dHF)去除诸如氧化物，该稀氢氟酸对绝缘材料是选择性的，并且留下鳍32和纳米结构22、24个基本没有改变。
图2A至图3B示出了形成鳍66和纳米结构55的一个实施例(例如，后蚀刻)。在一些实施例中，鳍32和/或纳米结构22、24在介电层中的沟槽中外延生长(例如，先蚀刻)。外延结构可以包括上面讨论的交替的半导体材料，诸如第一半导体材料和第二半导体材料。
进一步在图3A和图3B中，可以在鳍32、纳米结构22、24和/或隔离区域36中形成适当的阱(未单独示出)。使用掩模，可以在衬底110的p型区域中执行n型杂质注入，并且可以在衬底110的n型区域中执行p型杂质注入。示例性的n型杂质可以包括磷、砷、锑等。示例性的p型杂质可以包括硼、氟化硼、铟等。可以在注入之后执行退火以修复注入损坏并激活p型和/或n型杂质。在一些实施例中，鳍32和纳米结构22、24的外延生长期间的原位掺杂可以避免分开的注入，尽管原位和注入掺杂可以一起使用。
在图4A-图4C中，对应于图11的动作1200，在鳍32和/或纳米结构22、24上方形成伪栅极结构40。在鳍32和/或纳米结构22、24上方形成伪栅极层45。伪栅极层45可以由相对于隔离区域36具有高蚀刻选择性的材料制成。伪栅极层45可以是导电、半导电或不导电的材料，可以选自非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、和金属。可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积伪栅极层45。掩模层47形成在伪栅极层45上方，并且可以包括例如氮化硅、氧氮化硅等。在一些实施例中，在伪栅极层45与鳍32和/或纳米结构22、24之间的伪栅极层45之前形成栅极介电层(为简单起见未示出)。
在掩模层47和伪栅极层45的侧壁上方形成间隔层41。间隔层41由绝缘材料制成，诸如氮化硅、氧化硅、碳氮化硅、氧氮化硅、碳氮氧化硅等，并且可以具有包括多个介电层的多层结构或单层结构，根据一些实施例。可以通过在掩模层47和伪栅极层45上方沉积间隔材料层(未示出)来形间隔层41。根据一些实施例，使用各向异性蚀刻工艺去除伪栅极结构40之间的间隔材料层的部分。
在图5A-图5C中，执行蚀刻工艺以蚀刻未被伪栅极结构40覆盖的突出鳍32和/或纳米结构22、24的部分，从而产生所示的结构。凹陷可以是各向异性的，使得鳍32的直接位于伪栅极结构40和间隔层41之下的部分受到保护，并且不被蚀刻。根据一些实施例，如图所示，凹陷的鳍32的顶表面可以与隔离区域36的顶表面基本共面。根据一些其他实施例，凹陷的鳍32的顶表面可以低于隔离区域36的顶表面。
图6A-图6C和图7A-图7C示出了对应于图11的动作1300的内部间隔件74的形成。执行选择性蚀刻工艺以使由间隔层41中的开口暴露的纳米结构24的端部凹陷，而基本上不侵蚀纳米结构22。在选择性蚀刻工艺之后，在纳米结构24中的被去除的端部曾经存在的位置处形成凹陷64。所产生的结构在图6A-图6C中示出。
接下来，形成内部间隔层以填充通过先前的选择性蚀刻工艺形成的纳米结构22中的凹陷64。内间隔层可以是通过诸如PVD、CVD、ALD等的合适沉积方法形成的诸如碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等的合适的介电材料。执行蚀刻工艺，诸如各向异性蚀刻工艺，以去除内部间隔层的设置在纳米结构24中的凹陷外部的部分。内部间隔层的剩余部分(例如，设置在纳米结构24中的凹陷64内部的部分)形成内部间隔件74。所产生的结构在图7A-图7C中示出。
图8A-8C示出了对应于图11的动作1400的源极/漏极区域82的形成。在所示的实施例中，源极/漏极区域82由外延材料外延生长。在一些实施例中，源极/漏极区域82在各自的沟道22A-22C中施加应力，从而改善性能。形成源极/漏极区域82，使得每个伪栅极结构40设置在各自的相邻的一对源极/漏极区域82之间。在一些实施例中，间隔层41将源极/漏极区域82与伪栅极层45分开适当的横向距离，以防止电桥接至最终形成的器件的栅极。
源极/漏极区域82可以包括任何可接受的材料，诸如适用于n型或p型器件的材料。对于n型器件，在一些实施例中，源极/漏极区域82包括在沟道区域中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。根据某些实施例，当形成p型器件时，源极/漏极区域82包括在沟道区域中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。源极/漏极区域82可以具有从鳍的各自的表面凸起的表面，并且可以具有小平面。在一些实施例中，相邻的源极/漏极区域82可以合并以形成与两个相邻的鳍32相邻的单源极/漏极区域82。
源极/漏极区域82可以被注入掺杂剂，然后进行退火。源极/漏极区域可以具有约1019cm-3至约1021cm-3之间的杂质浓度。用于源极/漏极区域82的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，源极/漏极区域82在生长期间被原位掺杂。然后可以形成为简单起见未示出的接触蚀刻停止层(CESL)和层间介电(ILD)，覆盖伪栅极结构40和源极/漏极区域82。
图9A、图9B图9C示出了通过去除纳米结构24A-24C、掩模层47和伪栅极层45来释放鳍沟道22A-22C，其对应于图11的动作1500。执行诸如CMP的平坦化工艺以使伪栅极层45和栅极间隔层41的顶表面齐平。平坦化工艺还可以去除伪栅极层45上的掩模层47(参见图8A)，并且栅极间隔层41的部分沿着掩模层47的侧壁。因此，伪栅极层45的顶表面被暴露。
接下来，在蚀刻工艺中去除伪栅极层45，从而形成凹陷92。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极层45。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极层45而不蚀刻间隔层41。当存在伪栅极介电时，伪栅极介电可以在蚀刻伪栅极层45时用作蚀刻停止层。然后可以在去除伪栅极层45之后去除伪栅极介电。
去除纳米结构24以释放纳米结构22。在去除纳米结构24之后，纳米结构22形成水平地(例如，平行于衬底110的主上表面)延伸的多个纳米片。纳米片可以统称为形成的GAA器件20N、20P的沟道22。
在一些实施例中，通过使用对纳米结构24的材料具有选择性的蚀刻剂的选择性蚀刻工艺来去除纳米结构24，使得纳米结构24被去除，而基本上不侵蚀纳米结构22。在一些实施例中，蚀刻工艺是使用蚀刻气体以及可选地使用载气的各向同性蚀刻工艺，其中蚀刻气体包括F2和HF，并且载气可以是惰性气体，诸如Ar、He、N2、及其组合等。
在一些实施例中，纳米结构24被去除并且纳米结构22被图案化以形成PFET和NFET两者的沟道区域，诸如分别为GAA器件20P和GAA器件20N。然而，在一些实施例中，可以去除纳米结构24并且可以对纳米结构22进行图案化以形成GAA器件20N的沟道区域，以及可以去除纳米结构22并且可以对纳米结构24进行图案化以形成GAA器件20P的沟道区域。在一些实施例中，可以去除纳米结构22并且可以对纳米结构24进行图案化以形成GAA器件20N的沟道区域，以及可以去除纳米结构24并且可以对纳米结构22进行图案化以形成GAA器件20P的沟道区域。在一些实施例中，纳米结构22可以被去除并且纳米结构24可以被图案化以形成PFET和NFET两者的沟道区域。
在一些实施例中，通过进一步的刻蚀工艺将GAA器件20N、20P的纳米片22整形(例如，变薄)以改善栅极填充窗口。可以通过对纳米片22具有选择性的各向同性蚀刻工艺来执行整形。整形之后，纳米片22可以呈现出狗骨头形状，其中纳米片22的中间部分沿X方向比纳米片22的外围部分薄。
接下来，在图10A-图10C中，形成替代栅极200，诸如栅极结构200A、200F，对应于图11的动作1600。每个替代栅极200通常包括第一IL层210、第一栅极介电层222或第一栅极介电层220中的一个、第二栅极介电层230、第二IL层240、第一功函数金属层900、以及栅极填充层290N或290P。在一些实施例中，替代栅极200还包括第二功函数层700。相对于图12A至图19F提供了栅极结构200A、200F以及其他栅极结构200B、200C、200D和200E的形成的横截面。在图20和图21中示出了栅极结构200A-200F的形成的方法的流程图。
可以执行附加的处理以完成GAA器件20N和/或GAA器件20P的制造。例如，对应于图11的动作1700，栅极接触件(为简单起见未示出)和源极/漏极接触件120可以形成为分别电耦合到栅极结构200A-200F和源极/漏极区域82。然后可以在源极/漏极接触件120和栅极接触件上方形成互连结构，对应于图11的动作1800。互连结构可以包括围绕金属部件的多个介电层，金属部件包括导电迹线和导电通孔，其在衬底110上的器件(诸如，GAA器件20N、20P)之间以及在IC器件10外部的IC器件之间形成电连接。
图12A至图19F示出了根据各个实施例的栅极结构200A-200F的形成。图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A示出了N型超低阈值电压(N-uLVT)栅极结构的形成，诸如栅极结构200A。图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B示出了N型低阈值电压(N-LVT)栅极结构的形成，诸如栅极结构200B。图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C示出了N型标准阈值电压(N-SVT)栅极结构的形成，诸如栅极结构200C。图12D、图13D、图14D、图15D、图16D、图17D、图18D、图19D示出了P型标准阈值电压(P-SVT)栅极结构的形成，诸如栅极结构200D。图12E、图13E、图14E、图15E、图16E、图17E、图18E、图19E示出了P型低阈值电压(P-LVT)栅极结构的形成，诸如栅极结构200E。图12F、图13F、图14F、图15F、图16F、图17F、图18F、图19F示出了P型超低阈值电压(P-uLVT)栅极结构的形成，诸如栅极结构200F。图20示出了用于形成栅极结构200A-200F的工艺2000的流程图。
在一些实施例中，栅极结构200A-200F可以形成在相同晶圆上和/或可以是相同IC器件的部分。这样，可以同时对所有栅极结构200A-200F执行下面讨论的至少一些制造工艺。在FinFET实施例中，栅极结构200A-200F也可以各自形成在鳍结构上方，使得栅极结构200A-200F每个都包裹环绕鳍结构的部分。在GAA FET实施例中，栅极结构200A-200F可以包裹环绕鳍结构的沟道区域。
图12A-图12F示出了在制造的中间阶段的栅极结构200A-200F，其中每个栅极结构200A-200F包括形成在图1的沟道22A-22C上方的第一IL 210，对应于图20的动作2100。为了简单起见，在图12A-图19F中仅示例性地示出了沟道22A的局部部分。在一些实施例中，第一IL 210包括衬底110的半导体材料的氧化物，诸如，氧化硅。在其他实施例中，第一IL 210可以包括另一种合适类型的介电材料。第一IL 210具有厚度215(在图12A的Z方向上测量)。在一些实施例中，厚度215在约5埃与约50埃之间的范围内。在一些实施例中，厚度215为约10埃。
仍参考图12A-图12F，对应于图20的动作2200，在第一IL 210上方形成第一栅极介电层220。在一些实施例中，使用原子层沉积(ALD)工艺以形成第一栅极介电层220，以精确地控制所沉积的第一栅极介电层220的厚度。在一些实施例中，在约200摄氏度与约300摄氏度之间的温度范围内，使用约20至40个沉积循环来执行ALD工艺。在一些实施例中，ALD工艺使用HfCl4和/或H2O作为前体。这样的ALD工艺可以形成第一栅极介电层220以具有厚度225，该厚度可以在约5埃与约50埃之间的范围内。在某些实施例中，厚度225约为9埃。
在一些实施例中，并且如以上关于图1所描述的，第一栅极介电层220包括高k介电材料，其可以指具有高介电常数的介电材料，该高介电常数大于氧化硅的介电常数(k≈3.9)。示例性高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5或其组合。在其他实施例中，第一栅极介电层220可以包括非高k介电材料，诸如氧化硅。
现在参考图13A-图13F和图14A-图14F，对应于图20的动作2300，在栅极结构200A-200F的第一栅极介电层220上形成。调谐介电层允许调谐栅极结构200A-200F中的阈值电压。更详细地，第一调谐介电层300直接沉积在栅极结构200A-200F中的第一栅极介电层220上。在一些实施例中，第一调谐介电层300可以包括适用于N型器件的偶极材料(也称为N型偶极材料)，作为非限制性示例，其可以包括金属氧化物材料，诸如氧化镧(La2O3)、氧化镁(MgO)、氧化钇(Y2O3)、氧化钛(TiO2)或其组合的。对于对应于N型晶体管器件的栅极结构200A-200C，N型偶极材料可以降低阈值电压Vt。对于对应于P型晶体管器件的栅极结构200D-200F，N型偶极材料可以增加阈值电压Vt。在使用P型偶极材料来实现第一调谐介电层300的替代实施例中，对于诸如栅极结构200A-200C的NFET器件，阈值电压Vt将增加，但是对于诸如栅极结构200D-200F的PFET器件，阈值电压Vt将降低。诸如栅极结构。示例性的P型偶极材料可以包括Al2O3、Nb2O5或B2O3。
在一些实施例中，沉积工艺包括原子层沉积(ALD)工艺。在一些实施例中，ALD工艺使用La(fAMD)3或La(thd)3和O3作为前体。ALD工艺允许所沉积的第一调谐介电层300的厚度305被精确地控制。在一些实施例中，厚度305在约1埃与约15埃之间的范围内。如图13A-图13F所示，在沉积第一调谐介电层300之后，掩模310用于从栅极结构200B、200C、200E、200F去除第一调谐介电层300，使得第一调谐介电层300保留在栅极结构200A、200D上，如图14A-图14F中所示。
图14A-图14F示出了第二调谐介电层400沉积在栅极结构200A-200F上，以及掩模410的形成，该掩模覆盖栅极结构200A、200B、200D、200E，同时暴露栅极结构200C、200F。在一些实施例中，第二调谐介电层400的形成可以与调谐介电层300的形成基本相似。第一调谐介电层300和第二调谐介电层400可以被统称为调谐介电层。第二调谐介电层400直接沉积在栅极结构200A、200D中的第一调谐介电层300上，并且直接沉积在栅极结构200B、200C、200E、200F中的第一栅极介电层220上。ALD工艺允许所沉积的第二调谐介电层400的厚度405被精确地控制。在一些实施例中，厚度405在约1埃与约15埃之间的范围内。在一些实施例中，第二调谐介电层400的材料与第一调谐介电层300的材料相同。在一些实施例中，第二调谐介电层400的材料与第一调谐介电层300的材料不同。例如，第一调谐介电层300可以是或包括La2O3，并且第二调谐介电层400可以是或包括MgO。
如图14A-图14F中所示，在沉积第二调谐介电层400之后，掩模410用于从栅极结构200C、200F去除第二调谐介电层400，使得第二调谐介电层400保留在栅极结构200A、200B、200D、200E上，如图15A-图15F中所示。
注意，由于第一调谐介电层300和第二调谐介电层400都沉积在栅极结构200A和200D上，对于栅极结构200A和200D，第一栅极介电层220将经受最强的作用。同时，对于栅极结构200B和200E，不存在第一调谐介电层300。因此，对于栅极结构200B和200E，第一栅极介电层220可经受较弱的作用。最后，对于栅极结构200C和200F，第一调谐介电层300和第二调谐介电层400都不存在。这样，对于栅极结构200C和200F，第一栅极介电层220可经受最弱的作用。
这样，上面讨论的多个图案化工艺导致不同数量的调谐介电层覆盖在栅极结构200A-200F的第一栅极介电层220上。N-uLVT和P-SVT晶体管在第一栅极介电层220上采用最大数量的调谐介电层，因此，对于这些晶体管，调谐介电层可以对第一栅极介电层220呈现出最强的作用。N-LVT和P-LVT晶体管在第一栅极介电层220上采用中间数量的调谐介电层，因此，对于这些晶体管，调谐介电层可以对第一栅极介电层220呈现出中等程度的作用。N-SVT和P-uLVT晶体管在第一栅极介电层220上采用最少的或没有调谐介电层，因此，对于这些晶体管，调谐介电层可以对第一栅极介电层220呈现出最弱的或没有作用。
现在参考图15A-图15F，对栅极结构200A-200F执行热驱入工艺500，对应于图20的动作2400。在一些实施例中，热驱入工艺500可以包括退火工艺。在一些实施例中，可以在使用氮气的同时在约600摄氏度与约800摄氏度之间的退火温度下执行退火工艺。退火温度使调谐介电层300、400中的金属离子渗透到第一栅极介电层220中(或与第一栅极介电层220反应)。金属离子可以增加第一栅极介电层220的极性，因此可以用来调整栅极结构200A-200F的阈值电压Vt。第一栅极介电层220的这种成分变化在图中由第一栅极介电层221和第一栅极介电层222表示。如上所述，掺杂剂浓度在第一栅极介电层222中最高，而在第一栅极介电层220中最低或为零。第一栅极介电层221中的掺杂剂浓度低于第一栅极介电层222中的掺杂剂浓度，并且高于第一栅极介电层220中的掺杂剂浓度。
应当理解，在第一栅极介电层222、221、220的每个内，掺杂剂材料(例如，金属离子)的浓度可以在第一栅极介电层222、221、220的表面处处于其峰值，最靠近调谐介电层，然后随着与表面的距离增加(例如，更靠近沟道22A-22C)而逐渐下降。
掺杂剂渗透的差异可以由掺杂剂渗透到第一栅极介电层220、221、222中的不同深度来表示。例如，掺杂剂可以最深地渗透到第一栅极介电层222中。掺杂剂可以在第一栅极介电层220中渗透得最少或完全不存在。掺杂剂向第一栅极介电层221的渗透可以小于向第一栅极介电层222的渗透并且大于向第一栅极介电层220的渗透。
现在参考图16A-图16F，去除调谐介电层300、400，对应于图20的动作2400。在一些实施例中，去除工艺包括蚀刻工艺，诸如湿蚀刻工艺、干蚀刻工艺或其组合。在一些实施例中，在这种蚀刻工艺中使用的蚀刻剂可以包括盐酸(HCl)、碱(NH4)、氧化剂或其他合适的蚀刻剂。去除调谐介电层300、400改善了栅极填充窗口，同时已经具有改变第一栅极电介质层222、221、220的掺杂剂浓度水平的益处，这对应于栅极结构200A-200F的改变的阈值电压
进一步地，在图16A-图16F中，对应于图20的动作2500，第二栅极介电层230沉积在第一栅极介电层222、221、220上。第二栅极介电层230可以减少栅极泄漏。在一些实施例中，类似于用于形成第一栅极介电层220的原子层沉积(ALD)工艺用于形成具有精确地控制的厚度的第二栅极介电层230。第二栅极介电层230具有厚度235，其可以在约5埃与约50埃之间的范围内。在一些实施例中，厚度235为约6埃。在一些实施例中，用于沉积第二栅极介电层230的ALD沉积循环少于用于沉积第一栅极介电层220的ALD沉积循环，使得第二栅极介电层230通常比第一栅极介电层220薄。在一些实施例中，第二栅极介电层230的材料可以与第一栅极介电层220的材料基本相同。在其他实施例中，第二栅极介电层230的材料不同于第一栅极介电层220的材料。
图17A-图17F示出了在第二栅极介电层230上形成第二IL 240以及在第二IL 240上形成功函数势垒层700，其分别对应于图20的动作2600和2700。第二IL 240促进金属栅极更好的粘附在第二栅极电介质层230上。在许多实施例中，第二IL 240进一步为栅极结构200A-200F提供改善的热稳定性，并用于限制金属杂质从功函数金属层900和/或功函数势垒层700扩散到第一栅极介电层222、221、220和第二栅极介电层230。在一些实施例中，第二IL 240的形成是通过首先在第二栅极介电层230上沉积高k覆盖层(为简单起见未示出)而完成的。在各个实施例中，高k覆盖层包括以下的一种或多种：HfSiON、HfTaO、HfTiO、HfTaO、HfAlON、HfZrO或其他合适的材料。在特定的实施例中，高k覆盖层包括氮化钛硅(TiSiN)。在一些实施例中，通过ALD在约400摄氏度至约450摄氏度的温度下使用约40至约100个循环来沉积高k覆盖层。然后执行热退火以形成第二IL 240，在一些实施例中，其可以是TiSiNO或包括TiSiNO。在通过热退火形成第二IL 240之后，循环执行具有人工智能(AI)控制的原子层蚀刻(ALE)以去除高k覆盖层，而基本上不去除第二IL 240。每个循环可以包括WCl5的第一个脉冲，然后进行Ar吹扫，然后是O2的第二个脉冲，然后进行另一个Ar吹扫。关于图26更详细地讨论了AI控制。去除高k覆盖层，以增加栅极填充窗口，以便通过金属栅极图案化进一步进行多个阈值电压调谐。
进一步地，在图17A-图17F中，根据一些实施例，在形成第二IL 240并去除高k覆盖层之后，可选地在栅极结构200A-200F上形成功函数势垒层700，这对应于图20的动作2700。功函数势垒层700是金属氮化物或包括金属氮化物，诸如TiN、WN、MoN、TaN等。在特定的实施例中，功函数势垒层700是TiN。功函数势垒层700可以具有从约5A至约20A范围内的厚度705。包括功函数势垒层700提供了附加的阈值电压调谐灵活性。通常，功函数势垒层700增加用于NFET晶体管器件的阈值电压，并且降低用于PFET晶体管器件的阈值电压(幅度)。如图17A-图17F中所示，在形成功函数势垒层700之后，在栅极结构200D-200F上方形成掩模710，然而暴露栅极结构200A-200C。在一些实施例中，在栅极结构200A、200D上方可以形成掩模710，然而暴露栅极结构200B、200C、200E、200F。掩模710的形成可以包括至少一个光刻胶沉积工艺，然后通过曝光和去除工艺。掩模710用于从由掩模710暴露的栅极结构(诸如，栅极结构200A-200C)去除功函数势垒层700，如图17A-图17C中所示。在一些实施例中，功函数势垒层700的沉积和图案化可以被重复以在栅极结构200A-200F上形成变化数量的功函数势垒层700，从而在栅极结构200A-200F之间实现可变的阈值电压调谐。在一些实施例中，栅极结构200A-200F的每个可包括少至零的功函数势垒层700至三个或更多的功函数势垒层700。较少的功函数势垒层700允许较大的栅极填充窗口，而更多的功函数势垒层700允许增强的阈值电压调谐。
图18A-图18F示出了栅极结构200A-200F，其中功函数势垒层700对于栅极结构200D-200F处于适当位置并且对于栅极结构200A-200C被去除了。进一步示出了N型功函数金属层250、原位覆盖层260和氧阻挡层270的形成(对应于图20的动作2800)，其可以统称为功函数金属层900。在一些实施例中，N型功函数金属层250是或包括N型金属材料，诸如TiAlC、TiAl、TaAlC、TaAl等。N型功函数金属层250可以通过一种或多种沉积方法形成，诸如CVD、PVD、ALD、电镀和/或其他合适的方法，并且具有在约10A与20A之间的厚度255。
原位覆盖层260形成在N型功函数金属层250上。在一些实施例中，原位覆盖层260是或包括TiN、TiSiN、TaN或另一种合适的材料，并且具有在约10A和20A之间的厚度265。氧阻挡层270形成在原位覆盖层260上，以防止氧扩散到N型功函数金属层250中，这会导致阈值电压出现不希望的偏移。氧阻挡层270由可以阻止氧渗透到N型功函数金属层250的介电材料形成，并且可以保护N型功函数金属层250免于进一步的氧化。氧阻挡层270可以包括硅的氧化物、锗、SiGe或另一种合适的材料。在一些实施例中，氧阻挡层270使用ALD形成，并且具有在约10A与约20A之间的厚度275。
图19A-图19F示出了在形成胶层280和金属填充层290N、290P之后的栅极结构200A-200F，对应于图20的动作2900。在一些实施例中，胶层280形成在功函数金属层900的氧阻挡层270上。胶层280可以促进和/或增强金属填充层290N、290P与功函数之间的粘附。在一些实施例中，胶合层280可以使用ALD由金属氮化物形成，诸如TiN、TaN、MoN、WN或另一种合适的材料。在一些实施例中，胶层280的厚度285在约10A与约25A之间。
金属填充层290N、290P形成在胶层280上，并且可以包括导电材料，诸如钨、钴、钌、铱、钼、铜、铝或其组合。在一些实施例中，可以使用诸如CVD、PVD、电镀和/或其他合适的工艺的方法来沉积金属填充层290N、290P。如图19A-图19F中所示，由于在栅极结构200D-200F中包括功函数势垒层700，金属填充层290N可具有比金属填充层290P的厚度295P厚的厚度295N。类似地，参考图1，金属填充层290P在X方向上比金属填充层290N窄。
图21-图25示出了根据某些其他实施例的栅极结构200A、200F。
参考图21，如图所示，可以在金属填充层290N中形成缝550N。类似地，可以在金属填充层290P中形成缝550P。在一些实施例中，金属填充层290N、290P共形地沉积在功函数金属层900上。缝550N、550P可以由于共形沉积期间的侧壁沉积膜合并而形成。图21的图示示出了栅极结构200A、200F在沟道22A之上的部分。图22和图23示出了缝510N、510P，由于类似的原因，缝510N、510P可以在相邻的沟道之间形成，诸如所示的沟道22A和沟道22B。在一些实施例中，缝510N、510P存在于相邻的沟道之间，而缝550N、550P不存在于沟道22A之上。
图24示出了在栅极结构200A中的调谐介电层残留物320。在一些实施例中，调谐介电层300、400的去除不完全，从而在栅极结构200A中留下了调谐介电层残留物320。在一些实施例中，调谐介电层残留物320存在于第一栅极介电层222和第二栅极介电层230的侧壁上。在一些实施例中，调谐介电层残留物320也存在于第二栅极介电层230的底表面与第一栅极介电层222的顶表面之间。调谐介电层残留物320可以使阈值电压偏移。在一些实施例中，如图所示，在栅极结构200F中不存在调谐介电层残留物320。
图25示出了栅极结构200A中的功函数势垒层残留物720。在一些实施例中，功函数势垒层700的去除不完全，从而在栅极结构200A中留下了功函数势垒层残留物720。在一些实施例中，功函数势垒层残留物720存在于第二IL 240和功函数金属层900的侧壁上。在一些实施例中，功函数势垒层残留物720也存在于功函数金属层900的底表与和第二IL 240的顶表面之间。功函数势垒层残留物720可以使阈值电压偏移。在一些实施例中，如图所示，在栅极结构200F中不存在功函数势垒层残留物720。
图26示出了用于ALE工艺的AI控制的工艺60，该ALE工艺用于形成关于图17A-图17F描述的第二IL 240。在一些实施例中，ALE工艺参数62至少包括化学参数620、物理参数630和/或定时参数640。化学参数620可以包括诸如化学成分、状态信息(固体、液体、气体或相混合物)、光吸收/反射、载气条件和/或寿命等的原材料参数中的至少一项。物理参数630可以至少包括温度、湿度、压力、管道长度等。定时参数640可以包括循环长度、循环数等。ALE工艺参数62可进一步包括细颈瓶寿命/条件、腔室寿命时间、有效蚀刻密度、有效蚀刻区域尺寸分组/分布、最后的蚀刻反馈等。ALE工艺参数62可以进一步包括其他参数，诸如目标器件图案密度、暴露的有效平坦区域、暴露的有效平坦区域晶体取向、暴露的有效平坦区域粗糙度指数、暴露的有效侧壁区域、暴露的有效侧壁倾斜角、晶圆旋转/倾斜参数等。
在一些实施例中，在每个运行或每个循环之前设置全部或部分ALE工艺参数62。单次运行可以包括多个循环。例如，如关于图17A-图17F所描述的，在通过热退火形成第二IL240之后，循环执行具有人工智能(AI)控制的原子层蚀刻(ALE)以去除高k覆盖层，而基本上不去除第二IL 240。每个循环可以包括WCl5的第一脉冲，然后进行Ar吹扫，然后是O2的第二脉冲，然后进行另一个Ar吹扫。使用ALE工艺参数62执行ALE工艺。
测量的特性66可以包括电特性650、物理特性660、光学特性670等。可以在ALE工艺期间，诸如在ALE工艺的每个循环期间，测量至少一些测量的特性66。可以在ALE工艺的每个循环之后测量至少一些测量的特性66。此外，可以在ALE工艺的所有循环完成时或之后测量至少一些测量的特性66。例如，可以在完成包括GAA器件20N、20P的集成电路(IC)芯片时测量可以包括电阻率、阈值电压、寄生电容等的电特性650。某些物理特性660，诸如层厚度，可以在ALE工艺的执行期间通过工艺中的计量工具来测量。
ALE工艺参数62和测量的特性66用于训练和/或更新神经网络600，该神经网络600用于基于各种机器学习技术来生成和/或更新控制算法610。控制算法610被配置为执行ALE工艺参数62的动态调谐。控制算法610可以周期性地更新，例如在多个运行之后，诸如每1000次运行，或一些其他合适的周期。控制算法610的使用允许从第二IL 240高度精确的去除高k覆盖层。
实施例可以提供优点。栅极结构200A-200F改善了栅极填充窗口，并实现了较低的栅极电阻，同时通过光刻图案化提供了多个Vt调谐。通过选择性地将掺杂剂以有效地调谐各个阈值电压的各个浓度驱入栅极结构200A-200F的每个的第一高k介电层220，来实现多个Vt调谐。可以通过在第一高k介电层222、221、220上沉积第二高k介电层230来减少栅极泄漏。AI控制的ALE促进了用于形成第二IL 240的高k覆盖层的高度精确的去除。其释放栅极填充窗口以包括功函数势垒层700，用于进一步调谐阈值电压。这些技术改善了调谐阈值电压的灵活性。
根据至少一个实施例，一种器件包括衬底、在衬底上方的半导体沟道、以及在半导体沟道上方并且横向地围绕半导体沟道的栅极结构。栅极结构包括第一介电层，该第一介电层包括具有掺杂剂的第一介电材料。第二介电层在第一介电层上，并且包括基本上不含掺杂剂的第二介电材料。金属填充层在第二介电层上方。
根据至少一个实施例，一种器件包括第一栅极结构和第二栅极结构。第一栅极结构包括第一介电层，该第一介电层包括具有掺杂剂的第一介电材料。第二介电层在第一介电层上，并且包括基本上不含掺杂剂的第二介电材料。第一金属填充层在第二介电层上方。第二栅极结构包括第三介电层，该第三介电层包括第三介电材料。第三介电材料中的掺杂剂浓度不同于第一介电材料中的掺杂剂浓度。第四介电层在第三介电层上，并且包括基本上不含掺杂剂的第四介电材料。第二金属填充层在第四介电层上方。
根据至少一个实施例，一种方法包括在第一介电层上方形成调谐介电层。第一介电层在第一栅极结构的第一沟道和第二栅极结构的第二沟道上方。去除第二沟道上方的调谐介电层。掺杂剂从调谐介电层被驱入第一沟道上方的第一介电层。去除第一介电层上方的调谐介电层。在第一介电层上方形成第二介电层，并且在第二介电层上方形成金属填充层。
本申请的实施例提供了一种器件，包括：衬底；半导体沟道，在所述衬底上方；以及栅极结构，在所述半导体沟道上方并且横向地围绕所述半导体沟道，包括：第一介电层，包括具有掺杂剂的第一介电材料；第二介电层，在所述第一介电层上，并且包括基本不含所述掺杂剂的第二介电材料；以及金属填充层，在所述第二介电层上方。在一些实施例中，所述掺杂剂的最大浓度随着距所述金属填充层的距离增加而降低。在一些实施例中，掺杂剂包括镧、镁、钇、钛、铝、铌或硼的离子中的至少一种。在一些实施例中，栅极结构还包括：功函数金属层，位于所述第二介电层与所述金属填充层之间；以及功函数势垒层，位于所述功函数金属层与所述第二介电层之间。在一些实施例中，功函数势垒层包括TiN、WN、MoN或TaN中的至少一种。在一些实施例中，栅极结构还包括：功函数金属层，位于所述第二介电层与所述金属填充层之间；第一界面层，位于所述第一介电层与所述半导体沟道之间；以及第二界面层，位于所述功函数金属层与所述第二介电层之间。在一些实施例中，器件包括FinFET器件或全环栅器件。
本申请的实施例提供了一种器件，包括：第一栅极结构，包括：第一介电层，包括具有掺杂剂的第一介电材料；第二介电层，在所述第一介电层上，并且包括基本不含所述掺杂剂的第二介电材料；以及第一金属填充层，在所述第二介电层上方；以及第二栅极结构，包括：第三介电层，包括第三介电材料，其中所述第三介电材料中的掺杂剂的浓度不同于所述第一介电材料中的掺杂剂的浓度；第四介电层，在所述第三介电层上，并且包括基本不含所述掺杂剂的第四介电材料；以及第二金属填充层，在所述第四介电层上方。在一些实施例中，第三介电材料基本不含所述掺杂剂。在一些实施例中，还包括：第三栅极结构，包括第五介电层、在所述第五介电层上方的第六介电层、以及在所述第六介电层上方的第三金属填充层；其中所述第五介电材料中的掺杂剂的浓度不同于所述第一介电材料中的掺杂剂的所述浓度以及所述第三介电材料中的掺杂剂的所述浓度。在一些实施例中，第一栅极结构还包括位于所述第二介电层与所述第一金属填充层之间的第一功函数金属层；所述第二栅极结构还包括第二功函数金属层，所述第二功函数金属层具有与所述第一功函数金属层基本相同的成分，所述第二功函数金属层位于所述第四介电层与所述第二金属填充层之间；以及第三栅极结构还包括：第三功函数金属层，具有与所述第一功函数金属层基本上相同的成分，所述第三功函数金属层位于所述第六介电层与所述第三金属填充层之间；以及功函数势垒层，位于所述第三功函数金属层与所述第六介电层之间。在一些实施例中，第一功函数金属层包括：N型功函数金属层；原位覆盖层，在所述N型功函数金属层上；以及氧阻挡层，在所述原位覆盖层上。在一些实施例中，第一栅极结构还包括位于所述第一功函数金属层与所述第二介电层之间的界面层，所述界面层包括TiSiNO。
本申请的实施例还提供一种方法，包括：在第一介电层上方形成调谐介电层，其中所述第一介电层在第一栅极结构的第一沟道以及第二栅极结构的第二沟道上方；去除所述第二沟道上方的所述调谐介电层；从所述调谐介电层向所述第一沟道上方的所述第一介电层驱入掺杂剂；去除所述第一介电层上方的所述调谐介电层；在所述第一介电层上方形成第二介电层；以及在所述第二介电层上方形成金属填充层。在一些实施例中，还包括：在形成所述金属填充层之前，在所述第二介电层上方形成功函数势垒层；以及在形成所述金属填充层之前，在所述功函数势垒层上方形成功函数金属层。在一些实施例中，还包括：在形成所述调谐介电层之前，在所述第一沟道和所述第二沟道上形成第一界面层；以及在形成所述金属填充层之前，在所述第二介电层上形成第二界面层。在一些实施例中，形成所述第二界面层包括：在所述第二介电层上形成高k覆盖层；通过在所述高k覆盖层上执行热退火形成所述第二界面层；以及通过人工智能控制的原子层蚀刻工艺去除所述高k覆盖层。在一些实施例中，还包括：在去除所述第二沟道上方的调谐介电层之后以及在驱入所述掺杂剂之前，在所述第一沟道和所述第二沟道上方形成第二调谐介电层；以及从所述第二调谐介电层向所述第一沟道上方的所述第一介电层以及所述第二沟道上方的所述第一介电层驱入掺杂剂。在一些实施例中，还包括：在形成所述金属填充层之前，在所述第二介电层上方形成功函数金属层，包括：形成N型功函数金属层；在所述N型功函数金属层上形成原位覆盖层；以及在所述原位覆盖层上形成氧阻挡层。在一些实施例中，还包括：在所述功函数金属层上形成胶层；其中所述金属填充成形成在所述胶层上。
前述概述了几个实施例的部件，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，它们可以进行各种改变、替换和修改。

Claims (10)

1.一种半导体器件，包括：
衬底；
半导体沟道，在所述衬底上方；以及
栅极结构，在所述半导体沟道上方并且横向地围绕所述半导体沟道，包括：
第一介电层，包括具有掺杂剂的第一介电材料；
第二介电层，在所述第一介电层上，并且包括基本不含所述掺杂剂的第二介电材料；以及
金属填充层，在所述第二介电层上方。
2.根据权利要求1所述的半导体器件，其中，所述掺杂剂的最大浓度随着距所述金属填充层的距离增加而降低。
3.根据权利要求1所述的半导体器件，其中，所述掺杂剂包括镧、镁、钇、钛、铝、铌或硼的离子中的至少一种。
4.根据权利要求1所述的半导体器件，其中，所述栅极结构还包括：
功函数金属层，位于所述第二介电层与所述金属填充层之间；以及
功函数势垒层，位于所述功函数金属层与所述第二介电层之间。
5.根据权利要求4所述的半导体器件，其中，所述功函数势垒层包括TiN、WN、MoN或TaN中的至少一种。
6.根据权利要求1所述的半导体器件，其中，所述栅极结构还包括：
功函数金属层，位于所述第二介电层与所述金属填充层之间；
第一界面层，位于所述第一介电层与所述半导体沟道之间；以及
第二界面层，位于所述功函数金属层与所述第二介电层之间。
7.根据权利要求1所述的半导体器件，其中，所述器件包括FinFET器件或全环栅器件。
8.一种半导体器件，包括：
第一栅极结构，包括：
第一介电层，包括具有掺杂剂的第一介电材料；
第二介电层，在所述第一介电层上，并且包括基本不含所述掺杂剂的第二介电材料；以及
第一金属填充层，在所述第二介电层上方；以及
第二栅极结构，包括：
第三介电层，包括第三介电材料，其中所述第三介电材料中的掺杂剂的浓度不同于所述第一介电材料中的掺杂剂的浓度；
第四介电层，在所述第三介电层上，并且包括基本不含所述掺杂剂的第四介电材料；以及
第二金属填充层，在所述第四介电层上方。
9.根据权利要求8所述的半导体器件，其中，所述第三介电材料基本不含所述掺杂剂。
10.一种形成半导体器件的方法，包括：
在第一介电层上方形成调谐介电层，其中所述第一介电层在第一栅极结构的第一沟道以及第二栅极结构的第二沟道上方；
去除所述第二沟道上方的所述调谐介电层；
从所述调谐介电层向所述第一沟道上方的所述第一介电层驱入掺杂剂；
去除所述第一介电层上方的所述调谐介电层；
在所述第一介电层上方形成第二介电层；以及
在所述第二介电层上方形成金属填充层。
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