KR20130022882A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고유전상수를 갖는 게이트절연막을 구비한 트랜지스터의 문턱전압 특성을 확보할 수 있는 듀얼 게이트를 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 NMOS영역과 PMOS영역을 갖는 기판; 상기 NMOS영역의 기판상에 형성되고, 금속성막으로 이루어진 제1게이트전극; 상기 PMOS영역의 기판상에 형성되고, 상기 제1게이트전극과 동일한 물질로 이루어진 제2게이트전극; 및 상기 기판과 상기 제1게이트전극 사이에 삽입된 제1게이트전극과 상기 기판과 상기 제2게이트전극 사이에 삽입된 제2게이트절연막을 포함하고, 상기 제1게이트절연막은 상기 제1게이트전극의 일함수를 조절할 수 있는 일함수조절물질이 도핑된 반도체 장치를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 특히 듀얼 게이트(Duel Gate)를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
최근, 디램(DRAM)과 같은 메모리 장치와 로직(Logic) 장치에서 빠른 구동속도 및 낮은 파워소비를 요구함에 따라 충분한 드레인 전류 확보 및 게이트절연막의 두께 감소에 기인한 오프전류 증가를 억제하기 위해 실리콘산화막(SiO2)의 유전상수보다 큰 고유전상수(High K)를 갖는 절연막을 게이트절연막으로 사용하는 연구가 진행되고 있다. 고유전상수를 갖는 절연막으로는 금속절연막이 사용되고 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치를 살펴보면, NMOS영역과 PMOS영역을 갖는 기판(11)에 형성된 소자분리막(12)이 각 영역을 전기적으로 분리시키고, NMOS영역에는 계면막(13), 고유전상수를 갖는 게이트절연막(14), 게이트전극으로 작용하는 폴리실리콘막(17), 게이트하드마스크막(18)이 순차적으로 적층된 구조의 제1게이트(G1)가 형성되어 있고, PMOS영역에는 계면막(13), 고유전상수를 갖는 게이트절연막(14), 게이트전극으로 작용하는 금속성막(16)의 일함수를 조절하는 캡핑막(15), 금속성막(16) 및 게이트하드마스크막(18)이 순차적으로 적층된 구조의 제2게이트(G2)가 형성되어 있다. 그리고, 제1 및 제2게이트(G1, G2) 양측벽에는 스페이서(19)가 형성되어 있고, 제1 및 제2게이트(G1, G2) 양측 기판(11)에는 각각 제1접합영역(20A)과 제2접합영역(20B)이 형성되어 있다.
종래 듀얼 게이트를 갖는 반도체 장치에서 NMOS와 PMOS가 요구하는 각각의 문턱전압 특성을 확보하기 위해 NMOS영역에서는 게이트전극으로 폴리실리콘막(17)을 사용하고, PMOS영역에서는 금속성막(16)을 사용한다.
하지만, 종래기술은 NMOS영역에서는 게이트절연막(14)과 폴리실리콘막(17) 사이의 계면반응에 기인한 페르미 레벨 피닝(Fermi level pinning)으로 인해 폴리실리콘막(17)의 일함수(work function)가 변화되면서 NMOS의 문턱전압이 변동되는 문제점이 있다. 또한, 폴리실리콘막(17) 내 공핍층 형성으로 인해 NMOS의 문턱전압 변동이 더욱더 심해지는 문제점이 있다.
또한, 폴리실리콘막(17)에 비하여 금속성막(16)은 일함수를 조절하기 어렵기 때문에 PMOS는 금속성막(16)의 일함수를 조절하기 위한 캡핑막(15)을 필요로하는데, PMOS영역에만 캡핑막(15)을 형성하기 위해 공정과정이 복잡해지는 문제점이 있다. 또한, NMOS와 PMOS가 요구하는 문턱전압 특성을 확보하기 위해 게이트전극 물질을 각각 서로 다른 물질로 형성함에 따라 공정과정이 복잡해져 반도체 장치의 제조수율이 더욱더 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고유전상수를 갖는 게이트절연막을 구비한 트랜지스터의 문턱전압 특성을 확보할 수 있는 듀얼 게이트를 구비한 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 고유전상수를 갖는 게이트절연막을 구비한 트랜지스터의 제조공정을 단순화시킬 수 있는 듀얼 게이트를 구비한 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 NMOS영역과 PMOS영역을 갖는 기판; 상기 NMOS영역의 기판상에 형성되고, 금속성막으로 이루어진 제1게이트전극; 상기 PMOS영역의 기판상에 형성되고, 상기 제1게이트전극과 동일한 물질로 이루어진 제2게이트전극; 및 상기 기판과 상기 제1게이트전극 사이에 삽입된 제1게이트전극과 상기 기판과 상기 제2게이트전극 사이에 삽입된 제2게이트절연막을 포함하고, 상기 제1게이트절연막은 상기 제1게이트전극의 일함수를 조절할 수 있는 일함수조절물질이 도핑된 반도체 장치를 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 NMOS영역과 PMOS영역을 갖는 기판; 상기 NMOS영역의 기판상에 형성되고, 금속성막으로 이루어진 제1게이트전극; 상기 PMOS영역의 기판상에 형성되고, 상기 제1게이트전극과 동일한 물질로 이루어진 제2게이트전극; 상기 기판과 상기 제1게이트전극 사이에 삽입된 제1게이트전극과 상기 기판과 상기 제2게이트전극 사이에 삽입된 제2게이트절연막; 및 상기 제1 및 제2게이트절연막과 상기 제1 및 제2게이트전극 사이에 삽입되어 제1 및 제2게이트전극의 일함수를 조절하는 캡핑막을 포함하고, 상기 제1게이트절연막은 상기 제1게이트전극의 일함수를 조절할 수 있는 일함수조절물질이 도핑된 반도체 장치를 제공한다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 NMOS영역과 PMOS영역을 갖는 기판상에 게이트절연막을 형성하는 단계; 상기 NMOS영역의 게이트절연막에 일함수조절물질을 도핑하는 단계; 상기 게이트절연막 상에 금속성막을 포함한 게이트도전막을 형성하는 단계; 상기 게이트도전막에 각 영역별 선택적으로 자신의 일함수를 조절하는 불순물을 도핑하는 단계; 및 상기 게이트도전막 및 상기 게이트절연막을 선택적으로 식각하여 게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 NMOS영역과 PMOS영역을 갖는 기판상에 게이트절연막을 형성하는 단계; 상기 NMOS영역의 게이트절연막에 일함수조절물질을 도핑하는 단계; 상기 게이트절연막 상에 캡핑막을 형성하는 단계; 상기 캡핑막 상에 금속성막을 포함한 게이트도전막을 형성하는 단계; 상기 게이트도전막에 각 영역별 선택적으로 자신의 일함수를 조절하는 불순물을 도핑하는 단계; 및 상기 게이트도전막, 상기 캡핑막 및 상기 게이트절연막을 선택적으로 식각하여 게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제의 해결 수단을 바탕으로 하는 본 발명은 NMOS영역 및 PMOS영역의 게이트전극들을 모두 금속성막으로 형성함으로써, 고유전상수를 갖는 게이트절연막과 폴리실리콘막 사이의 계면반응에 기인한 문턱전압 변동을 방지할 수 있는 효과가 있다.
또한, 본 발명은 게이트전극으로 폴리실리콘막을 사용하지 않기 때문에 폴리실리콘막의 공핍현상에 기인한 문턱전압 변동을 방지할 수 있는 효과가 있다.
또한, 본 발명은 캡핑막 형성공정, 게이트도전막 형성공정 및 게이트를 형성하기 위한 식각공정을 단순화시켜 반도체 장치의 제조수율을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 고유전상수를 갖는 게이트절연막을 구비한 트랜지스터의 문턱전압 특성을 확보함과 동시에 제조공정을 단순화시킬 수 있는 듀얼 게이트를 구비한 반도체 장치 및 그 제조방법을 제공한다. 이를 위해 본 발명은 게이트절연막에 일함수를 조절할 수 있는 소정의 물질을 도핑하는 방법, 게이트전극의 일함수를 조절할 수 있는 캡핑막을 삽입하는 방법, 또는 게이트전극에 일함수를 조절할 수 있는 불순물을 도핑시키는 방법을 조합하여 결과적으로는 게이트전극의 일함수를 조절하는 방법으로 요구되는 트랜지스터의 문턱전압 특성을 확보하는 것이 기술요지이다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 제1영역과 제2영역을 갖는 기판(31)에 제1영역과 제2영역을 전기적으로 분리시키는 소자분리막(32)이 형성되어 있다. 여기서, 제1영역과 제2영역은 각각 트랜지스터가 형성되는 영역으로, 제1영역은 NMOS영역일 수 있고, 제2영역은 PMOS영역일 수 있다. 그리고, 각 영역을 전기적으로 분리시키는 소자분리막은(32) STI(Shallow Trench Isolation) 공정을 통해 형성된 것일 수 있다.
제1영역의 기판(31) 상에는 제1계면막(33A), 제1게이트절연막(34A), 제1캡핑막(35A), 제1게이트전극(36A) 및 제1게이트하드마스크막(37A)이 순차적으로 적층된 구조를 갖는 제1게이트(G1)가 형성되어 있다. 그리고, 제1게이트(G1) 양측벽에는 제1스페이서(38A)가 형성되어 있고, 제1게이트(G1) 양측 기판(31)에는 제1접합영역(39A)이 형성되어 있다.
제2영역의 기판(31) 상에는 제2계면막(33B), 제2게이트절연막(34B), 제2캡핑막(35B), 제2게이트전극(36B) 및 제2게이트하드마스크막(37B)이 순차적으로 적층된 구조를 갖는 제2게이트(G2)가 형성되어 있다. 그리고, 제2게이트(G2) 양측벽에는 제2스페이서(38B)가 형성되어 있고, 제2게이트(G2) 양측 기판(31)에는 제1접합영역(39B)이 형성되어 있다.
제1 및 제2계면막(33A, 33B)은 기판(31)과 제1 및 제2게이트절연막(34A, 34B) 사이의 계면특성을 향상시키는 역할을 수행함과 동시에 제1 및 제2게이트절연막(34A, 34B)에 포함된 금속물질이 기판(31)으로 확산되는 것을 방지하는 역할을 수행한다. 제1 및 제2계면막(33A, 33B)은 공정단순화를 위해 동일한 공정에서 한번에 형성된 것일 수 있다. 즉, 서로 동일한 물질로 구성될 수 있다. 제1 및 제2계면막(33A, 33B)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 일례로, 제1 및 제2계면막(33A, 33B)은 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 및 실리콘산화질화막(SiON)으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
제1 및 제2게이트절연막(34A, 34B)은 고유전상수를 갖는 금속절연막일 수 있으며, 공정단순화를 위해 동일한 공정에서 한번에 형성된 것일 수 있다. 즉, 서로 동일한 물질로 구성될 수 있다. 여기서, 고유전상수는 실리콘산화막의 유전상수(ε=3.9)보다 큰 유전상수를 의미하며, 바람직하게는 9 이상의 유전상수를 의미한다. 구체적으로, 제1 및 제2게이트절연막(34A, 34B)은 하프늄을 포함한 실리케이트, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 일례로, 제1 및 제2게이트절연막(34A, 34B)은 하프늄산화막(HfO2)일 수 있다.
제1 및 제2게이트전극(36A, 36B)을 서로 동일한 물질로 형성하더라도, 제2게이트전극(36B)에 요구되는 일함수보다 제1게이트전극(36A)에 요구되는 일함수를 구현하기 어렵기 때문에 제1게이트절연막(34A)은 제1게이트전극(36A)의 일함수를 조절하기 위한 일함수조절물질이 도핑되어 있을 수 있다. 이때, 일함수조절물질은 란탄(La) 또는 이트륨(Y)일 수 있다.
제1 및 제2캡핑막(35A, 35B)은 제1 및 제2게이트절연막(34A, 34B)과 제1 및 제2게이트전극(36A, 36B) 사이의 상호작용(또는 계면반응)을 차단하는 역할을 수행함과 동시에 제1 및 제2게이트전극(36A, 36B)의 일함수를 조절하여 트랜지스터의 문턱전압을 조절하는 역할을 수행한다. 제1 및 제2캡핑막(35A, 35B)은 공정단순화를 위해 동일한 공정에서 한번에 형성된 것일 수 있다. 즉, 서로 동일한 물질로 구성될 수 있다.
제1 및 제2캡핑막(35A, 35B)은 금속절연막일 수 있다. 이때, 제1 및 제2캡핑막(35A, 35B)은 전체 게이트 유전체 감소를 최소화하기 위하여 제1 및 제2게이트절연막(34A, 34B)과 같이 고유전상수 예컨대, 8 이상의 유전상수를 갖는 금속절연막인 것이 바람직하다. 구체적으로, 제1 및 제2캡핑막(35A, 35B)은 알루미늄(Al)을 포함한 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 일례로, 제1 및 제2캡핑막(35A, 35B)는 알루미늄산화막(Al2O3)일 수 있다.
제1 및 제2게이트전극(36A, 36B)은 금속성막으로 구성된 단일막이거나, 금속성막과 폴리실리콘막이 적층된 적층막 또는 제1금속성막/폴리실리콘막/제2금속성막이 순차적으로 적층된 적층막일 수 있다. 그리고, 제1 및 제2게이트전극(36A, 36B)은 공정단순화를 위하여 동일한 공정에서 한번에 형성된 것일 수 있다. 즉, 서로 동일한 물질일 수 있다. 본 발명의 일실시예에서는 제1 및 제2게이트전극(36A, 36B)가 금속성막으로 구성된 단일막인 경우를 예시하여 설명하기로 한다. 참고로, 금속성막은 금속막, 금속산화막, 금속질화막, 금속산화질화막, 금속실리사이드막을 포함한다.
제1 및 제2게이트전극(36A, 36B)은 티타늄(Ti), 탄탈(Ta), 하프늄(Hf), 텅스텐(W) 및 코발트(Co)로 이루어진 그룹에서 선택된 어느 하나의 질화막이거나, 또는 상기 그룹에서 선택된 어느 하나와 탄소(C) 또는(및) 실리콘(Si)이 혼합된 도전막을 포함할 수 있으나, 이에 한정되지는 않는다.
제1 및 제2게이트전극(36A, 36B)은 각각 자신의 일함수를 조절할 수 있는 불순물을 포함할 수 있다. 이때, 불순물은 알루미늄(Al), 탄소(C), 질소(N), 염소(Cl), 불소(F), 비소(As) 및 인(P)으로 이루어진 그룹으로부터 선택된 어느 하나 이상일 수 있다. 여기서, 제1게이트전극(36A)은 일함수조절물질이 도핑된 제1게이트전극(34A)과 제1캡핑막(35A)에 의한 제1게이트전극(36A)의 일함수 변화를 고려하여 제1게이트전극(36A)이 4.2eV 내지 4.4eV 범위의 일함수를 갖도록 불순물 도핑농도를 조절할 수 있다. 그리고, 제2게이트전극(36B)은 제2캡핑막(35B)에 의한 제2게이트전극(36B)의 일함수 변화를 고려하여 제2게이트전극(36B)이 4.8eV 내지 5.2eV 범위의 일함수를 갖도록 불순물 도핑농도를 조절할 수 있다.
상술한 구조를 갖는 본 발명의 반도체 장치는 제1 및 제2게이트전극(36A, 36B)을 금속성막으로 형성함으로써, 고유전상수를 갖는 게이트절연막과 폴리실리콘막 사이의 계면반응에 기인한 문턱전압 변동을 방지할 수 있다. 또한, 제1 및 제2게이트전극(36A, 36B)으로 폴리실리콘막을 사용하지 않기 때문에 폴리실리콘막의 공핍현상에 기인한 문턱전압 변동도 방지할 수 있다. 또한, 제1 및 제2캡핑막(35A, 35B) 형성공정, 게이트도전막 형성공정 및 제1 및 제2게이트(G1, G2)를 형성하기 위한 식각공정을 단순화시켜 반도체 장치의 제조수율을 향상시킬 수 있다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, NMOS가 형성될 영역인 제1영역과 PMOS가 형성될 영역인 제2영역을 갖는 기판(51)에 소자분리막(52)을 형성하여 각 영역을 전기적으로 분리시킨다. 소자분리막(52)은 STI(Shallow Trench Isolation)공정을 통해 형성할 수 있다.
다음으로, 기판(51) 전면에 계면막(53)을 형성한다. 계면막(53)은 후속 공정을 통해 형성될 게이트절연막(54)과 기판(51) 사이의 계면특성을 향상시킴과 동시에 게이트절연막(54)내 특정성분(예컨대, 금속성분)이 기판(51)으로 확산되는 것을 방지하는 역할을 수행한다. 계면막(53)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 계면막(53)은 실리콘산화막(SiO2)으로 형성할 수 있다.
한편, 경우에 따라 계면막(53) 형성공정을 생략할 수도 있다.
다음으로, 계면막(53) 상에 고유전상수(High-K)를 갖는 게이트절연막(54)을 형성한다. 게이트절연막(54)은 금속절연막으로 형성할 수 있다. 일례로, 게이트절연막(54)은 하프늄산화막(HfO2)으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 제1영역의 게이트절연막(54) 상에 일함수조절물질을 포함한 희생막(55)을 형성한다. 게이트절연막(54) 상에 일함수조절물질을 포함한 희생막(55)을 형성하고, 일함수조절물질을 포함한 희생막(55) 상에 제1영역을 덮고 제2영역을 오픈하는 감광막패턴(미도시)을 형성한 다음, 감광막패턴을 식각장벽으로 제2영역에 형성된 일함수조절물질을 포함한 희생막(55)을 식각하고, 감광막패턴을 제거하는 일련의 공정과정을 통해 제1영역의 게이트절연막(54) 상에 일함수조절물질을 포함한 희생막(55)을 형성할 수 있다. 감광막패턴을 식각장벽으로 일함수조절물질을 포함한 희생막(55) 식각공정시 게이트절연막(54)이 손상되는 것을 방지하기 위해 습식식각법을 사용하는 것이 바람직하다.
희생막(55)에 포함된 일함수조절물질은 제1영역에 형성되는 트랜지스터의 게이트전극 즉, NMOS 게이트전극의 일함수를 조절하여 결과적으로 NMOS의 문턱전압을 조절하는 역할을 수행한다. 구체적으로, 일함수조절물질로는 란탄(La) 또는 이트륨(Y)을 사용할 수 있다. 따라서, 일함수조절물질을 포함한 희생막(55)은 란탄 또는 이트륨을 포함한 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
도 3c에 도시된 바와 같이, 일함수조절물질을 포함한 희생막(55)의 일함수조절물질을 확산(Diffusion)시켜 제1영역의 게이트절연막(54)에 일함수조절물질을 도핑시키는 열처리를 실시한다. 이하, 열처리를 통해 일함수조절물질이 도핑된 게이트절연막(54)을 '제1게이트절연막(54A)'이라 지칭하고, 일함수조절물질이 도핑되지 않은 게이트절연막(54)을 '제2게이트절연막(54B)'으로 지칭한다.
다음으로, 열처리 이후에 잔류하는 일함수조절물질을 포함한 희생막(55)을 제거한다. 일함수조절물질(55)을 포함한 희생막(55)은 습식식각법을 사용하여 제거할 수 있다.
한편, 열처리 이후에 일함수조절물질을 포함한 희생막(55)이 잔류하지 않는 경우에는 상기 제거공정을 생략할 수 있다. 또한, 열처리 이후에 일함수조절물질을 포함한 희생막(55)이 잔류하더라도 상기 제거공정을 생략하고 후속 공정을 진행하여도 무방하다.
도 3d에 도시된 바와 같이, 제1 및 제2게이트절연막(54A, 54B) 상에 캡핑막(56)을 형성한다. 캡핑막(56)은 후속 공정을 통해 형성될 게이트전극과 제1 및 제2게이트절연막(54A, 54B) 사이의 상호작용(또는 계면반응)을 방지하는 역학 및 게이트전극의 일함수를 조절하여 결과적으로 트랜지스터의 문턱전압을 조절하는 역할을 수행한다.
캡핑막(56)은 전체 게이트 유전체 감소를 최소화학 위하여 제1 및 제2게이트절연막(34A, 34B)과 같이 고유전상수를 갖는 금속절연막으로 형성하는 것이 바람직하다. 구체적으로, 캡핑막(56)은 알루미늄을 포함한 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 캡핑막(56)은 알루미늄산화막(Al2O3)으로 형성할 수 있다.
한편, 본 발명은 후속 공정(즉, 게이트전극의 일함수를 조절하기 위한 불순물 도핑 또는 불순물 이온주입)을 통해 제1 및 제2영역에 형성되는 트랜지스터가 요구하는 반도체 장치의 문턱전압 특성을 확보할 수 있기 때문에 경우에 따라 캡핑막(56) 형성공정을 생략할 수도 있다.
다음으로, 캡핑막(56) 상에 게이트도전막을 형성한다. 이하, 설명의 편의를 위하여 제1영역에 형성된 게이트도전막을 '제1게이트도전막(57A)'으로 표기하고, 제2영역에 형성된 게이트도전막을 '제2게이트도전막(57B)'으로 표기한다.
제1 및 제2게이트도전막(57A, 57B)은 금속성막으로 형성할 수 있다. 구체적으로, 제1 및 제2게이트도전막(57A, 57B)은 티타늄(Ti), 탄탈(Ta), 하프늄(Hf), 텅스텐(W) 및 코발트(Co)로 이루어진 그룹에서 선택된 어느 하나의 질화막으로 형성하거나, 또는 상기 그룹에서 선택된 어느 하나와 탄소(C) 또는/및 실리콘(Si)이 혼합된 도전물질로 형성할 수 있으나, 이에 한정되지는 않는다.
도 3e에 도시된 바와 같이, 제1 및 제2게이트도전막(57A, 57B) 상에 제1영역을 덮고 제2영역을 오픈하는 즉, 제2게이트도전막(57B)를 오픈하는 제1마스크패턴(58)을 형성한 후에 제1마스크패턴(58)을 배리어로 제2게이트도전막(57B)에 제2게이트도전막(57B)의 일함수를 조절할 수 있는 불순물을 도핑한다. 이때, 일함수를 조절할 수 있는 불순물로는 알루미늄(Al), 탄소(C), 질소(N), 염소(Cl), 불소(F), 비소(As) 및 인(P)으로 이루어진 그룹으로부터 선택된 어느 하나 이상을 사용할 수 있으며, 불순물 도핑은 플라즈마 도핑 또는 이온주입법을 사용하여 실시할 수 있다.
캡핑막(56)에 기인한 제2게이트도전막(57B)의 일함수 변화를 고려하여 제2게이트도전막(57B)에 대한 불순물 도핑이 완료된 시점에서 제2게이트도전막(57B)이 4.8eV 내지 5.2eV 범위의 일함수를 갖도록 불순물 도핑공정을 제어하는 것이 바람직하다. 한편, 캡핑막(56)에 의하여 제2게이트도전막(57B)의 일함수가 4.8eV 내지 5.2eV 범위에 존재하는 경우에는 제2게이트도전막(57B)에 대한 불순물 도핑공정을 생략할 수 있다.
다음으로, 제1마스크패턴(58)을 제거한다.
도 3f에 도시된 바와 같이, 제1 및 제2게이트도전막(57A, 57B) 상에 제2영역을 덮고 제1영역을 오픈하는 즉, 제1게이트도전막(57A)를 오픈하는 제2마스크패턴(59)을 형성한 후에 제2마스크패턴(59)을 배리어로 제1게이트도전막(57A)에 제1게이트도전막(57A)의 일함수를 조절할 수 있는 불순물을 도핑한다. 이때, 일함수를 조절할 수 있는 불순물로는 알루미늄(Al), 탄소(C), 질소(N), 염소(Cl), 불소(F), 비소(As) 및 인(P)으로 이루어진 그룹으로부터 선택된 어느 하나 이상을 사용할 수 있으며, 불순물 도핑은 플라즈마 도핑 또는 이온주입법을 사용하여 실시할 수 있다.
일함수조절물질이 도핑된 제1게이트절연막(54A)과 캡핑막(56)에 기인한 제1게이트도전막(57A)의 일함수 변화를 고려하여 제1게이트도전막(57A)에 대한 불순물 도핑이 완료된 시점에서 제1게이트도전막(57A)이 4.2eV 내지 4.4eV 범위의 일함수를 갖도록 불순물 도핑공정을 제어하는 것이 바람직하다. 한편, 제1게이트절연막(54A) 또는/및 캡핑막(56)에 의하여 제1게이트도전막(57A)의 일함수가 4.2eV 내지 4.4eV 범위에 존재하는 경우에는 제1게이트도전막(57B)에 대한 불순물 도핑공정을 생략할 수 있다.
다음으로, 제2마스크패턴(59)을 제거한다.
도 3g에 도시된 바와 같이, 제1 및 제2게이트도전막(57A, 57B) 상에 게이트하드마스크막(60)을 형성한다, 게이트하드마스크막(60)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 적층막으로 형성할 수 있다.
한편, 게이트하드마스크막(60)을 형성하기 이전에 제1 및 제2게이트도전막(57A, 57B) 상에 폴리실리콘막(미도시) 또는 폴리실리콘막(미도시)과 금속성막(미도시)이 적층된 적층막을 추가적으로 형성할 수도 있다.
다음으로, 게이트하드마스크막(60), 제1게이트도전막(57A), 제2게이트도전막(57B), 캡핑막(56), 제1게이트절연막(54A), 제2게이트절연막(54B) 및 계면막(53)을 선택적으로 식각한다. 이하, 식각된 제1 및 제2게이트도전막(57A, 57B)는 각각 '제1게이트전극(57A)' 및 '제2게이트전극(57B)'으로 표기한다.
식각공정이 완료되면 제1영역의 기판(51) 상에는 계면막(53), 제1게이트절연막(54A), 캡핑막(56), 제1게이트전극(57A) 및 게이트하드마스크막(60)이 순차적으로 적층된 제1게이트(G1)가 형성되고, 제2영역의 기판(51) 상에는 계면막(53), 제2게이트절연막(54B), 캡핑막(56), 제2게이트전극(57B) 및 게이트하드마스크막(60)이 순차적으로 적층된 제2게이트(G2)가 형성된다.
다음으로, 제1 및 제2게이트(G1, G2) 양측벽에 스페이서(61)를 형성하고, 제1 및 제2게이트(G1, G2) 양측 기판(51)에 각각 제1접합영역(62A)과 제2접합영역(62B)을 형성한다.
상술한 본 발명의 반도체 장치 제조방법에 따라 형성된 반도체 장치는 제1 및 제2게이트전극(57A, 57B)을 금속성막으로 형성함으로써, 고유전상수를 갖는 게이트절연막과 폴리실리콘막 사이의 계면반응에 기인한 문턱전압 변동을 방지할 수 있다. 또한, 제1 및 제2게이트전극(57A, 57B)으로 폴리실리콘막을 사용하지 않기 때문에 폴리실리콘막의 공핍현상에 기인한 문턱전압 변동도 방지할 수 있다. 또한, 캡핑막(56) 형성공정, 게이트도전막(57) 형성공정 및 제1 및 제2게이트(G1, G2)를 형성하기 위한 식각공정을 단순화시켜 반도체 장치의 제조수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33A : 제1계면막 33B : 제2계면막
34A : 제1게이트절연막 34B : 제2게이트절연막
35A : 제1캡핑막 35B : 제2캡핑막
36A : 제1게이트전극 36B : 제2게이트전극
37A : 제1게이트하드마스크막 37B : 제2게이트하드마스크막
38A : 제1스페이서 38B : 제2스페이서
39A : 제1접합영역 39B : 제2접합영역
G1 : 제1게이트 G2 : 제2게이트
33A : 제1계면막 33B : 제2계면막
34A : 제1게이트절연막 34B : 제2게이트절연막
35A : 제1캡핑막 35B : 제2캡핑막
36A : 제1게이트전극 36B : 제2게이트전극
37A : 제1게이트하드마스크막 37B : 제2게이트하드마스크막
38A : 제1스페이서 38B : 제2스페이서
39A : 제1접합영역 39B : 제2접합영역
G1 : 제1게이트 G2 : 제2게이트
Claims (5)
- NMOS영역과 PMOS영역을 갖는 기판;
상기 NMOS영역의 기판상에 형성되고, 금속성막으로 이루어진 제1게이트전극;
상기 PMOS영역의 기판상에 형성되고, 상기 제1게이트전극과 동일한 물질로 이루어진 제2게이트전극; 및
상기 기판과 상기 제1게이트전극 사이에 삽입된 제1게이트전극과 상기 기판과 상기 제2게이트전극 사이에 삽입된 제2게이트절연막을 포함하고,
상기 제1게이트절연막은 상기 제1게이트전극의 일함수를 조절할 수 있는 일함수조절물질이 도핑된 반도체 장치.
- NMOS영역과 PMOS영역을 갖는 기판;
상기 NMOS영역의 기판상에 형성되고, 금속성막으로 이루어진 제1게이트전극;
상기 PMOS영역의 기판상에 형성되고, 상기 제1게이트전극과 동일한 물질로 이루어진 제2게이트전극;
상기 기판과 상기 제1게이트전극 사이에 삽입된 제1게이트전극과 상기 기판과 상기 제2게이트전극 사이에 삽입된 제2게이트절연막; 및
상기 제1 및 제2게이트절연막과 상기 제1 및 제2게이트전극 사이에 삽입되어 제1 및 제2게이트전극의 일함수를 조절하는 캡핑막을 포함하고,
상기 제1게이트절연막은 상기 제1게이트전극의 일함수를 조절할 수 있는 일함수조절물질이 도핑된 반도체 장치.
- 제1항 또는 제2항에 있어서,
상기 제1게이트전극 또는/및 상기 제2게이트전극은 자신의 일함수를 조절하는 불순물이 도핑된 반도체 장치.
- NMOS영역과 PMOS영역을 갖는 기판상에 게이트절연막을 형성하는 단계;
상기 NMOS영역의 게이트절연막에 일함수조절물질을 도핑하는 단계;
상기 게이트절연막 상에 금속성막을 포함한 게이트도전막을 형성하는 단계;
상기 게이트도전막에 각 영역별 선택적으로 자신의 일함수를 조절하는 불순물을 도핑하는 단계; 및
상기 게이트도전막 및 상기 게이트절연막을 선택적으로 식각하여 게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- NMOS영역과 PMOS영역을 갖는 기판상에 게이트절연막을 형성하는 단계;
상기 NMOS영역의 게이트절연막에 일함수조절물질을 도핑하는 단계;
상기 게이트절연막 상에 캡핑막을 형성하는 단계;
상기 캡핑막 상에 금속성막을 포함한 게이트도전막을 형성하는 단계;
상기 게이트도전막에 각 영역별 선택적으로 자신의 일함수를 조절하는 불순물을 도핑하는 단계; 및
상기 게이트도전막, 상기 캡핑막 및 상기 게이트절연막을 선택적으로 식각하여 게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
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| Country | Link |
|---|---|
| KR (1) | KR20130022882A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150077545A (ko) * | 2013-12-27 | 2015-07-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10181427B2 (en) | 2017-02-06 | 2019-01-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
| KR20210152376A (ko) * | 2020-06-05 | 2021-12-15 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 게이트 구조체 및 방법 |
| US11699735B2 (en) | 2020-06-05 | 2023-07-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure and method |
-
2011
- 2011-08-26 KR KR1020110085875A patent/KR20130022882A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10181427B2 (en) | 2017-02-06 | 2019-01-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
| KR20210152376A (ko) * | 2020-06-05 | 2021-12-15 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 게이트 구조체 및 방법 |
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