KR20130022336A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 듀얼 게이트를 구비한 반도체 장치에서 문턱전압 특성 및 신뢰성이 열화되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 형성된 게이트전극; 상기 게이트전극과 상기 기판 사이에 삽입된 캡핑막; 및 상기 캡핑막과 상기 기판 사이에 삽입되어 상기 캡핑막에 기인한 상기 게이트전극의 일함수 변화를 상쇄시키는 일함수조절물질이 도핑된 게이트절연막을 포함하는 반도체 장치를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 특히 듀얼 게이트(Duel Gate)를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
최근, 디램(DRAM)과 같은 메모리 장치와 로직(Logic) 장치에서 빠른 구동속도에 대한 요구 및 고집적화에 대한 요구가 증가하고 있다. 이에 따라, 게이트절연막으로 실리콘산화막(SiO2)의 유전상수보다 큰 고유전상수를 갖는 절연막으로 형성하는 방법에 도입되었다. 고유전상수를 갖는 절연막으로는 금속절연막이 사용되고 있다.
하지만, 게이트절연막을 고유전상수를 갖는 금속절연막으로 적용한 경우에 폴리실리콘 게이트전극과 금속절연막 사이의 계면반응에 기인한 페르미 레벨 피닝(Fermi level pinning)으로 인해 게이트전극의 일함수(work function)가 변화되면서 PMOS 및 NMOS의 문턱전압이 변화하는 문제점이 발생한다. 특히, PMOS의 문턱전압이 크게 증가하여 NMOS와 PMOS 사이의 문턱전압 차이가 감소하여 이들로 구성된 CMOS의 동작 특성이 열화된다. 이를 방지하기 위하여 NMOS의 게이트전극으로는 폴리실리콘막을 사용하고, PMOS의 게이트전극으로는 금속성막을 사용하는 듀얼 게이트(Duel Gate)가 도입되었다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, NMOS가 형성될 제1영역과 PMOS가 형성될 제2영역을 갖는 기판(11)에 소자분리막(12)을 형성하여 각 영역을 분리시킨다. 이어서, 기판(11) 상에 계면막(13) 및 게이트절연막(14)을 순차적으로 형성한다. 이때, 게이트절연막(14)은 고유전상수를 갖는 금속절연막으로 형성한다. 이어서, 게이트절연막(14) 상에 PMOS의 게이트전극으로 작용하는 금속성막(15)을 형성하고, 금속성막(15) 상에 하드마스크패턴(16)을 형성한다.
도 1b에 도시된 바와 같이, 하드마스크패턴(16)을 식각장벽(etch barrier)으로 금속성막(15)을 식각한다. 이하, 식각되어 제2영역에만 잔류하는 금속성막(15)의 도면부호를 '15A'로 변경하여 표기한다.
도 1c에 도시된 바와 같이, 기판(11) 전면에 NMOS의 게이트전극으로 작용하는 폴리실리콘막(17)을 형성하고, 폴리실리콘막(17) 상에 게이트하드마스크막(18)을 형성한다.
도 1d에 도시된 바와 같이, 게이트하드마스크막(18), 폴리실리콘막(17), 금속성막(15A), 게이트절연막(14) 및 계면막(13)을 선택적으로 식각하여 제1 및 제2영역에 각각 제1게이트(G1) 및 제2게이트(G2)를 형성한 다음, 제1 및 제2게이트(G1, G2)의 측벽에 스페이서(20A, 20B) 및 접합영역(19A, 19B)을 형성한다. 여기서, 제1게이트(G1)는 계면막(13A), 게이트절연막(14A), 폴리실리콘막(17A) 및 게이트하드마스크막(18A)이 순차적으로 적층된 구조를 갖고, 제2게이트(G2)는 계면막(13B), 게이트절연막(14B), 금속성막(15B), 폴리실리콘막(17B) 및 게이트하드마스크막(18B)이 순차적으로 적층된 구조를 갖는다.
하지만, 종래기술에서는 하드마스크패턴(16)을 이용한 금속성막(15A) 식각공정시 노출되는 게이트절연막(14)의 표면이 손상되는 문제점이 발생한다(도 1b의 도면부호 'X' 참조)
또한, 종래기술에서 금속절연막으로 게이트절연막(14)을 형성하는데, NMOS 게이트전극으로 작용하는 폴리실리콘막(17)을 형성하는 과정에서 게이트절연막(14)과 폴리실리콘막(17) 사이에 계면반응(즉, 실리사이드 반응)이 발생하여 NMOS의 문턱전압이 증가하는 문제점이 발생한다(도 1c의 도면부호 'Y' 참조). 또한, 게이트절연막(14)과 폴리실리콘막(17) 사이의 계면반응은 금속성막(15A) 식각공정시 게이트절연막(14)의 표면이 손상되어 게이트절연막(14) 표면의 거칠기가 증가함에 따라 더욱더 심화되는 문제점이 발생한다.
결과적으로, 상술한 게이트절연막(14)의 표면 손상 및 게이트절연막(14)과 폴리실리콘막(17) 사이의 계면반응으로 인해 듀얼 게이트를 구비한 반도체 장치의 문턱전압 특성 및 신뢰성이 급격히 열화되는 바, 이를 해결할 수 있는 방법에 대한 연구가 절실히 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 듀얼 게이트를 구비한 반도체 장치에서 문턱전압 특성 및 신뢰성이 열화되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 형성된 게이트전극; 상기 게이트전극과 상기 기판 사이에 삽입된 캡핑막; 및 상기 캡핑막과 상기 기판 사이에 삽입되어 상기 캡핑막에 기인한 상기 게이트전극의 일함수 변화를 상쇄시키는 일함수조절물질이 도핑된 게이트절연막을 포함하는 반도체 장치를 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 제1영역과 제2영역을 갖는 기판; 상기 제1 및 제2영역의 기판상에 각각 형성된 제1 및 제2게이트전극; 상기 기판과 상기 제1 및 제2게이트전극 사이에 삽입된 캡핑막; 및 상기 제1 및 제2영역의 기판과 상기 캡핑막 사이에 각각 삽입된 제1 및 제2게이트절연막을 포함하고, 상기 제1게이트절연막은 상기 캡핑막에 기인한 상기 제1게이트전극의 일함수 변화를 상쇄시키는 일함수조절물질이 도핑된 반도체 장치를 제공한다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 제1영역과 제2영역을 갖는 기판상에 게이트절연막을 형성하는 단계; 상기 제1영역의 게이트절연막에 일함수조절물질을 도핑하는 단계; 상기 게이트절연막 상에 캡핑막을 형성하는 단계; 상기 제2영역의 캡핑막 상에 제1게이트도전막을 형성하는 단계; 상기 기판 전면에 제2게이트도전막을 형성하는 단계; 및 상기 제2게이트도전막, 제1게이트도전막, 캡핑막 및 게이트절연막을 선택적으로 식각하여 상기 제1 및 제2영역에 각각 게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제의 해결 수단을 바탕으로 하는 본 발명은 캡핑막을 구비함으로써, 공정간 게이트절연막이 손상되는 것을 방지함과 동시에 게이트절연막과 게이트전극 사이의 계면반응을 차단하여 듀얼 게이트를 구비한 반도체 장치에서 문턱전압 특성 및 신뢰성이 열화되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 게이트절연막에 일함수조절물질을 도핑함으로써, 캡핑막을 도입함에 따른 문턱전압 변동을 상쇄시켜 듀얼 게이트를 구비한 반도체 장치에서 문턱전압 특성 및 신뢰성이 열화되는 것을 보다 효과적으로 방지할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 듀얼 게이트(Duel Gate)를 구비한 반도체 장치에서 문턱전압 특성 및 신뢰성 특성이 열화되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 제1영역과 제2영역을 갖는 기판(31)에 제1영역과 제2영역을 전기적으로 분리시키는 소자분리막(32)이 형성되어 있다. 여기서, 제1영역과 제2영역은 각각 트랜지스터가 형성되는 영역으로, 제1영역은 NMOS영역일 수 있고, 제2영역은 PMOS영역일 수 있다. 그리고, 각 영역을 전기적으로 분리시키는 소자분리막은(32) STI(Shallow Trench Isolation) 공정을 통해 형성된 것일 수 있다.
제1영역의 기판(31) 상에는 제1계면막(33A), 일함수조절물질이 도핑된 제1게이트절연막(34A), 제1캡핑막(35A), 제1게이트전극(37A) 및 제1게이트하드마스크막(39A)이 순차적으로 적층된 구조를 갖는 제1게이트(G1)가 형성되어 있다. 그리고, 제1게이트(G1) 양측벽에는 제1스페이서(39A)가 형성되어 있고, 제1게이트(G1) 양측 기판(31)에는 제1접합영역(40A)이 형성되어 있다.
제2영역의 기판(31) 상에는 제2계면막(33B), 제2게이트절연막(34B), 제2캡핑막(35B), 금속성막(36)과 폴리실리콘막(37B)이 적층된 제2게이트전극 및 제2게이트하드마스크막(38B)이 순차적으로 적층된 구조를 갖는 제2게이트(G2)가 형성되어 있다. 그리고, 제2게이트(G2) 양측벽에는 제2스페이서(39B)가 형성되어 있고, 제2게이트(G2) 양측 기판(31)에는 제1접합영역(40B)이 형성되어 있다.
제1 및 제2계면막(33A, 33B)은 기판(31)과 제1 및 제2게이트절연막(34A, 34B) 사이의 계면특성을 향상시키는 역할을 수행함과 동시에 제1 및 제2게이트절연막(34A, 34B)에 포함된 금속물질이 기판(31)으로 확산되는 것을 방지하는 역할을 수행한다. 제1 및 제2계면막(33A, 33B)은 공정단순화를 위해 동일한 공정에서 한번에 형성된 것일 수 있다. 즉, 서로 동일한 물질로 구성될 수 있다. 제1 및 제2계면막(33A, 33B)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 일례로, 제1 및 제2계면막(33A, 33B)은 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 및 실리콘산화질화막(SiON)으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
제1 및 제2게이트절연막(34A, 34B)은 고유전상수를 갖는 금속절연막일 수 있다. 여기서, 고유전상수는 실리콘산화막의 유전상수(ε=3.9)보다 큰 유전상수를 의미하며, 바람직하게는 9 이상의 유전상수를 의미한다. 일례로, 제1 및 제2게이트절연막(34A, 34B)은 하프늄을 포함한 실리케이트, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
제1게이트절연막(34A)에 도핑된 일함수조절물질은 제1게이트전극(37A)의 일함수를 조절하는 역할 즉, 제1영역에 형성되는 트랜지스터의 문턱전압을 조절하는 역할을 수행한다. 구체적으로, 공정간 제1게이트절연막(34A)이 손상되는 것을 방지하기 위하여 제1캡핑막(35A)을 도입함에 따른 문턱전압 변동을 상쇄시키는 역할을 수행하는 것으로 란탄계열(lanthanoids)의 물질을 사용할 수 있다. 일례로, 제1게이트절연막(34A)에 도핑된 일함수조절물질은 란탄(La)일 수 있다. 참고로, 란탄계열의 물질은 원자번호 57번인 란탄(La)부터 71번인 루테늄(Lu)까지의 15원소를 포함한다.
제1캡핑막(35A)은 공정간 제1게이트절연막(34A)이 손상되는 것을 방지함과 동시에 제1게이트전극(37A)과 제1게이트절연막(34A) 사이의 계면반응을 차단하는 역할을 수행한다. 제2캡핑막(35B)은 금속성막(36)을 포함한 제2게이트전극의 일함수를 조절하여 제2영역에 형성되는 트랜지스터의 문턱전압을 조절하는 역할을 수행한다. 제1 및 제2캡핑막(35A, 35B)은 공정단순화를 위해 동일한 공정에서 한번에 형성된 것일 수 있다. 즉, 서로 동일한 물질로 구성될 수 있다. 제1 및 제2캡핑막(35A, 35B)은 금속절연막일 수 있다. 구체적으로, 제1 및 제2캡핑막(35A, 35B)은 알루미늄(Al) 또는 이트륨(Y)을 포함한 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
제1게이트전극(37A)은 폴리실리콘막을 포함한다. 구체적으로, 제1게이트전극(37A)은 폴리실리콘막으로 이루어진 단일막 또는 폴리실리콘막과 금속성막(미도시)이 적층된 적층막일 수 있다. 이때, 금속성막(미도시)으로는 텅스텐(W), 티타늄(Ti), 코발트(Co), 알루미늄(Al), 탄탈(Ta) 및 하프늄(Hf)으로 이루어진 그룹으로부터 선택된 어느 하나의 금속막, 이들의 질화막 또는 이들의 실리사이드막을 포함하나, 이에 한정되지는 않는다.
금속성막(36)과 폴리실리콘막(37B)이 적층된 제2게이트전극에서 금속성막(36)은 TiN막, TiAlN막, TiSiN막, TaN막, TaCN막, TaSiN막, TaTiN막, TiSi막 및 HfN막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 조합을 포함하나, 이에 한정되지는 않는다.
제1 및 제2게이트하드마스크막(38A, 38B)과 제1 및 제2스페이서(39A, 39B)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다.
상술한 구조를 갖는 본 발명의 반도체 장치는 제1캡핑막(35A)을 구비함으로써, 공정간 제1게이트절연막(34A)이 손상되는 것을 방지함과 동시에 제1게이트절연막(34A)과 제1게이트전극(37A) 사이의 계면반응을 차단하여 듀얼 게이트를 구비한 반도체 장치에서 문턱전압 특성 및 신뢰성이 열화되는 것을 방지할 수 있다.
또한, 본 발명은 제1게이트절연막(34A)에 일함수조절물질을 도핑함으로써, 제1캡핑막(35A)을 도입함에 따른 문턱전압 변동을 상쇄시켜 듀얼 게이트를 구비한 반도체 장치에서 문턱전압 특성 및 신뢰성이 열화되는 것을 보다 효과적으로 방지할 수 있다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, NMOS가 형성될 영역인 제1영역과 PMOS가 형성될 영역인 제2영역을 갖는 기판(51)에 소자분리막(52)을 형성하여 각 영역을 전기적으로 분리시킨다. 소자분리막(52)은 STI(Shallow Trench Isolation)공정을 통해 형성할 수 있다.
다음으로, 기판(51) 전면에 계면막(53)을 형성한다. 계면막(53)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 계면막(53)은 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 계면막(53) 상에 고유전상수(High-K)를 갖는 게이트절연막(54)을 형성한다. 게이트절연막(54)은 금속절연막으로 형성할 수 있다. 일례로, 게이트절연막(54)은 하프늄산화막(HfO2)으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 제1영역의 게이트절연막(54) 상에 일함수조절물질을 포함한 희생막(55)을 형성한다. 게이트절연막(54) 상에 일함수조절물질을 포함한 희생막(55)을 형성하고, 일함수조절물질을 포함한 희생막(55) 상에 제1영역을 덮고 제2영역을 오픈하는 감광막패턴(미도시)을 형성한 다음, 감광막패턴을 식각장벽으로 제2영역에 형성된 일함수조절물질을 포함한 희생막(55)을 식각하고, 감광막패턴을 제거하는 일련의 공정과정을 통해 제1영역의 게이트절연막(54) 상에 일함수조절물질을 포함한 희생막(55)을 형성할 수 있다. 감광막패턴을 식각장벽으로 일함수조절물질을 포함한 희생막(55) 식각공정시 게이트절연막(54)이 손상되는 것을 방지하기 위해 습식식각법을 사용하는 것이 바람직하다.
희생막(55)에 포함된 일함수조절물질은 제1영역에 형성되는 트랜지스터의 게이트전극 즉, NMOS 게이트전극의 일함수를 조절하여 결과적으로 NMOS의 문턱전압을 조절하는 역할을 수행한다. 구체적으로, 일함수조절물질로는 란탄계열(lanthanoids) 물질을 사용할 수 있다. 일례로, 일함수조절물질을 포함한 희생막(55)은 란탄막으로 형성할 수 있다. 또한, 일함수조절물질을 포함한 희생막(55)은 란탄을 포함한 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수도 있다.
일함수조절물질을 포함한 희생막(55)은 게이트절연막(54)과 식각선택비를 갖도록 형성하는 것이 바람직하다. 일례로, 게이트절연막(54)을 하프늄산화막으로 형성한 경우에 일함수조절물질을 포함한 희생막(55)은 란탄막, 란탄질화막 또는 란탄산화질화막으로 형성할 수 있다.
도 3c에 도시된 바와 같이, 일함수조절물질을 포함한 희생막(55)의 일함수조절물질을 확산(Diffusion)시켜 제1영역의 게이트절연막(54)에 일함수조절물질을 도핑시키는 열처리를 실시한다. 이하, 열처리를 통해 일함수조절물질이 도핑된 게이트절연막(54)을 '제1게이트절연막(54A)'이라 지칭하고, 일함수조절물질이 도핑되지 않은 게이트절연막(54)을 '제2게이트절연막(54B)'으로 지칭한다.
도 3d에 도시한 바와 같이, 열처리 이후에 잔류하는 일함수조절물질을 포함한 희생막(55)을 제거한다. 일함수조절물질(55)을 포함한 희생막(55)은 습식식각법을 사용하여 제거할 수 있다.
한편, 열처리 이후에 일함수조절물질을 포함한 희생막(55)이 잔류하지 않는 경우에는 상기 제거공정을 생략할 수 있다. 또한, 열처리 이후에 일함수조절물질을 포함한 희생막(55)이 잔류하더라도 상기 제거공정을 생략하고 후속 공정을 진행하여도 무방하다.
도 3e에 도시된 바와 같이, 제1 및 제2게이트절연막(54A, 54B) 상에 캡핑막(56)을 형성한다. 제1영역에 형성된 캡핑막(56)은 후속 공정간 제1게이트절연막(54A)의 손실(또는 손상)을 방지하는 역할을 수행하고, 제2영역에 형성된 캡핑막(56)은 제2영역에 형성되는 트랜지스터의 게이트전극 즉, PMOS 게이트전극의 일함수를 조절하여 결과적으로 PMOS의 문턱전압을 조절하는 역할을 수행한다. 따라서, 캡핑막(56)은 알루미늄산화막, 알루미늄질화막, 알루미늄산화질화막, 이트륨산화막, 이트륨질화막 및 이트륨산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 캡핑막(56)은 알루미늄산화막(Al2O3)으로 형성할 수 있다.
한편, 캡핑막(56)이 제2영역에 형성되는 트랜지스터 즉, PMOS의 문턱전압을 변화시키기 때문에 제1영역에 형성되는 트랜지스터 즉, NMOS의 문턱전압도 변화하게 된다. 이로 인하여, 종래에는 캡핑막(56)을 도입하는 경우 제2영역에만 캡핑막(56)이 잔류하고, 제1영역에는 캡핑막(56)이 잔류하지 않도록 별도의 공정을 진행하였다. 하지만, 본 발명은 제1영역에 형성된 제1게이트절연막(54A)이 일함수조절물질을 포함하고 있기 때문에 제1게이트절연막(54A) 상에 PMOS의 문턱전압을 조절하기 위한 캡핑막(56)을 형성하더라도, 캡핑막(56)에 기인한 NMOS의 문턱전압 변화를 상쇄시킬 수 있다.
다음으로, 캡핑막(56) 상에 금속성막(57)을 형성한다. 금속성막(57)은 제2영역에 형성되는 트랜지스터의 게이트전극으로 작용한다. 금속성막(57)은 TiN막, TiAlN막, TiSiN막, TaN막, TaCN막, TaSiN막, TaTiN막, TiSi막 및 HfN막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 적층막으로 형성할 수 있으나, 이에 한정되지는 않는다.
다음으로, 금속성막(57) 상에 제1영역을 오픈하고, 제2영역을 덮는 하드마스크패턴(58)을 형성한다. 하드마스크패턴(58)은 캡핑막(56) 및 금속성막(57)과 식각선택비를 갖고, 형성공정시 금속성막(57)이 손상되는 것을 방지하기 위해 저온에서 형성할 수 있는 ULTO(Ultra Low Temperature Oxide)막으로 형성한다.
도 3f에 도시된 바와 같이, 하드마스크패턴(58)을 식각장벽으로 제1영역의 캡핑막(56)이 노출될때까지 금속성막(57)을 식각한다. 이하, 식각된 금속성막(57)의 도면부호를 '57A'로 변경하여 표기한다.
참고로, 종래에는 하드마스크패턴(58)을 식각장벽으로 금속성막(57A)을 식각하는 과정에서 제1영역의 제1게이트절연막(54A)이 노출되어 제1게이트절연막(54A)의 표면이 손상되는 문제점이 발생하였으나, 본 발명은 제1게이트절연막(54A) 상에 형성된 캡핑막(56)에 의하여 제1게이트절연막(54A) 표면이 식각공정시 손상되는 것을 방지할 수 있다.
다음으로, 하드마스크패턴(58)을 제거한다.
도 3g에 도시된 바와 같이, 기판(51) 전면에 폴리실리콘막(59)을 형성한다. 폴리실리콘막(59)은 제1영역에 형성되는 트랜지스터의 게이트전극으로 작용한다. 이때, 폴리실리콘막(59)은 금속성막(57A)을 덮도록 형성할 수 있다.
참고로, 종래에는 제1게이트절연막(35A)과 폴리실리콘막(59)이 접하는 형태를 갖기 때문에 이들 사이의 계면반응에 의하여 반도체 장치의 특성이 열화되었으나, 본 발명은 제1게이트절연막(35A)과 폴리실리콘막(59) 사이에 삽입된 캡핑막(56)에 의하여 이들 사이의 계면반응을 차단할 수 있다.
다음으로, 폴리실리콘막(59) 상에 게이트하드마스크막(60)을 형성한다.
도 3h에 도시된 바와 같이, 게이트하드마스크막(60), 폴리실리콘막(59), 금속성막(57A), 캡핑막(56), 제1 및 제2게이트절연막(54A, 54B) 및 계면막(53)을 선택적으로 식각하여 제1영역의 제1게이트(G1)와 제2영역의 제2게이트(G2)를 형성한다. 구체적으로, 식각공정을 통해 제1영역의 기판(51) 상에는 제1계면막(53A), 일함수조절물질이 도핑된 제1게이트절연막(54A), 제1캡핑막(56A), 제1폴리실리콘막(59A) 및 제1게이트하드마스크막(60A)이 순차적으로 적층된 구조를 갖는 제1게이트(G1)가 형성되고, 제2영역의 기판(51) 상에는 제2계면막(53B), 제2게이트절연막(54B), 제2캡핑막(56B), 금속성막(57B), 제2폴리실리콘막(59B) 및 제2게이트하드마스크막(60B)이 순차적으로 적층된 구조를 갖는 제2게이트(G2)가 형성된다.
다음으로, 제1 및 제2게이트(G1, G1) 양측벽에는 제1 및 제2스페이서(61A, 61B)를 형성하고, 제1 및 제2게이트(G1, G1) 양측 기판(51)에는 제1 및 제2접합영역(62A, 62B)를 형성한다.
상술한 공정과정을 통해 본 발명의 일실시예에 따른 반도체 장치를 형성할 수 있다. 본 발명의 일실시예에서는 게이트절연막 상에 일함수조절물질을 포함한 희생막을 형성한 후에 열처리를 통해 일함수조절물질을 게이트절연막에 도핑하는 경우를 예시하였으나, 게이트절연막 사이에 일함수조절물질을 포함한 희생막을 형성한 후에 열처리하는 방법으로 게이트절연막에 일함수조절물질을 도핑시킬 수도 있다. 또한, 캡핑막 상에 일함수조절물질을 포함한 희생막을 형성한 후에 열처리하거나, 폴리실리콘막 상에 일함수조절물질을 포함한 희생막을 형성한 후에 열처리하여 게이트절연막에 일함수조절물질을 도핑시킬 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33A : 제1계면막 33B : 제2계면막
34A : 제1게이트절연막 34B : 제2게이트절연막
35A : 제1캡핑막 35B : 제2캡핑막
36 : 금속성막 37A : 제1게이트전극
37B : 폴리실리콘막 38A : 제1게이트하드마스크막
38B : 제2게이트하드마스크막 39A : 제1스페이서
39B : 제2스페이서 40A : 제1접합영역
40B : 제2접합영역 G1 : 제1게이트
G2 : 제2게이트
33A : 제1계면막 33B : 제2계면막
34A : 제1게이트절연막 34B : 제2게이트절연막
35A : 제1캡핑막 35B : 제2캡핑막
36 : 금속성막 37A : 제1게이트전극
37B : 폴리실리콘막 38A : 제1게이트하드마스크막
38B : 제2게이트하드마스크막 39A : 제1스페이서
39B : 제2스페이서 40A : 제1접합영역
40B : 제2접합영역 G1 : 제1게이트
G2 : 제2게이트
Claims (5)
- 기판상에 형성된 게이트전극;
상기 게이트전극과 상기 기판 사이에 삽입된 캡핑막; 및
상기 캡핑막과 상기 기판 사이에 삽입되어 상기 캡핑막에 기인한 상기 게이트전극의 일함수 변화를 상쇄시키는 일함수조절물질이 도핑된 게이트절연막
을 포함하는 반도체 장치.
- 제1영역과 제2영역을 갖는 기판;
상기 제1 및 제2영역의 기판상에 각각 형성된 제1 및 제2게이트전극;
상기 기판과 상기 제1 및 제2게이트전극 사이에 삽입된 캡핑막; 및
상기 제1 및 제2영역의 기판과 상기 캡핑막 사이에 각각 삽입된 제1 및 제2게이트절연막을 포함하고,
상기 제1게이트절연막은 상기 캡핑막에 기인한 상기 제1게이트전극의 일함수 변화를 상쇄시키는 일함수조절물질이 도핑된 반도체 장치.
- 제1항 또는 제2항에 있어서,
상기 캡핑막은 알루미늄 또는 이트륨을 포함한 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하고, 상기 일함수조절물질은 란탄계열 물질을 포함하는 반도체 장치.
- 제1영역과 제2영역을 갖는 기판상에 게이트절연막을 형성하는 단계;
상기 제1영역의 게이트절연막에 일함수조절물질을 도핑하는 단계;
상기 게이트절연막 상에 캡핑막을 형성하는 단계;
상기 제2영역의 캡핑막 상에 제1게이트도전막을 형성하는 단계;
상기 기판 전면에 제2게이트도전막을 형성하는 단계; 및
상기 제2게이트도전막, 제1게이트도전막, 캡핑막 및 게이트절연막을 선택적으로 식각하여 상기 제1 및 제2영역에 각각 게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제4항에 있어서,
상기 캡핑막은 알루미늄 또는 이트륨을 포함한 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하고, 상기 일함수조절물질은 란탄계열 물질을 포함하는 반도체 장치 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150077545A (ko) * | 2013-12-27 | 2015-07-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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- 2011-08-26 KR KR1020110085873A patent/KR20130022336A/ko not_active Application Discontinuation
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| WITN | Withdrawal due to no request for examination |