KR20230109058A - 반도체 디바이스 및 그 형성 방법 - Google Patents

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KR20230109058A
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dielectric layer
gate
gate dielectric
region
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테-양 라이
춘-옌 펭
성-다 린
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시예는 제1 반도체 피처의 제1 채널 영역 상의 제1 하이-k 게이트 유전체를 포함하는 디바이스를 포함하고, 제1 하이-k 게이트 유전체는 10 Å 내지 200 Å 범위의 입자 크기를 갖는 결정질 층이다. 디바이스는 또한 제1 하이-k 게이트 유전체 상의 제1 게이트 전극을 포함한다. 디바이스는 또한 제1 게이트 전극의 양측에 소스 영역 및 드레인 영역을 포함한다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
[우선권 주장 및 상호 참조]
본 출원은 2022년 1월 12일에 출원된 미국 가출원 번호 63/298,703의 이익을 주장하며, 이 출원은 여기에 참조로 포함된다.
반도체 디바이스는, 예를 들어 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에 사용된다. 반도체 디바이스는, 일반적으로 반도체 기판 위에 절연 또는 유전체 물질층, 도전 물질층 및 반도체 물질층을 순차적으로 퇴적하고 리소그래피를 사용하여 다양한 물질층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 더 많은 컴포넌트가 주어진 영역에 통합될 수 있도록 하는 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있다. 그러나, 최소 피처 크기가 감소함에 따라 해결해야 하는 추가 문제가 발생한다.
본 개시의 양태는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부가 비율에 맞게 그려지지 않는다는 점을 유념한다. 실제로, 다양한 특징부의 치수는 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 3차원 뷰에서 나노구조 전계 효과 트랜지스터(nano-FET)의 예를 도시한다.
도 2 내지 도 17 및 도 19a 내지 도 21b는 일부 실시예에 따른 나노 FET 제조의 중간 단계의 도면이다.
도 18a 및 18b는 일부 실시예에 따른 어닐링 프로세스의 특성의 예이다.
도 22a 및 22b는 일부 실시예에 따른 FinFET의 도면이다.
도 23 내지 도 26은 일부 실시예에 따른 디바이스 제조의 중간 단계의 도면이다.
이하의 개시는 발명의 상이한 피처를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에 기술된다. 이들은 물론 단지 예이며, 제한하는 것을 의도하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은 제1 및 제2 피처가 직접 콘택하여 형성되는 실시예를 포함할 수도 있고, 추가적인 특징부가 제1 및 제2 피처 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 콘택하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순함과 명료함을 위한 것이며 논의된 다양한 실시예 및/또는 구성 사이의 관계를 그 자체로 지시하지 않는다.
또한, "밑", "아래", "저부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시되어 있는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 용이성을 위해서 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향으로), 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 이에 따라 유사하게 해석될 수 있다.
다양한 실시예에 따르면, 대체 게이트는 게이트 유전체층 및 게이트 전극층을 포함한다. 게이트 유전체층의 형성 동안, 게이트 유전체층의 결정질 상(crystalline phase) 및 입자 크기(grain size)는 프로세스 안정성 제어 및 게이트 길이 스케일링을 개선하기 위해 제어될 수 있다. 일부 실시예에서, 게이트 유전체층의 입자 크기를 제어하고 게이트 유전체층의 입자 크기를 보다 균일하게 만들기 위해 템플릿 층이 형성된다. 게이트 유전체층의 입자 크기 제어를 돕기 위해 결정화 프로세스가 수행될 수 있다. 결정화 프로세스는 소크(soak) 어닐링, 스파이크 어닐링, 또는 둘 다와 같은 어닐링 프로세스를 포함할 수 있다. 게이트 유전체층의 입자 크기는 10 nm 미만과 같은 서브-nm일 수 있다. 게이트 유전체층은 하이-k 게이트 유전체층일 수 있다.
실시예는 특정 맥락에서 나노 FET를 포함하는 다이로 설명된다. 그러나, 나노 FET 대신에 또는 나노 FET와 조합하여 다른 유형의 트랜지스터(예를 들어, 핀 전계 효과 트랜지스터(FinFET), 평면 트랜지스터 등)를 포함하는 다이에 다양한 실시예가 적용될 수 있다. 개시된 실시예는 CMOS(complementary metal-oxide-semiconductor) FET, FE(ferroelectric) FET, 및 음의 커패시턴스(NC) FET 디바이스 애플리케이션에 적용 가능하다.
도 1은 일부 실시예에 따른 나노 FET(예를 들어, 나노와이어 FET, 나노시트 FET 등)의 예를 도시한다. 도 1은 도시의 명확성을 위해 나노 FET의 일부 피처를 생략한 3차원 도면이다. 나노 FET는 나노시트 전계 효과 트랜지스터(NSFET), 나노와이어 전계 효과 트랜지스터(NWFET), 게이트-올-어라운드 전계 효과 트랜지스터(GAAFET) 등일 수 있다.
나노 FET는 기판(50)(예를 들어, 반도체 기판) 상의 핀(62) 위의 나노구조물(66)(예를 들어, 나노시트, 나노와이어 등)을 포함하고, 나노구조물(66)은 나노 FET를 위한 채널 영역으로서 작용하는 반도체 피처이다. 나노구조물(66)은 p형 나노구조물, n형 나노구조물, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리(STI) 영역과 같은 격리 영역(70)이 인접한 핀(62) 사이에 배치되고, 나노구조물(66)은 인접한 격리 영역(70)의 위에 그리고 사이에 배치된다. 본 명세서에서 사용된 바와 같이, 격리 영역(70)은 기판(50)과 별개인 것으로 설명/도시되지만, "기판"이라는 용어는 반도체 기판 단독 또는 반도체 기판과 격리 영역의 조합을 의미할 수 있다. 추가로, 핀(62)의 바닥 부분이, 기판(50)과 함께 단일의 연속 물질인 것으로 도시되어 있지만, 핀(62)의 바닥 부분 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다.
게이트 유전체(132)는 나노구조물(66)의 상부 표면, 측벽 및 바닥 표면 주위를 둘러싼다. 게이트 전극(134)은 게이트 유전체(132) 위에 있고 그 주위를 둘러싼다. 에피택셜 소스/드레인 영역(98)은 게이트 유전체(132)와 게이트 전극(134)의 양측에 배치된다. 층간 유전체(ILD)(104)가 에피택셜 소스/드레인 영역(98) 위에 형성된다. 에피택셜 소스/드레인 영역(98)에 대한 콘택(후술됨)은 ILD(104)를 통해 형성될 것이다. 에피택셜 소스/드레인 영역(98)은 다양한 나노구조물(66) 사이에서 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역(98)은, 에피택셜 성장에 의해 에피택셜 소스/드레인 영역(98)을 합체(coalescing)하는 것을 통해, 또는 에피택셜 소스/드레인 영역(98)을 동일한 소스/드레인 콘택과 결합하는 것 등을 통해, 전기적으로 연결될 수 있다.
도 1은 이후 도면에서 사용되는 기준 단면을 추가로 예시한다. 단면 A-A'는 게이트 전극(134)의 종축(longitudinal axis)을 따르는 그리고 예를 들어 나노 FET의 에피택셜 소스/드레인 영역(98) 사이의 전류 흐름 방향에 수직인 방향이다. 단면 B-B'는 나노구조물(66)의 종축을 따르는 그리고 예를 들어 나노 FET의 에피택셜 소스/드레인 영역(98) 사이의 전류 흐름 방향이다. 단면 C-C'는 단면 A-A'에 평행하고 나노 FET의 에피택셜 소스/드레인 영역(98)을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 참조 단면을 참조한다.
본 명세서에 논의된 일부 실시예는 게이트-라스트 프로세스를 사용하여 형성된 나노 FET의 맥락에서 논의된다. 다른 실시예에서, 게이트-퍼스트 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 FET와 같은 평면 디바이스 또는 핀 전계 효과 트랜지스터(FinFET)에 사용되는 양태를 고려한다. 예를 들어, FinFET는 기판 상의 반도체 핀을 포함할 수 있으며, 반도체 핀은 FinFET를 위한 채널 영역으로 작용하는 반도체 피처이다. 유사하게, 평면 FET는 기판을 포함할 수 있고, 기판의 평면 부분은 평면 FET를 위한 채널 영역으로서 작용하는 반도체 피처이다.
도 2 내지 도 17 및 도 19a 내지 도 21b는 일부 실시예에 따른 나노 FET 제조의 중간 단계의 도면이다. 도 2, 3, 4, 5, 6은 도 1과 유사한 3차원 뷰를 보여주는 3차원 도면이다. 도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 19a, 20a, 21a는, 2개의 핀이 도시된 것을 제외하고는 도 1의 기준 단면 A-A'와 유사한 단면을 따라 예시된 단면도이다. 도 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14, 15, 16, 17, 19b, 20b 및 21b는 도 1의 기준 단면 B-B'와 유사한 단면을 따라 예시된 단면도이다. 도 9c 및 9d는 2개의 핀이 도시된 것을 제외하고는 도 1의 기준 단면 C-C'와 유사한 단면을 따라 예시된 단면도이다.
도 2에서, 나노 FET를 형성하기 위한 기판(50)이 제공된다. 기판(50)은 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있으며, 이는 (예를 들어, p형 또는 n형 불순물로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연층 위에 형성된 반도체 물질의 층이다. 절연층은, 예를 들어 BOX(buried oxide) 층, 실리콘 산화물층 등일 수 있다. 절연층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 이들의 조합; 등을 포함할 수 있다.
기판(50)은 n형 영역(50N)과 p형 영역(50P)을 갖는다. n형 영역(50N)은 NMOS 트랜지스터, 예를 들어 n형 나노 FET와 같은 n형 디바이스를 형성하기 위한 것일 수 있고, p형 영역(50P)은 PMOS 트랜지스터, 예를 들어 p형 나노 FET와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. n형 영역(50N)은 p형 영역(50P)으로부터 물리적으로 분리될 수 있고(별도로 도시되지 않음), 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조물 등)가 n형 영역(50N) 및 p형 영역(50P) 사이에 배치될 수 있다. 하나의 n형 영역(50N) 및 하나의 p형 영역(50P)이 도시되어 있지만, 임의의 수의 n형 영역(50N) 및 p형 영역(50P)이 제공될 수 있다.
기판(50)은 p형 또는 n형 불순물로 저농도 도핑될 수 있다. 기판(50)의 상부 부분 상에 APT(anti-punch-through) 주입이 수행되어 APT 영역을 형성할 수 있다. APT 주입 동안, 불순물이 기판(50)에 주입될 수 있다. 불순물은 n형 영역(50N) 및 p형 영역(50P)에 후속적으로 형성될 소스/드레인 영역의 도전형과 반대되는 도전형을 가질 수 있다. APT 영역은 나노 FET 내의 소스/드레인 영역 아래로 연장될 수 있다. APT 영역은 소스/드레인 영역으로부터 기판(50)으로의 누설을 줄이는 데 사용될 수 있다. 일부 실시예에서, APT 영역 내의 불순물 농도는 1018 cm-3 내지 1019 cm-3의 범위일 수 있다.
다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교번하는 제1 반도체층(54) 및 제2 반도체층(56)을 포함한다. 제1 반도체층(54)은 제1 반도체 물질로 형성되고, 제2 반도체층(56)은 제2 반도체 물질로 형성된다. 반도체 물질은 기판(50)의 후보 반도체 물질로부터 각각 선택될 수 있다. 예시된 실시예에서, 다층 스택(52)은 제1 반도체층(54) 및 제2 반도체층(56) 각각의 3개의 층을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체층(54) 및 제2 반도체층(56)을 포함할 수 있다는 것이 이해되어야 한다.
예시된 실시예에서, 그리고 이후에 더 상세히 설명될 바와 같이, 제1 반도체층(54)은 제거될 것이고 제2 반도체층(56)은 n형 영역(50N)과 p형 영역(50P) 둘 다에서 나노 FET를 위한 채널 영역을 형성하도록 패터닝될 것이다. 제1 반도체층(54)은 희생층(또는 더미층)이며, 이는 후속 프로세스에서 제거되어 제2 반도체층(56)의 상부 표면 및 바닥 표면을 노출시킨다. 제1 반도체층(54)의 제1 반도체 물질은, 실리콘 게르마늄과 같은 제2 반도체층(56)의 에칭으로부터 높은 에칭 선택도를 갖는 물질이다. 제2 반도체층(56)의 제2 반도체 물질은 실리콘과 같은 n형 및 p형 디바이스 모두에 적합한 물질이다.
다른 실시예(별도로 도시되지 않음)에서, 제1 반도체층(54)은 하나의 영역(예를 들어, p형 영역(50P))에서 나노 FET를 위한 채널 영역을 형성하도록 패터닝될 것이고, 제2 반도체층(56)은 다른 영역(예를 들어, n형 영역(50N))에서 나노 FET를 위한 채널 영역을 형성하도록 패터닝될 것이다. 제1 반도체층(54)의 제1 반도체 물질은 실리콘 게르마늄(예를 들어, SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 순수 게르마늄, III-V족 화합물 반도체, II-VI 족 화합물 반도체 등과 같은 p형 디바이스에 적합한 물질일 수 있다. 제2 반도체층(56)의 제2 반도체 물질은 실리콘, 실리콘 탄화물, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은 n형 디바이스에 적합한 물질일 수 있다. 제1 반도체 물질 및 제2 반도체 물질은 서로의 에칭으로부터 높은 에칭 선택비를 가질 수 있어, 제1 반도체층(54)은 n형 영역(50N)에서 제2 반도체층(56)을 제거하지 않고 제거될 수 있고, 제2 반도체층(56)은 p형 영역(50P)에서 제1 반도체층(54)을 제거하지 않고 제거될 수 있다.
다층 스택(52)의 각각의 층은 기상 에피택시(VPE) 또는 분자빔 에피택시(MBE)와 같은 프로세스에 의해 성장될 수 있고, 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 프로세스에 의해 퇴적될 수 있다. 각각의 층은 5 nm 내지 30 nm 범위의 두께와 같은 작은 두께를 가질 수 있다. 일부 실시예에서, 다층 스택(52)의 일부 층(예를 들어, 제2 반도체층(56))은 다층 스택(52)의 다른 층(예를 들어, 제1 반도체층(54))보다 더 얇게 형성된다.
도 3에서, 기판(50) 및 다층 스택(52) 내에 트렌치가 패터닝되어, 핀(62), 제1 나노구조물(64) 및 제2 나노구조물(66)을 형성한다. 핀(62)은 기판(50) 내에 패터닝된 반도체 스트립이다. 제1 핀 나노구조물(64) 및 제2 나노구조물(66)은 각각 제1 반도체층(54) 및 제2 반도체층(56)의 잔여 부분을 포함한다. 트렌치는 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스에 의해 패터닝될 수 있다. 에칭은 이방성일 수 있다.
핀(62) 및 나노구조물(64, 66)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(62) 및 나노구조물(64, 66)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하여, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 그 후에, 희생층이 제거되고, 그 후에 잔여 스페이서가 핀(62) 및 나노구조물(64, 66)을 패터닝하기 위한 마스크로서 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)가 나노구조물(64, 66) 상에 남을 수 있다.
핀(62) 및 나노구조물(64, 66)은 각각 8 nm 내지 40 nm 범위의 폭을 가질 수 있다. 도시된 실시예에서, 핀(62) 및 나노구조물(64, 66)은 n형 영역(50N) 및 p형 영역(50P)에서 실질적으로 동일한 폭을 갖는다. 다른 실시예에서, 일 영역(예를 들어, n형 영역(50N)) 내의 핀(62) 및 나노구조물(64, 66)은 다른 영역(예를 들어, p형 영역) 내의 핀(62) 및 나노구조물(64, 66)보다 더 넓거나 더 좁다.
도 4에서, STI 영역(70)이 기판(50) 위에 그리고 인접한 핀(62) 사이에 형성된다. STI 영역(70)은 나노구조물(64, 66)의 적어도 일부가 인접한 STI 영역(70) 사이로부터 돌출되도록 핀(62)의 적어도 일부 주위에 배치된다. 핀(62)의 부분은 또한 인접한 STI 영역(70) 사이로부터 돌출될 수 있다. 예시된 실시예에서, STI 영역(70)의 상부 표면은 핀(62)의 상부 표면과 (프로세스 변동 내에서) 동일 평면에 있다. 일부 실시예에서, STI 영역(70)의 상부 표면은 핀(62)의 상부 표면 위 또는 아래에 있다. STI 영역(70)은 인접한 나노 FET의 피처를 분리한다.
STI 영역(70)은 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들어, 절연 물질이 기판(50)과 나노구조물(64, 66) 위에 그리고 인접한 핀(62) 사이에 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등, 또는 이들의 조합일 수 있고, 이는 고밀도 플라즈마 CVD(HDP-CVD), 유동성 화학 기상 증착(FCVD) 등, 또는 이들의 조합과 같은 화학 기상 증착(CVD) 프로세스에 의해 형성될 수 있다. 임의의 허용되는 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예에서, 절연 물질은 FCVD에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면 어닐링 프로세스가 수행될 수 있다. 실시예에서, 절연 물질은 과잉 절연 물질이 나노구조물(64, 66)을 덮도록 형성된다. STI 영역(70)이 각각 단일 층으로 도시되지만, 일부 실시예는 다중 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 라이너(별도로 도시되지 않음)가 먼저 기판(50), 핀(62), 및 나노구조물(64, 66)의 표면을 따라 형성될 수 있다. 그 후에, 충전 물질이 라이너 위에 형성될 수 있다.
그 후에, 나노구조물(64, 66) 위의 과잉 절연 물질을 제거하기 위해 절연 물질에 대해 제거 프로세스가 적용된다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스 등이 활용될 수 있다. 마스크가 나노구조물(64, 66) 상에 남아 있는 실시예에서, 평탄화 프로세스는 마스크를 노출시키거나 마스크를 제거할 수 있다. 평탄화 프로세스 후에, 절연 물질 및 마스크(존재하는 경우) 또는 나노구조물(64, 66)의 상부 표면은 (프로세스 변동 내에서) 동일 평면에 있다. 따라서, 마스크(존재하는 경우) 또는 나노구조물(64, 66)의 상부 표면은 절연 물질을 통해 노출된다. 예시된 실시예에서, 나노구조물(64, 66) 상에 마스크가 남아 있지 않다. 그 다음, 절연 물질은 리세스되어 STI 영역(70)을 형성한다. 절연 물질은 나노구조물(64, 66)의 적어도 일부가 절연 물질의 인접한 부분 사이로부터 돌출되도록 리세스된다. 핀(62)의 부분은 또한 절연 물질의 인접한 부분 사이로부터 돌출될 수 있다. 또한, STI 영역(70)의 상부 표면은 예시된 바와 같이 평평한 표면, 볼록한 표면, (디싱과 같은) 오목한 표면, 또는 이들의 조합을 가질 수 있다. STI 영역(70)의 상부 표면은 적절한 에칭에 의해 평평하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. 절연 물질은, 절연 물질의 물질에 선택적인 것(예를 들어, 핀(62)과 나노구조물(64, 66)의 물질보다 빠른 속도로 STI 영역(70)의 절연 물질을 선택적으로 에칭하는 것)과 같은, 임의의 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소산(dHF)을 사용하여 산화물 제거가 수행될 수 있다.
이전에 설명된 프로세스는 핀(62) 및 나노구조물(64, 66)이 형성될 수 있는 방법의 한 예일 뿐이다. 일부 실시예에서, 핀(62) 및/또는 나노구조물(64, 66)은 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭되어 하부 기판(50)이 노출될 수 있다. 에피택셜 구조물은 트렌치 내에서 에피택셜 성장될 수 있고, 핀(62) 및/또는 나노구조물(64, 66)을 형성하기 위해 에피택셜 구조물이 유전체층으로부터 돌출되도록 유전체층이 리세싱될 수 있다. 에피택셜 구조물은 제1 반도체 물질 및 제2 반도체 물질과 같은 이전에 설명된 교번하는 반도체 물질을 포함할 수 있다. 에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장 물질은 성장 동안 인시츄 도핑될 수 있으며, 인시츄 및 주입 도핑이 함께 사용될 수 있지만, 이전 및/또는 후속 주입을 배제할 수 있다.
또한, (예를 들어, p형 또는 n형 불순물로) 도핑하여 적절한 웰(별도로 도시되지 않음)이 나노구조물(64, 66), 핀(62) 및/또는 기판(50)에 형성될 수 있다. 웰은 n형 영역(50N) 및 p형 영역(50P)에 후속적으로 형성될 소스/드레인 영역의 도전형과 반대의 도전형을 가질 수 있다. 일부 실시예에서, p형 웰이 n형 영역(50N)에 형성되고, n형 웰이 p형 영역(50P)에 형성된다. 일부 실시예에서, p형 웰 또는 n형 웰은 n형 영역(50N)과 p형 영역(50P) 모두에 형성된다.
상이한 웰 유형을 갖는 실시예에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계는 포토레지스트와 같은 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n형 영역(50N)의 핀(62), 나노구조물(64, 66) 및 STI 영역(70) 위에 형성될 수 있다. 포토레지스트는 p형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 영역(50P)에 n형 불순물 주입이 수행되고, 포토레지스트는 n형 불순물이 n형 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n형 불순물은 1013 cm-3 내지 1014 cm-3 범위의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어 임의의 허용 가능한 애싱 프로세스에 의해 제거될 수 있다.
p형 영역(50P)을 주입한 후 또는 주입하기 전에, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p형 영역(50P)의 핀(62), 나노구조물(64, 66) 및 STI 영역(70) 위에 형성된다. 포토레지스트는 n형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 영역(50N)에 p형 불순물 주입이 수행될 수 있고, 포토레지스트는 p형 불순물이 p형 영역(50P)으로 주입되는 것을 실질적으로 방지하기 위한 마스크 역할을 할 수 있다. p형 불순물은 1013 cm-3 내지 1014 cm-3 범위의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어 임의의 허용 가능한 애싱 프로세스에 의해 제거될 수 있다.
n형 영역(50N) 및 p형 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p형 및/또는 n형 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 에피택셜 구조물이 핀(62) 및/또는 나노구조물(64, 66)에 대해 에피택셜 성장되는 일부 실시예에서, 성장된 물질은 성장 동안 인시츄 도핑될 수 있으며, 여기서 인시츄 및 주입 도핑이 함께 사용될 수 있지만, 주입은 배제할 수 있다.
도 5에서, 더미 유전체층(72)이 핀(62) 및 나노구조물(64, 66) 상에 형성된다. 더미 유전체층(72)은, 허용가능한 기술에 따라 퇴적되거나 열적으로 성장될 수 있는 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 물질로 형성될 수 있다. 더미 게이트 층(74)이 더미 유전체층(72) 위에 형성되고, 마스크 층(76)이 더미 게이트 층(74) 위에 형성된다. 더미 게이트 층(74)이 더미 유전체층(72) 위에 증착된 다음, 예를 들어 CMP에 의해 평탄화될 수 있다. 더미 게이트 층(74)은, 물리적 기상 증착(PVD), CVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있는, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속, 금속 질화물, 금속 실리사이드, 금속 산화물 등과 같은 도전성 또는 비도전성 물질로 형성될 수 있다. 더미 게이트 층(74)은 절연 물질, 예를 들어, STI 영역(70) 및/또는 더미 유전체층(72)의 에칭으로부터 높은 에칭 선택도를 갖는 물질(들)로 형성될 수 있다. 마스크 층(76)은 더미 게이트 층(74) 위에 퇴적될 수 있다. 마스크 층(76)은 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 물질로 형성될 수 있다. 이 예에서, 단일 더미 게이트 층(74) 및 단일 마스크 층(76)은 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체층(72)이 핀(62), 나노구조물(64, 66), 및 STI 영역(70)을 덮어, 더미 유전체층(72)은 STI 영역(70) 위에서 그리고 더미 게이트 층(74)과 STI 영역(70) 사이에서 연장된다. 다른 실시예에서, 더미 유전체층(72)은 핀(62)과 나노구조물(64, 66)만을 덮는다.
도 6에서, 마스크 층(76)은 마스크(86)를 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 그 다음, 마스크(86)의 패턴은 더미 게이트(84)를 형성하기 위해 임의의 허용가능한 에칭 기술에 의해 더미 게이트 층(74)으로 전사된다. 마스크(86)의 패턴은 임의의 허용 가능한 에칭 기술에 의해 더미 유전체층(72)으로 선택적으로 추가 전사되어 더미 유전체(82)를 형성할 수 있다. 더미 게이트(84)는 채널 영역을 형성하기 위한 후속 프로세스에서 노출될 나노구조물(64, 66)의 부분을 덮는다. 구체적으로, 더미 게이트(84)는 채널 영역(68)을 형성하기 위해 패터닝될 제2 나노구조물(66)의 부분을 따라 연장된다(도 7a-7b 참조). 마스크(86)의 패턴은 인접한 더미 게이트(84)를 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(84)는 또한 핀(62)의 길이 방향에 (프로세스 변동 내에서) 실질적으로 수직인 길이 방향을 가질 수 있다. 예를 들어, 임의의 허용 가능한 에칭 기술에 의해, 패터닝 후 마스크(86)는 선택적으로 제거될 수 있다.
도 7a 내지 도 17 및 도 19a 내지 도 21b는 실시예 디바이스의 제조에서 다양한 추가 단계를 예시한다. 도 7a 내지 도 17 및 도 19a 내지 도 21b는 n형 영역(50N) 및 p형 영역(50P) 중 어느 하나의 피처를 도시한다. 예를 들어, 도시된 구조는 n형 영역(50N) 및 p형 영역(50P) 모두에 적용될 수 있다. n형 영역(50N)과 p형 영역(50P)의 구조의 차이(있는 경우)는 각 도면에 첨부된 기재에서 설명된다.
도 7a 내지 도 7b에서, 게이트 스페이서(90)는 마스크(86)(존재한다면), 더미 게이트(84), 및 더미 유전체(82)의 노출된 측벽 상의 나노구조물(64, 66) 위에 형성된다. 게이트 스페이서(90)는 하나 이상의 유전체 물질(들)을 컨포멀하게 형성하고 이어서 유전체 물질(들)을 에칭함으로써 형성될 수 있다. 허용 가능한 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 등을 포함할 수 있으며, 이는 화학 기상 증착(CVD), 원자층 증착(ALD) 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 건식 에칭, 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스가 유전체 물질(들)을 패터닝하기 위해 수행될 수 있다. 에칭은 이방성일 수 있다. 유전체 물질(들)은 에칭될 때 더미 게이트(84)의 측벽에 남아 있는 부분을 갖는다(이에 따라, 게이트 스페이서(90)를 형성함). 이후에 더 상세하게 설명될 바와 같이, 유전체 물질(들)은 에칭될 때 핀(62) 및/또는 나노구조물(64, 66)의 측벽에 남겨진 부분을 가질 수도 있다(이에 따라, 핀 스페이서(92)를 형성함, 도 9c 내지 도 9d 참조). 에칭 후에, 핀 스페이서(92) 및/또는 게이트 스페이서(90)는 직선 측벽(도시된 바와 같음)을 가질 수 있고, 또는 만곡된(curved) 측벽(별도로 도시되지 않음)을 가질 수 있다.
또한, 저농도 도핑된 소스/드레인(LDD) 영역(별도로 도시되지 않음)을 형성하기 위해 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 이전에 기술된 웰에 대한 주입과 유사하게, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가, p형 영역(50P)을 노출시키면서 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형) 불순물이 핀(62) 및/또는 p형 영역(50P)에 노출된 나노구조물(64, 66)에 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 포토레지스트와 같은 마스크(미도시)가 형성될 수 있고, 적절한 유형(예를 들어, n형)의 불순물이 핀(62) 및/또는 n형 영역(50N)에 노출된 나노구조물(64, 66)에 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. n형 불순물은 앞서 설명한 n형 불순물일 수 있고, p형 불순물은 앞서 설명한 p형 불순물일 수 있다. 주입 동안, 채널 영역(68)은 더미 게이트(84)에 의해 덮인 상태로 유지되어, 채널 영역(68)은 LDD 영역을 형성하기 위해 주입된 불순물이 실질적으로 없는 상태로 유지된다. LDD 영역은 1015 cm-3 내지 1019 cm-3 범위의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 사용될 수 있다.
이전 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 이용될 수 있고, 단계의 상이한 시퀀스가 이용될 수 있고, 추가 스페이서가 형성 및 제거 등이 될 수 있다. 또한, n형 디바이스 및 p형 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 8a 내지 도 8b에서, 소스/드레인 리세스(94)가 나노구조물(64, 66)에 형성된다. 예시된 실시예에서, 소스/드레인 리세스(94)는 나노구조물(64, 66)을 통해 핀(62) 내로 연장된다. 소스/드레인 리세스(94)는 또한 기판(50) 내로 연장될 수 있다. 다양한 실시예에서, 소스/드레인 리세스(94)는 기판(50)을 에칭하지 않고 기판(50)의 상부 표면으로 연장될 수 있고; 핀(62)은 소스/드레인 리세스(94)의 바닥 표면이 STI 영역(70)의 상부 표면 아래에 배치되도록 에칭될 수 있고; 또는 이와 유사할 수 있다. 소스/드레인 리세스(94)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 나노구조물(64, 66)을 에칭함으로써 형성될 수 있다. 게이트 스페이서(90) 및 더미 게이트(84)는 소스/드레인 리세스(94)를 형성하는 데 사용되는 에칭 프로세스 동안 핀(62) 및/또는 나노구조물(64, 66)의 부분을 집합적으로 마스킹한다. 단일 에칭 프로세스가 나노구조물(64, 66) 각각을 에칭하는 데 사용될 수 있고, 또는 다중 에칭 프로세스가 나노구조물(64, 66)을 에칭하는 데 사용될 수 있다. 소스/드레인 리세스(94)가 원하는 깊이에 도달한 후 소스/드레인 리세스(94)의 에칭을 중지하기 위해 타이밍 에칭 프로세스가 사용될 수 있다.
선택적으로, 내부 스페이서(96)가 제1 나노구조물(64)의 잔여 부분의 측벽, 예를 들어 소스/드레인 리세스(94)에 의해 노출된 측벽 상에 형성된다. 후속하여 더 자세하게 설명될 바와 같이, 소스/드레인 영역이 소스/드레인 리세스(94) 내에 후속하여 형성될 것이고, 제1 나노구조물(64)은 후속하여 대응하는 게이트 구조물로 대체될 것이다. 내부 스페이서(96)는 후속적으로 형성되는 소스/드레인 영역과 후속적으로 형성되는 게이트 구조물 사이의 격리 피처로서 작용한다. 또한, 내부 스페이서(96)는, 제1 나노구조물(64)을 후속적으로 제거하기 위해 사용되는 에칭 프로세스와 같은 후속 에칭 프로세스에 의한 후속적으로 형성되는 소스/드레인 영역에 대한 손상을 실질적으로 방지하기 위해 사용될 수 있다.
내부 스페이서(96)를 형성하기 위한 예로서, 소스/드레인 리세스(94)가 측방향으로 확장될 수 있다. 구체적으로, 소스/드레인 리세스(94)에 의해 노출된 제1 나노구조물(64)의 측벽 부분이 리세스될 수 있다. 제1 나노구조물(64)의 측벽은 직선인 것으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 제1 나노구조물(64)의 물질에 선택적인 것과 같은 임의의 허용 가능한 에칭 프로세스에 의해 리세싱될 수 있다(예를 들어, 제2 나노구조물(66)의 물질보다 더 빠른 속도로 제1 나노구조물(64)의 물질을 선택적으로 에칭함). 에칭은 등방성일 수 있다. 예를 들어, 제2 나노구조물(66)이 실리콘으로 형성되고 제1 나노구조물(64)이 실리콘 게르마늄으로 형성될 때, 에칭 프로세스는 TMAH(tetramethylammonium hydroxide), NH4OH(ammonium hydroxide) 등을 사용하는 습식 에칭일 수 있다. 다른 실시예에서, 에칭 프로세스는 불화수소(HF) 가스와 같은 불소계 가스를 이용한 건식 에칭일 수 있다. 일부 실시예에서, 소스/드레인 리세스(94)를 형성하고 제1 나노구조물(64)의 측벽을 리세싱하기 위해 동일한 에칭 프로세스가 계속 수행될 수 있다. 그 다음, 소스/드레인 리세스(94)에 절연 물질을 컨포멀하게 형성하고, 후속적으로 절연 물질을 에칭함으로써 내부 스페이서(96)가 형성될 수 있다. 절연 물질은 실리콘 질화물 또는 실리콘 산질화물일 수 있지만, k 값이 약 3.5 미만인 저-k(low-k) 물질과 같은 임의의 적절한 물질이 사용될 수 있다. 절연 물질은 ALD, CVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 절연 물질의 에칭은 이방성일 수 있다. 예를 들어, 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭일 수 있다. 내부 스페이서(96)의 외부 측벽이 게이트 스페이서(90)의 측벽에 대해 동일 선상에 있는 것으로 도시되어 있지만, 내부 스페이서(96)의 외부 측벽은 게이트 스페이서(90)의 측벽 너머로 연장되거나 게이트 스페이서(90)의 측벽으로부터 리세싱될 수 있다. 다시 말해, 내부 스페이서(96)는 측벽 리세스를 부분적으로 충전하거나, 완전히 충전하거나, 과도하게 충전할 수 있다. 또한, 내부 스페이서(96)의 측벽이 직선인 것으로 도시되어 있지만, 내부 스페이서(96)의 측벽은 오목하거나 볼록할 수 있다.
도 9a 내지 도 9b에서, 에피택셜 소스/드레인 영역(98)이 소스/드레인 리세스(94)에 형성된다. 에피택셜 소스/드레인 영역(98)은 각각의 더미 게이트(84) (및 대응하는 채널 영역(68))이 에피택셜 소스/드레인 영역(98)의 각자의 인접한 쌍 사이에 배치되도록 형성된다. 일부 실시예에서, 게이트 스페이서(90) 및 내부 스페이서(96)는, 에피택셜 소스/드레인 영역(98)이 결과적인 나노 FET의 후속하여 형성된 게이트와 단락되지 않도록 적절한 측방향 거리만큼, 더미 게이트(84) 및 제1 나노구조물(64)로부터 각각 에피택셜 소스/드레인 영역(98)을 분리하는 데 사용된다. 에피택셜 소스/드레인 영역(98)의 물질은 각각의 채널 영역(68)에 스트레스를 가하도록 선택될 수 있으며, 이에 따라 성능이 향상된다.
n형 영역(50N) 내의 에피택셜 소스/드레인 영역(98)은 p형 영역(50P)을 마스킹함으로써 형성될 수 있다. 그 다음, n형 영역(50N) 내의 에피택셜 소스/드레인 영역(98)은 n형 영역(50N) 내의 소스/드레인 리세스(94)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(98)은 n형 디바이스에 적절한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 나노구조물(66)이 실리콘인 경우, n형 영역(50N)의 에피택셜 소스/드레인 영역(98)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은 채널 영역(68)에 인장 응력을 가하는 물질을 포함할 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역(98)은 "n형 소스/드레인 영역"으로 지칭될 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역(98)은 핀(62) 및 나노구조물(64, 66)의 각각의 표면으로부터 융기된 표면을 가질 수 있고, 패싯을 가질 수 있다.
p형 영역(50P) 내의 에피택셜 소스/드레인 영역(98)은 n형 영역(50N)을 마스킹함으로써 형성될 수 있다. 그 다음, p형 영역(50P) 내의 에피택셜 소스/드레인 영역(98)은 p형 영역(50P) 내의 소스/드레인 리세스(94) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(98)은 p형 디바이스에 적절한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 나노구조물(66)이 실리콘인 경우, p형 영역(50P) 내의 에피택셜 소스/드레인 영역(98)은, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은 채널 영역(68)에 압축 응력을 가하는 물질을 포함할 수 있다. p형 영역(50P) 내의 에피택셜 소스/드레인 영역(98)은 "p형 소스/드레인 영역"으로 지칭될 수 있다. p형 영역(50P)의 에피택셜 소스/드레인 영역(98)은 핀(62) 및 나노구조물(64, 66)의 각각의 표면으로부터 융기된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(98), 나노구조물(64, 66), 및/또는 핀(62)은 LDD 영역을 형성하기 위해 이전에 설명된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 불순물로 주입될 수 있고, 어닐링이 뒤따른다. 소스/드레인 영역은 1019 cm-3 내지 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 이전에 설명된 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(98)은 성장 동안 인시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역(98)을 형성하기 위해 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 핀(62) 및 나노구조물(64, 66)의 측벽을 넘어 외측으로 횡방향으로 확장되는 패싯을 갖는다. 일부 실시예에서, 이들 패싯은 인접한 에피택셜 소스/드레인 영역(98)이 도 9c에 의해 예시된 바와 같이 병합되게 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역(98)은 도 9d에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태로 유지된다. 예시된 실시예에서, 게이트 스페이서(90)를 형성하기 위해 사용되는 스페이서 에칭은 핀(62) 및/또는 나노구조물(64, 66)의 측벽 상에 핀 스페이서(92)도 형성하도록 조정된다. 핀 스페이서(92)는 STI 영역(70) 위로 연장되는 나노구조물(64, 66) 및/또는 핀(62)의 측벽의 일부를 덮도록 형성되고, 이에 의해 에피택셜 성장을 차단한다. 다른 실시예에서, 게이트 스페이서(90)를 형성하기 위해 사용되는 스페이서 에칭은 핀 스페이서를 형성하지 않도록 조정되어, 에피택셜 소스/드레인 영역(98)이 STI 영역(70)의 표면으로 연장되는 것을 허용한다.
에피택셜 소스/드레인 영역(98)은 하나 이상의 반도체 물질층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(98)은 각각 라이너 층(98A), 메인 층(98B), 및 마감 층(98C)(또는 더 일반적으로, 제1 반도체 물질층, 제2 반도체 물질층, 및 제3 반도체 물질층)을 포함할 수 있다. 에피택셜 소스/드레인 영역(98)에 대해 임의의 수의 반도체 물질층이 사용될 수 있다. 라이너 층(98A), 메인 층(98B) 및 마감 층(98C) 각각은 상이한 반도체 물질로 형성될 수 있고 상이한 불순물 농도로 도핑될 수 있다. 일부 실시예에서, 라이너 층(98A)은 메인 층(98B)보다 더 작은 불순물 농도를 가질 수 있고, 마감 층(98C)은 라이너 층(98A)보다 더 크고 메인 층(98B)보다 더 작은 불순물 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(98)이 3개의 반도체 물질층을 포함하는 실시예에서, 라이너 층(98A)은 소스/드레인 리세스(94) 내에서 성장될 수 있고, 메인 층(98B)은 라이너 층(98A) 상에서 성장될 수 있으며, 마감 층(98C)은 메인 층(98B) 상에서 성장될 수 있다.
도 10a 내지 도 10b에서, 제1 ILD(104)가 에피택셜 소스/드레인 영역(98), 게이트 스페이서(90), 및 마스크(86)(존재하는 경우) 또는 더미 게이트(84) 위에 퇴적된다. 제1 ILD(104)는 CVD, 플라즈마 강화 CVD(PECVD), FCVD 등과 같은 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있는 유전체 물질로 형성될 수 있다. 허용 가능한 유전체 물질은 PSG(phospho-silicate glass), BSG(boron-doped phospho-silicate glass), BPSG(undoped silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다.
일부 실시예에서, 제1 ILD(104)와, 에피택셜 소스/드레인 영역(98), 게이트 스페이서(90), 및 마스크(86)(존재하는 경우) 또는 더미 게이트(84) 사이에 콘택 에칭 정지층(CESL)(102)이 형성된다. CESL(102)은 CVD, ALD 등과 같은 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 제1 ILD(104)의 에칭으로부터 높은 에칭 선택도를 갖는 유전체 물질로 형성될 수 있다.
도 11a 내지 도 11b에서, 게이트 스페이서(90) 및 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면으로 제1 ILD(104)의 상부 표면을 평탄화하기 위해 제거 프로세스가 수행된다. 일부 실시예에서, CMP(Chemical Mechanical Polishing), 에치백(etch-back) 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 또한 더미 게이트(84) 상의 마스크(86), 및 마스크(86)의 측벽을 따른 게이트 스페이서(90)의 부분을 제거할 수 있다. 평탄화 프로세스 후에, 게이트 스페이서(90)의 상부 표면, 제1 ILD(104), CESL(102), 마스크(86)(존재하는 경우) 또는 더미 게이트(84)는 (프로세스 변동 내에서) 동일 평면에 있다. 따라서, 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면은 제1 ILD(104)를 통해 노출된다. 예시된 실시예에서, 마스크(86)는 남아 있고, 평탄화 프로세스는 마스크(86)의 상부 표면으로 제1 ILD(104)의 상부 표면을 평탄화한다.
도 12a 내지 도 12b에서, 마스크(86)(존재하는 경우) 및 더미 게이트(84)가 에칭 프로세스에서 제거되어, 리세스(106)가 형성된다. 리세스(106) 내의 더미 유전체(82)의 부분도 제거된다. 일부 실시예에서, 더미 게이트(84)는 이방성 건식 에칭에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(104) 또는 게이트 스페이서(90)보다 빠른 속도로 더미 게이트(84)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭을 포함할 수 있다. 제거 동안, 더미 게이트(84)가 에칭될 때 더미 유전체(82)가 에칭 정지층으로서 사용될 수 있다. 그런 다음, 더미 유전체(82)가 제거된다. 각 리세스(106)는 채널 영역(68)의 일부를 노출하거나, 및/또는 채널 영역(68)의 일부 위에 놓인다. 채널 영역(68)으로 작용하는 제2 나노구조물(66)의 부분은 에피택셜 소스/드레인 영역(98)의 인접한 쌍 사이에 배치되고 이에 인접한다.
그 다음, 제1 나노구조물(64)의 잔여 부분이 제거되어 리세스(106)를 확장하며, 이에 의해 개구부(108)가 제2 나노구조물(66) 사이의 영역(50I)에 형성된다. 제1 나노구조물(64)의 잔여 부분은, 제2 나노구조물(66)의 물질보다 더 빠른 속도로 제1 나노구조물(64)의 물질을 선택적으로 에칭하는 임의의 허용가능한 에칭 프로세스에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 제1 나노구조물(64)은 실리콘 게르마늄으로 형성되고, 제2 나노구조물(66)은 실리콘으로 형성되는 경우, 에칭 프로세스는 TMAH(tetramethylammonium hydroxide), NH4OH(ammonium hydroxide) 등을 사용한 습식 에칭일 수 있다. 일부 실시예에서, 제2 나노구조물(66)의 노출된 부분의 두께를 감소시키고 개구(108)를 확장하기 위해 트림(trim) 프로세스(별도로 도시되지 않음)가 수행된다.
도 13a 내지 도 13b에서, 게이트 유전체층(112)이 리세스(106) 및 개구(108) 내에 형성된다. 게이트 전극층(114)이 게이트 유전체층(112) 상에 형성된다. 게이트 유전체층(112) 및 게이트 전극층(114)은 대체 게이트를 위한 층이고, 각각은 제2 나노구조물(66)의 모든(예를 들어, 4개) 측면을 감싼다.
게이트 유전체층(112)은 핀(62)의 측벽 및/또는 상부 표면 상에; 제2 나노구조물(66)의 상부 표면, 측벽 및 바닥 표면 상에; 그리고 게이트 스페이서(90)의 측벽 상에 배치된다. 게이트 유전체층(112)은 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 상에도 형성될 수 있다. 게이트 유전체층(112)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 이들의 조합, 이들의 다중층 등을 포함할 수 있다. 게이트 유전체층(112)은, 예를 들어 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트 또는 금속 산화물과 같은, 약 7.0보다 큰 k 값을 갖는 고유전상수(high-k) 물질을 포함할 수 있다. 단일층 게이트 유전체층(112)이 도 13a 내지 도 13b에 예시되어 있지만, 이후에 더 상세히 설명될 바와 같이, 게이트 유전체층(112)은, 계면층 및 다중 하이-k 유전체층과 같은 다중층을 포함할 수 있다. 각각의 층은 유전체층일 수 있다. 또한, 다중 게이트 유전체층(112)이 기판(50)의 상이한 영역 내에 형성될 수 있다.
게이트 전극층(114)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 카바이드, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 이들의 다중층 등과 같은 하나 이상의 금속 함유 재료(들)을 포함할 수 있다. 단일층 게이트 전극층(114)이 도 13a 내지 도 13b에 도시되어 있지만, 이후에 더 상세히 설명될 바와 같이, 게이트 전극층(114)은 임의의 수의 일함수 조정층, 임의의 수의 접착층, 및 충전층을 포함할 수 있다. 각각의 층은 금속층일 수 있다. 또한, 다중 게이트 전극층(114)은 기판(50)의 상이한 영역 내에 형성될 수 있다.
n형 영역(50N) 및 p형 영역(50P) 내에 게이트 유전체층(112)을 형성하는 것은 각 영역 내의 게이트 유전체층(112)이 동일한 물질로 형성되도록 동시에 발생될 수 있으며, 각 영역 내의 게이트 전극층(114)이 동일한 물질로 형성되도록 n형 영역(50N) 및 p형 영역(50P) 내의 게이트 전극층(114) 형성은 동시에 발생할 수 있다. 일부 실시예에서, 각 영역 내의 게이트 유전체층(112)은 게이트 유전체층(112)이 상이한 물질일 수 있고/있거나 상이한 수의 서브층을 가질 수 있도록, 별개의 프로세스에 의해 형성될 수 있으며, 및/또는 각 영역 내의 게이트 전극층(114)은 게이트 전극층(114)이 상이한 물질일 수 있고/있거나 상이한 수의 서브층을 가질 수 있도록, 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때, 다양한 마스킹 단계가 적절한 영역을 마스킹하고 노출시키는 데에 사용될 수 있다.
단일 게이트 유전체층(112) 및 단일 게이트 전극층(114)이 도 13a 내지 도 13b에 도시되어 있지만, 이후에 더 상세히 설명될 바와 같이, 다중 게이트 유전체층(112) 및/또는 다중 게이트 전극층(114)이 상이한 영역에 형성될 것이다. 도 14 내지 도 17은 일부 실시예에 따라 대체 게이트를 위한 게이트 유전체층(112) 및 게이트 전극층(114)이 리세스(106) 및 개구(108)에 형성되는 프로세스를 도시한다. 구체적으로, 50N 및/또는 50P와 같은 상이한 영역에서 상이한 일함수를 갖는 디바이스를 위한 상이한 게이트 전극층(114)이 형성될 것이다. 도 14 내지 도 17은 50N 및/또는 50P와 같은 상이한 영역을 나타내는 도 13b의 부분(50R)의 상세도이다. 다양한 실시예에 따르면, 게이트 유전체층(112)의 결정질 상 및 입자 크기는 디바이스의 게이트 길이 스케일링 및 프로세스 안정성 제어를 개선하도록 제어될 수 있다.
도 14에서, 게이트 유전체층(112A)이 영역(50N/50P) 내의 채널 영역(68) 상에 형성되어, 리세스(106) 및 개구(108) 내의 채널 영역(68)의 노출된 부분을 덮는다(도 12a 내지 도 12b 참조). 게이트 유전체층(112A)은 계면층(112A)으로 지칭될 수 있다. 계면층(112A)은 계면층(112A)이 스페이서(90) 상이 아닌 채널 영역(68) 상에 형성되도록 선택적 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 계면층(112A)은 실리콘 이산화물 등과 같은 산화물이다. 일부 실시예에서, 계면층(112A)은 열산화, 화학 기상 증착, 스퍼터링, 또는 계면층을 형성하기 위해 당업계에 공지되고 사용되는 임의의 다른 방법에 의해 형성된다. 계면층(112A)은 제2 나노구조물(66)(예를 들어, 채널 영역(68))의 모든(예를 들어, 4개) 측면 주위를 감싼다.
또한, 도 14에서, 게이트 유전체층(112B)은 계면 층(112A), 게이트 스페이서(90)의 측면 및 상부 표면, 그리고 제1 ILD(104) 상에 컨포멀하게 형성된다(도 13b 참조). 게이트 유전체층(112B)의 형성 방법은 MBD(molecular-beam deposition), ALD, PECVD 등과 같은 퇴적 방법을 포함할 수 있다. 게이트 유전체층(112B)은 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트 또는 금속 산화물과 같이, 약 7.0보다 큰 k 값을 갖는 고유전상수(하이-k) 물질을 포함할 수 있다. 게이트 유전체층(112B)은 제2 나노구조물(66)의 모든(예를 들어, 4개의) 측면 주위를 감싼다.
일부 실시예에서, 게이트 유전체층(112B)은 각각의 영역(50N, 50P) 내의 리세스(106) 및 개구(108)(도 12a-12b 참조)에 퇴적되는 동일한 연속 유전체층이다. 따라서, 게이트 유전체층(112B)은 각각의 영역(50N, 50P)에서 동일한 물질로 형성된다. 다른 실시예에서, 게이트 유전체층(112B)이 상이한 물질 및/또는 두께를 포함하도록 상이한 게이트 유전체층(112B)이 별개의 프로세스에 의해 영역(50N 및 50P)에 형성된다.
일부 실시예에서, 게이트 유전체층(112B)은 비정질 게이트 유전체층(112B)으로서 형성된다. 게이트 유전체층(112B)이 형성된 후, 이는 결정화 프로세스(116)에 의해 처리되어, 입자 크기가 제어될 수 있도록 게이트 유전체층(112B)이 상부 층에 대한 템플릿 층이 되는 것을 가능하게 하도록 결정화된다. 결정화 프로세스(116)는 게이트 유전체층(112B)의 물질(들)의 결정성이 증가되도록 게이트 유전체층(112B)을 결정화한다. 예를 들어, 게이트 유전체층(112B)은 초기 퇴적될 때 비정질 하이-k 유전체층일 수 있고, 결정화 프로세스(116)는 결정질 하이-k 유전체층(112B)을 형성하기 위해 비정질 게이트 유전체층을 적어도 부분적으로 결정화할 수 있다. 일부 실시예에서, 결정화 프로세스(116)는 어닐링 프로세스로 게이트 유전체층(112B)을 어닐링하는 것을 포함한다. 게이트 유전체층(112B)의 물질(들)에 기초하여, 결정화 프로세스(116)의 어닐링 프로세스의 프로세스 조건(예를 들어, 온도, 압력, 지속 시간, 및/또는 주변 환경)은, 비정질 게이트 유전체층(112B)이 원하는 결정 구조(예를 들어, 원하는 결정 상, 원하는 결정 배향, 및/또는 원하는 결정 입자 크기)를 갖도록 결정화되록 제어될 수 있다. 일부 실시예에서, 게이트 유전체층(112B)은 10 Å 내지 100 Å 범위의 결정 입자 크기를 갖도록 결정화된다. 일부 실시예에서, 게이트 유전체층(112B)은 (101) 평면을 갖는 정방정계 결정상, (111) 평면을 갖는 입방 결정상, (111) 평면을 갖는 사방정계 결정상 등을 갖도록 결정화된다.
도 18a 및 도 18b는 결정화 프로세스(116)의 어닐링 프로세스의 2개의 상이한 실시예를 예시한다. 도 18a는 소크 어닐링 프로세스를 예시한다. 일부 실시예에서, 결정화 프로세스(116)에서 사용되는 소크 어닐링 프로세스는, 게이트 유전체층(112B)을, 450℃ 내지 1050℃ 범위의 제1 온도(Temp1)에서, 5초 ~ 300초 범위의 지속시간(t2 - t1) 동안, 1Torr ~ 760Torr 범위의 압력에서, N2를 포함하는 주변 환경에서 어닐링함으로써 수행된다. 이러한 범위의 프로세스 조건으로 소크 어닐링 프로세스를 수행하는 것은, 게이트 유전체층(112B)의 물질(들)이 상부 층에 대한 템플릿 층으로서 작용하기 위한 원하는 입자 크기를 초래하는 물리적 특성 세트를 갖도록 결정화한다. 450℃ 미만의 온도에서 또는 5초 미만의 지속 시간 동안 소크 어닐링 프로세스를 수행하는 것은 게이트 유전체층(112B)의 물질(들)을 충분히 결정화하지 않을 수 있다. 1050℃ 초과의 온도에서 또는 300초 초과의 지속 시간 동안 소크 어닐링 프로세스를 수행하는 것은 결과적인 디바이스에서 DIBL(drain-induced barrier lowering)과 같은 단채널 효과를 야기할 수 있다.
도 18b는 스파이크 어닐링 프로세스를 예시한다. 일부 실시예에서, 결정화 프로세스(116)에 사용되는 소크 어닐링 프로세스는, 게이트 유전체층(112B)을, 450℃ 내지 750℃의 범위 내의 제1 온도(Temp1)에서, 5초 내지 120초 범위에서의 제1 지속시간(t2 - t1) 동안 어닐링함으로써 수행된다. 그런 다음, 0.5초 내지 5초 범위의 제2 지속시간(t4 - t3) 동안 650℃ 내지 1050℃ 범위의 제2 온도(Temp2)로 온도가 상승한다. 일부 실시예에서, 제2 지속시간(t4-t3)은 온도가 Temp2-X보다 크거나 같은 시간으로 정의된다. 일부 실시예에서, 값 X는 50℃와 같은 온도 값이다. 일부 다른 실시예에서, 값 X는 Temp2의 10%와 같은 Temp2의 백분율이다. 스파이크 어닐링 프로세스는 _ Torr 내지 _ Torr 범위의 압력 및 N2, O2, N2O, NH3 등 또는 이들의 조합을 포함하는 주변 환경에서 수행될 수 있다. 이러한 범위의 프로세스 조건으로 스파이크 어닐링 프로세스를 수행하는 것은 게이트 유전체층(112B)의 물질(들)이 상부 층에 대한 템플릿 층으로서 작용하기 위한 원하는 입자 크기를 초래하는 물리적 특성 세트를 갖도록 결정화한다. 더 낮은 온도에서 또는 더 짧은 기간 동안 스파이크 어닐링 프로세스를 수행하는 것은 게이트 유전체층(112B)의 물질(들)을 충분히 결정화하지 않을 수 있다. 더 높은 온도에서 또는 더 긴 기간 동안 스파이크 어닐링 프로세스를 수행하는 것은, 결과적인 디바이스에서 DIBL(drain-induced barrier lowering)과 같은 단채널 효과를 야기할 수 있다.
일부 실시예에서, 게이트 유전체층(112B)은 결정화 프로세스(116) 후에 0.5 nm 내지 10 nm 범위의 두께(T1)를 갖는다.
도 15에서, 게이트 유전체층(112C)이 게이트 유전체층(112B) 상에 컨포멀하게 형성된다. 게이트 유전체층(112C)의 형성 방법은 MBD, ALD, PECVD 등과 같은 퇴적 방법을 포함할 수 있다. 게이트 유전체층(112C)은 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 실리케이트 또는 금속 산화물과 같은, 7.0보다 큰 k 값을 갖는 하이-k 물질을 포함할 수 있다. 게이트 유전체층(112C)은 제2 나노구조물(66)의 모든(예를 들어, 4개의) 측면을 감싼다.
일부 실시예에서, 게이트 유전체층(112C)은 영역(50N 및 50P) 각각의 리세스(106) 및 개구(108)(도 12a 내지 도 12b 참조) 내에 퇴적되는 동일한 연속 유전체층이다. 따라서, 게이트 유전체층(112C)은 영역(50N, 50P) 각각에서 동일한 물질로 형성된다. 다른 실시예에서, 게이트 유전체층(112C)이 상이한 물질 및/또는 두께를 포함하도록 상이한 게이트 유전체층(112C)이 별개의 프로세스에 의해 영역(50N 및 50P)에 형성된다.
실시예에서, 게이트 유전체층(112C)은 결정질 게이트 유전체층(112C)으로서 형성된다. 이들 실시예에서, 게이트 유전체층(112C)은 그 형성을 위한 템플릿으로서 결정질 게이트 유전체층(112B)을 사용하여 게이트 유전체층(112B) 상에 에피택셜 성장될 수 있다. 다른 실시예에서, 게이트 유전체층(112C)은 비정질 게이트 유전체층(112C)으로서 형성된다. 게이트 유전체층(112C)이 형성된 후, 이는 결정화 프로세스(118)에 의해 처리되어, 게이트 유전체층(112C)이 층(112C)의 입자 크기를 제어하는 것을 가능하게 하도록 결정화될 수 있다. 결정화 프로세스(118)는 게이트 유전체층(112C)의 물질(들)의 결정성이 증가되도록 게이트 유전체층(112C)을 결정화한다. 예를 들어, 게이트 유전체층(112C)은 초기에 퇴적될 때 비정질 하이-k 유전체층일 수 있고, 결정화 프로세스(118)는 결정질 하이-k 유전체층을 형성하기 위해 비정질 하이-k 유전체층을 적어도 부분적으로 결정화할 수 있다. 일부 실시예에서, 결정화 프로세스(118)는 어닐링 프로세스로 게이트 유전체층(112C)을 어닐링하는 것을 포함한다. 결정화 프로세스(118)의 어닐링 프로세스는 층(112B)에 대해 위에서 설명된 도 18a 및 18b의 프로세스와 유사할 수 있고, 그들의 설명은 여기에서 반복되지 않는다. 비정질 하이-k 유전체층(112C)의 물질(들)에 기초하여, 결정화 프로세스(116)의 어닐링 프로세스의 프로세스 조건(예를 들어, 온도, 압력, 지속시간, 및/또는 주변 환경)은, 비정질 하이-k 유전체층(112C)이 원하는 결정 구조(예를 들어, 원하는 결정 상, 원하는 결정 배향, 및/또는 원하는 결정 입자 크기)를 갖도록 결정화되도록, 제어될 수 있다. 일부 실시예에서, 게이트 유전체층(112C)은 10 Å 내지 400 Å 범위의 결정 입자 크기를 갖도록 결정화된다. 일부 실시예에서, 게이트 유전체층(112C)은 (101) 평면을 갖는 정방정계 결정상(tetragonal crystalline phase), (111) 평면을 갖는 입방 결정상(cubic crystalline phase), (111) 평면을 갖는 사방정계 결정상(orthorhombic crystalline phase), (-111) 또는 (111) 평면을 갖는 단사정상(monoclinic phase) 등을 갖도록 결정화된다.
일부 실시예에서, 게이트 유전체층(112C)은 결정화 프로세스(118) 후에 0.5 nm 내지 10 nm 범위의 두께(T2)를 갖는다.
도시된 바와 같이, 일부 실시예에서, 게이트 유전체층(112)은 계면층(112A) 및 위에 놓인 하이-k 유전체층(112B 및 112C)을 포함하는 다중층이다. 특정한 실시예에서, 계면층(112A)은 실리콘 산화물로 형성될 수 있고, 하이-k 유전체층(112B, 112C)은 하프늄 산화물로 형성될 수 있다. 게이트 유전체층(112)은 임의의 허용 가능한 수의 서브층을 포함할 수 있다.
도 16에서, 일함수 조정층(120)이 게이트 유전체층(112) 상에 컨포멀하게 형성된다. 일함수 조정층(120)은, 나노 FET의 일함수를 형성될 디바이스의 애플리케이션에 주어진 원하는 양으로 조정하도록 허용 가능한 일함수 물질로 형성되고, 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 제1 일함수 조정층(120)은 PVD, ALD, CVD 등에 의해 형성될 수 있는, 티타늄 질화물, 텅스텐, 탄탈 질화물, 티타늄 알루미나이드, 티타늄 알루미늄 질화물, 티타늄 알루미늄 탄화물 등으로 형성된다. 일함수 층(120)이 단일 층으로 예시되어 있지만, 일함수 층(120)은 다중층일 수 있고 상이한 일함수 물질을 갖는 임의의 허용 가능한 수의 서브층을 포함할 수 있다.
일부 실시예에서, 일함수 조정층(120)은 영역(50N 및 50P) 각각의 리세스(106) 및 개구(108)(도 12a 내지 도 12b 참조) 내에 퇴적되는 동일한 연속 유전체층이다. 따라서, 일함수 조정층(120)은 각각의 영역(50N, 50P)에서 동일한 물질로 형성된다. 다른 실시예에서, 상이한 일함수 조정층(120)이 별개의 프로세스에 의해 영역(50N 및 50P) 내에 형성되어, 일함수 조정층(120)은 상이한 물질 및/또는 두께를 포함한다.
도 17에서, 게이트 전극층(114)의 잔여 부분이 형성된다. 예시된 실시예에서, 충전층(130)이 일함수 조정층(120) 상에 퇴적된다. 일부 실시예에서, 접착층(glue layer) (미도시)이 충전층과 일함수층 사이에 형성된다. 형성이 완료된 후, 각 영역의 게이트 전극층(114)은 충전층(130) 및 하나 이상의 일함수 조정층(120)을 포함한다. 예시된 실시예에서, 게이트 전극층(114)은 충전층(130) 및 일함수 조정층(120)을 포함한다. 접착층은 일함수 조정층(120) 상에 컨포멀하게 형성될 수 있다. 접착층(128)은 티타늄 질화물, 탄탈 질화물, 티타늄 탄화물, 탄탈 탄화물 등과 같은 도전성 물질로 형성될 수 있으며, 이는 CVD, ALD, PECVD, PVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 접착층은 대안적으로 부착층(adhesion layer)으로 지칭될 수 있고 일함수 조정층(120)과 충전층(130) 사이의 부착을 향상시킨다.
충전층(130)은 일함수층(120)(또는 존재하는 경우 접착층) 상에 컨포멀하게 형성될 수 있다. 일부 실시예에서, 충전층(130)은 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합 등과 같은 도전성 물질로 형성될 수 있으며, 이는 CVD, ALD, PECVD, PVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 충전층(130)은 리세스(106) 및 개구(108)의 잔여 부분을 충전한다(도 12a 내지 도 12b 참조).
게이트 전극층(114)이 일함수 조정층(120)의 특정 구성을 갖는 것으로 도시 및 설명되지만, 게이트 전극층(114)은 다른 실시예에서 일함수 조정층의 다른 구성을 가질 수 있다. 예를 들어, 게이트 전극층(114)은 형성될 디바이스의 애플리케이션에 따라 더 많거나 더 적은 일함수 조정층을 포함할 수 있다.
도 19a 내지 도 19b에서, 게이트 유전체층(112) 및 게이트 전극층(114)의 물질의, 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 위에 있는 과잉 부분을 제거하기 위한 제거 프로세스가 수행되며, 이에 의해 게이트 유전체(132) 및 게이트 전극(134)을 형성한다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 게이트 유전체층(112)은, 평탄화될 때 리세스(106) 및 개구(108) 내에 잔여 부분을 갖는다(따라서, 게이트 유전체(132)를 형성한다). 게이트 전극층(114)은 평탄화될 때 리세스(106) 및 개구(108) 내에 잔여 부분을 갖는다(따라서, 게이트 전극(134)을 형성한다). 게이트 스페이서(90)의 상부 표면; CESL(102); 제1 ILD(104); 게이트 유전체(132)(예를 들어, 게이트 유전체층(112B, 112C); 도 17 참조); 및 게이트 전극(134)(예를 들어, 충전층(130) 및 일함수 조정층(120); 도 17 참조)은 (프로세스 변동 내에서) 동일 평면에 있다. 게이트 유전체(132) 및 게이트 전극(134)은 결과적인 나노 FET의 대체 게이트를 형성한다. 게이트 유전체(132) 및 게이트 전극(134)의 각각의 쌍은 집합적으로 "게이트 구조물"로 지칭될 수 있다. 게이트 구조물 각각은 제2 나노구조물(66)의 채널 영역(68)의 상부 표면, 측벽 및 바닥 표면을 따라 연장된다.
도 20a 내지 도 20b에서, 제2 ILD(144)가 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(132), 및 게이트 전극(134) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(144)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(144)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되며, 이는 CVD, PECVD 등과 같은 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 에칭 정지층(ESL)(142)이 제2 ILD(144)와, 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(132) 및 게이트 전극(134) 사이에 형성된다. ESL(142)은 CVD, ALD 등과 같은 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 제2 ILD(144)의 에칭으로부터 높은 에칭 선택도를 갖는 유전체 물질로 형성될 수 있다.
도 21a 내지 도 21b에서, 게이트 콘택(152) 및 소스/드레인 콘택(154)이 각각 게이트 전극(134) 및 에피택셜 소스/드레인 영역(98)과 접촉하도록 형성된다. 게이트 콘택(152)은 물리적으로 및 전기적으로 게이트 전극(134)에 결합된다. 소스/드레인 콘택(154)은 에피택셜 소스/드레인 영역(98)에 물리적 및 전기적으로 결합된다.
게이트 콘택(152) 및 소스/드레인 콘택(154)을 형성하는 예로서, 게이트 콘택(152)을 위한 개구는 제2 ILD(144) 및 ESL(142)을 통해 형성되고, 소스/드레인 콘택(154)을 위한 개구는 제2 ILD(144), ESL(142), 제1 ILD(104), 및 CESL(102)을 통해 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 개구부 내에는, 확산 방지층, 접착층 등과 같은 라이너(미도시)와 도전성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(144)의 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 잔여 라이너 및 도전성 물질은 개구 내에 게이트 콘택(152) 및 소스/드레인 콘택(154)을 형성한다. 게이트 콘택(152)과 소스/드레인 콘택(154)은 별개의 프로세스로 형성될 수도 있고, 동일한 프로세스로 형성될 수도 있다. 동일한 단면에서 형성되는 것으로 도시되어 있지만, 게이트 콘택(152) 및 소스/드레인 콘택(154) 각각은 콘택의 단락을 방지할 수 있는 상이한 단면에서 형성될 수 있음을 이해해야 한다.
선택적으로, 금속-반도체 합금 영역(156)은 에피택셜 소스/드레인 영역(98)과 소스/드레인 콘택(154) 사이의 계면에 형성된다. 금속-반도체 합금 영역(156)은, 금속 실리사이드(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 금속 게르마나이드로 형성된 게르마나이드 영역(예: 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드 등), 금속 실리사이드 및 금속 게르마나이드 모두로 형성된 실리콘 게르마나이드 영역 등일 수 있다. 금속-반도체 합금 영역(156)은 소스/드레인 콘택(154)을 위한 개구 내에 금속을 퇴적한 후 열 어닐링 프로세스를 수행함으로써 소스/드레인 콘택(154)의 물질(들) 전에 형성될 수 있다. 금속은 에피택셜 소스/드레인 영역(98)의 반도체 물질(예를 들어, 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄 등)과 반응하여 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화(refractory) 금속, 희토류 금속 또는 이들의 합금과 같은 저저항 금속-반도체 합금을 형성할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 열 어닐링 프로세스 후에, 습식 세정과 같은 세정 프로세스가 금속-반도체 합금 영역(156)의 표면으로부터와 같은, 소스/드레인 콘택(154)을 위한 개구로부터 임의의 잔류 금속을 제거하기 위해 수행될 수 있다. 그 다음, 소스/드레인 콘택(154)의 물질(들)이 금속-반도체 합금 영역(156) 상에 형성될 수 있다.
도 22a 내지 도 22b는 일부 실시예에 따른 FinFET의 도면이다. FinFET은 나노구조물(64, 66)이 생략된다는 점을 제외하고는 이전에 설명된 나노 FET와 유사한 프로세스에 의해 제조될 수 있다. 대신에, 핀(62)은 FinFET에 대한 채널 영역(68)으로 작용하는 반도체 피처이다. 게이트 구조물(게이트 유전체(132) 및 게이트 전극(134) 포함)은 핀(62)의 채널 영역(68)의 측벽 및 상부 표면을 따라 연장되도록 형성된다.
도 23 내지 도 26은 일부 실시예에 따른 나노 FET의 제조에서 중간 단계의 도면이다. 구체적으로, 도 23 내지 도 26은 게이트 유전체층(112) 및 게이트 전극(114)을 포함하는 대체 게이트 구조물을 형성하는 중간 단계를 도시한다. 이러한 단계 전후의 나노 FET의 형성은 도 2 내지 도 21b의 실시예에서 예시되고 설명된 것과 유사하고 여기에서 반복되지 않는다.
도 23에서, 계면층(112A)이 영역(50N/50P)의 채널 영역(68) 상에 형성되어, 리세스(106) 및 개구(108) 내의 채널 영역(68)의 노출된 부분을 덮는다(도 12a 내지 도 12b 참조). 계면층(112A)은 이전 실시예에서 위에서 설명되었고 설명은 여기에서 반복되지 않는다.
또한, 도 23에서, 게이트 유전체층(112B)이 계면 층(112A), 게이트 스페이서(90)의 측면 및 상부 표면, 그리고 제1 ILD(104) 상에 컨포멀하게 형성된다(도 13b 참조). 일부 실시예에서, 게이트 유전체층(112B)의 형성 방법은 고온 에피택시, 고온 ALD 등을 포함할 수 있다. 게이트 유전체층(112B)의 물질은 이전 실시예에서 위에서 설명되었고 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 고온 에피택시, 고온 ALD 등은 250℃ 내지 600℃ 범위의 온도에서 수행된다. 이러한 범위의 온도로 형성 프로세스(들)를 수행하는 것은 게이트 유전체층(112B)의 물질(들)이 상부 층에 대한 템플릿 층으로 작용하기 위한 원하는 입자 크기를 초래하는 물리적 특성 세트를 갖도록 결정화한다. 250℃ 미만의 온도에서 형성 프로세스(들)을 수행하는 것은 게이트 유전체층(112B)의 물질(들)을 충분히 결정화하지 않을 수 있다. 600℃보다 높은 온도에서 형성 프로세스를 수행하는 것은 원하는 입자 크기 및/또는 입자 크기 균일성을 가지지 못하게 할 수 있다.
일부 실시예에서, 게이트 유전체층(112B)은 영역(50N 및 50P) 각각의 리세스(106) 및 개구(108)(도 12a-12b 참조)에 퇴적되는 동일한 연속적인 유전체층이다. 따라서, 게이트 유전체층(112B)은 각각의 영역(50N, 50P)에서 동일한 물질로 형성된다. 다른 실시예에서, 게이트 유전체층(112B)이 상이한 물질 및/또는 두께를 포함하도록 상이한 게이트 유전체층(112B)이 별개의 프로세스에 의해 영역(50N 및 50P)에 형성된다.
고온 형성 프로세스를 사용하여, 게이트 유전체층(112B)은 결정질 게이트 유전체층(112B)으로 형성된다. 게이트 유전체층(112B)을 결정질 층으로 형성함으로써, 입자 크기가 제어될 수 있도록 위에 놓인 층에 대한 템플릿층이 되게 할 수 있다. 게이트 유전체층(112B)의 물질(들)에 기초하여, 형성 프로세스의 프로세스 조건(예를 들어, 온도, 압력, 지속기간, 및/또는 주변 환경)은 게이트 유전체층(112B)이 원하는 결정질 구조(예를 들어, 원하는 결정 상, 원하는 결정 배향 및/또는 원하는 결정 입자 크기)를 갖도록 제어될 수 있다. 일부 실시예에서, 게이트 유전체층(112B)은 10 Å 내지 200 Å 범위의 결정 입자 크기를 갖도록 결정화된다. 일부 실시예에서, 게이트 유전체층(112B)은 (101) 면을 갖는 정방정계 결정상, (111) 면을 갖는 입방 결정상, (111) 면을 갖는 사방정계 결정상, (-111) 또는 (111) 면을 갖는 단사정상 등을 갖도록 결정화될 수 있다.
일부 실시예에서, 결정질 게이트 유전체층(112B)은 0.5 nm 내지 10 nm 범위의 두께(T1)를 갖는다.
도 24에서, 게이트 유전체층(112C)이 게이트 유전체층(112B) 상에 컨포멀하게 형성된다. 게이트 유전체층(112C)은 도 15에서 전술한 바와 유사한 물질 및 프로세스로 형성될 수 있고 설명은 여기에서 반복되지 않을 것이다. 실시예에서, 게이트 유전체층(112C)은 결정질 게이트 유전체층(112C)으로서 형성된다. 다른 실시예에서, 게이트 유전체층(112C)은 비정질 게이트 유전체층(112C)으로서 형성된다. 게이트 유전체층(112C)이 형성된 후, 게이트 유전체층(112C)이 층(112C)의 입자 크기를 제어할 수 있도록 결정화 프로세스(118)에 의해 처리된다. 이들 실시예에서, 게이트 유전체층(112C)은 그 형성을 위한 템플릿으로서 결정질 게이트 유전체층(112B)을 사용하여 게이트 유전체층(112B) 상에 에피택셜 성장될 수 있다. 일부 실시예에서, 게이트 유전체층(112C)은 10 Å 내지 300 Å 범위의 결정 입자 크기를 갖도록 형성된다. 일부 실시예에서, 게이트 유전체층(112C)은 (101) 평면을 갖는 정방정계 결정상, (111) 평면을 갖는 입방 결정상, (111) 평면을 갖는 사방정계 결정상, (-111) 또는 (111) 평면을 갖는 단사정상 등을 갖도록 결정화된다.
일부 실시예에서, 게이트 유전체층(112C)은 결정화 프로세스(118) 후에 0.5 nm 내지 10 nm 범위의 두께(T2)를 갖는다.
예시된 바와 같이, 일부 실시예에서, 게이트 유전체층(112)은 계면층(112A) 및 그 위에 놓인 하이-k유전체층(112B 및 112C)을 포함하는 다중층이다. 특정한 실시예에서, 계면층(112A)은 실리콘 산화물로 형성될 수 있고, 하이-k 유전체층(112B, 112C)은 하프늄 산화물로 형성될 수 있다. 게이트 유전체층(112)은 임의의 허용 가능한 수의 서브층을 포함할 수 있다.
도 25 및 도 26은 도 16 및 도 17에 설명된 프로세싱과 유사하고 설명은 여기에서 반복되지 않는다. 게이트 전극층(114)이 일함수 조정층(120)의 특정 구성을 갖는 것으로 도시 및 설명되지만, 게이트 전극층(114)은 다른 실시예에서 다른 구성의 일함수 조정층을 가질 수 있다. 예를 들어, 게이트 전극층(114)은 형성될 디바이스의 애플리케이션에 따라 더 많거나 더 적은 일함수 조정층을 포함할 수 있다.
실시예는 이점을 달성할 수 있다. 다양한 실시예에 따르면, 대체 게이트는 게이트 유전체층 및 게이트 전극층을 포함한다. 게이트 유전체층의 형성 동안, 게이트 유전체층의 결정상 및 입자 크기가 프로세스 안정성 제어 및 게이트 길이 스케일링을 개선하기 위해 제어될 수 있다. 일부 실시예에서, 게이트 유전체층의 입자 크기를 제어하는 것을 돕기 위해 템플릿 층이 형성된다. 일부 실시예에서, 게이트 유전체층의 입자 크기를 제어하는 것을 돕기 위해 결정화 프로세스가 수행된다. 결정화 프로세스는 소크 어닐링, 스파이크 어닐링, 또는 둘 다와 같은 어닐링 프로세스를 포함할 수 있다. 게이트 유전체층의 입자 크기는 10 nm 미만과 같이 서브-nm일 수 있다. 게이트 유전체층은 하이-k 게이트 유전체층일 수 있다.
실시예는 제1 반도체 피처의 제1 채널 영역 상에 제1 하이-k 게이트 유전체를 포함하는 디바이스를 포함하며, 제1 하이-k 게이트 유전체는 10 Å 내지 200 Å 범위의 입자 크기를 갖는 결정질 층이다. 디바이스는 또한 제1 하이-k 게이트 유전체 상의 제1 게이트 전극을 포함한다. 디바이스는 또한 제1 게이트 전극의 양측(opposite sides)에 소스 영역 및 드레인 영역을 포함한다.
실시예는 다음 피처 중 하나 이상을 포함할 수 있다. 디바이스는 제2 반도체 피처의 제2 채널 영역 상의 제2 하이-k 게이트 유전체 - 제2 하이-k 게이트 유전체는 10 Å 내지 300 Å 범위의 입자 크기를 갖는 결정질 층임 - , 및 제2 하이-k 게이트 유전체 상의 제2 게이트 전극을 더 포함한다. 제1 반도체 피처는 나노구조물이고 제2 반도체 피처는 핀이다. 제1 게이트 전극 및 제2 게이트 전극은 동일한 금속 게이트 라인의 일부이다. 제1 게이트 전극 및 제2 게이트 전극은 상이한 금속 게이트 라인의 일부이다. 제1 하이-k 게이트 유전체는 2개의 서브층을 포함하며, 2개의 서브층은 각각 결정질 층이다. 디바이스는 제1 반도체 피처의 제1 채널 영역 상의 계면층을 더 포함하고, 계면층은 제1 하이-k 게이트 유전체와 제1 채널 영역 사이에 있고, 계면층은 하이-k 유전체층이 아니다. 제1 하이-k 게이트 유전체는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트 또는 금속 산화물이다.
실시예는 반도체 피처 상에 계면층을 형성하는 단계를 포함한다. 방법은 또한 계면층 상에 제1 결정질 하이-k 유전체층을 형성하는 단계를 포함한다. 방법은 또한 제1 결정질 하이-k 유전체층 상에 제2 결정질 하이-k 유전체층을 형성하는 단계를 포함한다. 방법은 또한 제2 결정질 하이-k 유전체층 상에 게이트 전극을 형성하는 단계를 포함한다. 방법은 또한 게이트 전극의 양 측에 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
실시예는 다음 피처 중 하나 이상을 포함할 수 있다. 방법의 게이트 전극을 형성하는 단계는 제2 결정질 하이-k 유전체층 상에 제1 일함수 조정층을 퇴적하는 단계, 및 제1 일함수 조정층 상에 충전층을 퇴적하는 단계를 포함한다. 제1 결정질 하이-k 유전체층을 형성하는 단계는 계면층 상에 제1 비정질 하이-k 유전체층을 퇴적하는 단계, 및 제1 결정질 하이-k 유전체층을 형성하기 위해 제1 비정질 하이-k 유전체층을 어닐링하는 단계를 포함한다. 제1 비정질 하이-k 유전체층을 어닐링하는 단계는 스파이크 어닐링 프로세스를 수행하는 단계를 포함한다. 스파이크 어닐링 프로세스는 650℃ 내지 1050℃ 범위의 온도에서 0.5초 내지 5초 범위의 지속 시간 동안 수행된다. 제1 비정질 하이-k 유전체층을 어닐링하는 단계는 소크 어닐링 프로세스를 수행하는 단계를 포함한다. 소크 어닐링 프로세스는 450℃ 내지 1050℃ 범위의 온도에서 5초 내지 300초 범위의 지속 시간 동안 수행된다. 제1 결정질 하이-k 유전체층은 10 Å 내지 200 Å 범위의 입자 크기를 갖는다. 제1 결정질 하이-k 유전체층을 형성하는 단계는 고온 퇴적 프로세스를 수행하는 단계를 포함한다.
실시예는 반도체 피처의 제1 채널 영역의 양측에 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다. 방법은 또한 제1 채널 영역 상에 제1 비정질 하이-k 유전체층을 퇴적하는 단계를 포함한다. 방법은 또한 제1 결정질 하이-k 유전체층을 형성하기 위해 제1 비정질 하이-k 유전체층을 어닐링하는 단계를 포함한다. 방법은 또한 제1 결정질 하이-k 유전체층 상에 제2 결정질 하이-k 유전체층을 형성하는 단계를 포함한다. 방법은 또한 제2 결정질 하이-k 유전체층 상에 게이트 전극을 형성하는 단계를 포함한다.
실시예는 다음 피처 중 하나 이상을 포함할 수 있다. 방법의 제2 결정질 하이-k 유전체층을 형성하는 단계는 제1 결정질 하이-k 유전체층 상에 제2 비정질 하이-k 유전체층을 퇴적하는 단계, 및 제2 결정질 하이-k 유전체층을 형성하기 위해 제2 비정질 하이-k 유전체층을 어닐링하는 단계를 포함한다. 제1 결정질 하이-k 유전체층은 10 Å 내지 200 Å 범위의 입자 크기를 갖는다.
<부기>
(실시예 1)
디바이스에 있어서,
제1 반도체 피처의 제1 채널 영역 상의 제1 하이-k 게이트 유전체 - 상기 제1 하이-k 게이트 유전체는 10 Å 내지 200 Å 범위의 입자 크기(grain size)를 갖는 결정질 층임 - ;
상기 제1 하이-k 게이트 유전체 상의 제1 게이트 전극; 및
상기 제1 게이트 전극의 양측(opposite sides)에 있는 소스 영역 및 드레인 영역을 포함하는, 디바이스.
(실시예 2)
실시예 1에 있어서,
제2 반도체 피처의 제2 채널 영역 상의 제2 하이-k 게이트 유전체 - 상기 제2 하이-k 게이트 유전체는 10 Å 내지 300 Å 범위의 입자 크기를 갖는 결정질 층임 - ; 및
상기 제2 하이-k 게이트 유전체 상의 제2 게이트 전극을 더 포함하는, 디바이스.
(실시예 3)
실시예 2에 있어서, 상기 제1 반도체 피처는 나노구조물이고, 상기 제2 반도체 피처는 핀인, 디바이스.
(실시예 4)
실시예 2에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 금속 게이트 라인의 일부인, 디바이스.
(실시예 5)
실시예 2에 있어서, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상이한 금속 게이트 라인의 일부인, 디바이스.
(실시예 6)
실시예 1에 있어서, 상기 제1 하이-k 게이트 유전체는 2개의 서브층을 포함하고, 상기 2개의 서브층은 각각 결정질 층인, 디바이스.
(실시예 7)
실시예 1에 있어서,
상기 제1 반도체 피처의 상기 제1 채널 영역 상의 계면층을 더 포함하고, 상기 계면층은 상기 제1 하이-k 게이트 유전체와 상기 제1 채널 영역 사이에 있고, 상기 계면층은 하이-k 유전체층이 아닌, 디바이스.
(실시예 8)
실시예 1에 있어서, 상기 제1 하이-k 게이트 유전체는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트 또는 금속 산화물인, 디바이스.
(실시예 9)
방법에 있어서,
반도체 피처 상에 계면층을 형성하는 단계;
상기 계면층 상에 제1 결정질 하이-k 유전체층을 형성하는 단계;
상기 제1 결정질 하이-k 유전체층 상에 제2 결정질 하이-k 유전체층을 형성하는 단계;
상기 제2 결정질 하이-k 유전체층 상에 게이트 전극을 형성하는 단계; 및
상기 게이트 전극의 양측에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 방법.
(실시예 10)
실시예 9에 있어서, 상기 게이트 전극을 형성하는 단계는,
상기 제2 결정질 하이-k 유전체층 상에 제1 일함수 조정층을 퇴적하는 단계; 및
상기 제1 일함수 조정층 상에 충전층을 퇴적하는 단계를 포함하는, 방법.
(실시예 11)
실시예 9에 있어서, 상기 제1 결정질 하이-k 유전체층을 형성하는 단계는,
상기 계면층 상에 제1 비정질 하이-k 유전체층을 퇴적하는 단계; 및
상기 제1 결정질 하이-k 유전체층을 형성하기 위해 상기 제1 비정질 하이-k 유전체층을 어닐링하는 단계를 포함하는, 방법.
(실시예 12)
실시예 11에 있어서, 상기 제1 비정질 하이-k 유전체층을 어닐링하는 단계는 스파이크 어닐링 프로세스를 수행하는 단계를 포함하는, 방법.
(실시예 13)
실시예 12에 있어서, 상기 스파이크 어닐링 프로세스는 650℃ 내지 1050℃ 범위의 온도에서 0.5초 내지 5초 범위의 지속시간 동안 수행되는 것인, 방법.
(실시예 14)
실시예 11에 있어서, 상기 제1 비정질 하이-k 유전체층을 어닐링하는 단계는 소크 어닐링 프로세스를 수행하는 단계를 포함하는, 방법.
(실시예 15)
실시예 14에 있어서, 상기 소크 어닐링 프로세스는 450℃ 내지 1050℃ 범위의 온도에서 5초 내지 300초 범위의 지속시간 동안 수행되는, 방법.
(실시예 16)
실시예 9에 있어서, 상기 제1 결정질 하이-k 유전체층은 10 Å 내지 200 Å범위의 입자 크기를 갖는 것인, 방법.
(실시예 17)
실시예 9에 있어서, 상기 제1 결정질 하이-k 유전체층을 형성하는 단계는 고온 퇴적 프로세스를 수행하는 단계를 포함하는, 방법.
(실시예 18)
방법에 있어서,
반도체 피처의 제1 채널 영역의 양측에 소스 영역 및 드레인 영역을 형성하는 단계;
상기 제1 채널 영역 상에 제1 비정질 하이-k 유전체층을 퇴적하는 단계; 및
제1 결정질 하이-k 유전체층을 형성하기 위해 상기 제1 비정질 하이-k 유전체층을 어닐링하는 단계;
상기 제1 결정질 하이-k 유전체층 상에 제2 결정질 하이-k 유전체층을 형성하는 단계; 및
상기 제2 결정질 하이-k 유전체층 상에 게이트 전극을 형성하는 단계를 포함하는, 방법.
(실시예 19)
실시예 18에 있어서, 상기 제2 결정질 하이-k 유전체층을 형성하는 단계는,
상기 제1 결정질 하이-k 유전체층 상에 제2 비정질 하이-k 유전체층을 퇴적하는 단계; 및
상기 제2 결정질 하이-k 유전체층을 형성하기 위해 상기 제2 비정질 하이-k 유전체층을 어닐링하는 단계를 포함하는, 방법.
(실시예 20)
실시예 18에 있어서, 상기 제1 결정질 하이-k 유전체층은 10 Å 내지 200 Å 범위의 입자 크기를 갖는 것인, 방법.
본 개시는 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 다양한 실시예를 개략적으로 설명한다. 통상의 기술자는 본 명세서에서 소개된 실시예와 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 또한, 통상의 기술자는, 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 디바이스에 있어서,
    제1 반도체 피처의 제1 채널 영역 상의 제1 하이-k 게이트 유전체 - 상기 제1 하이-k 게이트 유전체는 10 Å 내지 200 Å 범위의 입자 크기(grain size)를 갖는 결정질 층임 - ;
    상기 제1 하이-k 게이트 유전체 상의 제1 게이트 전극; 및
    상기 제1 게이트 전극의 양측(opposite sides)에 있는 소스 영역 및 드레인 영역을 포함하는, 디바이스.
  2. 제1항에 있어서,
    제2 반도체 피처의 제2 채널 영역 상의 제2 하이-k 게이트 유전체 - 상기 제2 하이-k 게이트 유전체는 10 Å 내지 300 Å 범위의 입자 크기를 갖는 결정질 층임 - ; 및
    상기 제2 하이-k 게이트 유전체 상의 제2 게이트 전극을 더 포함하는, 디바이스.
  3. 제2항에 있어서, 상기 제1 반도체 피처는 나노구조물이고, 상기 제2 반도체 피처는 핀인, 디바이스.
  4. 제2항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 금속 게이트 라인의 일부인, 디바이스.
  5. 제 2 항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상이한 금속 게이트 라인의 일부인, 디바이스.
  6. 제1항에 있어서, 상기 제1 하이-k 게이트 유전체는 2개의 서브층을 포함하고, 상기 2개의 서브층은 각각 결정질 층인, 디바이스.
  7. 제1항에 있어서,
    상기 제1 반도체 피처의 상기 제1 채널 영역 상의 계면층을 더 포함하고, 상기 계면층은 상기 제1 하이-k 게이트 유전체와 상기 제1 채널 영역 사이에 있고, 상기 계면층은 하이-k 유전체층이 아닌, 디바이스.
  8. 제1항에 있어서, 상기 제1 하이-k 게이트 유전체는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트 또는 금속 산화물인, 디바이스.
  9. 방법에 있어서,
    반도체 피처 상에 계면층을 형성하는 단계;
    상기 계면층 상에 제1 결정질 하이-k 유전체층을 형성하는 단계;
    상기 제1 결정질 하이-k 유전체층 상에 제2 결정질 하이-k 유전체층을 형성하는 단계;
    상기 제2 결정질 하이-k 유전체층 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 방법.
  10. 방법에 있어서,
    반도체 피처의 제1 채널 영역의 양측에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 제1 채널 영역 상에 제1 비정질 하이-k 유전체층을 퇴적하는 단계; 및
    제1 결정질 하이-k 유전체층을 형성하기 위해 상기 제1 비정질 하이-k 유전체층을 어닐링하는 단계;
    상기 제1 결정질 하이-k 유전체층 상에 제2 결정질 하이-k 유전체층을 형성하는 단계; 및
    상기 제2 결정질 하이-k 유전체층 상에 게이트 전극을 형성하는 단계를 포함하는, 방법.
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