DE102022109596A1 - Halbleitervorrichtungen und verfahren zu deren herstellung - Google Patents

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Te-Yang Lai
Chun-Yen Peng
Tsung-Da Lin
Chi On Chui
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Abstract

Eine Ausführungsform umfasst eine Vorrichtung mit einem ersten High-k-Gatedielektrikum auf einem ersten Kanalbereich eines ersten Halbleiterstrukturelements, wobei das erste High-k-Gatedielektrikum eine kristalline Schicht mit einer Korngröße in einem Bereich von 10 Å bis 200 Å ist. Die Vorrichtung weist auch eine erste Gateelektrode auf dem ersten High-k-Gatedielektrikum auf. Die Vorrichtung weist auch einen Sourcebereich und einen Drainbereich auf gegenüberliegenden Seiten der ersten Gateelektrode auf.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/298,703 , eingereicht am 12. Januar 2022, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) (Nano-FET: nanostructure field-effect transistor) in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen.
    • Die 2-17 und 19A-21B sind Ansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
    • Die 18A und 18B sind Beispiele für Eigenschaften von Temperprozessen gemäß einigen Ausführungsformen.
    • Die 22A und 22B sind Ansichten von FinFETs gemäß einigen Ausführungsformen.
    • Die 23-26 sind Ansichten von Zwischenstufen bei der Herstellung von Vorrichtungen gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen weisen Ersatzgates dielektrische Gateschichten und Gateelektrodenschichten auf. Während der Herstellung der dielektrischen Gateschichten können die Kristallphase und die Korngröße der dielektrischen Gateschicht gesteuert werden, um die Steuerung der Prozessstabilität und die Gatelängenskalierung zu verbessern. Bei einigen Ausführungsformen wird eine Schablonenschicht hergestellt, um zur Steuerung der Korngröße der dielektrischen Gateschicht beizutragen und die Korngröße der dielektrischen Gateschicht gleichmäßiger zu machen. Ein Kristallisierungsprozess kann durchgeführt werden, um zur Steuerung der Korngröße der dielektrischen Gateschicht beizutragen. Der Kristallisierungsprozess kann einen Temperprozess umfassen, wie etwa einen Soak-Anneal-Temperprozess, einen Spike-Anneal-Temperprozess oder beides. Die Korngröße der dielektrischen Gateschicht kann im Sub-nm-Bereich, wie etwa kleiner als 10 nm, sein. Die dielektrische Gateschicht kann eine dielektrische High-k-Gateschicht sein.
  • Ausführungsformen werden in einem speziellen Kontext beschrieben, und zwar im Kontext eines Dies mit Nano-FETs. Verschiedene Ausführungsformen können jedoch auch auf Dies angewendet werden, die andere Arten von Transistoren (z. B. Finnen-Feldeffekttransistoren (FinFETs) (FinFET: fin field-effect transistor), Planartransistoren oder dergleichen) anstelle der Nano-FETs oder in Kombination mit den Nano-FETs aufweisen. Die offenbarten Ausführungsformen können für Anwendungen mit CMOS-FET-Vorrichtungen (CMOS: complementary metal-oxidesemiconductor - komplementärer Metalloxidhalbleiter), FE-FET-Vorrichtungen (FE FET: ferroelectric FET - ferroelektrischer FET) und NC-FET-Vorrichtungen (NC FET: negative capacitance FET - Feldeffekttransistor mit negativer Kapazität) verwendet werden.
  • 1 zeigt ein Beispiel für Nano-FETs (z. B. Nanodraht-FETs, Nanolagen-FETs oder dergleichen) gemäß einigen Ausführungsformen. 1 ist eine dreidimensionale Ansicht, bei der einige Strukturelemente der Nano-FETs der Übersichtlichkeit der Erörterung halber weggelassen worden sind. Die Nano-FETs können Nanolagen-Feldeffekttransistoren (NSFETs) (NSFET: nanosheet field-effect transistor), Nanodraht-Feldeffekttransistoren (NWFETs) (NWFET: nanowire field-effect transistor), Gate-all-around-Feldeffekttransistoren (GAAFETs) oder dergleichen sein.
  • Die Nano-FETs weisen Nanostrukturen 66 (z. B. Nanolagen, Nanodrähte oder dergleichen) über Finnen 62 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf, wobei die Nanostrukturen 66 Halbleiterstrukturelemente sind, die als Kanalbereiche für die Nano-FETs fungieren. Die Nanostrukturen 66 können p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon aufweisen. Isolationsbereiche 70, wie etwa flache Grabenisolationsbereiche (STI-Bereiche) (STI: shallow trench isolation), sind zwischen benachbarten Finnen 62 angeordnet, und die Nanostrukturen 66 sind über und zwischen benachbarten Isolationsbereichen 70 angeordnet. Obwohl die Isolationsbereiche 70 als getrennt von dem Substrat 50 beschrieben/dargestellt sind, kann sich der Begriff „Substrat“, so wie er in dieser Offenbarung verwendet wird, auf das Halbleitersubstrat allein oder auf eine Kombination des Halbleitersubstrats und der Isolationsbereiche beziehen. Obwohl ein unterer Teil der Finnen 62 als ein einziges mit dem Substrat 50 zusammenhängendes Material dargestellt ist, können der untere Teil der Finnen 62 und/oder das Substrat 50 auch ein einziges Material oder eine Mehrzahl von Materialien aufweisen.
  • Gatedielektrika 132 umschließen die Oberseiten, Seitenwände und Unterseiten der Nanostrukturen 66. Gateelektroden 134 sind über den Gatedielektrika 132 und umschließen die Gatedielektrika 132. Epitaxiale Source-/Drain-Bereiche 98 sind auf gegenüberliegenden Seiten der Gatedielektrika 132 und der Gateelektroden 134 angeordnet. Ein Zwischenschicht-Dielektrikum (ILD) (ILD: inter-layer dielectric) 104 ist über den epitaxialen Source-/Drain-Bereichen 98 hergestellt worden. Kontakte (nachfolgend beschrieben) zu den epitaxialen Source-/Drain-Bereichen 98 werden durch das ILD 104 hergestellt. Die epitaxialen Source-/Drain-Bereiche 98 können von verschiedenen Nanostrukturen 66 gemeinsam genutzt werden. Zum Beispiel können benachbarte epitaxiale Source-/Drain-Bereiche 98 elektrisch verbunden werden, wie etwa durch Vereinen der epitaxialen Source-/Drain-Bereiche 98 durch epitaxiales Aufwachsen oder durch Verbinden der epitaxialen Source-/Drain-Bereiche 98 mit einem gleichen Source-/Drain-Kontakt.
  • 1 zeigt weiterhin Referenzquerschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A' erstreckt sich entlang einer Längsachse einer Gateelektrode 134 und in einer Richtung, die zum Beispiel senkrecht zu einer Richtung des Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 98 eines Nano-FET ist. Querschnitt B-B' erstreckt sich entlang einer Längsachse einer Nanostruktur 66 und in einer Richtung zum Beispiel eines Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 98 des Nano-FET. Querschnitt C-C' ist parallel zu dem Querschnitt A-A' und erstreckt sich durch die epitaxialen Source-/Drain-Bereiche 98 der Nano-FETs. Nachfolgende Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Einige Ausführungsformen, die in dieser Offenbarung erörtert werden, werden in dem Kontext von Nano-FETs erörtert, die unter Verwendung eines Gate-Last-Prozesses hergestellt werden. Bei anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen ziehen auch Aspekte in Betracht, die in planaren Vorrichtungen, wie etwa planaren FETs oder in Finnen-Feldeffekttransistoren (FinFETs), verwendet werden. FinFETs können zum Beispiel Halbleiterfinnen auf einem Substrat aufweisen, wobei die Halbleiterfinnen Halbleiterstrukturelemente sind, die als Kanalbereiche für die FinFETs fungieren. In ähnlicher Weise können planare FETs ein Substrat aufweisen, wobei planare Teile des Substrats Halbleiterstrukturelemente sind, die als Kanalbereiche für die planaren FETs fungieren.
  • Die 2-17 und 19A-21B sind Ansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. Die 2, 3, 4, 5 und 6 sind dreidimensionale Ansichten, die eine ähnliche dreidimensionale Ansicht wie 1 zeigen. Die 7A, 8A, 9A, 10A, 11A, 12A, 13A, 19A, 20A und 21A sind Schnittansichten, die entlang einem Querschnitt ähnlich dem Referenzquerschnitt A-A' in 1 dargestellt sind, außer dass zwei Finnen dargestellt sind. Die 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14, 15, 16, 17, 19B, 20B und 21B sind Schnittansichten, die entlang einem Querschnitt ähnlich dem Referenzquerschnitt B-B' in 1 dargestellt sind. Die 9C und 9D sind Schnittansichten, die entlang einem Querschnitt ähnlich dem Referenzquerschnitt C-C' in 1 dargestellt sind, außer dass zwei Finnen dargestellt sind.
  • In 2 wird ein Substrat 50 zum Herstellen von Nano-FETs bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) (SOI: semiconductor on insulator) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotierungsstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht) (BOX: buried oxide), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; Kombinationen davon; oder dergleichen.
  • Das Substrat 50 hat einen n-Bereich 50N und einen p-Bereich 50P. Der n-Bereich 50N kann zum Herstellen von n-Vorrichtungen dienen, wie etwa NMOS-Transistoren, z. B. n-Nano-FETs, und der p-Bereich 50P kann zum Herstellen von p-Vorrichtungen dienen, wie etwa PMOS-Transistoren, z. B. p-Nano-FETs. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein (nicht getrennt dargestellt), und jede Anzahl von Vorrichtungsstrukturelementen (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen, usw.) kann zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P dargestellt sind, kann jede Anzahl von n-Bereichen 50N und p-Bereichen 50P bereitgestellt werden.
  • Das Substrat 50 kann mit einem p- oder einem n-Dotierungsstoff leicht dotiert sein. Eine Antidurchschlag-Implantation (APT-Implantation) (APT: anti-punchthrough) kann auf einem oberen Teil des Substrats 50 durchgeführt werden, um einen APT-Bereich herzustellen. Während der APT-Implantation können Dotierungsstoffe in das Substrat 50 implantiert werden. Die Dotierungsstoffe können einen Leitfähigkeitstyp aufweisen, der entgegengesetzt zu einem Leitfähigkeitstyp der Source-/Drain-Bereiche ist, die nachfolgend in dem n-Bereich 50N und dem p-Bereich 50P hergestellt werden. Der APT-Bereich kann sich unter den Source-/Drain-Bereichen in den Nano-FETs erstrecken. Der APT-Bereich kann verwendet werden, um die Leckverluste aus den Source-/Drain-Bereichen zu dem Substrat 50 zu verringern. Bei einigen Ausführungsformen kann die Dotierungskonzentration in dem APT-Bereich in dem Bereich von 1018 cm-3 bis 1019 cm-3 liegen.
  • Ein Mehrschichtstapel 52 wird über dem Substrat 50 hergestellt. Der Mehrschichtstapel 52 weist sich abwechselnde erste Halbleiterschichten 54 und zweite Halbleiterschichten 56 auf. Die ersten Halbleiterschichten 54 sind aus einem ersten Halbleitermaterial hergestellt, und die zweiten Halbleiterschichten 56 sind aus einem zweiten Halbleitermaterial hergestellt. Die Halbleitermaterialien können jeweils aus den Kandidaten-Halbleitermaterialien des Substrats 50 ausgewählt werden. Bei der dargestellten Ausführungsform umfasst der Mehrschichtstapel 52 jeweils drei Schichten der ersten Halbleiterschichten 54 und der zweiten Halbleiterschichten 56. Es versteht sich, dass der Mehrschichtstapel 52 jede Anzahl der ersten Halbleiterschichten 54 und der zweiten Halbleiterschichten 56 aufweisen kann.
  • Bei der gezeigten Ausführungsform, und wie nachfolgend detaillierter beschrieben werden wird, werden die ersten Halbleiterschichten 54 entfernt und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für die Nano-FETs sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P herzustellen. Die ersten Halbleiterschichten 54 sind Opferschichten (oder Dummy-Schichten), die bei der nachfolgenden Bearbeitung entfernt werden, um die Oberseiten und die Unterseiten der zweiten Halbleiterschichten 56 freizulegen. Das erste Halbleitermaterial der ersten Halbleiterschichten 54 ist ein Material, das gegenüber der Ätzung der zweiten Halbleiterschichten 56 eine hohe Ätzselektivität hat, wie etwa Silizium-Germanium. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 56 ist ein Material, das sowohl für n- als auch für p-Vorrichtungen geeignet ist, wie etwa Silizium.
  • Bei einer anderen Ausführungsform (nicht separat dargestellt) werden die ersten Halbleiterschichten 54 strukturiert, um Kanalbereiche für Nano-FETs in einem Bereich (z. B. dem p-Bereich 50P) herzustellen, und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für Nano-FETs in einem anderen Bereich (z. B. dem n-Bereich 50N) herzustellen. Das erste Halbleitermaterial der ersten Halbleiterschichten 54 kann ein Material sein, das für p-Vorrichtungen geeignet ist, wie etwa Silizium-Germanium (z. B. SixGe1-x, wobei x in dem Bereich von 0 bis 1 liegen kann), reines Germanium, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 56 kann ein Material sein, das für n-Vorrichtungen geeignet ist, wie etwa Silizium, Siliziumcarbid, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen. Das erste Halbleitermaterial und das zweite Halbleitermaterial können eine hohe Ätzselektivität gegenüber der Ätzung des jeweils anderen aufweisen, sodass die ersten Halbleiterschichten 54 entfernt werden können, ohne die zweiten Halbleiterschichten 56 in dem n-Bereich 50N zu entfernen, und die zweiten Halbleiterschichten 56 können entfernt werden, ohne die ersten Halbleiterschichten 54 in dem p-Bereich 50P zu entfernen.
  • Jede der Schichten des Mehrschichtstapels 52 kann durch einen Prozess, wie etwa Dampfphasenepitaxie (VPE) (VPE: vapor phase epitaxy) oder Molekularstrahlepitaxie (MBE) (MBE: molecular beam epitaxy), aufgewachsen werden oder durch einen Prozess, wie etwa chemische Aufdampfung (CVD) (CVD: chemical vapor deposition) oder Atomlagenabscheidung (ALD) (ALD: atomic layer deposition) oder dergleichen, abgeschieden werden. Jede der Schichten kann eine geringe Dicke aufweisen, wie etwa eine Dicke in dem Bereich von 5 nm bis 30 nm. Bei einigen Ausführungsformen werden einige Schichten des Mehrschichtstapels 52 (z. B. die zweiten Halbleiterschichten 56) so hergestellt, dass sie dünner als andere Schichten des Mehrschichtstapels 52 (z. B. die ersten Halbleiterschichten 54) sind.
  • In 3 werden Gräben in dem Substrat 50 und dem Mehrschichtstapel 52 strukturiert, um Finnen 62, erste Nanostrukturen 64 und zweite Nanostrukturen 66 herzustellen. Die Finnen 62 sind Halbleiterstreifen, die in dem Substrat 50 strukturiert werden. Die ersten Nanostrukturen 64 und die zweiten Nanostrukturen 66 weisen die verbliebenen Teile der ersten Halbleiterschichten 54 beziehungsweise der zweiten Halbleiterschichten 56 auf. Die Gräben können mit jedem geeigneten Ätzprozess, wie etwa mit reaktiver Ionenätzung (RIE) (RIE: reactive ion etch), Neutralstrahlätzung (NBE) NBE: neutral beam etch), dergleichen oder einer Kombination davon, strukturiert werden. Der Ätzprozess kann anisotrop sein.
  • Die Finnen 62 und die Nanostrukturen 64, 66 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 62 und die Nanostrukturen 64, 66 mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann als Masken zum Strukturieren der Finnen 62 und der Nanostrukturen 64, 66 verwendet werden. Bei einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Nanostrukturen 64, 66 verbleiben.
  • Die Finnen 62 und die Nanostrukturen 64, 66 können jeweils Breiten in dem Bereich von 8 nm bis 40 nm aufweisen. Bei der dargestellten Ausführungsform haben die Finnen 62 und die Nanostrukturen 64, 66 im Wesentlichen gleiche Breiten in dem n-Bereich 50N und dem p-Bereich 50P. Bei einer anderen Ausführungsform sind die Finnen 62 und die Nanostrukturen 64, 66 in einem Bereich (z. B. dem n-Bereich 50N) breiter oder schmaler als die Finnen 62 und die Nanostrukturen 64, 66 in einem anderen Bereich (z. B. dem p-Bereich 50P).
  • In 4 werden STI-Bereiche 70 über dem Substrat 50 und zwischen benachbarten Finnen 62 hergestellt. Die STI-Bereiche 70 sind zumindest um einen Teil der Finnen 62 angeordnet, sodass zumindest ein Teil der Nanostrukturen 64, 66 zwischen benachbarten STI-Bereichen 70 herausragt. Teile der Finnen 62 können auch zwischen benachbarten STI-Bereichen 70 herausragen. Bei der dargestellten Ausführungsform sind die Oberseiten der STI-Bereiche 70 (innerhalb der Prozessschwankungen) mit den Oberseiten der Finnen 62 koplanar. Bei einigen Ausführungsformen sind die Oberseiten der STI-Bereiche 70 oberhalb oder unterhalb der Oberseiten der Finnen 62. Die STI-Bereiche 70 trennen die Strukturelemente von benachbarten Nano-FETs.
  • Die STI-Bereiche 70 können mit jedem geeigneten Verfahren hergestellt werden. Zum Beispiel kann ein Isoliermaterial über dem Substrat 50 und den Nanostrukturen 64, 66 und zwischen benachbarten Finnen 62 hergestellt werden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, wie etwa Siliziumnitrid, dergleichen oder eine Kombination davon sein, das durch einen chemischen Aufdampfprozess (CVD-Prozess), wie etwa chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) (HDP: high-density plasma), fließfähige chemische Aufdampfung (FCVD) (FCVD: flowable chemical vapor deposition), dergleichen oder eine Kombination davon, hergestellt werden kann. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei einigen Ausführungsformen ist das Isoliermaterial Siliziumoxid, das durch FCVD abgeschieden wird. Ein Temperprozess kann durchgeführt werden, sobald das Isoliermaterial hergestellt worden ist. Bei einer Ausführungsform wird das Isoliermaterial so hergestellt, dass die Nanostrukturen 64, 66 von überschüssigem Isoliermaterial bedeckt werden. Obwohl die STI-Bereiche 70 jeweils als eine einzelne Schicht dargestellt sind, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zunächst ein Belag (nicht separat dargestellt) entlang von Oberflächen des Substrats 50, der Finnen 62 und der Nanostrukturen 64, 66 hergestellt werden. Danach kann ein Füllmaterial über dem Belag hergestellt werden.
  • Dann wird ein Entfernungsprozess auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 64, 66 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) (CMP: chemical mechanical polish), ein Rückätzprozess, Kombinationen davon oder dergleichen, angewendet werden. Bei Ausführungsformen, bei denen eine Maske auf den Nanostrukturen 64, 66 verbleibt, kann die Maske mit dem Planarisierungsprozess freigelegt oder entfernt werden. Nach dem Planarisierungsprozess sind die Oberseiten des Isoliermaterials und der Maske (falls vorhanden) oder der Nanostrukturen 64, 66 koplanar (innerhalb der Prozessschwankungen). Demensprechend werden die Oberseiten der Maske (falls vorhanden) oder der Nanostrukturen 64, 66 durch das Isoliermaterial freigelegt. Bei der dargestellten Ausführungsform verbleibt keine Maske auf den Nanostrukturen 64, 66. Das Isoliermaterial wird dann ausgespart, um die STI-Bereiche 70 herzustellen. Das Isoliermaterial wird so ausgespart, das zumindest ein Teil der Nanostrukturen 64, 66 zwischen benachbarten Teilen des Isoliermaterials herausragt. Teile der Finnen 62 können auch zwischen benachbarten Teilen des Isoliermaterials herausragen. Außerdem können die Oberseiten der STI-Bereiche 70 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 70 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Das Isoliermaterial kann mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial selektiv ist (z. B. das Isoliermaterial der STI-Bereiche 70 mit einer höheren Geschwindigkeit als die Materialien der Finnen 62 und der Nanostrukturen 64, 66 ätzt) ausgespart werden. Es kann zum Beispiel eine Oxidentfernung unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) durchgeführt werden.
  • Der vorstehend beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 62 und die Nanostrukturen 64, 66 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 62 und/oder die Nanostrukturen 64, 66 unter Verwendung einer Maske und eines epitaxialen Aufwachsprozesses hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter befindliche Substrat 50 freizulegen. Epitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die epitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 62 und/oder die Nanostrukturen 64, 66 zu bilden. Die epitaxialen Strukturen können die vorstehend beschriebenen sich abwechselnden Halbleitermaterialien, wie etwa das erste Halbleitermaterial und das zweite Halbleitermaterial, aufweisen. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, wodurch vorausgehende und/oder nachfolgende Implantationen vermieden werden, obwohl In-situ- und Implantationsdotierung auch zusammen verwendet werden können.
  • Außerdem können geeignete Wannen (nicht separat dargestellt) in den Nanostrukturen 64, 66, den Finnen 62 und/oder dem Substrat 50 durch Dotieren (z. B. mit einem p- oder einem n-Dotierungsstoff) hergestellt werden. Die Wannen können einen Leitfähigkeitstyp aufweisen, der zu einem Leitfähigkeitstyp von Source-/Drain-Bereichen, die anschließend in dem n-Bereich 50N und dem p-Bereich 50P hergestellt werden, entgegengesetzt ist. Bei einigen Ausführungsformen wird eine p-Wanne in dem n-Bereich 50N hergestellt, und eine n-Wanne wird in dem p-Bereich 50P hergestellt. Bei einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P hergestellt.
  • Bei Ausführungsformen mit verschiedenen Wannenarten können unter Verwendung einer Maske (nicht separat dargestellt), wie etwa eines Fotoresists, verschiedene Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P ausgeführt werden. Zum Beispiel kann ein Fotoresist über den Finnen 62, den Nanostrukturen 64, 66 und den STI-Bereichen 70 in dem n-Bereich 50N hergestellt werden. Das Fotoresist wird strukturiert, um den p-Bereich 50P freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit jedem geeigneten fotolithografischen Verfahren strukturiert werden. Sobald das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem p-Bereich 50P durchgeführt, und das Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass n-Dotierungsstoffe in den n-Bereich 50N implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die bis zu einer Konzentration von 1013 cm-3 bis 1014 cm-3 in den Bereich implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel durch einen geeigneten Ablösungsprozess entfernt werden.
  • Nach oder vor dem Implantieren des p-Bereichs 50P wird eine Maske (nicht separat dargestellt), wie etwa ein Fotoresist, über den Finnen 62, den Nanostrukturen 64, 66 und den STI-Bereichen 70 in dem p-Bereich 50P hergestellt. Das Fotoresist wird strukturiert, um den n-Bereich 50N freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit jedem geeigneten fotolithografischen Verfahren strukturiert werden. Sobald das Fotoresist strukturiert worden ist, kann eine Implantation mit einem p-Dotierungsstoff in dem n-Bereich 50N durchgeführt werden, und das Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass p-Dotierungsstoffe in den p-Bereich 50P implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die bis zu einer Konzentration von 1013 cm-3 bis 1014 cm-3 in den Bereich implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel durch einen geeigneten Ablösungsprozess entfernt werden.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Dotierungsstoffe zu aktivieren. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen für die Finnen 62 und/oder die Nanostrukturen 64, 66 epitaxial aufgewachsen werden, können die aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, wodurch die Implantationen vermieden werden, obwohl In-situ- und Implantationsdotierung auch zusammen verwendet werden können.
  • In 5 wird eine dielektrische Dummy-Schicht 72 auf den Finnen 62 und den Nanostrukturen 64, 66 hergestellt. Die dielektrische Dummy-Schicht 72 kann aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen, hergestellt werden, das mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden kann. Eine Dummy-Gateschicht 74 wird über der dielektrischen Dummy-Schicht 72 hergestellt, und eine Maskenschicht 76 wird über der Dummy-Gateschicht 74 hergestellt. Die Dummy-Gateschicht 74 kann über der dielektrischen Dummy-Schicht 72 abgeschieden werden und dann zum Beispiel mit einer CMP planarisiert werden. Die Dummy-Gateschicht 74 kann aus einem leitfähigen oder einem nicht leitfähigen Material hergestellt werden, wie etwa amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), ein Metall, ein Metallnitrid, ein Metallsilizid, ein Metalloxid oder dergleichen, dass mit einem Abscheidungsprozess, wie etwa physikalische Aufdampfung (PVD) (PVD: physical vapor deposition), CVD oder dergleichen, hergestellt werden kann. Die Dummy-Gateschicht 74 kann aus einem oder mehreren Materialien hergestellt werden, die gegenüber der Ätzung von Isoliermaterialien, z. B. den STI-Bereichen 70 und/oder der dielektrischen Dummy-Schicht 72 eine hohe Ätzselektivität aufweisen. Die Maskenschicht 76 kann über der Dummy-Gateschicht 74 abgeschieden werden. Die Maskenschicht 76 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, hergestellt werden. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 74 und eine einzelne Maskenschicht 76 quer über den n-Bereich 50N und den p-Bereich 50P hergestellt. Bei der dargestellten Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 die Finnen 62, die Nanostrukturen 64, 66 und die STI-Bereiche 70, sodass sich die dielektrische Dummy-Schicht 72 über den STI-Bereichen 70 und zwischen der Dummy-Gateschicht 74 und den STI-Bereichen 70 erstreckt. Bei einer anderen Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 nur die Finnen 62 und die Nanostrukturen 64, 66.
  • In 6 wird die Maskenschicht 76 unter Verwendung von geeigneten fotolithografischen und Ätzverfahren strukturiert, um Masken 86 herzustellen. Die Struktur der Masken 86 wird dann durch ein geeignetes Ätzverfahren auf die Dummy-Gateschicht 74 übertragen, um Dummy-Gates 84 herzustellen. Die Struktur der Masken 86 kann mit jedem geeigneten Ätzverfahren optional weiter auf die dielektrische Dummy-Schicht 72 übertragen werden, um Dummy-Dielektrika 82 herzustellen. Die Dummy-Gates 84 bedecken Teile der Nanostrukturen 64, 66, die bei der nachfolgenden Bearbeitung freigelegt werden, um Kanalbereiche zu bilden. Die Dummy-Gates 84 erstrecken sich insbesondere entlang den Teilen der zweiten Nanostrukturen 66, die strukturiert werden, um Kanalbereiche 68 zu bilden (siehe 7A-7B). Die Struktur der Masken 86 kann verwendet werden, um benachbarte Dummy-Gates 84 physisch zu trennen. Die Dummy-Gates 84 können Längsrichtungen aufweisen, die im Wesentlichen senkrecht (innerhalb der Prozessschwankungen) zu den Längsrichtungen der Finnen 62 sind. Die Masken 86 können nach dem Strukturieren zum Beispiel mit einem geeigneten Ätzverfahren optional entfernt werden.
  • Die 7A-17 und 19A-21B zeigen verschiedene weitere Schritte bei der Herstellung von Vorrichtungen der Ausführungsformen. Die 7A-17 und 19A-21B zeigen Strukturelemente in beiden Bereichen, dem n-Bereich 50N und dem p-Bereich 50P. Zum Beispiel können die dargestellten Strukturen sowohl für den n-Bereich 50N als auch für den p-Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden in der Beschreibung zu jeder Figur erläutert.
  • In den 7A-7B werden Gate-Abstandshalter 90 über den Nanostrukturen 64, 66 auf freiliegenden Seitenwänden der Masken 86 (falls vorhanden), der Dummy-Gates 84 und der Dummy-Dielektrika 82 hergestellt. Die Gate-Abstandshalter 90 können durch konformes Abscheiden eines oder mehrerer dielektrischer Materialien und nachfolgendes Ätzen des einen oder der mehreren dielektrischen Materialien hergestellt werden. Geeignete dielektrische Materialien können Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder dergleichen aufweisen, die durch einen Abscheidungsprozess, wie etwa chemisches Aufdampfen (CVD) (CVD: chemical vapor deposition), Atomlagenabscheidung (ALD) (ALD: atomic layer deposition) oder dergleichen, abgeschieden werden können. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Prozess hergestellt werden. Jeder geeignete Ätzprozess, wie etwa eine Trockenätzung, eine Nassätzung, dergleichen oder eine Kombination davon, kann durchgeführt werden, um das eine oder die mehreren dielektrischen Materialien zu strukturieren. Der Ätzprozess kann anisotrop sein. Teile des einen oder der mehreren dielektrischen Materialien bleiben beim Ätzen auf den Seitenwänden der Dummy-Gates 84 zurück (und bilden so die Gate-Abstandshalter 90). Wie nachfolgend detaillierter beschrieben werden wird, können Teile des einen oder der mehreren dielektrischen Materialien beim Ätzen auch auf den Seitenwänden der Finnen 62 und/oder der Nanostrukturen 64, 66 zurückbleiben (und so Finnen-Abstandshalter 92 bilden, siehe 9C-9D). Nach dem Ätzen können die Finnen-Abstandshalter 92 und/oder die Gate-Abstandshalter 90 gerade Seitenwände (wie dargestellt) oder gekrümmte Seitenwände (nicht separat dargestellt) aufweisen.
  • Außerdem können Implantationen durchgeführt werden, um leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) (LDD: lightly doped source/drain) (nicht separat dargestellt) herzustellen. Bei den Ausführungsformen mit verschiedenen Vorrichtungsarten kann ähnlich den Implantationen für die Wannen, die vorstehend beschrieben worden sind, eine Maske (nicht separat dargestellt), wie etwa ein Fotoresist, über dem n-Bereich 50N hergestellt werden, während der p-Bereich 50P freigelegt wird, und Dotierungsstoffe einer geeigneten Art (z. B. p-Dotierungsstoffe) können in die Finnen 62 und/oder die Nanostrukturen 64, 66, die in dem p-Bereich 50P freigelegt sind, implantiert werden. Die Maske kann dann entfernt werden. Nachfolgend kann eine Maske (nicht separat dargestellt), wie etwa ein Fotoresist, über dem p-Bereich 50P hergestellt werden, während der n-Bereich 50N freigelegt wird, und Dotierungsstoffe einer geeigneten Art (z. B. n-Dotierungsstoffe) können in die Finnen 62 und/oder die Nanostrukturen 64, 66, die in dem n-Bereich 50N freigelegt sind, implantiert werden. Die Maske kann dann entfernt werden. Die n-Dotierungsstoffe können die bereits beschriebenen n-Dotierungsstoffe sein, und die p-Dotierungsstoffe können die bereits beschriebenen p-Dotierungsstoffe sein. Während der Implantation bleiben die Kanalbereiche 68 durch die Dummy-Gates 84 bedeckt, sodass die Kanalbereiche 68 im Wesentlichen frei von dem Dotierungsstoff bleiben, der implantiert wird, um die LDD-Bereiche herzustellen. Die LDD-Bereiche können eine Dotierungskonzentration in dem Bereich von 1015 cm-3 bis 1019 cm-3 haben. Ein Temperprozess kann dann durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten Dotierungsstoffe zu aktivieren.
  • Es ist zu beachten, dass die vorliegende Offenbarung im Allgemeinen einen Prozess zur Herstellung von Abstandshaltern und LDD-Bereichen beschreibt. Andere Prozesse und Reihenfolgen können verwendet werden. Zum Beispiel können weniger oder weitere Abstandshalter verwendet werden, eine andere Reihenfolge von Schritten kann verwendet werden, weitere Abstandshalter können hergestellt und entfernt werden, und/oder dergleichen. Außerdem können die n-Vorrichtungen und die p-Vorrichtungen unter Verwendung von anderen Strukturen und Schritten hergestellt werden.
  • In den 8A-8B werden Source-/Drain-Aussparungen 94 in den Nanostrukturen 64, 66 hergestellt. Bei der dargestellten Ausführungsform erstrecken sich die Source-/Drain-Aussparungen 94 durch die Nanostrukturen 64, 66 und in die Finnen 62. Die Source-/Drain-Aussparungen 94 können sich auch in das Substrat 50 erstrecken. Bei verschiedenen Ausführungsformen können sich die Source-/Drain-Aussparungen 94 bis zu einer Oberseite des Substrats 50 erstrecken, ohne das Substrat 50 zu ätzen; die Finnen 62 können so geätzt werden, dass Unterseiten der Source-/Drain-Aussparungen 94 unterhalb der Oberseiten der STI-Bereiche 70 angeordnet sind; oder dergleichen. Die Source-/Drain-Aussparungen 94 können durch Ätzen der Nanostrukturen 64, 66 unter Verwendung eines anisotropen Ätzprozesses, wie etwa reaktiver Ionenätzung (RIE) (RIE: reactive ion etch), Neutralstrahlätzung (NBE) NBE: neutral beam etch) oder dergleichen, hergestellt werden. Die Gate-Abstandshalter 90 und die Dummy-Gates 84 maskieren kollektiv Teile der Finnen 62 und/oder der Nanostrukturen 64, 66 während der Ätzprozesse, die zum Herstellen der Source-/Drain-Aussparungen 94 verwendet werden. Ein einzelner Ätzprozess kann zum Ätzen jeder der Nanostrukturen 64, 66 verwendet werden, oder mehrere Ätzprozesse können zum Ätzen der Nanostrukturen 64, 66 verwendet werden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der Source-/Drain-Aussparungen 94 zu stoppen, nachdem die Source-/Drain-Aussparungen 94 eine gewünschte Tiefe erreicht haben.
  • Optional werden innere Abstandshalter 96 auf den Seitenwänden der verbliebenen Teile der ersten Nanostrukturen 64 hergestellt, z. B. den Seitenwänden, die durch die Source-/Drain-Aussparungen 94 freigelegt werden. Wie nachfolgend detaillierter beschrieben werden wird, werden Source-/Drain-Bereiche später in den Source-/Drain-Aussparungen 94 hergestellt, und die ersten Nanostrukturen 64 werden später mit entsprechenden Gatestrukturen ersetzt. Die inneren Abstandshalter 96 fungieren als Isolationsstrukturelemente zwischen den später hergestellten Source-/Drain-Bereichen und den später hergestellten Gatestrukturen. Weiterhin können die inneren Abstandshalter 96 verwendet werden, um im Wesentlichen zu verhindern, dass später hergestellte Source-/Drain-Bereiche durch spätere Ätzprozesses, wie etwa Ätzprozesse, die zum späteren Entfernen der ersten Nanostrukturen 64 verwendet werden, beschädigt werden.
  • Zum Herstellen der inneren Abstandshalter 96 können die Source-/Drain-Aussparungen 94 zum Beispiel lateral erweitert werden. Insbesondere können Teile der Seitenwände der ersten Nanostrukturen 64, die durch die Source-/Drain-Aussparungen 94 freigelegt worden sind, ausgespart werden. Obwohl Seitenwände der ersten Nanostrukturen 64 so dargestellt sind, dass sie gerade sind, können die Seitenwände auch konkav oder konvex sein. Die Seitenwände können mit jedem geeigneten Ätzprozess ausgespart werden, wie etwa einem Ätzprozess, der gegenüber dem Material der ersten Nanostrukturen 64 selektiv ist (z. B. das Material der ersten Nanostrukturen 64 selektiv mit einer höheren Geschwindigkeit ätzt als das Material der zweiten Nanostrukturen 66). Der Ätzprozess kann isotrop sein. Wenn zum Beispiel die zweiten Nanostrukturen 66 aus Silizium hergestellt sind und die ersten Nanostrukturen 64 aus Silizium-Germanium hergestellt sind, kann der Ätzprozess eine Nassätzung unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen sein. Bei einer anderen Ausführungsform kann der Ätzprozess eine Trockenätzung unter Verwendung eines fluorbasierten Gases, wie etwa Fluorwasserstoffgas (HF-Gas), sein. Bei einigen Ausführungsformen kann der gleiche Ätzprozess kontinuierlich durchgeführt werden, um sowohl die Source-/Drain-Aussparungen 92 herzustellen, als auch die Seitenwände der ersten Nanostrukturen 64 auszusparen. Die inneren Abstandshalter 96 können dann durch konformes Herstellen eines Isoliermaterials in den Source-/Drain-Aussparungen 94 und späteres Ätzen des Isoliermaterials hergestellt werden. Das Isoliermaterial kann Siliziumnitrid oder Siliziumoxidnitrid sein, obwohl jedes geeignete Material, wie etwa Materialien mit einer niedrigen Dielektrizitätskonstanten (Low-k-Materialien), deren k-Wert kleiner als etwa 3,5 ist, verwendet werden kann. Das Isoliermaterial kann durch einen Abscheidungsprozess, wie etwa ALD, CVD oder dergleichen, hergestellt werden. Das Ätzen des Isoliermaterials kann anisotrop erfolgen. Zum Beispiel kann der Ätzprozess eine Trockenätzung, wie etwa eine reaktive Ionenätzung (RIE), eine Neutralstrahlätzung (NBE) oder dergleichen, sein. Obwohl äußere Seitenwände der inneren Abstandshalter 96 so dargestellt sind, dass sie bündig in Bezug auf die Seitenwände der Gate-Abstandshalter 90 sind, können sich die äußeren Seitenwände der inneren Abstandshalter 96 über die Seitenwände der Gate-Abstandshalter 90 hinaus erstrecken oder gegenüber den Seitenwänden der Gate-Abstandshalter 90 ausgespart sein. Mit anderen Worten, die inneren Abstandshalter 96 können die Seitenwand-Aussparungen teilweise füllen, vollständig füllen oder übermäßig füllen. Obwohl die Seitenwände der inneren Abstandshalter 96 so dargestellt sind, dass sie gerade sind, können die Seitenwände der inneren Abstandshalter 96 auch konkav oder konvex sein.
  • In den 9A-9B werden epitaxiale Source-/Drain-Bereiche 98 in den Source-/Drain-Aussparungen 94 hergestellt. Die epitaxialen Source-/Drain-Bereiche 98 werden so hergestellt, dass jedes Dummy-Gate 84 (und entsprechender Kanalbereich 68) zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 98 angeordnet ist. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 90 und die inneren Abstandshalter 96 verwendet, um die epitaxialen Source-/Drain-Bereiche 98 jeweils von den Dummy-Gates 84 und den ersten Nanostrukturen 64 durch einen geeigneten lateralen Abstand zu trennen, sodass die epitaxialen Source-/Drain-Bereiche 98 mit später hergestellten Gates der resultierenden Nano-FETs keinen Kurzschluss bilden. Ein Material der epitaxialen Source-/Drain-Bereiche 98 kann so ausgewählt werden, dass es Spannung in den jeweiligen Kanalbereichen 68 aufbringt, wodurch die Leistung verbessert wird.
  • Die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N können durch Maskieren des p-Bereichs 50P hergestellt werden. Dann werden die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N epitaxial in den Source-/Drain-Aussparungen 94 in dem n-Bereich 50N aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 98 können jedes akzeptable Material aufweisen, das für n-Vorrichtungen geeignet ist. Wenn die zweiten Nanostrukturen 66 zum Beispiel Silizium sind, können die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N Materialien aufweisen, die eine Zugspannung auf die Kanalbereiche 68 aufbringen, wie etwa Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N können als „n-Source-/Drain-Bereiche“ bezeichnet werden. Die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 62 und der Nanostrukturen 64, 66 erhaben sind, und sie können Facetten haben.
  • Die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P können durch Maskieren des n-Bereichs 50N hergestellt werden. Dann werden die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P epitaxial in den Source-/Drain-Aussparungen 94 in dem p-Bereich 50P aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 98 können jedes akzeptable Material aufweisen, das für p-Vorrichtungen geeignet ist. Wenn die zweiten Nanostrukturen 66 zum Beispiel Silizium sind, können die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P Materialien aufweisen, die eine Druckspannung auf die Kanalbereiche 68 aufbringen, wie etwa Silizium-Germanium, mit Bor dotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P können als „p-Source-/Drain-Bereiche“ bezeichnet werden. Die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 62 und der Nanostrukturen 64, 66 erhaben sind, und sie können Facetten haben.
  • Dotierungsstoffe können in die epitaxialen Source-/Drain-Bereiche 98, die Nanostrukturen 64, 66 und/oder die Finnen 62 implantiert werden, um Source-/Drain-Bereiche herzustellen, wobei der Prozess dem vorstehend beschriebenen Prozess zum Herstellen von LDD-Bereichen ähnelt, worauf ein Temperprozess folgt. Die Source-/Drain-Bereiche können eine Dotierungskonzentration in dem Bereich von 1019 cm-3 bis 1021 cm-3 haben. Die vorstehend beschriebenen Dotierungsstoffe können als n- und/oder p-Dotierungsstoffe für Source-/Drain-Bereiche verwendet werden. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 98 in situ während des Aufwachsens dotiert werden.
  • Im Ergebnis der Epitaxieprozesse, die zum Herstellen der epitaxialen Source-/Drain-Bereiche 98 verwendet worden sind, haben Oberseiten der epitaxialen Source-/Drain-Bereiche Facetten, die sich lateral nach außen über Seitenwände der Finnen 62 und der Nanostrukturen 64, 66 hinaus ausdehnen. Bei einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source-/Drain-Bereiche 98 verschmelzen, wie in 9C gezeigt ist. Bei einigen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 98 getrennt, nachdem der Epitaxieprozess beendet ist, wie in 9D gezeigt ist. Bei den dargestellten Ausführungsformen wird die Abstandshalterätzung, die zum Herstellen der Gate-Abstandshalter 90 verwendet wird, so eingestellt, dass die Finnen-Abstandshalter 92 auch auf Seitenwänden der Finnen 62 und/oder der Nanostrukturen 64, 66 hergestellt werden. Die Finnen-Abstandshalter 92 werden so hergestellt, dass sie einen Teil der Seitenwände der Finnen 62 und/oder der Nanostrukturen 64, 66 bedecken, die sich oberhalb der STI-Bereiche 70 erstrecken, wodurch das epitaxiale Wachstum blockiert wird. Bei einer anderen Ausführungsform wird die Abstandshalterätzung, die zum Herstellen der Gate-Abstandshalter 90 verwendet wird, so eingestellt, dass keine Finnen-Abstandshalter hergestellt werden, sodass die epitaxialen Source-/Drain-Bereiche 98 sich bis zu der Oberfläche der STI-Bereiche 70 erstrecken können.
  • Die epitaxialen Source-/Drain-Bereiche 98 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaxialen Source-/Drain-Bereiche 98 jeweils eine Belagschicht 98A, eine Hauptschicht 98B und eine Deckschicht 98C (oder allgemeiner eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht) aufweisen. Jede Anzahl von Halbleitermaterialschichten kann für die epitaxialen Source-/Drain-Bereiche 98 verwendet werden. Die Belagschicht 98A, die Hauptschicht 98B und die Deckschicht 98C können jeweils aus verschiedenen Halbleitermaterialien hergestellt werden und können mit unterschiedlichen Dotierungskonzentrationen dotiert werden. Bei einigen Ausführungsformen kann die Belagschicht 98A eine geringere Dotierungskonzentration als die Hauptschicht 98B haben, und die Deckschicht 98C kann eine größere Dotierungskonzentration als die Belagschicht 98A und eine geringere Dotierungskonzentrationen als die Hauptschicht 98B haben. Bei Ausführungsformen, bei denen die epitaxialen Source-/Drain-Bereiche 98 drei Halbleitermaterialschichten haben, können die Belagschichten 98A in den Source-/Drain-Aussparungen 94 aufgewachsen werden, die Hauptschichten 98B können auf den Belagschichten 98A aufgewachsen werden und die Deckschichten 98C können auf den Hauptschichten 98B aufgewachsen werden.
  • In den 10A-10B wird ein erstes Zwischenschicht-Dielektrikum (ILD) (ILD: interlayer dielectric) 104 über den epitaxialen Source-/Drain-Bereichen 98, den Gate-Abstandshaltern 90 und den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 abgeschieden. Das erste ILD 104 kann aus einem dielektrischen Material hergestellt werden, das mit jedem geeigneten Abscheidungsprozess, wie etwa CVD, plasmaunterstützte CVD (PECVD), FCVD oder dergleichen, abgeschieden werden kann. Geeignete dielektrische Materialien können unter anderem Phosphorsilicatglas (PSG), Borsilicatglas (BSG), mit Bor dotiertes Phosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen, sein. Andere mit einem geeigneten Prozess hergestellte Isoliermaterialien können verwendet werden.
  • Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) (CESL: contact etch stop layer) 102 zwischen dem ersten ILD 104 und den epitaxialen Source-/Drain-Bereichen 98, den Gate-Abstandshaltern 90 und den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 hergestellt. Die CESL 102 kann aus einem dielektrischen Material, das eine hohe Ätzselektivität gegenüber dem Ätzen des ersten ILD 104 hat, wie etwa Siliziumnitrid, Siliziumoxide, Siliziumoxidnitrid oder dergleichen, und das mit jedem geeigneten Abscheidungsprozess, wie etwa CVD, ALD, oder dergleichen, abgeschieden werden kann, hergestellt werden.
  • In den 11A-11B wird ein Entfernungsprozess durchgeführt, um die Oberseiten des ersten ILD 104 mit den Oberseiten der Gate-Abstandshalter 90 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 auf gleiche Höhe zu bringen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) (CMP: chemical mechanical polish), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Mit dem Planarisierungsprozess können auch die Masken 86 auf den Dummy-Gates 84 und Teile der Gate-Abstandshalter 90 entlang von Seitenwänden der Masken 86 entfernt werden. Nach dem Planarisierungsprozess sind die Oberseiten der Gate-Abstandshalter 90, des ersten ILD 104, der CESL 102 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 koplanar (innerhalb der Prozessschwankungen). Dementsprechend werden die Oberseiten der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 durch das erste ILD 104 freigelegt. Bei der gezeigten Ausführungsform verbleiben die Masken 86, und mit dem Planarisierungsprozess werden die Oberseiten des ersten ILD 104 mit den Oberseiten der Masken 86 auf gleiche Höhe gebracht.
  • In den 12A-12B werden die Masken 86 (falls vorhanden) und die Dummy-Gates 84 in einem Ätzprozess entfernt, sodass Aussparungen 106 hergestellt werden. Teile der Dummy-Dielektrika 82 in den Aussparungen 106 werden ebenfalls entfernt. Bei einigen Ausführungsformen werden die Dummy-Gates 84 mit einem anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, mit dem die Dummy-Gates 84 selektiv mit einer höheren Geschwindigkeit als das erste ILD 104 oder die Gate-Abstandshalter 90 geätzt werden. Während des Entfernens können die Dummy-Dielektrika 82 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 84 geätzt werden. Die Dummy-Dielektrika 82 werden dann entfernt. Jede Aussparung 106 legt Teile der Kanalbereiche 68 frei und/oder befindet sich über Teilen der Kanalbereiche 68. Teile der zweiten Nanostrukturen 66, die als die Kanalbereiche 68 fungieren, sind zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 98 angeordnet und grenzen an benachbarte Paare der epitaxialen Source-/Drain-Bereiche 98 an.
  • Die verbliebenen Teile der ersten Nanostrukturen 64 werden dann entfernt, um die Aussparungen 106 zu erweitern, sodass Öffnungen 108 in Bereichen 50I zwischen den zweiten Nanostrukturen 66 gebildet werden. Die verbliebenen Teile der ersten Nanostrukturen 64 können mit jedem geeigneten Ätzprozess entfernt werden, mit dem das Material der ersten Nanostrukturen 64 selektiv mit einer höheren Geschwindigkeit als das Material der zweiten Nanostrukturen 66 geätzt wird. Der Ätzprozess kann isotrop sein. Wenn die ersten Nanostrukturen 64 zum Beispiel aus Silizium-Germanium hergestellt sind und die zweiten Nanostrukturen 66 aus Silizium hergestellt sind, kann der Ätzprozess eine Nassätzung unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen sein. Bei einigen Ausführungsformen wird ein Trimmprozess (nicht separat dargestellt) durchgeführt, um die Dicken der freiliegenden Teile der zweiten Nanostrukturen 66 zu verringern und die Öffnungen 108 zu erweitern.
  • In den 13A-13B wird eine dielektrische Gateschicht 112 in den Aussparungen 106 und den Öffnungen 108 hergestellt. Eine Gateelektrodenschicht 114 wird auf der dielektrischen Gateschicht 112 hergestellt. Die dielektrische Gateschicht 112 und die Gateelektrodenschicht 114 sind Schichten für Ersatzgates und jede umschließt alle (z. B. vier) Seiten der zweiten Nanostrukturen 66.
  • Die dielektrische Gateschicht 112 ist auf den Seitenwänden und/oder den Oberseiten der Finnen 62; auf den Oberseiten, den Seitenwänden und den Unterseiten der zweiten Nanostrukturen 66; und auf den Seitenwänden der Gate-Abstandshalter 90 angeordnet. Die dielektrische Gateschicht 112 kann auch auf den Oberseiten des ersten ILD 104 und der Gate-Abstandshalter 90 hergestellt werden. Die dielektrische Gateschicht 112 kann ein Oxid, wie etwa Siliziumoxid, oder ein Metalloxid, ein Silicat, wie etwa ein Metallsilicat, Kombinationen davon, Mehrfachschichten davon oder dergleichen aufweisen. Die dielektrische Gateschicht 112 kann ein Material mit einer hohen Dielektrizitätskonstanten (High-k-Material), das einen k-Wert größer als etwa 7,0 hat, wie etwa ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon, aufweisen. Obwohl eine einschichtige dielektrische Gateschicht 112 in den 13A-13B gezeigt ist, kann, wie nachfolgend detaillierter beschrieben werden wird, die dielektrische Gateschicht 112 mehrere Schichten aufweisen, wie etwa eine Grenzschicht und mehrere dielektrische High-k-Schichten. Jede der Schichten kann eine dielektrische Schicht sein. Außerdem können mehrere dielektrische Gateschichten 112 in verschiedenen Bereichen des Substrats 50 hergestellt werden.
  • Die Gateelektrodenschicht 114 kann ein oder mehrere metallhaltige Materialien, wie etwa Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon, Mehrfachschichten davon oder dergleichen, aufweisen. Obwohl eine einschichtige Gateelektrodenschicht 114 in den 13A-13B gezeigt ist, kann, wie nachfolgend detaillierter beschrieben werden wird, die Gateelektrodenschicht 114 jede Anzahl von Austrittsarbeits-Einstellschichten, jede Anzahl von Klebstoffschichten und eine Füllschicht aufweisen. Jede der Schichten kann eine Metallschicht sein. Außerdem können mehrere Gateelektrodenschichten 114 in verschiedenen Bereichen des Substrats 50 hergestellt werden.
  • Die Herstellung der dielektrischen Gateschichten 112 in dem n-Bereich 50N und dem p-Bereich 50P kann gleichzeitig erfolgen, sodass die dielektrischen Gateschichten 112 in jedem Bereich aus den gleichen Materialien hergestellt werden, und die Herstellung der Gateelektrodenschichten 114 in dem n-Bereich 50N und dem p-Bereich 50P kann gleichzeitig erfolgen, sodass die Gateelektrodenschichten 114 in jedem Bereich aus den gleichen Materialien hergestellt werden. Bei einigen Ausführungsformen können die dielektrischen Gateschichten 112 in jedem Bereich durch unterschiedliche Prozesse hergestellt werden, sodass die dielektrischen Gateschichten 112 verschiedene Materialien sein können und/oder eine unterschiedliche Anzahl von Unterschichten haben können, und/oder die Gateelektrodenschichten 114 in jedem Bereich können durch unterschiedliche Prozesse hergestellt werden, sodass die Gateelektrodenschichten 114 verschiedene Materialien sein können und/oder eine unterschiedliche Anzahl von Unterschichten aufweisen können. Verschiedene Maskierungsschritte können verwendet werden, um die entsprechenden Bereiche zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • Obwohl eine einzelne dielektrische Gateschicht 112 und eine einzelne Gateelektrodenschicht 114 in den 13A-13B gezeigt sind, werden mehrere dielektrische Gateschichten 112 und/oder mehrere Gateelektrodenschichten 114 in verschiedenen Bereichen hergestellt, wie nachfolgend detaillierter beschrieben werden wird. Die 14-17 zeigen einen Prozess, bei dem eine dielektrische Gateschicht 112 und Gateelektrodenschichten 114 für Ersatzgates in den Aussparungen 106 und den Öffnungen 108 gemäß einigen Ausführungsformen hergestellt werden. Insbesondere werden verschiedene Gateelektrodenschichten 114 für Vorrichtungen mit unterschiedlicher Austrittsarbeit in verschiedenen Bereichen, wie etwa 50N und/oder 50P, hergestellt. Die 14-17 sind Detaildarstellungen eines Teils 50R der 13B, die verschiedene Bereiche, wie etwa 50N und/oder 50P, zeigen. Gemäß verschiedenen Ausführungsformen können die Kristallphase und die Korngröße der dielektrischen Gateschicht 112 gesteuert werden, um die Steuerung der Prozessstabilität und die Gatelängenskalierung zu verbessern.
  • In 14 wird die dielektrische Gateschicht 112A auf den Kanalbereichen 68 in den Bereichen 50N/50P hergestellt, sodass sie die freiliegenden Teile der Kanalbereiche 68 in den Aussparungen 106 und den Öffnungen 108 bedeckt (siehe 12A-12B). Die dielektrische Gateschicht 112A kann als eine Grenzschicht 112A bezeichnet werden. Die Grenzschicht 112A kann durch einen selektiven Prozess so hergestellt werden, dass die Grenzschicht 112A auf den Kanalbereichen 68 aber nicht auf den Abstandshaltern 90 hergestellt wird. Bei einigen Ausführungsformen ist die Grenzschicht 112A ein Oxid, wie etwa Siliziumdioxid oder dergleichen. Bei einigen Ausführungsformen wird die Grenzschicht 112A durch thermische Oxidation, chemische Aufdampfung, Sputtern oder ein anderes Verfahren hergestellt, das auf dem Gebiet der Herstellung einer Grenzschicht bekannt ist und angewendet wird. Die Grenzschicht 112A umschließt alle (z. B. vier) Seiten der zweiten Nanostrukturen 66 (z. B. Kanalbereiche 68).
  • In 14 wird weiterhin eine dielektrische Gateschicht 112B konform auf der Grenzschicht 112A, Seitenflächen und Oberseiten der Gate-Abstandshalter 90 und auf dem ersten ILD 104 (siehe 13B) hergestellt. Die Herstellungsverfahren der dielektrischen Gateschicht 112B können unter anderem Abscheidungsverfahren, wie etwa Molekularstrahlabscheidung (MBD) (MBD: molecular-beam deposition), ALD, PECVD und dergleichen, sein. Die dielektrische Gateschicht 112B kann ein Material mit einer hohen Dielektrizitätskonstanten (High-k-Material) mit einem k-Wert größer als etwa 7,0 aufweisen, wie etwa ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Die dielektrische Gateschicht 112B umschließt alle (z. B. vier) Seiten der zweiten Nanostrukturen 66.
  • Bei einigen Ausführungsformen ist die dielektrische Gateschicht 112B eine gleiche zusammenhängende dielektrische Schicht, die in den Aussparungen 106 und den Öffnungen 108 (siehe 12A-12B) in jedem der Bereiche 50N und 50P abgeschieden wird. Folglich wird die dielektrische Gateschicht 112B in jedem der Bereiche 50N und 50P aus dem gleichen Material hergestellt. Bei einer anderen Ausführungsform werden verschiedene dielektrische Gateschichten 112B in den Bereichen 50N und 50P durch unterschiedliche Prozesse hergestellt, sodass die dielektrischen Gateschichten 112B unterschiedliche Materialien und/oder Dicken aufweisen.
  • Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112B als eine amorphe dielektrische Gateschicht 112B hergestellt. Nachdem die dielektrische Gateschicht 112B hergestellt worden ist, wird sie durch einen Kristallisierungsprozess 116 behandelt, um sie kristallin zu machen, damit die dielektrische Gateschicht 112B eine Schablonenschicht für eine darüber befindliche Schicht sein kann, sodass die Korngröße gesteuert werden kann. Mit dem Kristallisierungsprozess 116 wird die dielektrische Gateschicht 112B kristallisiert, sodass die Kristallinität des einen oder der mehreren Materialien der dielektrischen Gateschicht 112B vergrößert wird. Zum Beispiel kann die dielektrische Gateschicht 112B eine amorphe dielektrische High-k-Schicht sein, wenn sie anfänglich abgeschieden wird, und mit dem Kristallisierungsprozess 116 kann die amorphe dielektrische Gateschicht zumindest teilweise kristallisiert werden, um eine kristalline dielektrische High-k-Schicht 112B herzustellen. Bei einigen Ausführungsformen umfasst der Kristallisierungsprozess 116 Tempern der dielektrischen Gateschicht 112B mit einem Temperprozess. Basierend auf dem einen oder den mehreren Materialien der dielektrischen Gateschicht 112B können die Prozessbedingungen (z. B. Temperatur, Druck, Dauer und/oder Umgebung) des Temperprozesses des Kristallisierungsprozesses 116 so gesteuert werden, dass die amorphe dielektrische Gateschicht 112B so kristallisiert wird, dass sie eine gewünschte kristalline Struktur (z. B. eine gewünschte Kristallphase, eine gewünschte Kristallorientierung und/oder eine gewünschte Kristallkorngröße) hat. Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112B so kristallisiert, dass sie eine Kristallkorngröße in dem Bereich von 10 Å bis 100 Å hat. Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112B so kristallisiert, dass sie eine tetragonale Kristallphase mit einer (101)-Ebene, eine kubische Kristallphase mit einer (111)-Ebene, eine orthorhombische Kristallphase mit einer (111)-Ebene oder dergleichen hat.
  • Die 18A und 18B zeigen zwei verschiedene Ausführungsformen des Temperprozesses des Kristallisierungsprozesses 116. 18A zeigt einen Soak-Anneal-Temperprozess. Bei einigen Ausführungsformen wird ein Soak-Anneal-Temperprozess, der in dem Kristallisierungsprozess 116 verwendet wird, dadurch durchgeführt, dass die dielektrische Gateschicht 112B bei einer ersten Temperatur (Temp1) in dem Bereich von 450 °C bis 1050 °C für eine Zeitdauer (t2 - t1) in dem Bereich von 5 Sekunden bis 300 Sekunden, bei einem Druck in dem Bereich von 1 Torr bis 760 Torr und in einer Umgebung, die N2 aufweist, getempert wird. Durch Durchführen des Soak-Anneal-Temperprozesses mit Prozessbedingungen in diesen Bereichen werden das eine oder die mehreren Materialien der dielektrischen Gateschicht 112B so kristallisiert, dass sie eine Gruppe von physikalischen Eigenschaften aufweisen, die eine gewünschte Korngröße ergibt, um als eine Schablonenschicht für eine darüber befindliche Schicht zu fungieren. Durch Durchführen des Soak-Anneal-Temperprozesses bei einer Temperatur von weniger als 450 °C oder für eine Dauer von weniger als 5 Sekunden können das eine oder die mehreren Materialien der dielektrischen Gateschicht 112B möglicherweise nicht ausreichend kristallisiert werden. Durch Durchführen des Soak-Anneal-Temperprozesses bei einer Temperatur von mehr als 1050 °C oder für eine Dauer von mehr als 300 Sekunden können Kurzkanaleffekte, wie etwa drain-induzierte Barrierenabsenkung (DIBL) (DIBL: drain-induced barrier lowering), in den resultierenden Vorrichtungen bewirkt werden.
  • 18B zeigt einen Spike-Anneal-Temperprozess. Bei einigen Ausführungsformen wird ein Spike-Anneal-Temperprozess, der in dem Kristallisierungsprozess 116 verwendet wird, dadurch durchgeführt, dass die dielektrische Gateschicht 112B bei einer ersten Temperatur (Temp1) in dem Bereich von 450 °C bis 750 °C, für eine erste Zeitdauer (t2 - t1) in dem Bereich von 5 Sekunden bis 120 Sekunden getempert wird. Die Temperatur wird dann auf eine zweite Temperatur (Temp2) in dem Bereich von 650 °C bis 1050 °C für eine zweite Zeitdauer (t4 - t3) in dem Bereich von 0,5 Sekunden bis 5 Sekunden erhöht. Bei einigen Ausführungsformen ist die zweite Zeitdauer (t4 - t3) als die Zeit definiert, in der die Temperatur größer als oder gleich Temp2 - X ist. Bei einigen Ausführungsformen ist der Wert X ein Temperaturwert wie etwa 50 °C. Bei einigen anderen Ausführungsformen ist der Wert X ein Prozentsatz von Temp2 wie etwa 10% von Temp2. Der Spike-Anneal-Temperprozess kann bei einem Druck in dem Bereich von _ Torr bis _ Torr und in einer Umgebung, die N2, O2, N2O, NH3, dergleichen oder eine Kombination davon aufweist, durchgeführt werden. Durch Durchführen des Spike-Anneal-Temperprozesses mit Prozessbedingungen in diesen Bereichen werden das eine oder die mehreren Materialien der dielektrischen Gateschicht 112B so kristallisiert, dass sie eine Gruppe von physikalischen Eigenschaften aufweisen, die eine gewünschte Korngröße ergibt, um als eine Schablonenschicht für eine darüber befindliche Schicht zu fungieren. Durch Durchführen des Spike-Anneal-Temperprozesses bei einer niedrigeren Temperatur oder für eine kürzere Dauer können das eine oder die mehreren Materialien der dielektrischen Gateschicht 112B möglicherweise nicht ausreichend kristallisiert werden. Durch Durchführen des Spike-Anneal-Temperprozesses bei einer höheren Temperatur oder für eine längere Dauer können Kurzkanaleffekte, wie etwa drain-induzierte Barrierenabsenkung (DIBL) (DIBL: drain-induced barrier lowering), in den resultierenden Vorrichtungen bewirkt werden.
  • Bei einigen Ausführungsformen hat die dielektrische Gateschicht 112B nach dem Kristallisierungsprozess 116 eine Dicke T1 in dem Bereich von 0,5 nm bis 10 nm.
  • In 15 wird eine dielektrische Gateschicht 112C konform auf der dielektrischen Gateschicht 112B hergestellt. Die Herstellungsverfahren der dielektrischen Gateschicht 112C können Abscheidungsverfahren, wie etwa MBD, ALD, PECVD und dergleichen, umfassen. Die dielektrische Gateschicht 112C kann ein High-k-Material mit einem k-Wert größer als 7,0, wie etwa ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon, aufweisen. Die dielektrische Gateschicht 112C umschließt alle (z. B. vier) Seiten der zweiten Nanostrukturen 66.
  • Bei einigen Ausführungsformen ist die dielektrische Gateschicht 112C eine gleiche zusammenhängende dielektrische Schicht, die in den Aussparungen 106 und den Öffnungen 108 (siehe 12A-12B) in jedem der Bereiche 50N und 50P abgeschieden wird. Folglich wird die dielektrische Gateschicht 112C in jedem der Bereiche 50N und 50P aus dem gleichen Material hergestellt. Bei einer anderen Ausführungsform werden verschiedene dielektrische Gateschichten 112C in den Bereichen 50N und 50P durch unterschiedliche Prozesse hergestellt, sodass die dielektrischen Gateschichten 112C unterschiedliche Materialien und/oder Dicken aufweisen.
  • Bei einer Ausführungsform wird die dielektrische Gateschicht 112C als eine kristalline dielektrische Gateschicht 112C hergestellt. Bei diesen Ausführungsformen kann die dielektrische Gateschicht 112C unter Verwendung der kristallinen dielektrischen Gateschicht 112B als einer Schablone für ihre Herstellung epitaxial auf die dielektrische Gateschicht 112B aufgewachsen werden. Bei einer anderen Ausführungsform wird die dielektrische Gateschicht 112C als eine amorphe dielektrische Gateschicht 112C hergestellt. Nachdem die dielektrische Gateschicht 112C hergestellt worden ist, wird sie mit einem Kristallisierungsprozess 118 behandelt, um sie kristallin zu machen, damit die dielektrische Gateschicht 112C die Korngröße der Schicht 112C steuern kann. Mit dem Kristallisierungsprozess 118 wird die dielektrische Gateschicht 112C kristallisiert, sodass die Kristallinität des einen oder der mehreren Materialien der dielektrischen Gateschicht 112C vergrößert wird. Zum Beispiel kann die dielektrische Gateschicht 112C eine amorphe dielektrische High-k-Schicht sein, wenn sie anfänglich abgeschieden wird, und der Kristallisierungsprozess 118 kann die amorphe dielektrische High-k-Gateschicht zumindest teilweise kristallisieren, um eine kristalline dielektrische High-k-Schicht herzustellen. Bei einigen Ausführungsformen umfasst der Kristallisierungsprozess 118 Tempern der dielektrischen Gateschicht 112C mit einem Temperprozess. Der Temperprozess in dem Kristallisierungsprozess 118 kann den Prozessen in den 18A und 18B ähneln, die vorstehend für die Schicht 112B beschrieben worden sind, und ihre Beschreibungen werden hier nicht wiederholt. Basierend auf dem einen oder mehreren Materialien der amorphen dielektrischen High-k-Schicht 112C können die Prozessbedingungen (z. B. Temperatur, Druck, Dauer, und/oder Umgebung) des Temperprozesses des Kristallisierungsprozesses 118 so gesteuert werden, dass die amorphe dielektrische High-k-Schicht 112C so kristallisiert wird, dass sie eine gewünschte kristalline Struktur (z. B. eine gewünschte Kristallphase, eine gewünschte Kristallorientierung und/oder eine gewünschte Kristallkorngröße) hat. Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112C so kristallisiert, dass sie eine Kristallkorngröße in dem Bereich von 10 Å bis 400 Å hat. Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112C so kristallisiert, dass sie eine tetragonale Kristallphase mit einer (101)-Ebene, eine kubische Kristallphase mit einer (111)-Ebene, eine orthorhombische Kristallphase mit einer (111)-Ebene, eine monokline Phase mit einer (-111)- oder (111)-Ebene oder dergleichen hat.
  • Bei einigen Ausführungsformen hat die dielektrische Gateschicht 112C nach dem Kristallisierungsprozess 118 eine Dicke T2 in dem Bereich von 0,5 nm bis 10 nm.
  • Bei einigen Ausführungsformen, wie gezeigt ist, ist die dielektrische Gateschicht 112 mehrschichtig mit einer Grenzschicht 112A und darüber befindlichen dielektrischen High-k-Schichten 112B und 112C. Bei einer speziellen Ausführungsform kann die Grenzschicht 112A aus Siliziumoxid hergestellt sein und die dielektrischen High-k-Schichten 112B und 112C können aus Hafniumoxid hergestellt sein. Die dielektrische Gateschicht 112 kann jede geeignete Anzahl von Unterschichten aufweisen.
  • In 16 wird eine Austrittsarbeits-Einstellschicht 120 konform auf der dielektrischen Gateschicht 112 hergestellt. Die Austrittsarbeits-Einstellschicht 120 wird aus einem Austrittsarbeitsmaterial hergestellt, das zum Einstellen einer Austrittsarbeit eines Nano-FET auf einen gewünschten Betrag gemäß der Anwendung der herzustellenden Vorrichtung geeignet ist, und sie kann mit jedem geeigneten Abscheidungsprozess hergestellt werden. Bei einigen Ausführungsformen wird die erste Austrittsarbeits-Einstellschicht 120 aus Titannitrid, Wolfram, Tantalnitrid, Titanaluminid, Titanaluminiumnitrid, Titanaluminiumcarbid oder dergleichen hergestellt und sie kann durch PVD, ALD, CVD oder dergleichen abgeschieden werden. Obwohl die Austrittsarbeits-Einstellschicht 120 als eine einzelne Schicht dargestellt ist, kann die Austrittsarbeits-Einstellschicht 120 mehrschichtig sein und kann jede geeignete Anzahl von Unterschichten mit verschiedenen Austrittsarbeitsmaterialien aufweisen.
  • Bei einigen Ausführungsformen ist die Austrittsarbeits-Einstellschicht 120 eine gleiche zusammenhängende dielektrische Schicht, die in den Aussparungen 106 und den Öffnungen 108 (siehe 12A-12B) in jedem der Bereiche 50N und 50P abgeschieden wird. Folglich wird die Austrittsarbeits-Einstellschicht 120 in jedem der Bereiche 50N und 50P aus dem gleichen Material hergestellt. Bei einer anderen Ausführungsform werden verschiedene Austrittsarbeits-Einstellschichten 120 in den Bereichen 50N und 50P durch unterschiedliche Prozesse hergestellt, sodass die Austrittsarbeits-Einstellschichten 120 unterschiedliche Materialien und/oder Dicken aufweisen.
  • In 17 werden die verbleibenden Teile der Gateelektrodenschicht 114 hergestellt. Bei der dargestellten Ausführungsform wird eine Füllschicht 130 auf der Austrittsarbeits-Einstellschicht 120 abgeschieden. Bei einigen Ausführungsformen wird eine Klebstoffschicht (nicht dargestellt) zwischen der Füllschicht und der Austrittsarbeits-Einstellschicht hergestellt. Nachdem die Herstellung beendet ist, umfasst die Gateelektrodenschicht 114 in jedem Bereich die Füllschicht 130 und eine oder mehrere Austrittsarbeits-Einstellschichten 120. Bei der dargestellten Ausführungsform umfasst die Gateelektrodenschicht 114 die Füllschicht 130 und die Austrittsarbeits-Einstellschicht 120. Die Klebstoffschicht kann konform auf der Austrittsarbeits-Einstellschicht 120 hergestellt werden. Die Klebstoffschicht 128 kann aus einem leitfähigen Material, wie etwa Titannitrid, Tantalnitrid, Titancarbid, Tantalcarbid oder dergleichen, hergestellt werden, das mit einem Abscheidungsprozess, wie etwa CVD, ALD, PECVD, PVD, oder dergleichen, abgeschieden werden kann. Die Klebstoffschicht kann alternativ als eine Haftschicht bezeichnet werden und sie verbessert die Haftung zwischen der Austrittsarbeits-Einstellschicht 120 und der Füllschicht 130.
  • Die Füllschicht 130 kann konform auf der Austrittsarbeits-Einstellschicht 120 (oder Klebstoffschicht falls vorhanden) hergestellt werden. Bei einigen Ausführungsformen kann die Füllschicht 130 aus einem leitfähigen Material, wie etwa Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder dergleichen, hergestellt werden, das durch einen Abscheidungsprozess, wie etwa CVD, ALD, PECVD, PVD oder dergleichen, abgeschieden werden kann. Die Füllschicht 130 füllt die verbliebenen Teile der Aussparungen 106 und der Öffnungen 108 (siehe 12A-12B).
  • Obwohl die Gateelektrodenschichten 114 so dargestellt und beschrieben sind, dass sie eine bestimmte Konfiguration der Austrittsarbeits-Einstellschicht 120 aufweisen, können die Gateelektrodenschichten 114 andere Konfigurationen von Austrittsarbeits-Einstellschichten bei anderen Ausführungsformen aufweisen. Zum Beispiel können die Gateelektrodenschichten 114 abhängig von der Anwendung der herzustellenden Vorrichtungen mehr oder weniger Austrittsarbeits-Einstellschichten aufweisen.
  • In den 19A-19B wird ein Entfernungsprozess durchgeführt, um die überschüssigen Teile der Materialien der dielektrischen Gateschicht 112 und der Gateelektrodenschicht 114 zu entfernen, wobei die überschüssigen Teile über den Oberseiten des ersten ILD 104 und der Gate-Abstandshalter 90 sind, wodurch Gatedielektrika 132 und Gateelektroden 134 hergestellt werden. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemischmechanische Polierung (CMP) (CMP: chemical mechanical polish), ein Rückätzprozess, Kombinationen davon oder dergleichen, angewendet werden. Bei dem Planarisieren der dielektrischen Gateschicht 112 bleiben Teile davon in den Aussparungen 106 und den Öffnungen 108 zurück (die so die Gatedielektrika 132 bilden). Bei dem Planarisieren der Gateelektrodenschicht 114 bleiben Teile davon in den Aussparungen 106 und den Öffnungen 108 zurück (die so die Gateelektroden 134 bilden). Die Oberseiten der Gate-Abstandshalter 90; der CESL 102; des ersten ILD 104; der Gatedielektrika 132 (z. B. der dielektrischen Gateschichten 112B und 112C; siehe 17); und der Gateelektroden 134 (z. B. der Füllschicht 130 und der Austrittsarbeits-Einstellschicht 120; siehe 17) sind koplanar (innerhalb der Prozessschwankungen). Die Gatedielektrika 132 und die Gateelektroden 134 bilden Ersatzgates der resultierenden Nano-FETs. Jedes jeweilige Paar eines Gatedielektrikums 132 und einer Gateelektrode 134 kann kollektiv als eine „Gatestruktur“ bezeichnet werden. Die Gatestrukturen erstrecken sich jeweils entlang Oberseiten, Seitenwänden und Unterseiten eines Kanalbereichs 68 der zweiten Nanostrukturen 66.
  • In den 20A-20B wird ein zweites ILD 144 über den Gate-Abstandshaltern 90, der CESL 102, dem ersten ILD 104, den Gatedielektrika 132 und den Gateelektroden 134 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 144 eine fließfähige Schicht, die mit einem fließfähigen CVD-Verfahren hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 144 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, hergestellt, das mit jedem geeigneten Verfahren, wie etwa CVD, PECVD oder dergleichen, abgeschieden werden kann.
  • Bei einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) (ESL: etch stop layer) 142 zwischen dem zweiten ILD 144 und den Gate-Abstandshaltern 90, der CESL 102, dem ersten ILD 104, den Gatedielektrika 132 und den Gateelektroden 134 hergestellt. Die ESL 142 kann aus einem dielektrischen Material hergestellt werden, das gegenüber dem Ätzen des zweiten ILD 144 eine hohe Ätzselektivität hat, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, das mit jedem geeigneten Abscheidungsprozess, wie etwa CVD, ALD oder dergleichen, hergestellt werden kann.
  • In den 21A-21B werden Gatekontakte 152 und Source-/Drain-Kontakte 154 hergestellt, um jeweils die Gateelektroden 134 und die epitaxialen Source-/Drain-Bereiche 98 zu kontaktieren. Die Gatekontakte 152 sind physisch und elektrisch mit den Gateelektroden 134 verbunden. Die Source-/Drain-Kontakte 154 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 98 verbunden.
  • Zum Herstellen der Gatekontakte 152 und der Source-/Drain-Kontakte 154 werden zum Beispiel Öffnungen für die Gatekontakte 152 durch das zweite ILD 144 und die ESL 142 hergestellt, und Öffnungen für die Source-/Drain-Kontakte 154 werden durch das zweite ILD 144, die ESL 142, das erste ILD 104 und die CESL 102 hergestellt. Die Öffnungen können unter Verwendung geeigneter fotolithografischer und Ätzverfahren hergestellt werden. In den Öffnungen werden ein Belag (nicht separat dargestellt), wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material hergestellt. Der Belag kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Zum Entfernen überschüssigen Materials von einer Oberfläche des zweiten ILD 144 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Gate-Kontakte 152 und die Source-/Drain-Kontakte 154 in den Öffnungen. Die Gatekontakte 152 und die Source-/Drain-Kontakte 154 können in unterschiedlichen Prozessen hergestellt werden oder sie können in dem gleichen Prozess hergestellt werden. Die Gate-Kontakte 152 und die Source-/Drain-Kontakte 154 sind zwar als Kontakte dargestellt, die in denselben Querschnitten hergestellt werden, aber es dürfte wohlverstanden sein, dass sie jeweils in unterschiedlichen Querschnitten hergestellt werden können, sodass ein Kurzschließen der Kontakte verhindert wird.
  • Optional werden Metall-Halbleiter-Legierung-Bereiche 156 an den Grenzflächen zwischen den epitaxialen Source-/Drain-Bereichen 98 und den Source-/Drain-Kontakten 154 hergestellt. Die Metall-Halbleiter-Legierung-Bereiche 156 können Silizid-Bereiche sein, die aus einem Metallsilizid (z. B. Titansilizid, Cobaltsilizid, Nickelsilizid, usw.) hergestellt werden, es können Germanid-Bereiche sein, die aus einem Metallgermanid (z. B. Titangermanid, Cobaltgermanid, Nickelgermanid, usw.) hergestellt werden, es können Siliziumgermanid-Bereiche sein, die sowohl aus einem Metallsilizid als auch einem Metallgermanid oder dergleichen, hergestellt werden. Die Metall-Halbleiter-Legierung-Bereiche 156 können vor dem einen oder den mehreren Materialien der Source-/Drain-Kontakte 154 dadurch hergestellt werden, dass ein Metall in den Öffnungen für die Source-/Drain-Kontakte 154 abgeschieden wird und dann ein thermischer Temperprozess durchgeführt wird. Das Metall kann jedes Metall sein, das mit den Halbleitermaterialien (z. B. Silizium, Siliziumcarbid, Silizium-Germanium, Germanium, usw.) der epitaxialen Source-/Drain-Bereiche 98 reagieren kann, um eine niederohmige Metall-Halbleiter-Legierung zu bilden, wie etwa Nickel, Cobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere schwer schmelzende Metalle, Seltenerdmetalle oder ihre Legierungen. Das Metall kann mit einem Abscheidungsprozess, wie etwa ALD, CVD, PVD oder dergleichen, abgeschieden werden. Nach dem thermischen Temperprozess kann ein Reinigungsprozess, wie etwa eine Nassreinigung, durchgeführt werden, um restliches Metall aus den Öffnungen für die Source-/Drain-Kontakte 144 zu entfernen, wie etwa von Oberflächen der Metall-Halbleiter-Legierung-Bereiche 146. Das eine oder die mehreren Materialien der Source-/Drain-Kontakte 154 können dann auf den Metall-Halbleiter-Legierung-Bereichen 156 hergestellt werden.
  • Die 22A-22B zeigen Ansichten von FinFETs gemäß einigen Ausführungsformen. Die FinFETs können mit einem ähnlichen Prozess wie die vorstehend beschriebenen Nano-FETs hergestellt werden, außer dass die Nanostrukturen 64, 66 weggelassen werden. Stattdessen sind die Finnen 62 Halbleiterstrukturelemente, die als Kanalbereiche 68 für die FinFETs fungieren. Die Gatestrukturen (mit den Gatedielektrika 132 und den Gateelektroden 134) werden so hergestellt, dass sie sich entlang den Oberseiten und den Seitenwänden der Kanalbereiche 68 der Finnen 62 erstrecken.
  • Die 23-26 sind Ansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. Die 23-26 zeigen insbesondere Zwischenstufen bei der Herstellung der Ersatz-Gatestrukturen mit den dielektrischen Gateschichten 112 und den Gateelektroden 114. Die Herstellung der Nano-FETs vor und nach diesen Schritten ähnelt der, die in Ausführungsformen der 2-21B gezeigt und beschrieben worden ist, und wird hier nicht wiederholt.
  • In 23 wird die Grenzschicht 112A auf den Kanalbereichen 68 in den Bereichen 50N/50P so hergestellt, dass sie die freiliegenden Teile der Kanalbereiche 68 in den Aussparungen 106 und den Öffnungen 108 bedeckt (siehe 12A-12B). Die Grenzschicht 112A wurde vorstehend in früheren Ausführungsformen beschrieben und die Beschreibung wird hier nicht wiederholt.
  • In 23 wird weiterhin eine dielektrische Gateschicht 112B konform auf der Grenzschicht 112A, Seitenflächen und Oberseiten der Gate-Abstandshalter 90 und auf dem ersten ILD 104 hergestellt (siehe 13B). Bei einigen Ausführungsformen können die Herstellungsverfahren der dielektrischen Gateschicht 112B Hochtemperatur-Epitaxie, Hochtemperatur-ALD und dergleichen aufweisen. Die Materialien der dielektrischen Gateschicht 112B wurden vorstehend in früheren Ausführungsformen beschrieben und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen werden die Hochtemperatur-Epitaxie, Hochtemperatur-ALD und dergleichen bei einer Temperatur in dem Bereich von 250 °C bis 600 °C durchgeführt. Werden der eine oder die mehreren Herstellungsprozesse bei Temperaturen in diesen Bereichen durchgeführt, werden das eine oder die mehreren Materialien der dielektrischen Gateschicht 112B so kristallisiert, dass sie eine Gruppe von physikalischen Eigenschaften aufweisen, die eine gewünschte Korngröße ergibt, um als eine Schablonenschicht für eine darüber befindliche Schicht zu fungieren. Werden der eine oder die mehreren Herstellungsprozesse bei einer Temperatur von weniger als 250 °C durchgeführt, können das eine oder die mehreren Materialien der dielektrischen Gateschicht 112B möglicherweise nicht ausreichend kristallisiert werden. Werden die Herstellungsprozesse bei einer Temperatur von mehr als 600 °C durchgeführt, kann möglicherweise nicht die gewünschte Korngröße und/oder Gleichmäßigkeit der Korngröße erzielt werden.
  • Bei einigen Ausführungsformen ist die dielektrische Gateschicht 112B eine gleiche zusammenhängende dielektrische Schicht, die in den Aussparungen 106 und den Öffnungen 108 (siehe 12A-12B) in jedem der Bereiche 50N und 50P abgeschieden wird. Folglich wird die dielektrische Gateschicht 112B in jedem der Bereiche 50N und 50P aus dem gleichen Material hergestellt. Bei einer anderen Ausführungsform werden verschiedene dielektrische Gateschichten 112B in den Bereichen 50N und 50P durch unterschiedliche Prozesse hergestellt werden, sodass die dielektrischen Gateschichten 112B unterschiedliche Materialien und/oder Dicken aufweisen.
  • Durch Verwendung eines Hochtemperatur-Herstellungsprozesses wird die dielektrische Gateschicht 112B als eine kristalline dielektrische Gateschicht 112B hergestellt. Durch Herstellung der dielektrischen Gateschicht 112B als eine kristalline Schicht kann sie als eine Schablonenschicht für eine darüber befindliche Schicht fungieren, sodass die Korngröße gesteuert werden kann. Basierend auf dem einen oder mehreren Materialien der dielektrischen Gateschicht 112B können die Prozessbedingungen (z. B. Temperatur, Druck, Dauer, und/oder Umgebung) des Herstellungsprozesses so gesteuert werden, dass die dielektrische Gateschicht 112B eine gewünschte kristalline Struktur (z. B. eine gewünschte Kristallphase, eine gewünschte Kristallorientierung und/oder eine gewünschte Kristallkorngröße) hat. Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112B so kristallisiert, dass sie eine Kristallkorngröße in dem Bereich von 10 Å bis 200 Å hat. Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112B so kristallisiert, dass sie eine tetragonale Kristallphase mit einer (101)-Ebene, eine kubische Kristallphase mit einer (111)-Ebene, eine orthorhombische Kristallphase mit einer (111)-Ebene, eine monokline Phase mit einer (-111)- oder (111)-Ebene oder dergleichen hat.
  • Bei einigen Ausführungsformen hat die kristalline dielektrische Gateschicht 112B eine Dicke T1 in dem Bereich von 0,5 nm bis 10 nm.
  • In 24 wird eine dielektrische Gateschicht 112C konform auf der dielektrischen Gateschicht 112B hergestellt. Die dielektrische Gateschicht 112C kann aus ähnlichen Materialien und mit ähnlichen Prozessen hergestellt werden, wie denen die vorstehend in 15 beschrieben worden sind, und die Beschreibungen werden hier nicht wiederholt. Bei einer Ausführungsform wird die dielektrische Gateschicht 112C als eine kristalline dielektrische Gateschicht 112C hergestellt. Bei einer anderen Ausführungsform wird die dielektrische Gateschicht 112C als eine amorphe dielektrische Gateschicht 112C hergestellt. Nachdem die dielektrische Gateschicht 112C hergestellt worden ist, wird sie mit einem Kristallisierungsprozess 118 behandelt, um sie kristallin zu machen, damit die dielektrische Gateschicht 112C die Korngröße der Schicht 112C steuern kann. Bei diesen Ausführungsformen kann die dielektrische Gateschicht 112C unter Verwendung der kristallinen dielektrischen Gateschicht 112B als einer Schablone für ihre Herstellung epitaxial auf die dielektrische Gateschicht 112B aufgewachsen werden. Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112C so hergestellt, dass sie eine Kristallkorngröße in dem Bereich von 10 Å bis 300 Å hat. Bei einigen Ausführungsformen wird die dielektrische Gateschicht 112C so kristallisiert, dass sie eine tetragonale Kristallphase mit einer (101)-Ebene, eine kubische Kristallphase mit einer (111)-Ebene, eine orthorhombische Kristallphase mit einer (111)-Ebene, eine monokline Phase mit einer (-111)- oder (111)-Ebene oder dergleichen hat.
  • Bei einigen Ausführungsformen hat die dielektrische Gateschicht 112C nach dem Kristallisierungsprozess 118 eine Dicke T2 in dem Bereich von 0,5 nm bis 10 nm.
  • Wie gezeigt ist, ist die dielektrische Gateschicht 112 bei einigen Ausführungsformen mehrschichtig mit einer Grenzschicht 112A und darüber befindlichen dielektrischen High-k-Schichten 112B und 112C. Bei einer speziellen Ausführungsform kann die Grenzschicht 112A aus Siliziumoxid hergestellt sein und die dielektrischen High-k-Schichten 112B und 112C können aus Hafniumoxid hergestellt sein. Die dielektrische Gateschicht 112 kann jede geeignete Anzahl von Unterschichten aufweisen.
  • Die 25 und 26 ähneln der Bearbeitung, die in den 16 und 17 beschrieben worden ist, und die Beschreibungen werden hier nicht wiederholt. Obwohl die Gateelektrodenschichten 114 so dargestellt und beschrieben sind, dass sie eine bestimmte Konfiguration der Austrittsarbeits-Einstellschicht 120 aufweisen, können die Gateelektrodenschichten 114 andere Konfigurationen von Austrittsarbeits-Einstellschichten bei anderen Ausführungsformen aufweisen. Zum Beispiel können die Gateelektrodenschichten 114 abhängig von der Anwendung der herzustellenden Vorrichtungen mehr oder weniger Austrittsarbeits-Einstellschichten aufweisen.
  • Ausführungsformen können Vorzüge bieten. Gemäß verschiedenen Ausführungsformen weisen Ersatzgates dielektrische Gateschichten und Gateelektrodenschichten auf. Während der Herstellung der dielektrischen Gateschichten können die Kristallphase und die Korngröße der dielektrischen Gateschicht gesteuert werden, um die Steuerung der Prozessstabilität und die Gatelängenskalierung zu verbessern. Bei einigen Ausführungsformen wird eine Schablonenschicht hergestellt, um zur Steuerung der Korngröße der dielektrischen Gateschicht beizutragen. Bei einigen Ausführungsformen wird ein Kristallisierungsprozess durchgeführt, um zur Steuerung der Korngröße der dielektrischen Gateschicht beizutragen. Der Kristallisierungsprozess kann einen Temperprozess umfassen, wie etwa einen Soak-Anneal-Temperprozess, einen Spike-Anneal-Temperprozess oder beides. Die Korngröße der dielektrischen Gateschicht kann im Sub-nm-Bereich, wie etwa kleiner als 10 nm, sein. Die dielektrische Gateschicht kann eine dielektrische High-k-Gateschicht sein.
  • Eine Ausführungsform umfasst eine Vorrichtung mit einem ersten High-k-Gatedielektrikum auf einem ersten Kanalbereich eines ersten Halbleiterstrukturelements, wobei das erste High-k-Gatedielektrikum eine kristalline Schicht mit einer Korngröße in einem Bereich von 10 Å bis 200 Å ist. Die Vorrichtung umfasst auch eine erste Gateelektrode auf dem ersten High-k-Gatedielektrikum. Die Vorrichtung umfasst auch einen Sourcebereich und einen Drainbereich auf gegenüberliegenden Seiten der ersten Gateelektrode.
  • Ausführungsformen können ein oder mehrere der folgenden Merkmale aufweisen. Die Vorrichtung kann weiterhin Folgendes aufweisen: ein zweites High-k-Gatedielektrikum auf einem zweiten Kanalbereich eines zweiten Halbleiterstrukturelements, wobei das zweite High-k-Gatedielektrikum eine kristalline Schicht mit einer Korngröße in einem Bereich von 10 Å bis 300 Å ist, und eine zweite Gateelektrode auf dem zweiten High-k-Gatedielektrikum. Das erste Halbleiterstrukturelement ist eine Nanostruktur und das zweite Halbleiterstrukturelement ist eine Finne. Die erste Gateelektrode und die zweite Gateelektrode sind Bestandteil einer gleichen Metallgateleitung. Die erste Gateelektrode und die zweite Gateelektrode sind Bestandteil verschiedener Metallgateleitungen. Das erste High-k-Gatedielektrikum umfasst zwei Unterschichten, wobei jede der zwei Unterschichten eine kristalline Schicht ist. Die Vorrichtung umfasst weiterhin eine Grenzschicht auf dem ersten Kanalbereich des ersten Halbleiterstrukturelements, wobei die Grenzschicht zwischen dem ersten High-k-Gatedielektrikum und dem ersten Kanalbereich ist und die Grenzschicht keine dielektrische High-k-Schicht ist. Das erste High-k-Gatedielektrikum ist ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon.
  • Eine Ausführungsform umfasst das Herstellen einer Grenzschicht auf einem Halbleiterstrukturelement. Das Verfahren umfasst auch das Herstellen einer ersten kristallinen dielektrischen High-k-Schicht auf der Grenzschicht. Das Verfahren umfasst auch das Herstellen einer zweiten kristallinen dielektrischen High-k-Schicht auf der ersten kristallinen dielektrischen High-k-Schicht. Das Verfahren umfasst außerdem das Herstellen einer Gateelektrode auf der zweiten kristallinen dielektrischen High-k-Schicht. Das Verfahren umfasst außerdem das Herstellen eines Sourcebereichs und eines Drainbereichs auf gegenüberliegenden Seiten der Gateelektrode.
  • Ausführungsformen können ein oder mehrere der folgenden Merkmale aufweisen. Das Verfahren zum Herstellen der Gateelektrode umfasst das Abscheiden einer ersten Austrittsarbeits-Einstellschicht auf der zweiten kristallinen dielektrischen High-k-Schicht, und das Abscheiden einer Füllschicht auf der ersten Austrittsarbeits-Einstellschicht. Das Herstellen der ersten kristallinen dielektrischen High-k-Schicht umfasst das Abscheiden einer ersten amorphen dielektrischen High-k-Schicht auf der Grenzschicht und das Tempern der ersten amorphen dielektrischen High-k-Schicht, um die erste kristalline dielektrische High-k-Schicht herzustellen. Das Tempern der ersten amorphen dielektrischen High-k-Schicht umfasst das Durchführen eines Spike-Anneal-Temperprozesses. Der Spike-Anneal-Temperprozess wird bei einer Temperatur in einem Bereich von 650 °C bis 1050 °C und für eine Dauer in einem Bereich von 0,5 Sekunden bis 5 Sekunden durchgeführt. Das Tempern der ersten amorphen dielektrischen High-k-Schicht umfasst das Durchführen eines Soak-Anneal-Temperprozesses. Der Soak-Anneal-Temperprozess wird bei einer Temperatur in einem Bereich von 450 °C bis 1050 °C und für eine Dauer in einem Bereich von 5 Sekunden bis 300 Sekunden durchgeführt. Die erste kristalline dielektrische High-k-Schicht hat eine Korngröße in einem Bereich von 10 Å bis 200 Å. Das Herstellen der ersten kristallinen dielektrischen High-k-Schicht umfasst das Durchführen eines Hochtemperatur-Abscheidungsprozesses.
  • Eine Ausführungsform umfasst das Herstellen eines Sourcebereichs und eines Drainbereichs auf gegenüberliegenden Seiten eines ersten Kanalbereichs eines Halbleiterstrukturelements. Das Verfahren umfasst außerdem das Abscheiden einer ersten amorphen dielektrischen High-k-Schicht auf dem ersten Kanalbereich. Das Verfahren umfasst außerdem das Tempern der ersten amorphen dielektrischen High-k-Schicht, um eine erste kristalline dielektrische High-k-Schicht herzustellen. Das Verfahren umfasst außerdem das Herstellen einer zweiten kristallinen dielektrischen High-k-Schicht auf der ersten kristallinen dielektrischen High-k-Schicht. Das Verfahren umfasst außerdem das Herstellen einer Gateelektrode auf der zweiten kristallinen dielektrischen High-k-Schicht.
  • Ausführungsformen können ein oder mehrere der folgenden Merkmale aufweisen. Das Verfahren zum Herstellen der zweiten kristallinen dielektrischen High-k-Schicht umfasst das Abscheiden einer zweiten amorphen dielektrischen High-k-Schicht auf der ersten kristallinen dielektrischen High-k-Schicht und das Tempern der zweiten amorphen dielektrischen High-k-Schicht, um die zweite kristalline dielektrische High-k-Schicht herzustellen. Die erste kristalline dielektrische High-k-Schicht hat eine Korngröße in einem Bereich von 10 Å bis 200 Å.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63/298703 [0001]

Claims (20)

  1. Vorrichtung mit: einem ersten High-k-Gatedielektrikum auf einem ersten Kanalbereich eines ersten Halbleiterstrukturelements, wobei das erste High-k-Gatedielektrikum eine kristalline Schicht mit einer Korngröße in einem Bereich von 10 Å bis 200 Å ist; einer ersten Gateelektrode auf dem ersten High-k-Gatedielektrikum; und einem Sourcebereich und einem Drainbereich auf gegenüberliegenden Seite der ersten Gateelektrode.
  2. Vorrichtung nach Anspruch 1, die weiterhin Folgendes aufweist: ein zweites High-k-Gatedielektrikum auf einem zweiten Kanalbereich eines zweiten Halbleiterstrukturelements, wobei das zweite High-k-Gatedielektrikum eine kristalline Schicht mit einer Korngröße in einem Bereich von 10 Å bis 300 Å ist; und eine zweite Gateelektrode auf dem zweiten High-k-Gatedielektrikum.
  3. Vorrichtung nach Anspruch 2, wobei das erste Halbleiterstrukturelement eine Nanostruktur ist und das zweite Halbleiterstrukturelement eine Finne ist.
  4. Vorrichtung nach Anspruch 2 oder 3, wobei die erste Gateelektrode und die zweite Gateelektrode Bestandteil einer gleichen Metallgateleitung sind.
  5. Vorrichtung nach Anspruch 2 oder 3, wobei die erste Gateelektrode und die zweite Gateelektrode Bestandteil verschiedener Metallgateleitungen sind.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste High-k-Gatedielektrikum zwei Unterschichten aufweist und jede der zwei Unterschichten eine kristalline Schicht ist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine Grenzschicht auf dem ersten Kanalbereich des ersten Halbleiterstrukturelements, wobei die Grenzschicht zwischen dem ersten High-k-Gatedielektrikum und dem ersten Kanalbereich ist und die Grenzschicht keine dielektrische High-k-Schicht ist.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste High-k-Gatedielektrikum ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon ist.
  9. Verfahren mit den folgenden Schritten: Herstellen einer Grenzschicht auf einem Halbleiterstrukturelement; Herstellen einer ersten kristallinen dielektrischen High-k-Schicht auf der Grenzschicht; Herstellen einer zweiten kristallinen dielektrischen High-k-Schicht auf der ersten kristallinen dielektrischen High-k-Schicht; Herstellen einer Gateelektrode auf der zweiten kristallinen dielektrischen High-k-Schicht; und Herstellen eines Sourcebereichs und eines Drainbereichs auf gegenüberliegenden Seiten der Gateelektrode.
  10. Verfahren nach Anspruch 9, wobei das Herstellen der Gateelektrode Folgendes umfasst: Abscheiden einer ersten Austrittsarbeits-Einstellschicht auf der zweiten kristallinen dielektrischen High-k-Schicht; und Abscheiden einer Füllschicht auf der ersten Austrittsarbeits-Einstellschicht.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Herstellen der ersten kristallinen dielektrischen High-k-Schicht Folgendes umfasst: Abscheiden einer ersten amorphen dielektrischen High-k-Schicht auf der Grenzschicht; und Tempern der ersten amorphen dielektrischen High-k-Schicht, um die erste kristalline dielektrische High-k-Schicht herzustellen.
  12. Verfahren nach Anspruch 11, wobei das Tempern der ersten amorphen dielektrischen High-k-Schicht das Durchführen eines Spike-Anneal-Temperprozesses umfasst.
  13. Verfahren nach Anspruch 12, wobei der Spike-Anneal-Temperprozess bei einer Temperatur in einem Bereich von 650 °C bis 1050 °C und für eine Dauer in einem Bereich von 0,5 Sekunden bis 5 Sekunden durchgeführt wird.
  14. Verfahren nach Anspruch 11, wobei das Tempern der ersten amorphen dielektrischen High-k-Schicht das Durchführen eines Soak-Anneal-Temperprozesses umfasst.
  15. Verfahren nach Anspruch 14, wobei der Soak-Anneal-Temperprozess bei einer Temperatur in einem Bereich von 450 °C bis 1050 °C und für eine Dauer in einem Bereich von 5 Sekunden bis 300 Sekunden durchgeführt wird.
  16. Verfahren nach einem der Ansprüche 9 bis 15, wobei die erste kristalline dielektrische High-k-Schicht eine Korngröße in einem Bereich von 10 Å bis 200 Å hat.
  17. Verfahren nach einem der Ansprüche 9 bei 16, wobei das Herstellen der ersten kristallinen dielektrischen High-k-Schicht das Durchführen eines Hochtemperatur-Abscheidungsprozesses umfasst.
  18. Verfahren mit den folgenden Schritten: Herstellen eines Sourcebereichs und eines Drainbereichs auf gegenüberliegenden Seiten eines ersten Kanalbereichs eines Halbleiterstrukturelements; Abscheiden einer ersten amorphen dielektrischen High-k-Schicht auf dem ersten Kanalbereich; und Tempern der ersten amorphen dielektrischen High-k-Schicht, um eine erste kristalline dielektrische High-K-Schicht herzustellen; Herstellen einer zweiten kristallinen dielektrischen High-k-Schicht auf der ersten kristallinen dielektrischen High-k-Schicht; und Herstellen einer Gateelektrode auf der zweiten kristallinen dielektrischen High-k-Schicht.
  19. Verfahren nach Anspruch 18, wobei das Herstellen der zweiten kristallinen dielektrischen High-k-Schicht Folgendes umfasst: Abscheiden einer zweiten amorphen dielektrischen High-k-Schicht auf der ersten kristallinen dielektrischen High-k-Schicht; und Tempern der zweiten amorphen dielektrischen High-k-Schicht, um die zweite kristalline dielektrische High-k-Schicht herzustellen.
  20. Verfahren nach Anspruch 18 oder 19, wobei die erste kristalline dielektrische High-k-Schicht eine Korngröße in einem Bereich von 10 Å bis 200 Å hat.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080118731A1 (en) 2006-11-16 2008-05-22 Micron Technology, Inc. Method of forming a structure having a high dielectric constant, a structure having a high dielectric constant, a capacitor including the structure, a method of forming the capacitor
US20210057216A1 (en) 2019-08-23 2021-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304936B2 (en) * 2016-05-04 2019-05-28 International Business Machines Corporation Protection of high-K dielectric during reliability anneal on nanosheet structures
US20230139258A1 (en) * 2021-11-04 2023-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor Gate Structures and Methods of Forming the Same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080118731A1 (en) 2006-11-16 2008-05-22 Micron Technology, Inc. Method of forming a structure having a high dielectric constant, a structure having a high dielectric constant, a capacitor including the structure, a method of forming the capacitor
US20210057216A1 (en) 2019-08-23 2021-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture

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