CN105895694B - 堆叠的全环栅FinFET及其形成方法 - Google Patents

堆叠的全环栅FinFET及其形成方法 Download PDF

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Abstract

一种器件包括：第一半导体条、环绕第一半导体条的第一栅极电介质、与第一半导体条重叠的第二半导体条以及环绕第二半导体条的第二栅极电介质。第一栅极电介质接触第二栅极电介质。栅电极具有位于第二半导体条上方的部分以及位于第一和第二半导体条和第一和第二栅极电介质的相对两侧上的额外的部分。本发明的实施例还涉及堆叠的全环栅FinFET及其形成方法。

Description

堆叠的全环栅FinFET及其形成方法
优先权声明
本申请要求2015年2月12日提交的标题为“Stacked Gate-All-Around FinFETand Method Forming the Same”的美国临时申请第62/115，558号的优先权，其全部内容结合于此作为参考。
交叉引用
本申请涉及以下共同受让的美国专利申请：2014年6月27日提交的标题为“Methodof Forming Semiconductor structure with Horizontal Gate All Around Structure”的申请第14/317，069号，其全部内容结合于此作为参考。
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及堆叠的全环栅FinFET及其形成方法。
背景技术
集成电路(IC)材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都比前一代IC具有更小和更复杂的电路。在IC演化的过程中，功能密度(例如，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也已经增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引入鳍式场效应晶体管(FinFET)以代替平面晶体管。正在开发FinFET的结构和制造FinFET的方法。
发明内容
本发明的实施例提供了一种器件，包括：第一半导体条；第一栅极电介质，环绕所述第一半导体条；第二半导体条，与所述第一半导体条重叠；第二栅极电介质，环绕所述第二半导体条，其中，所述第一栅极电介质接触所述第二栅极电介质；以及栅电极，包括位于所述第二半导体条上方的第一部分以及位于所述第一半导体条和所述第二半导体条与所述第一栅极电介质和所述第二栅极电介质的相对两侧上的部分。
本发明的另一实施例提供了一种器件，包括：衬底；第一浅沟槽隔离(STI)区和第二STI区，延伸至所述衬底内；氧化硅锗层，位于所述第一STI区和所述第二STI区之间；堆叠的多个半导体条，与所述氧化硅锗层重叠；栅极电介质，环绕所述多个半导体条中的每个，其中，环绕所述多个半导体条的所述栅极电介质的部分连接在一起以形成连续的区域；栅电极，位于所述栅极电介质上；以及源极和漏极区，连接至所述多个半导体条的相对两端。
本发明的又一实施例提供了一种方法，包括：形成半导体堆叠件，所述半导体堆叠件包括交替排列的多个第一半导体层和多个第二半导体层；
图案化所述半导体堆叠件以形成半导体条的堆叠件；去除所述半导体条的堆叠件中的所述多个第二半导体层，其中，所述半导体条的堆叠件中的所述多个第一半导体层保留作为半导体条；氧化所述半导体条以形成环绕所述半导体条的剩余部分的介电环；以及在所述半导体条上形成栅极电介质，其中，形成在相邻的所述半导体条上的所述栅极电介质彼此接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图21D是根据一些示例性实施例的在鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图和立体图；
图22示出了根据一些实施例的用于形成FinFET的工艺流程图；
图23A、图23B和图23C示出了根据一些实施例的FinFET的沟道区和栅极堆叠件的截面图；
图24至图40C示出了根据一些示例性实施例的在FinFET的形成中的截面图、顶视图和立体图；以及
图41示出了根据一些实施例的用于形成FinFET的工艺流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
根据各个示例性实施例提供了具有全环栅(GAA)结构的鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。讨论了实施例的变化。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。应该理解，虽然图1至图23C和图24至图40C示出了不同实施例，但是可以在相同的FinFET的形成中结合这些实施例。例如，图1至图23C中示出的实施例包括FinFET的沟道区和栅极堆叠件的形成，而图24至图40C中示出的实施例包括FinFET的源极/漏极区和源极/漏极硅化物的形成。因此可以结合根据本发明的实施例的沟道区和栅极堆叠件的形成与源极/漏极区和源极/漏极硅化物的形成以形成FinFET。
图1至图21D示出了根据一些实施例的FinFET的形成中的中间阶段的立体图和截面图。图1至图21D中示出的步骤也在图22中示出的工艺流程图300中示意性地示出。在随后的讨论中，参照图22中的工艺步骤讨论图1至图21D中示出的工艺步骤。
图1示出了衬底20的截面图，衬底20可以是晶圆的部分。衬底20可以是半导体衬底，其可以进一步为硅衬底、硅碳衬底、绝缘体上硅衬底或由其他半导体材料形成的衬底。衬底20可以轻掺杂有p型或n型杂质。然后对衬底20的顶部实施抗穿通(APT)注入(由箭头示出)，以形成APT区21。相应的步骤示出为图22中示出的工艺流程图中的步骤302。在APT中注入的掺杂剂的导电类型与阱区(未示出)的导电类型相同。APT区21在随后形成的源极/漏极区58(图21A)下方延伸并且用于减小从源极/漏极区58到衬底20的泄漏。APT区21中的掺杂浓度可以介于约1E18/cm3和约1E19/cm3的范围内。为了清楚的目的，在随后的图中，未示出APT区21。
参照图2，通过外延在衬底20上方形成硅锗(SiGe)层22和半导体堆叠件24。相应的步骤示出为图22中示出的工艺流程图中的步骤304。因此，SiGe层22和半导体堆叠件24形成晶体层。根据本发明的一些实施例，SiGe层22的厚度T1介于约5nm和约8nm的范围内。SiGe层22的锗百分比(原子百分比)介于约25％和约35％的范围内，但是可以使用更高或更低的锗百分比。然而，应该理解，整个说明书列举的值是实例，并且可以改变为不同的值。
半导体堆叠件24位于SiGe层22上方。根据一些实施例，半导体堆叠件24包括交替堆叠的半导体层26和28。半导体层26可以是不含锗的纯硅层。半导体层26也可以是基本上纯的硅层，例如，锗百分比低于约1％。此外，半导体层26可以是本征的，半导体层26未掺杂有p型或n型杂质。可以存在两个、三个、四个或更多的半导体层26。根据一些实施例，半导体层26的厚度T2介于约6nm和约12nm的范围内。
半导体层28是锗百分比低于SiGe层22中的锗百分比的SiGe层。根据本发明的一些实施例，SiGe层28的锗百分比介于约10％和约20％的范围内。此外，SiGe层22的锗百分比和SiGe层28的锗百分比之间的差可以大于约15％或更高。根据一些实施例，SiGe层28的厚度T3介于约2nm和约6nm的范围内。
在半导体堆叠件24上方形成硬掩模30。根据本发明的一些实施例，硬掩模30由氮化硅、氮氧化硅、碳化硅、碳氮化硅等形成。
接下来，如图3所示，图案化硬掩模30、半导体堆叠件24、SiGe层22和衬底20以形成沟槽32。相应的步骤示出为图22中示出的工艺流程图中的步骤306。因此，形成半导体条34。沟槽32延伸至衬底20内，并且具有彼此平行的纵向。因此，半导体堆叠件24的剩余部分可选地称为半导体条24。
参照图4，对半导体条34的暴露部分实施氧化工艺。相应的步骤示出为图22中示出的工艺流程图中的步骤308。根据本发明的一些实施例，在氧化之前，实施修整步骤以修整SiGe条22和28，其中未修整硅条26。该修整使得SiGe条22和28从硅条26的相应的边缘横向凹进。该修整具有减小SiGe层22的宽度的效果，从而使得在随后的氧化中，SiGe层22可以在不需要增加太多氧化的时间和/或温度的情况下被完全氧化。
由于氧化，SiGe层22被完全氧化以形成氧化硅锗区38，并且SiGe条28的至少外部被氧化以形成氧化硅锗区40。氧化硅锗区38的厚度可以介于约5nm和约20nm的范围内。在一些实施例中，在介于约400℃和600℃的范围内的温度下实施氧化。例如，氧化时间可以介于约2分钟和约4小时的范围内。硅锗中的硅的氧化比相同的硅锗区中的锗的氧化更容易。因此，半导体条28中的硅原子被氧化，并且半导体条28中的锗原子可以朝着SiGe条28的中心向内扩散，并且因此剩余的SiGe条28中的锗百分比相对于氧化之前的SiGe条28中的锗百分比增大。
在氧化期间，也在衬底20和硅条26的暴露表面上形成氧化硅层36。由于SiGe(或硅)区的氧化速率随着锗的百分比的增大而增大，所以硅层26和衬底20的氧化比SiGe层22和SiGe条28的氧化慢得多。因此，氧化硅层36较薄，并且条34中的大部分硅层26和衬底20的部分(在下文中称为条部)未被氧化。
接下来，如图5所示，在沟槽32(图4)中形成隔离区42，隔离区42可以是浅沟槽隔离(STI)区。该形成可以包括例如使用可流动化学汽相沉积(FCVD)用介电层填充沟槽32，以及实施化学机械抛光(CMP)以使介电材料的顶面与硬掩模30的顶面齐平。在CMP之后，去除硬掩模层30(图4)。
接下来，参照图6，使STI区42凹进。图5和图6中示出的步骤示出为图22中示出的工艺流程图中的步骤310。产生的STI区42的顶面42A可以与氧化硅锗区38的顶面或底面齐平，或者可以处于介于氧化硅锗区38的顶面和底面之间的任何中间水平面处。贯穿说明书，半导体堆叠件24在下文中也称为半导体鳍24。
图7示出了根据一些实施例的可以包括氧化硅的伪氧化物层44的形成。因此，伪氧化物层44保护半导体条24、氧化硅锗区38的侧壁和半导体堆叠件24的顶面。伪氧化物层44也在STI区42的顶面上延伸。由于伪氧化物层44和STI区42可以由相同的介电材料(诸如氧化硅)形成，所以未示出伪氧化物层44和STI区42之间的界面，但是在一些实施例中，它们是可辨识的。在其他实施例中，该界面是不可辨识的。
参照图8，形成伪栅极堆叠件46。相应的步骤示出为图22中示出的工艺流程图中的步骤312。根据本发明的一些实施例，伪栅极堆叠件46包括伪栅电极48，例如，可以使用多晶硅形成伪栅电极48。伪栅极堆叠件46也可以包括位于伪栅电极48上方的硬掩模层50。例如，硬掩模层50可以包括氮化硅和/或氧化硅，并且可以是单层或包括多个层的复合层。在一些实施例中，硬掩模层50包括氮化硅层50A和位于氮化硅层50A上方的氧化硅层50B。伪栅极堆叠件46的纵向基本上垂直于半导体鳍24的纵向。
在伪栅极堆叠件46的侧壁上形成栅极间隔件54。根据本发明的一些实施例，栅极间隔件54由氮化硅形成，并且可以具有单层结构。在可选实施例中，栅极间隔件54具有包括多个层的复合结构。例如，栅极间隔件54可以包括氧化硅层和位于氧化硅层上方的氮化硅层。伪栅极堆叠件46和栅极间隔件54覆盖每个半导体鳍24的中间部分，留下相对的端部未被覆盖。
图9示出了半导体鳍24的端部的去除。实施干蚀刻以蚀刻如图8所示的伪氧化物层44、半导体堆叠件24和氧化硅锗区38。结果，形成凹槽56。根据本发明的一些实施例，伪氧化物层44的一些部分可以留下位于STI区42的边缘上方并且与STI区42的边缘对准，其中在STI区42的边缘之间形成凹槽56。
接下来，参照图10，通过从凹槽56(图9)选择性地生长半导体材料来形成外延区(源极/漏极区)58。根据本发明的一些实施例，源极/漏极区58的形成包括外延生长。根据可选实施例，通过采用图28至图37A中示出的工艺步骤来实现源极/漏极区58的形成。相应的步骤示出为图22中示出的工艺流程图中的步骤314。如图10所示，由于伪氧化物层44的剩余部分的阻挡，首先在凹槽56(图9)中垂直生长源极/漏极区58，在这期间不横向生长源极/漏极区58。在完全填充凹槽56之后，垂直和横向地生长源极/漏极区58以形成小平面。
在产生的FinFET是n型FinFET的一些示例性实施例中，源极/漏极区58包括硅磷(SiP)或磷掺杂的硅碳(SiCP)。在产生的FinFET是p型FinFET的可选示例性实施例中，源极/漏极区58包括SiGe，并且可以在外延期间原位掺杂诸如硼或铟的p型杂质。
接下来，如图11所示，形成层间电介质(ILD)60。相应的步骤示出为图22中示出的工艺流程图中的步骤316。然后实施CMP以使ILD 60的顶面、伪栅极堆叠件46(图10)的顶面和栅极间隔件54(图10)的顶面彼此齐平。由于它们在不同的工艺步骤中形成，具有不同的密度和/或包括不同的介电材料，每个ILD 60、栅极间隔件54和绝缘区42均可以与其他的ILD 60、栅极间隔件54和STI区42具有可辨识的界面。
接下来，如图11所示，在蚀刻步骤中去除如图10所示的伪栅极46，从而使得形成延伸至ILD 60内的凹槽62。相应的步骤示出为图22中示出的工艺流程图中的步骤318。为了示出位于ILD 60的前部后面的部件，在随后的图中未示出ILD 60的一些前部，从而使得可以示出内部部件。应该理解，ILD 60的未示出的部分仍然存在。在去除伪栅极堆叠件46之后，半导体堆叠件(鳍)24的中间部分暴露于凹槽62。在去除伪栅极堆叠件46期间，当蚀刻顶层时，伪栅极氧化物44(图7)用作蚀刻停止层。然后去除伪栅极氧化物44，并且因此半导体鳍24暴露于凹槽62。
参照图12A，实施蚀刻步骤以去除氧化硅锗区40(也参照图9)、浓缩的半导体条28和氧化硅锗区38(图8)的一些顶部。相应的步骤示出为图22中示出的工艺流程图中的步骤320。因此，硅条26通过间隙64彼此分隔开。此外，底部的硅条26也可以通过间隙64与剩余的氧化硅锗区38分隔开。结果，硅条26是悬置的。悬置的硅条26的相对两端连接至源极/漏极区58。应该理解，STI区42包括位于凹槽62下面并且暴露于凹槽62的第一部分以及由栅极间隔件54和ILD 60覆盖的第二部分。根据本发明的一些实施例，STI区42的第一部分的顶面凹进至低于STI区42的第二部分的顶面。
图12B示出了硅条26的部分的更清晰的图。在图12B中未示出如图12A所示的ILD60、源极/漏极区58和栅极间隔件54，但是这些部件仍然存在。
参照图13A和图13B，实施氧化步骤。相应的步骤示出为图22中示出的工艺流程图中的步骤322。图13B也示出了图13A中示出的结构的一些部分，其中，在图13B中未示出如图13A所示的ILD 60、源极/漏极区58和栅极间隔件54，但是这些部件仍然存在。可以使用水蒸气中的蒸汽氧化、氧气(O2)中的热氧化等实施氧化。根据本发明的一些实施例，使用在介于约400℃和约600℃的范围内的温度下的水蒸气实施氧化。氧化的持续时间可以介于约20秒和约20分钟的范围内。由于氧化，硅条26的外部被氧化以形成氧化硅环66，如图13B所示，氧化硅环66环绕硅条26的剩余部分。在一些实施例中，由相邻的硅条26形成的氧化硅环66彼此接触。此外，在一些实施例中，由底部的硅条26形成的氧化硅环66可以与氧化硅锗区38的顶面接触。在可选实施例中，由相邻的硅条26形成的氧化硅环66彼此间隔开。
在氧化中，核心电路(也称为逻辑电路)中的核心FinFET和IO电路中的输入/输出(IO)FinFET具有它们的同时氧化的半导体条。图13A和图13B中示出的结构示出了核心FinFET和IO FinFET的结构。在随后的步骤中，如图14A所示，形成光刻胶68以覆盖IO区200中的氧化硅环66，而核心区100未被覆盖。然后实施蚀刻以去除核心区100中的氧化硅环66，从而使得暴露出硅条26。另一方面，IO区200中的氧化硅环66受到保护而未被去除，并且因此在蚀刻之后将保留。相应的步骤示出为图22中示出的工艺流程图中的步骤324。然后去除光刻胶68。在蚀刻之后，核心区100中的硅条26再次通过间隙彼此分隔开，并且底部的硅条26通过间隙与氧化硅锗区38的顶面分隔开。图14B示出了图14A中示出的结构的一些部分，其中，在图14B中未示出如图14A所示的ILD 60、源极/漏极区58和栅极间隔件54，但是这些部件仍然存在。
在随后的步骤中，形成栅极电介质70。相应的步骤示出为图22中示出的工艺流程图中的步骤326。对于核心区(图14A和图14B中的100)中的核心FinFET，在硅条26(图14A和图14B)的暴露表面上形成栅极电介质70。在图15A和图15B中示出了产生的结构。对于IO区(图14A和图14B中的200)中的IO FinFET，在已经形成的氧化硅环66上形成栅极电介质70，并且因此氧化硅环66变成栅极电介质70的部分。因此，除了IO FinFET的栅极电介质70比核心FinFET的栅极电介质70厚之外，核心FinFET和IO FinFET均具有图15A和图15B中示出的结构。再者，图15B也示出了图15A中示出的结构的一些部分，其中，在图15B中未示出如图15A所示的ILD 60、源极/漏极区58和栅极间隔件54。
根据一些实施例，栅极电介质70的形成包括实施界面(介电)层，以及然后在界面层上形成高k介电层。界面层可以包括通过在化学溶液中处理图14A和图14B中的结构而形成的氧化硅，从而硅条26被氧化以形成化学氧化物(氧化硅)。结果，IO区中的栅极电介质70将厚于核心区中的栅极电介质70。然后在界面层上沉积高k电介质。在一些实施例中，高k电介质具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La等的金属氧化物或硅酸盐。
图16A示出了栅电极72的形成。相应的步骤示出为图22中示出的工艺流程图中的步骤328。该形成包括用导电材料填充凹槽62(图15A)，以及实施诸如CMP的平坦化。栅电极72可以包括诸如TiN、TaN、TaC、Co、Ru、Al、Cu、W、它们的组合或它们的多层的含金属材料。因此形成FinFET 74。抗穿通区21位于氧化硅锗区38和源极/漏极区58下面。
图16B和图16C示出了图16A中的FinFET 74的一些部分的截面图，其中，从图16A中的包含线16B/16C-16B/16C的垂直面获得该截面图。如图16B和图16C所示，栅极电介质70完全填充相邻的硅条26之间的间隙。因此，栅电极72将不能够填充相邻的硅条26之间的间隙，并且将不会与源极/漏极区58(图16A)短路。
图16B和图16C也示出：栅极电介质70包括氧化硅76和位于氧化硅76的外侧上的高k电介质78。当FinFET 74是核心FinFET时，氧化硅76包括界面层。当FinFET 74是IO FinFET时，氧化硅76包括氧化硅环66(图13A和图13B)和界面层。在图16B中，根据一些实施例，形成在相邻的硅条26上的氧化硅76彼此接触。在图16C中，根据一些实施例，形成在相邻的硅条26上的氧化硅76彼此不接触，并且高k电介质78填充形成在相邻的硅条26上的氧化硅76之间的间隙。
图17A至图22B示出了根据可选实施例的在FinFET的形成中的中间阶段的截面图。除了另有声明，否则这些实施例中的组件的材料和形成方法与由图1至图16C中示出的实施例中的相同参考标号标示的相同的组件的材料和形成方法基本上相同。因此，可以在图1至图16C中示出的实施例的讨论中找到关于图17A至图22B中示出的组件的形成工艺和材料的细节。
这些实施例的初始步骤与图1至图11中示出的基本上相同。接下来，图17A和图17B示出了类似于图12A和图12B中示出的步骤的蚀刻步骤。参照图17A，实施蚀刻以去除氧化硅锗区40(也参照图9)、浓缩的半导体条28和氧化硅锗区38(图8)的一些顶部。因此，硅条26通过间隙64彼此分隔开。此外，底部的硅条26也可以通过间隙64与剩余的氧化硅锗区38分隔开。与图12A和图12B中示出的步骤相比，STI区42的部分和氧化硅锗区38的部分比图12A和图12B中凹进得更低。结果，底部的硅条26和氧化硅锗区38的顶面之间的间隙64比图12A和图12B中更高。
接下来，图18A和图18B分别示出了与图13A和图13B中示出的基本上相同的工艺步骤和结构，其中，实施氧化，并且形成氧化硅环66。底部的氧化硅环66可以通过间隙64与氧化硅锗区38的顶面间隔开。图19A和图19B分别示出了与图14A和图14B中示出的基本上相同的工艺步骤和结构，其中，从核心器件区去除氧化硅环66。同时，IO区(未示出)中的氧化硅环66受到保护并且不被去除。图20A和图20B分别示出了与图15A和图15B中示出的基本上相同的工艺步骤和结构，其中，形成栅极电介质70。图21A和图21B示出了与图16A中示出的基本上相同的工艺步骤和结构，其中，形成栅电极72。
图21C和图21D示出了图21A中的FinFET 74的一些部分的截面图，其中，从图21A中的包含线21C/21D-21C/21D的垂直面获得该截面图。如图21C和图21D所示，栅极电介质70完全填充相邻的硅条26之间的间隙。因此，栅电极72不填充相邻的硅条26之间的间隙，并且将不与源极/漏极区58(图16A)短路。
由于如图17A和图17B所示的STI区42和氧化硅锗区38的更深地凹进，STI区42和氧化硅锗区38与上面的硅条26间隔开更远。结果，如图21C和图21D所示，氧化硅锗区38的至少一些顶面与形成在底部的硅条26上的栅极电介质70间隔开。在图21C中，氧化硅锗区38的中心部分凹进地较少，并且突出于氧化硅锗区38的位于中心部分的相对两侧上的部分上方。栅极电介质70填充氧化硅锗区38的中心部分和底部硅条26之间的空间。在图21D中，形成在底部硅条26上的栅极电介质通过间隙与形成在氧化硅锗区38和STI区42的顶面上的电介质(也标记为70)分隔开，其中栅电极72填充该间隙。
图23A、图23B和图23C示出了根据可选实施例的FinFET的沟道和栅极的截面图。在这些实施例中，存在两个硅条26，而不是三个或四个硅条26。此外，半导体条26的高度可以大于相应的宽度。例如，每个硅条26的高度H1可以介于约10nm和约30nm的范围内，并且每个硅条26的宽度W1可以介于约6nm和约12nm的范围内。图23A、图23B和图23C示出的实施例分别对应于图16B/图16C、图21C和图21D中示出的实施例，并且因此本文中不重复该细节。
本发明的实施例具有一些有利特征。在形成沟道材料(硅条26)之前实施抗穿通注入。因此，产生的FinFET的沟道未受到注入的掺杂剂的影响，并且因此消除了经受传统的抗穿通注入的杂质散射和载流子迁移率的降低。产生的FinFET是具有多个沟道的GAAFinFET。因此，改进了与漏致势垒降低(DIBL)相关的短沟道效应，并且由于多个沟道，改进了FinFET的驱动电流。
图24至图40C示出了根据可选实施例的在FinFET的形成中的中间阶段的截面图。除非另有声明，否则这些实施例中的组件的材料和形成方法与由图1至图23C中示出的实施例中的相同参考标号标示的相同的组件的材料和形成方法基本上相同。因此，可以在图1至图23C中示出的实施例的讨论中找到关于图24至图40C中示出的组件的形成工艺和材料的细节。图24至图40C中示出的步骤也在图41中示出的工艺流程图400中示意性地示出。
图24示出了APT注入(通过箭头示出)的形成以在半导体衬底20中形成抗穿通区21。相应的步骤示出为图41中示出的工艺流程图中的步骤402。工艺步骤和工艺细节与图1中示出的基本上相同，并且因此本文中不再重复。
接下来，如图25所示，通过外延在衬底20上方形成SiGe层22和半导体层124。相应的步骤示出为图41中示出的工艺流程图中的步骤404。因此，SiGe层22形成晶体层。SiGe层22的锗百分比(原子百分比)介于约25％和约35％之间，但是可以使用更高或更低的锗百分比。根据本发明的一些实施例，SiGe层22的厚度介于约5nm和约8nm的范围内。
半导体层124形成在SiGe层22上方。根据本发明的一些实施例，半导体层124是由均质半导体材料形成的单层。例如，半导体层124可以由其中不含锗的硅形成。半导体层124也可以是基本上纯的硅层，例如，锗百分比低于约1％。此外，半导体层124可以是本征的，半导体层124未掺杂有p型和n型杂质。根据一些实施例，半导体层124的厚度T4介于约30nm和约80nm的范围内。
根据本发明的可选实施例，半导体层124是复合层，该复合层是具有与如图2所示的半导体堆叠件24基本上相同的结构的半导体堆叠件。因此，可以在半导体堆叠件24的描述中找到复合半导体层124的结构和材料。
此外，可以在半导体层124上方形成硬掩模(未示出)。根据一些实施例，硬掩模由氮化硅、氮氧化硅、碳化硅、碳氮化硅等形成。
接下来，如图26所示，图案化硬掩模、半导体层124、SiGe层22和衬底20以形成沟槽32。相应的步骤示出为图41中示出的工艺流程图中的步骤406。因此，形成半导体条34。沟槽32延伸至衬底20内，并且沟槽32和半导体条34具有彼此平行的纵向。因此，半导体层124的剩余部分可选地称为条。在随后的步骤中，用STI区42填充沟槽32，随后使STI区42凹进。在图26和随后的图中，未示出STI区42和衬底20的下部。位于半导体层22下方的结构的部分与图6中示出的结构的下部基本上相同，其中，衬底20(在下文中称为衬底条)的部分位于STI区42的相对部分之间。
在使STI区42凹进之后，STI区42的顶面低于SiGe条22的顶面。根据本发明的一些实施例，STI区42的顶面与SiGe层22的顶面齐平或稍微低于SiGe层22的顶面，从而使得暴露出SiGe条22的侧壁的至少一些部分和可能全部。
接下来，参照图27，对半导体条(鳍)34的暴露部分实施氧化工艺以形成氧化硅锗区38。相应的步骤示出为图41中示出的工艺流程图中的步骤408。由于氧化，SiGe层22被完全氧化以形成氧化硅锗区38。根据一些实施例，在介于约400℃和600℃的范围内的温度下实施氧化。例如，氧化时间可以介于约2分钟和约4小时的范围内。在氧化期间，也在半导体条124的暴露表面上形成氧化硅(未示出)。由于硅的氧化速率比硅锗的氧化速率慢得多，所以半导体条124上的氧化硅层较薄，并且因此本文中未示出。
在半导体条124具有与如图3所示的半导体条24相同的结构的实施例中，类似于图4中示出的，氧化之后产生的结构将包括氧化硅锗区40、浓缩的硅锗区28。
接下来，如图28至图30所示，形成蚀刻停止层122。相应的步骤示出为图41中示出的工艺流程图中的步骤410。在随后的用于形成源极/漏极硅化物和源极/漏极接触件的接触开口的形成中，蚀刻停止层122用作蚀刻停止层。根据本发明的一些实施例，蚀刻停止层122包括碳氮化硅(SiCN)，但是可以使用其他介电材料。蚀刻停止层122的厚度可以介于约3nm和约10nm的范围内。
参照图28，蚀刻停止层122形成为共形层，并且因此覆盖半导体鳍124的顶面和侧壁和氧化硅锗区38的侧壁。根据一些实施例，蚀刻停止层122的厚度T5介于约3nm和约10nm的范围内。
接下来，如图29所示，例如，使用FCVD形成介电区128以填充沟槽32(图28)。根据一些实施例，介电区128可以包括氧化硅。剩余的介电区128的顶面高于氧化硅锗区38的顶面。
图29也示出蚀刻停止层122的暴露部分的氧化，从而使得蚀刻停止层122的暴露部分转化为介电层126。当蚀刻停止层122由SiCN形成时，产生的介电层包括碳氮氧化硅(SiOCN)，SiOCN具有与SiCN不同的蚀刻特性。此外，SiOCN比SiCN更易于使用湿蚀刻去除。因此，该转化使得能够去除蚀刻停止层122的暴露部分而不损坏半导体鳍124。根据本发明的一些实施例，使用(含氧气体中的)熔炉退火、氧注入等实施蚀刻停止层122的氧化。
在形成介电层126之后，例如，通过湿蚀刻去除介电层126。在图30中示出了产生的结构。结果，暴露出半导体鳍124。介电蚀刻停止层122的未转化部分保留。在截面图中，介电蚀刻停止层122的剩余部分具有U形(也包括L形)。根据本发明的一些实施例，剩余的蚀刻停止层122的顶面与氧化硅锗区38的顶面齐平或高于氧化硅锗区38的顶面，从而使得蚀刻停止层122也在用于形成接触开口的随后的蚀刻中保护氧化硅锗区38。在产生的结构中，蚀刻停止层122的垂直部分可以具有与氧化硅锗区38共面的部分。可选地，蚀刻停止层122的垂直部分可以高于氧化硅锗区38。
图31示出了显示伪栅极堆叠件46的形成的顶视图，伪栅极堆叠件46形成在半导体鳍124的顶面和侧壁上。相应的步骤示出为图41中示出的工艺流程图中的步骤412。伪栅极堆叠件46的立体图可以与图34B中示出的基本上相同。这时在伪栅极堆叠件46的侧壁上可能未形成栅极间隔件。根据一些实施例，伪栅极堆叠件46包括例如可以使用多晶硅形成的伪栅电极48。伪栅极堆叠件46也可以包括硬掩模层50，例如，硬掩模层50可以包括氮化硅层50A和位于氮化硅层50A上方的氧化硅层50B。伪栅极堆叠件46的纵向基本上垂直于半导体鳍124的纵向，其中，半导体鳍124的相对两端未由伪栅极堆叠件46覆盖。
图32至图38B示出了源极区和漏极区(在下文中称为源极/漏极区)的形成。图32至图38的图数之后可以是字母“A”或字母“B”，其中，字母“A”表示从与图31中的包含线A-A的垂直面相同的平面获得相应的图，并且字母“B”表示从与图31中的包含线B-B的垂直面相同的平面获得相应的图(除了图34B)。因此，图数字之后是字母“A”的图示出源极/漏极区的截面图，并且图数字之后是字母“B”的图示出伪栅极堆叠件46的截面图。
图32至图34B示出用于外延生长源极/漏极区的源极/漏极模板的形成。相应的步骤示出为图41中示出的工艺流程图中的步骤414。参照图32，形成介电层130，随后在介电层130上方形成介电层132。介电层130和132的材料彼此不同。根据一些实施例，介电层132可以由SiOCN形成。介电层130由与介电层132的材料不同的材料形成。例如，在一些实施例中，介电层130由氧化硅形成。如将在随后的段落中讨论的，介电层130的形成具有增大产生的源极/漏极区的宽度的有利特征。介电层130和132形成为共形层，并且因此也将在伪栅极堆叠件46的侧壁(如图34B所示)和顶面上延伸。
图33示出了通过蚀刻去除半导体鳍124，其中，去除的部分未由伪栅极堆叠件46(图31)覆盖。在蚀刻中也去除介电层130和132的位于半导体鳍124上方的部分。在蚀刻半导体鳍124之后，也蚀刻氧化硅锗区38(图32)。因此形成源极/漏极凹槽136以延伸至位于STI区42之间的衬底20的部分。凹槽136具有基本上垂直的侧壁，该侧壁包括介电层130和蚀刻停止层122的侧壁。根据一些实施例，该蚀刻是各向异性的。
接下来，实施蚀刻步骤以去除介电层130，并且在图34A和图34B中示出了产生的结构，图34A和图34B分别示出了源极/漏极区的截面图与源极/漏极区和伪栅极堆叠件46的立体图。例如，使用湿蚀刻，该蚀刻可以是各向同性的。结果，凹槽136的横向宽度比图33中的凹槽136的横向宽度增大。这可以有利地增大随后在凹槽136中生长的源极/漏极区的宽度。此外，介电层132(在下文中称为介电模板132)的剩余部分的底面通过间隙138与下面的介电区128间隔开。因此，介电模板132是悬置的。
如图34B所示，图34B是立体图，介电模板132连接至位于伪栅极堆叠件46的侧壁上的介电层130的部分，并且因此不会落下。而且，位于伪栅极堆叠件46的侧壁上的介电层130的部分可以保留，并且暴露于凹槽136。
在随后的步骤中，如图34A和图34B所示，在凹槽136中外延生长源极/漏极区。相应的步骤示出为图41中示出的工艺流程图中的步骤416。在存在间隙138(图34B)的情况下，前体容易到达凹槽136的底部和内部，并且因此产生的源极/漏极区将不太可能具有空隙。图35示出了产生的源极/漏极区58。源极/漏极区58的材料和形成工艺类似于图10中示出的源极/漏极区58，并且因此本文中不再重复。源极/漏极区58包括具有垂直侧壁的部分58A、具有小平面58’和58”的部分58B、位于蚀刻停止层122之间的部分58C以及形成在间隙138(图34A)中的部分58D。
图36A至图37B示出了源极/漏极区58的修整，从而使得去除图35中的小平面58’和58”以形成垂直的源极/漏极区58。相应的步骤示出为图41中示出的工艺流程图中的步骤418。参照图36A，形成介电层140。根据一些实施例，介电层140由与介电层132相同的材料形成，例如，介电层140可以包括SiOCN。如图36B所示，图36B示出了伪栅极堆叠件46，介电层140也形成在伪栅极堆叠件46上并且接触介电层132。
接下来，如图37A和图37B所示，实施干蚀刻以蚀刻与源极/漏极区58重叠的介电层140的部分，从而使得暴露出源极/漏极区58。例如，然后使用各向异性(干)蚀刻实施修整步骤，并且去除源极/漏极区58的小平面。在图38A和图38B中示出了产生的结构，图38A和图38B分别示出了源极/漏极部分和伪栅极堆叠件。由于源极/漏极修整，产生的源极/漏极区58具有基本上垂直的侧壁，未保留实质的小平面。暴露的源极/漏极区58的侧壁基本上是垂直和笔直的。接下来，实施干蚀刻以去除位于源极/漏极区58的侧壁上的介电层132和140的部分。因此暴露出蚀刻停止层122。同时，如图38B所示，也暴露出伪栅极堆叠件46的顶面。介电层132和140的剩余部分形成栅极间隔件132/140。应该理解，由于介电层132和140在不同的工艺步骤中形成，不管它们是由相同的材料还是不同的材料形成，介电层132和140可以具有可辨识的界面。介电层140的形成有利地增大了栅极间隔件的厚度，从而使得在图38B中的结构中，栅极间隔件132/140的顶端高于多晶硅层48的顶面。在产生的结构中，栅极间隔件132/140的厚度可以介于约3nm和约10nm的范围内。
接下来，如图39A和图39B所示，形成ILD 60。相应的步骤示出为图41中示出的工艺流程图中的步骤420。然后可以实施CMP以使ILD 60的顶面、伪栅极堆叠件46的顶面和栅极间隔件132/140的顶面彼此齐平。在随后的步骤中，去除伪栅极堆叠件46(图39B)，并且如图40A所示，栅极电介质(未示出)和栅电极72形成为替换栅极。相应的步骤示出为图41中示出的工艺流程图中的步骤422。在半导体鳍124(图34B)由均匀的材料形成的实施例中，替换栅极的形成包括在半导体鳍124(图34B)的侧壁和顶面上形成界面介电层和高k介电层，在高k介电层上方形成导电材料，以及实施CMP以使界面介电层的顶面、高k介电层的顶面和导电材料的顶面与ILD 60的顶面齐平。在可选实施例中，其中，半导体鳍124具有与如图2所示的半导体堆叠件24相同的结构，可以实施图11至图16B中示出的步骤以形成替换栅极。
再次参照图40A，在形成替换栅极之后，蚀刻ILD 60以形成接触开口(由图40A和图40B中的接触插塞146占据)，其中，源极/漏极区58暴露于接触开口。在ILD 60的蚀刻中，蚀刻停止层122用作用于保护下面的STI区42的蚀刻停止层。蚀刻停止层122的顶端可以比氧化硅锗区38的顶端高高度差ΔH，高度差ΔH可以介于约2nm和约5nm的范围内，从而使得氧化硅锗区38受到充分的保护而免受蚀刻的影响。如图40A所示，根据本发明的一些实施例，大部分蚀刻停止层122高于氧化硅锗区38。如图30所示，在可选实施例中，蚀刻停止层122和氧化硅锗区38具有彼此齐平的大多数部分。
接下来，实施硅化工艺以在源极/漏极区58的侧壁上形成源极/漏极硅化物区144，随后用导电材料填充剩余的接触开口以形成源极/漏极接触插塞146。相应的步骤示出为图41中示出的工艺流程图中的步骤424和426。根据本发明的一些实施例，硅化物区包括硅化镍、硅化钛、硅化钴等。接触插塞146可以包括钴、钨等。因此，如图40A所示，形成FinFET 74。
图40B和图40C示出了根据各个实施例的FinFET 74的源极/漏极部分的截面图，其中，从图40A中的平面A-A获得该截面图。在图40B中，在硅化工艺之后，去除用于形成金属硅化物的剩余的金属，并且因此接触插塞146与硅化物区144接触。在图40C中，用于形成金属硅化物的剩余的金属148未被去除，其中金属148包括镍、钛、钴等。
本发明的实施例具有一些有利特征。如图40B所示，相邻的STI区42具有距离W1，距离W1是位于STI区42之间的衬底20的条部的宽度。源极/漏极区58的下部58C具有宽度W1。源极/漏极区58的上部58A/58B具有宽度W2，宽度W2大于宽度W1。例如，宽度W1可以介于约2nm和约6nm的范围内，并且宽度W2可以介于约6nm和约12nm的范围内。宽度差(W2-W1)是由介电层130(图32)的形成和去除引起的。因此，源极/漏极区的宽度有利地大于下面的衬底部分的宽度。此外，通过形成介电模板，由模板形成源极/漏极区，以及然后修整源极/漏极区，产生的源极/漏极区可以具有较大的高度，但是仍然具有垂直的侧壁。因此，可以在源极/漏极区的高且垂直的侧壁上形成硅化物区，并且因此减小了源极/漏极接触电阻，从而产生用于产生的FinFET的增大的饱和电流。
根据本发明的一些实施例，一种器件包括：第一半导体条、环绕第一半导体条的第一栅极电介质、与第一半导体条重叠的第二半导体条以及环绕第二半导体条的第二栅极电介质。第一栅极电介质接触第二栅极电介质。栅电极具有位于第二半导体条上方的部分以及位于第一和第二半导体条和第一和第二栅极电介质的相对两侧上的额外的部分。
在上述器件中，还包括：第一浅沟槽隔离区和第二浅沟槽隔离区；以及氧化硅锗层，位于所述第一浅沟槽隔离区和所述第二浅沟槽隔离区之间，其中，所述第一半导体条和所述第二半导体条与所述氧化硅锗层的中间部分重叠。
在上述器件中，还包括：第一浅沟槽隔离区和第二浅沟槽隔离区；以及氧化硅锗层，位于所述第一浅沟槽隔离区和所述第二浅沟槽隔离区之间，其中，所述第一半导体条和所述第二半导体条与所述氧化硅锗层的中间部分重叠，其中，所述氧化硅锗层与所述第一栅极电介质接触。
在上述器件中，还包括：第一浅沟槽隔离区和第二浅沟槽隔离区；以及氧化硅锗层，位于所述第一浅沟槽隔离区和所述第二浅沟槽隔离区之间，其中，所述第一半导体条和所述第二半导体条与所述氧化硅锗层的中间部分重叠，其中，所述氧化硅锗层具有第一顶面以及位于所述第一顶面的相对两侧上的第二顶面和第三顶面，其中，所述第二顶面和所述第三顶面低于所述第一顶面。
在上述器件中，还包括：第一浅沟槽隔离区和第二浅沟槽隔离区；以及氧化硅锗层，位于所述第一浅沟槽隔离区和所述第二浅沟槽隔离区之间，其中，所述第一半导体条和所述第二半导体条与所述氧化硅锗层的中间部分重叠，其中，所述氧化硅锗层通过所述栅电极的部分与所述第一栅极电介质分隔开。
在上述器件中，其中，每个所述第一栅极电介质和所述第二栅极电介质均包括：氧化硅层，环绕所述第一半导体条和所述第二半导体条中的相应的一个，其中，所述第一栅极电介质的所述氧化硅层接触所述第二栅极电介质的所述氧化硅层；以及高k介电层，所述高k介电层的内表面接触所述第一栅极电介质和所述第二栅极电介质的所述氧化硅层。
在上述器件中，其中，每个所述第一栅极电介质和所述第二栅极电介质均包括：氧化硅层，环绕所述第一半导体条和所述第二半导体条中的相应的一个；以及高k介电层，所述高k介电层的内表面接触所述氧化硅层，其中，所述第一栅极电介质的所述氧化硅层通过所述高k介电层的部分与所述第二栅极电介质的所述氧化硅层间隔开。
在上述器件中，还包括：源极/漏极区，连接至所述第一半导体条和所述第二半导体条。
根据本发明的可选实施例，一种器件包括：衬底、延伸至衬底内的第一STI区和第二STI区、位于第一STI区和第二STI区之间的氧化硅锗层、以及与氧化硅锗层重叠的堆叠的多个半导体条。栅极电介质环绕多个半导体条中的每个，其中环绕多个半导体条的栅极电介质的一些部分连接在一起以形成连续的区域。栅电极位于栅极电介质上。源极和漏极区连接至多个半导体条的相对两端。
在上述器件中，其中，所述多个半导体条形成鳍式场效应晶体管(FinFET)的沟道。
在上述器件中，其中，所述氧化硅锗层的部分低于所述第一STI区和所述第二STI区的顶面。
在上述器件中，其中，所述多个半导体条是本征的。
在上述器件中，其中，所述氧化硅锗层通过所述栅电极的部分与所述栅极电介质间隔开。
根据本发明的另外的可选实施例，一种方法包括形成半导体堆叠件，半导体堆叠件包括排列为交替布局的多个第一半导体层和多个第二半导体层。图案化半导体堆叠件以形成半导体条的堆叠件。去除半导体条的堆叠件中的多个第二半导体层，其中半导体条的堆叠件中的多个第一半导体层保留作为半导体条。氧化半导体条以形成环绕半导体条的剩余部分的介电环。在半导体条上形成栅极电介质，其中，形成在相邻的半导体条上的栅极电介质彼此接触。
在上述方法中，还包括：去除所述半导体条的堆叠件的相对端部以形成源极/漏极凹槽，其中，所述半导体条的堆叠件的中间部分保留，其中，对所述半导体条的中间部分实施氧化所述半导体条；以及从所述源极/漏极凹槽外延生长源极和漏极区。
在上述方法中，其中，去除所述多个第二半导体层包括：氧化所述多个第二半导体层以形成氧化物区；以及去除所述氧化物区。
在上述方法中，其中，在所述氧化之后，所述多个第二半导体层的中间部分保留未被氧化，并且去除所述多个第二半导体层还包括去除所述多个第二半导体层的中间部分。
在上述方法中，其中，所述多个第一半导体层包括不含锗的硅层，并且所述多个第二半导体层包括硅锗。
在上述方法中，还包括：在形成所述半导体堆叠件之前，形成硅锗层，其中，所述半导体堆叠件与所述硅锗层重叠；以及完全氧化所述硅锗层。
在上述方法中，还包括：在形成所述半导体堆叠件之前，对半导体衬底的顶部实施抗穿通注入，其中，所述半导体堆叠件形成在所述半导体衬底的顶部上方。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (18)

1.一种半导体器件，包括：
第一半导体条；
第一栅极电介质，环绕所述第一半导体条；
第二半导体条，与所述第一半导体条重叠；
第二栅极电介质，环绕所述第二半导体条，其中，所述第一栅极电介质接触所述第二栅极电介质，每个所述第一栅极电介质和所述第二栅极电介质均包括：
氧化硅层，环绕所述第一半导体条和所述第二半导体条中的相应的一个，其中，所述第一栅极电介质的所述氧化硅层接触所述第二栅极电介质的所述氧化硅层；以及
高k介电层，包括位于所述氧化硅层的相对侧上且与所述氧化硅层接触的部分；以及
栅电极，包括位于所述第二半导体条上方的第一部分以及位于所述第一半导体条和所述第二半导体条与所述第一栅极电介质和所述第二栅极电介质的相对两侧上的部分。
2.根据权利要求1所述的半导体器件，还包括：
第一浅沟槽隔离区和第二浅沟槽隔离区；以及
氧化硅锗层，位于所述第一浅沟槽隔离区和所述第二浅沟槽隔离区之间，其中，所述第一半导体条和所述第二半导体条与所述氧化硅锗层的中间部分重叠。
3.根据权利要求2所述的半导体器件，其中，所述氧化硅锗层与所述第一栅极电介质接触。
4.根据权利要求2所述的半导体器件，其中，所述氧化硅锗层具有第一顶面以及位于所述第一顶面的相对两侧上的第二顶面和第三顶面，其中，所述第二顶面和所述第三顶面低于所述第一顶面。
5.根据权利要求2所述的半导体器件，其中，所述氧化硅锗层通过所述栅电极的部分与所述第一栅极电介质分隔开。
6.根据权利要求1所述的半导体器件，还包括：
源极/漏极区，连接至所述第一半导体条和所述第二半导体条。
7.一种半导体器件，包括：
衬底；
第一浅沟槽隔离(STI)区和第二浅沟槽隔离区，延伸至所述衬底内；
氧化硅锗层，位于所述第一浅沟槽隔离区和所述第二浅沟槽隔离区之间；
堆叠的多个半导体条，与所述氧化硅锗层重叠；
栅极电介质，环绕所述多个半导体条中的每个，其中，环绕所述多个半导体条的所述栅极电介质的部分连接在一起以形成连续的区域，所述栅极电介质包括：
氧化硅层，环绕所述多个半导体条中的相应的一个，其中，环绕所述多个半导体条中的一个的所述氧化硅层接触环绕所述多个半导体条中的另一个的所述氧化硅层；以及
高k介电层，包括位于所述氧化硅层的相对侧上且与所述氧化硅层接触的部分；
栅电极，位于所述栅极电介质上；以及
源极和漏极区，连接至所述多个半导体条的相对两端。
8.根据权利要求7所述的半导体器件，其中，所述多个半导体条形成鳍式场效应晶体管(FinFET)的沟道。
9.根据权利要求7所述的半导体器件，其中，所述氧化硅锗层的部分低于所述第一浅沟槽隔离区和所述第二浅沟槽隔离区的顶面。
10.根据权利要求7所述的半导体器件，其中，所述多个半导体条是本征的。
11.根据权利要求7所述的半导体器件，其中，所述氧化硅锗层通过所述栅电极的部分与所述栅极电介质间隔开。
12.一种形成半导体器件的方法，包括：
形成半导体堆叠件，所述半导体堆叠件包括交替排列的多个第一半导体层和多个第二半导体层；
图案化所述半导体堆叠件以形成半导体条的堆叠件；
去除所述半导体条的堆叠件中的所述多个第二半导体层，其中，所述半导体条的堆叠件中的所述多个第一半导体层保留作为半导体条；
氧化所述半导体条以形成环绕所述半导体条的剩余部分的介电环；以及
在所述半导体条上形成栅极电介质，其中，形成在相邻的所述半导体条上的所述栅极电介质彼此接触，所述栅极电介质包括：
氧化硅层，环绕多个所述半导体条中的相应的一个，其中，环绕多个所述半导体条中的一个的所述氧化硅层接触环绕多个所述半导体条中的另一个的所述氧化硅层；以及
高k介电层，包括位于所述氧化硅层的相对侧上且与所述氧化硅层接触的部分。
13.根据权利要求12所述的方法，还包括：
去除所述半导体条的堆叠件的相对端部以形成源极/漏极凹槽，其中，所述半导体条的堆叠件的中间部分保留，其中，对所述半导体条的中间部分实施氧化所述半导体条；以及
从所述源极/漏极凹槽外延生长源极和漏极区。
14.根据权利要求12所述的方法，其中，去除所述多个第二半导体层包括：
氧化所述多个第二半导体层以形成氧化物区；以及
去除所述氧化物区。
15.根据权利要求12所述的方法，其中，在所述氧化之后，所述多个第二半导体层的中间部分保留未被氧化，并且去除所述多个第二半导体层还包括去除所述多个第二半导体层的中间部分。
16.根据权利要求12所述的方法，其中，所述多个第一半导体层包括不含锗的硅层，并且所述多个第二半导体层包括硅锗。
17.根据权利要求12所述的方法，还包括：
在形成所述半导体堆叠件之前，形成硅锗层，其中，所述半导体堆叠件与所述硅锗层重叠；以及
完全氧化所述硅锗层。
18.根据权利要求12所述的方法，还包括：
在形成所述半导体堆叠件之前，对半导体衬底的顶部实施抗穿通注入，其中，所述半导体堆叠件形成在所述半导体衬底的顶部上方。
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