DE102017123334A1 - Gatestapel für i/o-vorrichtungen mit gestapeltem finnenkanal und nanodrahtkanal-kernvorrichtungen - Google Patents

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Wei-Sheng Yun
I-Sheng Chen
Shao-Ming Yu
Tzu-Chiang CHEN
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Abstract

Eine Halbleitervorrichtung umfasst ein Substrat; eine I/O-Vorrichtung über dem Substrat; und eine Kernvorrichtung über dem Substrat. Die I/O-Vorrichtung umfasst eine erste Gatestruktur mit einer Grenzflächenschicht; einem ersten High-k-Dielektrikumsstapel über der Grenzflächenschicht; und eine leitfähige Schicht über und in physischem Kontakt mit dem ersten High-k-Dielektrikumsstapel. Die Kernvorrichtung umfasst eine zweite Gatestruktur mit der Grenzflächenschicht; einem zweiten High-k-Dielektrikumsstapel über der Grenzflächenschicht; und der leitfähigen Schicht über und in physischem Kontakt mit dem zweiten High-k-Dielektrikumsstapel. Der erste High-k-Dielektrikumsstapel umfasst den zweiten High-k-Dielektrikumsstapel und eine dritte dielektrische Schicht.

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltungs- (IC) -Branche hat ein exponentielles Wachstum erlebt. Technischer Fortschritt bei IC-Materialien und -Design hat Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d.h. die Anzahl von miteinander verbundenen Einrichtungen je Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt. Eine solche Verkleinerung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Wenn zum Beispiel die Verkleinerung fortschreitet, wird der Source/Drain-(S/D) -Übergang für die Kurzkanalsteuerung wichtiger und bestimmt die endgültige Leistung der Vorrichtung. Daher sind Niedertemperaturverfahren nach der S/D-Ausbildung erforderlich. Aber existierende Gateoxid-Verfahren verwenden typischerweise Nach-Oxid-Tempern (POA), das meistens ein langes Hochtemperaturverfahren ist, um Gateoxid hoher Qualität zu erzeugen. Dieses POA-Verfahren beeinträchtigt manchmal die Leistung des S/D-Übergangs. Die Herstellung von Gatestapeln mit einem Niedertemperaturverfahren und mit ausreichender Zuverlässigkeit ist eine wichtige Aufgabe. Als weiteres Beispiel wird, da I/O-(Eingabe/Ausgabe- oder IO-) Vorrichtungen bei höheren Vdd als Kernvorrichtungen arbeiten, ein dickeres Gateoxid für I/O-Vorrichtungen benötigt. Die kontinuierliche Verkleinerung von Gatestapeln für I/O-Vorrichtungen ist eine Herausforderung für die Halbleiterindustrie. Die vorliegende Offenbarung zielt darauf ab, die obigen Probleme und andere damit zusammenhängende Probleme zu lösen.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt eine schematische Ansicht von zwei Gatestapeln für I/O-Vorrichtungen und Kernvorrichtungen gemäß Aspekten der vorliegenden Offenbarung.
    • Die 2A und 2B zeigen zwei Querschnittsansichten einer NFET- (n-Feldeffekttransistor) -I/O-Vorrichtung gemäß Aspekten der vorliegenden Offenbarung.
    • Die 3A und 3B zeigen zwei Querschnittsansichten einer NFET-Kernvorrichtung gemäß Aspekten der vorliegenden Offenbarung.
    • Die 4A und 4B zeigen zwei Querschnittsansichten einer PFET- (p-Feldeffekttransistor) -I/O-Vorrichtung gemäß Aspekten der vorliegenden Offenbarung.
    • Die 5A und 5B zeigen zwei Querschnittsansichten einer PFET-Kernvorrichtung gemäß Aspekten der vorliegenden Offenbarung.
    • Die 6A und 6B zeigen ein Flussdiagramm eines Verfahrens zum Ausbilden der in den 2A-5B gezeigten Vorrichtungen gemäß Aspekten der vorliegenden Offenbarung.
    • Die 7A und 7B zeigen ein Flussdiagramm eines Verfahrens zum Vorbereiten einer Struktur, die mit dem Verfahren der 6A-B verarbeitet werden soll, gemäß Aspekten der vorliegenden Offenbarung.
    • Die 8A, 8B, 9A, 9B, 10, 11, 12, 13, 14, 15, 16, 17A und 17B zeigen Querschnittsansichten einer Halbleiterstruktur während Herstellungsverfahren gemäß dem Verfahren der 7A-B gemäß einer Ausführungsform.
    • Die 18, 19, 20, 21, 22, 23, 24, 25 und 26 zeigen Querschnittsansichten einer NFET-Kernvorrichtung, einer NFET-I/O-Vorrichtung, einer PFET-Kernvorrichtung und einer PFET-I/O-Vorrichtung während Herstellungsverfahren gemäß dem Verfahren der 7A-B gemäß einer Ausführungsform.
    • Die 27, 28, 29, 30, 31, 32, 33, 34 und 35 zeigen Querschnittsansichten einer NFET-Kernvorrichtung, einer NFET-I/O-Vorrichtung, einer PFET-Kernvorrichtung und einer PFET-I/O-Vorrichtung während Herstellungsverfahren gemäß dem Verfahren der 6A-B gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Die vorliegende Offenbarung bezieht sich allgemein auf Halbleitervorrichtungen und insbesondere auf integrierte Schaltungen (ICs) mit I/O-Vorrichtungen (oder -Transistoren) mit einem gestapelten Finnenkanal und Kernvorrichtungen (oder -Transistoren) mit einem Nanodrahtkanal. Eine Aufgabe der vorliegenden Offenbarung besteht darin, Gatestapel für die I/O-Vorrichtungen und die Kernvorrichtungen mit einem Niedertemperaturverfahren auszubilden. Dies stellt eine bessere S/D-Übergangssteuerung für den IC bereit. Eine weitere Aufgabe der vorliegenden Offenbarung besteht darin, die gleiche Grenzflächenschicht in den I/O-Gatestapeln und den Kern-Gatestapeln auszubilden und eine oder mehrere High-k-Dielektrikumsschichten über der Grenzflächenschicht so abzustimmen, dass unterschiedliche TDDB- (Gatedielektrikums) -Durchschlagspannungen in den beiden Gatestapeln erzielt werden. Dies bietet einen Leistungsgewinn durch Erhöhen des CET-(kapazitätsäquivalente Oxiddicke) -Skalierungsfensters. Diese und weitere Vorteile werden nach der Beschreibung verschiedener Ausführungsformen der vorliegenden Offenbarung, wie sie beispielhaft in den 1-35 gezeigt sind, deutlich werden.
  • Bezugnehmend auf 1 sind ein Gatestapel (oder Gatestruktur) 10A für I/O-Vorrichtungen und ein weiterer Gatestapel (oder Gatestruktur) 10B für Kernvorrichtungen gezeigt, die gemäß Ausführungsformen der vorliegenden Offenbarung aufgebaut sind. Eine I/O-Vorrichtung stellt Eingabe/Ausgabe-Funktionen am Rand eines ICs bereit und eine Kernvorrichtung stellt Funktionalität innerhalb des ICs bereit (z. B. zwischen Kernvorrichtungen oder zwischen einer Kernvorrichtung und einer I/O-Vorrichtung). In einem Beispiel können die Gatestapel 10A und 10B in fortgeschrittenen Prozessknoten implementiert werden, etwa 2 nm-Prozessen. Zum Beispiel kann der I/O-Gatestapel 10A bei einer Ausführungsform eine Durchschlagspannung (VBD) von 3,0 V bei einer Versorgungsspannung (Vdd) von 1,0 V, eine n/p-TDDB (NFET-TDDB und PFET-TDDB) von 1,1 V und eine CET von 21 Angström (Å) bereitstellen. Der Kern-Gatestapel 10B stellt eine niedrigere VBD, eine niedrigere n/p-TDDB und eine kleinere CET als der I/O-Gatestapel 10A bereit.
  • Der I/O-Gatestapel 10A umfasst eine Grenzflächenschicht 12, einen High-k-Dielektrikumsstapel 14A direkt über der Grenzflächenschicht 12 und eine leitfähige Schicht 16 direkt über und in physischem Kontakt mit dem High-k-Dielektrikumsstapel 14A. Die Grenzflächenschicht 12 kann Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3), Aluminium-Siliziumoxid (AlSiO), Siliziumoxynitrid (SiON) oder andere geeignete Materialien umfassen. Insbesondere weist die Grenzflächenschicht 12 in der vorliegenden Ausführungsform eine Dicke von 8 bis 12 Å auf, was viel dünner als die Dicke des herkömmlichen I/O-Gateoxids von etwa 30 bis 40 Å ist. Die dünne Grenzflächenschicht 12 vermeidet das Hochtemperatur-Nachoxidations-Temper- (POA) -Verfahren, das typischerweise zur Ausbildung eines dicken Gateoxids in herkömmlichen I/O-Gatestapeln verwendet wird. Der High-k-Dielektrikumsstapel 14A umfasst ein oder mehrere High-k-Dielektrika (oder eine oder mehrere Schichten aus High-k-Dielektrika), wie Hafnium-Siliziumoxid (HfSiO), Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3) oder eine Kombination davon. Die leitfähige Schicht 16 umfasst eine oder mehrere Metallschichten, wie etwa eine oder mehrere Austrittsarbeitsmetallschichten, leitfähige Sperrschichten und Metall-Füllschichten. Die Austrittsarbeitsmetallschicht kann eine p- oder eine n-Austrittsarbeitsschicht sein, in Abhängigkeit vom Typ (PFET oder NFET) der Vorrichtung. Die p-Austrittsarbeitsschicht umfasst ein Metall, das, ohne Einschränkung, aus der Gruppe von Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon ausgewählt ist. Die n-Austrittsarbeitsschicht umfasst ein Metall, das, ohne Einschränkung, aus der Gruppe von Titan (Ti), Aluminium (Al), Tantalkarbid (TaC), Tantalkarbidnitrid (TaCN), Tantal-Siliziumnitrid (TaSiN) oder Kombinationen davon ausgewählt ist. Die Metall-Füllschicht kann Aluminium (Al), Wolfram (W), Kobalt (Co), Kupfer (Cu) und/oder andere geeignete Materialien umfassen.
  • Der Kern-Gatestapel 10B umfasst die Grenzflächenschicht 12, einen High-k-Dielektrikumsstapel 14B direkt über der Grenzflächenschicht 12 und die leitfähige Schicht 16 direkt über und in physischem Kontakt mit dem High-k-Dielektrikumsstapel 14B. Der High-k-Dielektrikumsstapel 14B umfasst ein oder mehrere High-k-Dielektrika (oder eine oder mehrere Schichten aus High-k-Dielektrika), wie Hafnium-Siliziumoxid (HfSiO), Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3) oder eine Kombination davon.
  • In der vorliegenden Ausführungsform umfasst der High-k-Dielektrikumsstapel 14A die gleichen Materialschichten wie der High-k-Dielektrikumsstapel 14B plus eine oder mehrere zusätzliche High-k-Dielektrikumsschichten 15. In einem Beispiel umfasst der High-k-Dielektrikumsstapel 14B eine Schicht aus HfO2 von 10 bis 20 Å und der High-k-Dielektrikumsstapel 14A umfasst die gleiche eine oder mehreren Schichten wie der High-k-Dielektrikumsstapel 14B und umfasst ferner eine Schicht (die Schicht 15) aus Al2O3 von 5 bis 20 Å. Dies vereinfacht den Verfahrensfluss des Ausbildens des I/O-Gatestapels 10A und des Kern-Gatestapels 10B in demselben IC, wie später gezeigt wird. In einem weiteren Beispiel umfasst der High-k-Dielektrikumsstapel 14B eine Schicht aus HfO2 über einer Schicht aus HfSiO und der High-k-Dielektrikumsstapel 14A umfasst die gleichen Schichten wie der High-k-Dielektrikumsstapel 14B und umfasst ferner eine Schicht (die Schicht 15) aus Al2O3.
  • In einer weiteren Ausführungsform umfassen die High-k-Dielektrikumsstapel 14A und 14B die gleichen Materialschichten, aber der High-k-Dielektrikumsstapel 14A ist dicker als der High-k-Dielektrikumsstapel 14B, beispielsweise um 5 bis 20 Å. Zum Beispiel können beide High-k-Dielektrikumsstapel 14A und 14B eine Schicht aus HfO2 umfassen, aber die Schicht aus HfO2 in dem High-k-Dielektrikumsstapel 14A ist um 5 bis 20Å dicker als die HfO2-Schicht in dem High-k-Dielektrikumsstapel 14B. Der Unterschied in der Dicke der High-k-Dielektrikumsstapel 14A und 14B kann durch selektives Ätzen des High-k-Dielektrikumsstapels 14B abgestimmt werden.
  • Die 2A-5B zeigen beispielhafte Halbleitervorrichtungen, die die Gatestapel 10A und/oder 10B implementieren. 2A zeigt eine Querschnittsansicht einer NFET-I/O-Vorrichtung 100A, geschnitten entlang der Länge des FET-Kanals oder der Länge der Finne in einem FinFET (eine solche Ansicht wird nachfolgend als „X-Schnitt“ bezeichnet). 2B zeigt eine Querschnittsansicht der NFET-I/O-Vorrichtung 100A, geschnitten entlang der Breite des FET-Kanals oder der Breite der Finne in einem FinFET (eine solche Ansicht wird nachfolgend als „Y-Schnitt“ bezeichnet). Die 3A und 3B zeigen eine NFET-Kernvorrichtung 100B im X-Schnitt bzw. Y-Schnitt. Die 4A und 4B zeigen eine PFET-I/O-Vorrichtung 100C im X-Schnitt bzw. Y-Schnitt. Die 5A und 5B zeigen eine PFET-Kernvorrichtung 100D im X-Schnitt bzw. Y-Schnitt.
  • Bezugnehmend auf die 2A und 2B umfasst die Vorrichtung 100A ein Substrat 102 und eine gestapelte Finne 104A über dem Substrat 102. Die gestapelte Finne 104A umfasst mehrere Schichten 105 aus einem ersten Halbleitermaterial und mehrere Schichten 106 aus einem zweiten Halbleitermaterial, die abwechselnd gestapelt sind (daher der Begriff „gestapelte Finne“). Die Vorrichtung 100A umfasst ferner eine Isolationsstruktur 103, die mehrere gestapelte Finnen 104A (zwei in der 2B) isoliert.
  • Das Substrat 102 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 102 einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist; oder Kombinationen davon. In der vorliegenden Ausführungsform sind die Vorrichtungen 100A, 100B, 100C und 100D auf demselben Substrat 102 aufgebaut.
  • Die Isolationsstruktur 103 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluor-dotiertes Silikatglas (FSG), ein Low-k-Dielektrikum und/oder anderes geeignetes Isoliermaterial umfassen. Die Isolationsstruktur 103 kann ein flaches Grabenisolations- (STI) -Merkmal sein. Andere Isolationsstrukturen wie Feldoxid, lokale Oxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen sind möglich. Die Isolationsstruktur 103 kann eine Mehrschichtstruktur aufweisen, die zum Beispiel eine oder mehrere thermische Oxid-Auskleidungsschichten aufweist.
  • Das erste Halbleitermaterial (in den Schichten 105) unterscheidet sich von dem zweiten Halbleitermaterial (in den Schichten 106) in Material und/oder Zusammensetzung. Sowohl das erste Halbleitermaterial als auch das zweite Halbleitermaterials können Silizium, Germanium, einen Verbindungshalbleiter, beispielsweise Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid, oder einen Legierungshalbleiter umfassen, beispielsweise SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und GaInAsP. In der vorliegenden Ausführungsform umfassen die Schichten 105 Silizium und die Schichten 106 umfassen Germanium oder Silizium-Germanium-Legierung. Die Schichten 105 und 106 in der gestapelten Finne 104A können zusätzlich Dotierstoffe zum Verbessern der Leistung der NFET-I/O-Vorrichtung 100A aufweisen. Zum Beispiel kann die Schicht 105 ein oder mehrere n-Dotierstoffe wie Phosphor oder Arsen und die Schicht 106 ein oder mehrere p-Dotierstoffe wie Bor oder Indium aufweisen.
  • Die Vorrichtung 100A umfasst ferner einen Gatestapel (oder eine Gatestruktur) 107A und Gate-Abstandshalter 108 auf den Seitenwänden des Gatestapels 107A. Der Gatestapel 107A greift in die gestapelte Finne 104A in dem Kanalbereich der Vorrichtung ein, beispielsweise auf der Oberseite und Seitenwänden der gestapelten Finne 104A, wie in 2B gezeigt ist. Der Gatestapel 107A umfasst eine Grenzflächenschicht 120, einen High-k-Dielektrikumsstapel 121 mit High-k-Dielektrikumsschichten 122 und 124 und eine leitfähige Schicht 126A. In einer Ausführungsform können die Grenzflächenschicht 120, der High-k-Dielektrikumsstapel 121 und die leitfähige Schicht 126A die gleichen Materialien wie die Grenzflächenschicht 12, der High-k-Dielektrikumsstapel 14A bzw. die leitfähige Schicht 16 von 1 verwenden. Zum Beispiel kann die Grenzflächenschicht 120 Siliziumdioxid (SiO2) mit einer Dicke von 8 bis 12 Å umfassen, die High-k-Dielektrikumsschicht 122 kann Hafniumoxid (HfO2) mit einer Dicke von 10 bis 20 Å umfassen, die High-k-Dielektrikumsschicht 124 kann Aluminiumoxid (Al2O3) mit einer Dicke von 5 bis 20 Å umfassen und die leitfähige Schicht 126A kann eine oder mehrere n-Austrittsarbeitsmetallschichten und eine Metall-Füllschicht umfassen. Jede der High-k-Dielektrikumsschichten 122 und 124 kann eine oder mehrere Materialschichten umfassen. In der vorliegenden Ausführungsform werden die Grenzflächenschicht 120 und der High-k-Dielektrikumsstapel 121 als konforme Schichten auf der Oberseite und Seitenwänden der gestapelte Finne 104A und auf Seitenwänden der Gate-Abstandshalter 108 ausgebildet.
  • Die Vorrichtung 100A umfasst ferner S/D-Merkmale 110A, die teilweise in die gestapelte Finne 104A eingebettet und benachbart zu den Gate-Abstandshaltern 108 sind, und dielektrische Schichten 112, 114 und 116 über den S/D-Merkmalen 110A und zwischen den Gate-Abstandshaltern 108.
  • Die Gate-Abstandshalter 108 umfassen ein Dielektrikum wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, ein anderes Dielektrikum oder Kombinationen davon. Die S/D-Merkmale 110A können in einer Ausführungsform n-dotiertes Silizium aufweisen, wie beispielsweise n-dotiertes epitaktisch gewachsenes Silizium. Die dielektrische Schicht 112 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumnitrid mit Sauerstoff- (O) oder Kohlenstoff- (C) -Elementen und/oder andere Materialien umfassen. Die dielektrische Schicht 114 kann Tetraethylorthosilikat- (TEOS) -Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid wie Borphosphorsilikatglas (BPSG), Quarzglas (FSG), Phosphorsilikatglas (PSG), Bor-dotiertes Siliziumglas (BSG) und/oder andere geeignete Dielektrika umfassen. Die dielektrische Schicht 116 kann ein Nitrid wie etwa Siliziumnitrid umfassen, um die dielektrische Schicht 114 während verschiedener Ätzverfahren zu schützen, was später beschrieben wird.
  • Bezugnehmend auf die 3A und 3B sind Querschnittsansichten der NFET-Kernvorrichtung 100B gezeigt. Viele Aspekte der Vorrichtung 100B gleichen oder ähneln denen der Vorrichtung 100A. Zum Beispiel umfasst die Vorrichtung 100B in der vorliegenden Ausführungsform auch das Substrat 102, die Isolationsstruktur 103, die Gate-Abstandshalter 108, die S/D-Merkmale 110A und die dielektrischen Schichten 112, 114 und 116. Anders als die Vorrichtung 100A umfasst die Vorrichtung 100B einen Nanodrahtkanal 104B. In der vorliegenden Ausführungsform umfasst der Nanodrahtkanal 104B Nanodrähte des ersten Halbleitermaterials (hergestellt aus den Schichten 105), während die Schichten 106 aus dem Kanalbereich der Vorrichtung 100B entfernt wurden. Es wird angemerkt, dass in den S/D-Bereichen der Vorrichtung 100B die Schichten 105 und 106 immer noch abwechselnd gestapelt sind. Ein weiterer Unterschied zwischen den Vorrichtungen 100A und 100B besteht darin, dass die Vorrichtung 100B einen Gatestapel 107B umfasst, der für die Kernvorrichtung 100B ausgelegt ist. Der Gatestapel 107B umfasst die Grenzflächenschicht 120, die High-k-Dielektrikumsschicht 122 (die eine oder mehrere Schichten von High-k-Dielektrika umfassen kann) und die leitfähige Schicht 126A. In einer Ausführungsform können die Grenzflächenschicht 120, die High-k-Dielektrikumsschicht 122 und die leitfähige Schicht 126A die gleichen Materialien wie die Grenzflächenschicht 12, der High-k-Dielektrikumsstapel 14B bzw. die leitfähige Schicht 16 von 1 verwenden. Der Gatestapel 107B hat einen dünneren High-k-Dielektrikumsstapel oder weniger High-k-Dielektrikumsschichten zwischen der Grenzflächenschicht 120 und der leitfähigen Schicht 126A als der Gatestapel 107A (siehe die 2A-B). Der Gatestapel 107B greift in den Nanodrahtkanal 104B ein, beispielsweise indem er die Nanodrähte des Nanodrahtkanals 104B umschließt, wie in 3B gezeigt ist. Ein Grund dafür, dass der Kanal 104A (siehe die 2A-B) in der vorliegenden Ausführungsform eine gestapelte Finne statt der Nanodrähte (wie der Kanal 104B) aufweist, liegt darin, dass die Vorrichtung 100A einen relativ dickeren Dielektrikumsstapel (mit der Grenzflächenschicht 120 und den High-k-Dielektrikumsschichten 122 und 124) aufweisen kann, der dann zu dick sein könnte, um in den Raum zwischen benachbarten Nanodrähten zu passen.
  • Bezugnehmend auf die 4A und 4B sind Querschnittsansichten der PFET-I/O-Vorrichtung 100C gezeigt. Viele Aspekte der Vorrichtung 100C gleichen oder ähneln denen der Vorrichtung 100A. Zum Beispiel umfasst die Vorrichtung 100C auch das Substrat 102, die Isolationsstruktur 103, die Gate-Abstandshalter 108 und die dielektrischen Schichten 112, 114 und 116. Die Vorrichtung 100C umfasst eine gestapelte Finne 104C mit abwechselnd gestapelten Schichten 105 und 106. Die Schichten 105 und 106 in der gestapelten Finne 104C können zusätzlich Dotierstoffe zur Verbesserung der Leistung der PFET-I/O-Vorrichtung 100C aufweisen. Die Vorrichtung 100C umfasst einen Gatestapel 107C, der die Grenzflächenschicht 120, den High-k-Dielektrikumsstapel 121 und eine leitfähige Schicht 126C umfasst, die die gleichen Materialien wie die Grenzflächenschicht 12, der High-k-Dielektrikumsstapel 14A bzw. die leitfähige Schicht 16 von 1 verwenden können. Anders als die leitfähige Schicht 126A ist die leitfähige Schicht 126C für die PFET-Vorrichtung 100C beispielsweise durch Verwenden einer oder mehrerer p-Austrittsarbeitsmetallschichten ausgelegt. Die Vorrichtung 100C umfasst ferner S/D-Merkmale 110C, die für die PFET-Vorrichtung 100C ausgelegt sind, zum Beispiel durch Verwenden von p-dotiertem Silizium-Germanium, wie p-dotiertem epitaktisch gewachsenem Silizium-Germanium.
  • Bezugnehmend auf die 5A und 5B sind Querschnittsansichten der PFET-Kernvorrichtung 100D gezeigt. Viele Aspekte der Vorrichtung 100D gleichen oder ähneln denen der Vorrichtung 100C. Zum Beispiel umfasst die Vorrichtung 100D auch das Substrat 102, die Isolationsstruktur 103, die Gate-Abstandshalter 108, die S/D-Merkmale 110C und die dielektrischen Schichten 112, 114 und 116. Im Unterschied zu der Vorrichtung 100C umfasst die Vorrichtung 100D einen Nanodrahtkanal 104D. In der vorliegenden Ausführungsform umfasst der Nanodrahtkanal 104D Nanodrähte des zweiten Halbleitermaterials (hergestellt aus den Schichten 106), während die Schichten 105 aus dem Kanalbereich der Vorrichtung 100D entfernt sind. Es wird angemerkt, dass in den S/D-Bereichen der Vorrichtung 100D die Schichten 105 und 106 immer noch abwechselnd gestapelt sind. Ein weiterer Unterschied zwischen den Vorrichtungen 100C und 100D besteht darin, dass die Vorrichtung 100D einen Gatestapel 107D umfasst, der für die Kernvorrichtung 100D ausgelegt ist. Der Gatestapel 107D umfasst die Grenzflächenschicht 120, die High-k-Dielektrikumsschicht 122 (die eine oder mehrere Schichten aus High-k-Dielektrika umfassen kann) und die leitfähige Schicht 126C. In einer Ausführungsform können die Grenzflächenschicht 120, die High-k-Dielektrikumsschicht 122 und die leitfähige Schicht 126C die gleichen Materialien wie die Grenzflächenschicht 12, der High-k-Dielektrikumsstapel 14B bzw. die leitfähige Schicht 16 von 1 verwenden. Der Gatestapel 107D weist einen dünneren High-k-Dielektrikumsstapel oder weniger High-k-Dielektrikumsschichten zwischen der Grenzflächenschicht 120 und der leitfähigen Schicht 126C auf als der Gatestapel 107C. Der Gatestapel 107D greift zum Beispiel in den Nanodrahtkanal 104D ein, indem er die Nanodrähte des Nanodrahtkanals 104D umschließt, wie in 5B gezeigt ist. Ein Grund, dass der Kanal 104C (siehe die 4A-B) eine gestapelte Finne anstelle von Nanodrähten (wie der Kanal 104D) in der vorliegenden Ausführungsform umfasst, liegt darin, dass die Vorrichtung 100C einen relativ dickeren Dielektrikumsstapel (mit der Grenzflächenschicht 120 und den High-k-Dielektrikumsschichten 122 und 124) umfassen kann, der dann zu dick sein könnte, um in den Raum zwischen benachbarten Nanodrähten zu passen.
  • Die 6A-B zeigen ein Flussdiagramm eines Verfahrens 200 zum Ausbilden der Vorrichtungen 100A, 100B, 100C und 100D in demselben IC. Die 7A-B zeigen ein Flussdiagramm eines Verfahrens 300 zum Bereitstellen einer Ausgangsstruktur für das Verfahren 200. Die Verfahren 200 und 300 sind lediglich Beispiele und sollen die vorliegende Offenbarung nicht über das hinaus einschränken, was ausdrücklich in den Ansprüchen angegeben ist. Zusätzliche Vorgänge können vor, während und nach jedem der Verfahren 200 und 300 vorgesehen sein und einige der beschriebenen Vorgänge können für zusätzliche Ausführungsformen der Verfahren ersetzt, eliminiert oder verschoben werden. Die Verfahren 200 und 300 werden nachstehend in Verbindung mit den 8A-35 beschrieben.
  • Bei Vorgang 202 stellt das Verfahren 200 (6A) eine Struktur (oder Vorrichtungsstruktur) bereit, die eine NFET-I/O-Vorrichtungsstruktur 100A, eine NFET-Kernvorrichtungsstruktur 100B, eine PFET-I/O-Vorrichtungsstruktur 100C und eine PFET-Kernvorrichtungsstruktur 100D umfasst, wie in 26 gezeigt ist. Bezugnehmend auf 26 sind die vier Vorrichtungsstrukturen der Einfachheit halber in zwei Reihen und drei Spalten gezeigt. Die obere Reihe zeigt Querschnittsansichten der NFET-Vorrichtungsstrukturen 100A und 100B, und die untere Reihe zeigt Querschnittsansichten der PFET-Vorrichtungsstrukturen 100C und 100D. Die Spalte ganz links zeigt die NFET-Kernvorrichtungsstruktur 100B und die PFET-Kernvorrichtungsstruktur 100D in einer X-Schnitt-Ansicht. Die mittlere Spalte zeigt die NFET-Kernvorrichtungsstruktur 100B und die PFET-Kernvorrichtungsstruktur 100D in einer Y-Schnitt-Ansicht. Die Spalte ganz rechts zeigt die NFET-I/O-Vorrichtungsstruktur 100A und die PFET-I/O-Vorrichtungsstruktur 100C in einer Y-Schnitt-Ansicht. Die X-Schnitt-Ansichten der Vorrichtungsstrukturen 100A und 100C sind in 26 (und in den 18-25 und 27-35) nicht angezeigt, aber Fachleute können diese Ansichten z. B. aus den 2A und 4A ableiten.
  • Immer noch bezugnehmend auf 26 umfasst jede der Vorrichtungsstrukturen 100A, 100B, 100C und 100D das Substrat 102, die Isolationsstruktur 103, die Gate-Abstandshalter 108 und die dielektrischen Schichten 112, 114 und 116. Jede der vier Vorrichtungsstrukturen umfasst ferner einen Gate-Graben 166, bei dem die Gate-Abstandshalter 108 die Seitenwände sind und der den Kanalbereich der jeweiligen Vorrichtungsstrukturen freilegt. Die I/O-Vorrichtungsstrukturen 100A und 100C umfassen gestapelte Finnenkanäle 104A bzw. 104C auf und jeder der beiden gestapelten Finnenkanäle 104A und 104C weist die abwechselnd gestapelten Schichten 105 und 106 auf. Die NFET-Kernvorrichtungsstruktur 100B umfasst einen Nanodrahtkanal 104B mit Nanodrähten 105. Die PFET-Kernvorrichtungsstruktur 100D umfasst einen Nanodrahtkanal 104D mit Nanodrähten 106. In der vorliegenden Ausführungsform umfassen die Merkmale 105 Silizium, wie etwa Silizium in einer kristallinen Struktur, und können mit einem oder mehreren n-Dotierstoffen wie Phosphor oder Arsen dotiert sein. Ferner umfassen die Merkmale 106 Germanium, beispielsweise Germanium in einer kristallinen Struktur, oder Silizium-Germanium-Legierung und können mit einem oder mehreren p-Dotierstoffen wie Bor oder Indium dotiert sein. Die äußeren Flächen der gestapelten Finnenkanäle 104A und 104C und der Nanodrahtkanäle 104B und 104D sind in den jeweiligen Gate-Gräben 166 freigelegt. Die NFET-Vorrichtungsstrukturen 100A und 100B umfassen die n-S/D-Merkmale 110A, während die PFET-Vorrichtungsstrukturen 100C und 100D die p-S/D-Merkmale 110C umfassen.
  • Das Ausbilden der in 26 gezeigten Vorrichtungsstrukturen aus einem Anfangssubstrat umfasst eine Vielzahl von Verfahren, von denen eine Ausführungsform in den 7A und 7B in Verbindung mit den 8A-25 gezeigt ist.
  • Bezugnehmend auf 7A stellt das Verfahren 300 bei Vorgang 302 eine Struktur mit einer NFET-I/O-Vorrichtungsstruktur, einer NFET-Kernvorrichtungsstruktur, einer PFET-I/O-Vorrichtungsstruktur und einer PFET-Kernvorrichtungsstruktur bereit. Jede der Vorrichtungsstrukturen umfasst einen gestapelten Finnenkanal, ein Dummy-Gate, das in den gestapelten Finnenkanal eingreift, Gate-Abstandshalter an den Seitenwänden des Dummy-Gates und S/D-Merkmale neben den Gate-Abstandshaltern. Der Vorgang 302 beinhaltet auch eine Vielzahl von Verfahren, wie in den 8A-16 gezeigt ist.
  • Bezugnehmend auf die 8A (X-Schnitt) und 8B (Y-Schnitt) ist eine Vorrichtungsstruktur 100 gezeigt, die jede der NFET-I/O-Vorrichtungsstruktur 100A, der NFET-Kernvorrichtungsstruktur 100B, der PFET-I/O-Vorrichtungsstruktur 100C und der PFET-Kernvorrichtungsstruktur 100D sein kann. Die Vorrichtungsstruktur 100 umfasst das Substrat 102, gestapelte Finnen 104 (zwei sind gezeigt) über dem Substrat 102 und die Isolationsstruktur 103, die die Finnen 104 seitlich isoliert. In den gestapelten Finnen 104 sind die Schichten 105 und 106 abwechselnd gestapelt. Die gestapelte Finnen 104 können ausgebildet werden, indem die Schichten 105 und 106 über der gesamten Fläche des Substrats 102 epitaktisch gezüchtet und nachfolgend strukturiert werden, um die einzelnen Finnen 104 auszubilden. Die Finnen 104 können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 104 unter Verwendung eines oder mehrerer Photolithographieverfahren, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren Photolithographie- und selbstjustierte Verfahren, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner sind als die, die sonst mit einem einzigen, direkten Photolithographieverfahren erhalten werden. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieverfahrens strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Verfahrens ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Dorne können dann verwendet werden, um die Finnen 104 durch Ätzen der Anfangsschichten 105 und 106 zu strukturieren. Das Ätzverfahren kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Verfahren umfassen.
  • Bezugnehmend auf die 9A (X-Schnitt) und 9B (Y-Schnitt) bildet der Vorgang 302 ferner eine Dummy-Grenzflächenschicht 150, eine Dummy-Gateelektrode 152, eine erste Hartmaskenschicht 154 und eine zweite Hartmaskenschicht 156 aus, die sequentiell über den Finnen 104 gestapelt sind. Der Vorgang 302 bildet ferner die Gate-Abstandshalter 108 über den Seitenwänden der Schichten 150, 152, 154 und 156 aus. Die Dummy-Grenzflächenschicht 150 kann ein Dielektrikum wie etwa eine Siliziumoxidschicht (z. B. SiO2) oder Siliziumoxynitrid (z. B. SiON) umfassen und kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren ausgebildet werden. Die Dummy-Gateelektrode 152 kann polykristallines Silizium (Poly-Si) umfassen und kann durch geeignete Abscheidungsverfahren wie chemische Niederdruck-Gasphasenabscheidung (LPCVD) und plasmaunterstützte CVD (PECVD) ausgebildet werden. Die beiden Hartmaskenschichten 154 und 156 können eine oder mehrere Schichten aus einem Dielektrikum wie etwa Siliziumoxid und/oder Siliziumnitrid aufweisen und können durch CVD oder andere geeignete Verfahren ausgebildet werden. Die verschiedenen Schichten 150, 152, 154 und 156 können durch Photolithographie- und Ätzverfahren strukturiert werden. Die Gate-Abstandshalter 108 können ein Dielektrikum umfassen, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, andere Dielektrika oder Kombinationen davon, und können eine oder mehrere Materialschichten umfassen. Die Gate-Abstandshalter 108 können durch Abscheiden eines Abstandshaltermaterials als Deckschicht über der Isolationsstruktur 103, den Finnen 104 und dem Dummy-Gatestapel 150/152/154/156 ausgebildet werden. Dann wird das Abstandshaltermaterial durch ein anisotropes Ätzverfahren geätzt, um die Isolationsstruktur 103, die Hartmaskenschicht 156 und eine obere Fläche der Finnen 104 freizulegen. Teile des Abstandshaltermaterials auf den Seitenwänden des Dummy-Gatestapels 150/152/154/156 werden zu den Gate-Abstandshaltern 108. Benachbarte Gate-Abstandshalter 108 stellen Gräben 158 bereit, die die Finnen 104 in den S/D-Bereichen der Vorrichtung freilegen.
  • Bezugnehmend auf 10 (X-Schnitt) bildet der Vorgang 302 S/D-Merkmale 110 in den S/D-Bereichen aus. Zum Beispiel kann der Vorgang 302 Vertiefungen in die in den Gräben 158 freigelegten Finnen 104 ätzen und epitaktisch Halbleitermaterialien in den Vertiefungen züchten. Die Halbleitermaterialien können über die obere Fläche der Finnen 104 angehoben werden, wie in 10 gezeigt ist. Der Vorgang 302 kann die S/D-Merkmale 110 für die NFET- und die PFET-Vorrichtungen getrennt ausbilden. Zum Beispiel kann der Vorgang 302 die S/D-Merkmale 110 mit einem n-dotierten Silizium für die NFET-Vorrichtungen (z. B. 110A der 2A, 3A und 26) und mit einem p-dotierten Silizium-Germanium für die PFET-Vorrichtungen (z. B. 110C der 4A, 5A und 26) ausbilden.
  • Bezugnehmend auf 11 (X-Schnitt) bildet der Vorgang 302 die dielektrischen Schichten 112 und 114 aus. Die dielektrische Schicht 112 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumnitrid mit Sauerstoff- (O) oder Kohlenstoff-(C) -Elementen und/oder andere Materialien umfassen; und kann durch CVD, PVD (physikalische Gasphasenabscheidung), ALD oder andere geeignete Verfahren ausgebildet werden. Die dielektrische Schicht 114 kann Tetraethylorthosilikat- (TEOS) -Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid wie Borphosphorsilikatglas (BPSG), Quarzglas (FSG), Phosphorsilikatglas (PSG), Bor-dotiertes Siliziumglas (BSG) und/oder andere geeignete Dielektrika umfassen. Die dielektrische Schicht 114 kann durch PECVD oder FCVD (fließfähige CVD) oder andere geeignete Verfahren ausgebildet werden.
  • Bezugnehmend auf 12 (X-Schnitt) führt der Vorgang 302 ein Rückätzverfahren oder ein CMP- (chemisch-mechanisches Polier) -Verfahren durch, um die Hartmaskenschicht 156 zu entfernen und die Hartmaskenschicht 154 freizulegen. Bezugnehmend auf 13 (X-Schnitt) führt der Vorgang 302 ein Rotier-CMP-Verfahren durch, um die Hartmaskenschicht 154 zu entfernen und die Dummy-Gateelektrode 152 freizulegen. Bezugnehmend auf 14 (X-Schnitt) wendet der Vorgang 302 ein Rückätzverfahren auf die dielektrische Schicht 114 an, um sie unter die obere Fläche der Gate-Abstandshalter 108 zu vertiefen. Bezugnehmend auf 15 (X-Schnitt) scheidet der Vorgang 302 eine dielektrische Schicht 116 ab, die ein Nitrid wie z. B. Siliziumnitrid umfassen kann, um die dielektrische Schicht 114 während nachfolgender Ätzverfahren zu schützen. Bezugnehmend auf 16 (X-Schnitt) führt der Vorgang 302 ein CMP-Verfahren durch, um die obere Fläche der Vorrichtungsstruktur 100 zu planarisieren.
  • Bei Vorgang 304 entfernt das Verfahren 300 (7A) die Dummy-Gateelektrode 152, was zu einem Gate-Graben 166 führt (siehe die 17A-B). Der Vorgang 304 kann ein oder mehrere Ätzverfahren umfassen, die für das Material in der Dummy-Gateelektrode 152 selektiv sind. Die resultierende Struktur 100 ist in 17A (X-Schnitt) und 17B (Y-Schnitt) gezeigt, wobei die Dummy-Grenzflächenschicht 150 in dem Gate-Graben 166 freigelegt ist.
  • Bei Vorgang 306 bildet das Verfahren 300 (7A) eine Ätzmaske 168 aus, die die NFET-I/O-Vorrichtungsstruktur 100A, die PFET-I/O-Vorrichtungsstruktur 100C und die PFET-Kernvorrichtungsstruktur 100D abdeckt, wie in 18 gezeigt ist. Wie oben beschrieben, können die Vorrichtungsstrukturen 100A, 100B, 100C und 100D in diesem Herstellungsstadium durch die Vorgänge 302 und 304 wie in den 8A-17B gezeigt vorbereitet werden, wobei die Vorrichtungsstruktur 100 jede der Vorrichtungsstrukturen 100A, 100B, 100C und 100D sein kann. Die Ätzmaske 168 kann ein strukturierter Photoresist sein, der durch Photoresistbeschichtung, Belichtung, Nachbelichtungsbacken und Entwicklung in einem Beispiel ausgebildet wird. Die NFET-Kernvorrichtungsstruktur 100B ist durch die Ätzmaske 168 freigelegt.
  • Bei Vorgang 308 entfernt das Verfahren 300 (7A) die Dummy-Grenzflächenschicht 150 von der NFET-Kernvorrichtungsstruktur 100B, beispielsweise durch Nassätzen, Trockenätzen, reaktives Ionenätzen oder andere geeignete Ätzverfahren. Zum Beispiel kann der Vorgang 308 ein oder mehrere HF-basierte Nassätzmittel zum Nassätzen oder eine NH3-H2-Mischung zum Trockenätzen verwenden. Während dieses Vorgangs bedeckt die Ätzmaske 168 die NFET-I/O-Vorrichtungsstruktur 100A, die PFET-I/O-Vorrichtungsstruktur 100C und die PFET-Kernvorrichtungsstruktur 100D.
  • Bei Vorgang 310 entfernt das Verfahren 300 (7A) die Ätzmaske 168 zum Beispiel durch Veraschen oder Ablösen. Die resultierenden Vorrichtungsstrukturen sind in 19 gezeigt ist. Bezugnehmend auf 19 ist die gestapelte Finne 104B in dem Gate-Graben 166 in der NFET-Kernvorrichtungsstruktur 100B freigelegt und die Dummy-Grenzflächenschicht 150 ist in den Gate-Gräben 166 in den anderen Vorrichtungsstrukturen 100A, 100C und 100D freigelegt.
  • Bei Vorgang 312 bildet das Verfahren 300 (7A) Nanodrähte 150 in der NFET-Kernvorrichtungsstruktur 100B aus, wie in 20 gezeigt ist. In einer Ausführungsform können die Finnen 104B eine Grenzflächensteuerschicht, wie z. B. eine Siliziumkappe, auf den Oberflächen der Finnen 104B aufweisen. In Weiterführung dieser Ausführungsform umfasst der Vorgang 312 einen Schritt zum Entfernen der Grenzflächensteuerschicht, beispielsweise durch Anwenden einer Nassätzung mit Ätzmitteln auf NH4OH- oder TMAH-Basis oder durch Anwenden einer Trockenätzung mit NH3-H2-Gasgemisch. In der vorliegenden Ausführungsform umfassen die Schichten 105 Silizium und die Schichten 106 umfassen Silizium-Germanium. In Weiterführung dieser Ausführungsform umfasst der Vorgang 312 ein Trockenätzverfahren, um die Schichten 106 selektiv aus dem Kanalbereich der Vorrichtungsstruktur 100B zu entfernen. Zum Beispiel kann das Trockenätzverfahren ein HCl-Gas mit einer Temperatur von 500 bis 700 °C oder ein Gasgemisch aus CF4, SF6 und CHF3 verwenden. Da die Dummy-Grenzflächenschicht 150 die Finnen 104A, 104C und 104D bedeckt, bildet der Vorgang 312 die Nanodrähte 105 nur in der Vorrichtungsstruktur 100B aus.
  • Bei Vorgang 314 bildet das Verfahren 300 (7A) eine Passivierungsschicht 170 aus, die die verschiedenen Vorrichtungsstrukturen 100A, 100B, 100C und 100D abdeckt, wie in 21 gezeigt ist. In einer Ausführungsform umfasst die Passivierungsschicht 170 eine Nitridschicht über einer Oxidschicht. Zum Beispiel kann die Oxidschicht Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3), Aluminium-Siliziumoxid (AlSiO), Hafnium-Siliziumoxid (HfSiO) und andere Arten von Oxiden umfassen; und die Nitridschicht kann Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), Siliziumkarbidnitrid (SiCN), Siliziumkarbidoxynitrid (SiCON) und andere Nitridarten umfassen. Jede Schicht in der Passivierungsschicht 170 kann durch CVD, PVD, ALD oder andere geeignete Abscheidungsverfahren ausgebildet werden.
  • Bei Vorgang 316 bildet das Verfahren 300 (7B) eine Ätzmaske 172 aus, die die NFET-I/O-Vorrichtungsstruktur 100A, die NFET-Kernvorrichtungsstruktur 100B und die PFET-I/O-Vorrichtungsstruktur 100C abdeckt, wie in 22 gezeigt ist. Die PFET-Kernvorrichtungsstruktur 100D ist durch die Ätzmaske 172 freigelegt. Die Ätzmaske 172 kann ein strukturierter Photoresist ähnlich der Ätzmaske 168 sein.
  • Bei Vorgang 318 entfernt das Verfahren 300 (7B) die Passivierungsschicht 170 von der PFET-Kernvorrichtungsstruktur 100D, wodurch die Dummy-Grenzflächenschicht 150 darin freigelegt wird. In einer Ausführungsform kann der Vorgang 318 ein oder mehrere Ätzverfahren umfassen, um die Passivierungsschicht 170 zu entfernen. Zum Beispiel kann der Vorgang 318 ein Nassätzmittel mit H3PO4 verwenden, um die Nitridschicht in der Passivierungsschicht 170 zu entfernen, und dann ein Nassätzmittel mit einer HF-basierten Lösung (z. B. eine Mischung aus HF und NH4F), NH4OH oder TMAH verwenden, um die Oxidschicht in der Passivierungsschicht 170 zu entfernen. Ferner kann der Vorgang 318 ein Trockenätzen (z. B. unter Verwendung von NH3-H2-Gasgemisch) anstelle eines Nassätzens anwenden, um die Oxidschicht in der Passivierungsschicht 170 zu entfernen.
  • Bei Vorgang 320 entfernt das Verfahren 300 (7B) die Ätzmaske 172 von den verschiedenen Strukturen. In einer Ausführungsform kann der Vorgang 320 einen Veraschungsverfahren oder ein Ablöseverfahren anwenden, um die Ätzmaske 172 zu entfernen. Die resultierenden Vorrichtungsstrukturen nach den Vorgängen 318 und 320 sind in 23 gezeigt.
  • Bei Vorgang 322 entfernt das Verfahren 300 (7B) die Dummy-Grenzflächenschicht 150 von der PFET-Kernvorrichtungsstruktur 100D, beispielsweise durch Nassätzen, Trockenätzen, reaktives Ionenätzen oder andere geeignete Ätzverfahren, ähnlich dem Vorgang 308. Während dieses Vorgangs bedeckt die Passivierungsschicht 170 die NFET-I/O-Vorrichtungsstruktur 100A, die NFET-Kernvorrichtungsstruktur 100B und die PFET-I/O-Vorrichtungsstruktur 100C.
  • In Vorgang 324 bildet das Verfahren 300 (7B) Nanodrähte in der PFET-Kernvorrichtungsstruktur 100D aus. In einer Ausführungsform können die Finnen 104D eine Grenzflächensteuerschicht, wie z. B. eine Siliziumkappe, auf den Oberflächen der Finnen 104D umfassen. In Weiterführung dieser Ausführungsform umfasst der Vorgang 324 einen Schritt zum Entfernen der Grenzflächensteuerschicht, beispielsweise wie unter Bezugnahme auf den Vorgang 312 beschrieben wurde. In der vorliegenden Ausführungsform umfassen die Schichten 105 Silizium und die Schichten 106 umfassen Silizium-Germanium. In Weiterführung dieser Ausführungsform kann der Vorgang 324 ein Trockenätzverfahren umfassen, um die Schichten 105 selektiv aus dem Kanalbereich der Vorrichtungsstruktur 100D zu entfernen. Zum Beispiel kann das Trockenätzverfahren ein Gasgemisch aus NH3 und H2 einbringen. Alternativ kann der Vorgang 324 ein Nassätzverfahren umfassen, um die Schichten 105 selektiv aus dem Kanalbereich der Vorrichtungsstruktur 100D zu entfernen. Zum Beispiel kann das Nassätzverfahren ein oder mehrere Nassätzmittel auf NH4OH- oder TMAH-Basis verwenden. Die resultierenden Vorrichtungsstrukturen nach den Vorgängen 322 und 324 sind in 24 gezeigt.
  • Bei Vorgang 326 entfernt das Verfahren 300 (7B) die Passivierungsschicht 170 von den verschiedenen Strukturen, beispielsweise unter Verwendung von Verfahren, die unter Bezugnahme auf der Vorgang 318 beschrieben wurden. Die resultierenden Vorrichtungsstrukturen sind in 25 gezeigt ist.
  • Bei Vorgang 328 entfernt das Verfahren 300 (7B) die Dummy-Grenzflächenschicht 150 von der NFET-I/O-Vorrichtungsstruktur 100A und der PFET-I/O-Vorrichtungsstruktur 100C, ähnlich dem Vorgang 308. Der Vorgang 328 wendet ein selektives Ätzverfahren an, bei dem das/die Ätzmittel selektiv die Dummy-Grenzflächenschicht 150 entfernen, während die Merkmale 104A, 104C, 105 und 106 im Wesentlichen intakt bleiben. Die resultierenden Vorrichtungsstrukturen sind in 26 gezeigt.
  • Bei Vorgang 204 bildet das Verfahren 200 (6A) eine Grenzflächensteuerschicht 174 in den Gate-Gräben 166 aus. Bezugnehmend auf 27 wird in der vorliegenden Ausführungsform die Grenzflächensteuerschicht 174 über den gestapelten Finnenkanälen 104A und 104C und den Nanodrähten 104B und 104D ausgebildet. Die Grenzflächensteuerschicht 174 kann auch direkt über der Isolationsstruktur 103, den Gate-Abstandshaltern 108 und oberen Flächen der verschiedenen Strukturen 100A, 100B, 100C und 100D abgeschieden werden. In einer Ausführungsform kann die Grenzflächensteuerschicht 174 Silizium umfassen und kann durch CVD-Epitaxie ausgebildet werden. In einer weiteren Ausführungsform kann die Grenzflächensteuerschicht 174 Si-S- (Silizium-Schwefel) -Bindungen und SiGe-S-(Silizium-Germanium-Schwefel) -Bindungen aufweisen und kann durch Behandeln der verschiedenen Oberflächen mit einer schwefelhaltigen Chemikalie ausgebildet werden. In noch einer weiteren Ausführungsform kann die Grenzflächensteuerschicht 174 Si-N-(Silizium-Stickstoff) -Bindungen und SiGe-N- (Silizium-Germanium-Stickstoff) - Bindungen aufweisen und kann durch Behandeln der verschiedenen Oberflächen mit einer stickstoffhaltigen Chemikalie ausgebildet werden, wie etwa NH3-Gas. In verschiedenen Ausführungsformen kann die Grenzflächensteuerschicht 174 so ausgebildet werden, dass sie eine Dicke von weniger als 1 nm aufweist. Die Grenzflächensteuerschicht 174 hilft, die Ebenheit der verschiedenen Oberflächen für die nachfolgende Abscheidung der Grenzflächenschicht 120 zu verbessern. In einigen Ausführungsformen des Verfahrens 200 ist der Vorgang 204 optional und kann übergangen werden.
  • Bei Vorgang 206 scheidet das Verfahren 200 (6A) die Grenzflächenschicht 120 über der Grenzflächensteuerschicht 174 in den Gate-Gräben 166 ab (28). Bei Vorgang 208 scheidet das Verfahren 200 (6A) den High-k-Dielektrikumsstapel 121 (der eine oder mehrere High-k-Dielektrikumsschichten umfasst) über der Grenzflächenschicht 120 ab (28). Bezugnehmend auf 28 werden in den Vorrichtungsstrukturen 100A und 100C die Grenzflächenschicht 120 und der High-k-Dielektrikumsstapel 121 über der oberen und der Seitenwandfläche der gestapelte Finnen 104A und 104C, über der oberen Fläche der Isolationsstruktur 103 und auf Seitenwänden des Gate-Abstandshalters 108 abgeschieden. In den Vorrichtungsstrukturen 100B und 100D werden die Grenzflächenschicht 120 und der High-k-Dielektrikumsstapel 121 um die Oberflächen der Nanodrähte 104B und 104D herum, über der oberen Fläche der Isolationsstruktur 103 und auf Seitenwänden des Gate-Abstandshalters 108 abgeschieden. Die Grenzflächenschicht 120 und der High-k-Dielektrikumsstapel 121 werden in der vorliegenden Ausführungsform als im Wesentlichen konforme Schichten abgeschieden.
  • Die Grenzflächenschicht 120 kann Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3), Aluminium-Siliziumoxid (AlSiO), Siliziumoxynitrid (SiON) oder andere geeignete Materialien aufweisen und kann unter Verwendung von chemischer Oxidation, thermischer Oxidation, Atomlagenabscheidung (ALD), chemischer Gasphasenabscheidung (CVD) und/oder anderer geeigneter Verfahren abgeschieden werden. Insbesondere hat die Grenzflächenschicht 120 in der vorliegenden Ausführungsform eine Dicke von 8 bis 12 Å.
  • Der High-k-Dielektrikumsstapel 121 umfasst eine oder mehrere Schichten aus High-k-Dielektrika. In der gezeigten Ausführungsform umfasst der High-k-Dielektrikumsstapel 121 zwei Schichten 122 und 124 aus verschiedenen High-k-Dielektrika. Jede der beiden Schichten 122 und 124 kann ein High-k-Dielektrikum aufweisen, beispielsweise Hafnium-Siliziumoxid (HfSiO), Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3) und Strontiumtitanat (SrTiO3). In einer speziellen Ausführungsform umfasst die Schicht 122 Hafniumoxid (HfO2) von 10 bis 20 Å und die Schicht 124 umfasst Aluminiumoxid (Al2O3) von 5 bis 20 Å. In einer weiteren Ausführungsform (nicht gezeigt) umfasst der High-k-Dielektrikumsstapel 121 drei Schichten aus verschiedenen High-k-Dielektrika, beispielsweise eine Schicht aus Al2O3 über einer Schicht aus HfO2 über einer Schicht aus HfSiO. In noch einer weiteren Ausführungsform umfasst der High-k-Dielektrikumsstapel 121 nur eine einzige Schicht eines High-k-Dielektrikums, wie eine HfO2-Schicht von 30 bis 40 Å. Der High-k-Dielektrikumsstapel 121 kann unter Verwendung von CVD, ALD und/oder anderen geeigneten Verfahren abgeschieden werden.
  • Bei Vorgang 210 bildet das Verfahren 200 (6A) eine Hartmaske 176 aus, die die Vorrichtungsstrukturen 100A, 100B, 100C und 100D abdeckt, wie in 29 gezeigt ist. In einer Ausführungsform kann die Hartmaske 176 ein Metallnitrid wie Titannitrid (TiN) umfassen und kann unter Verwendung von CVD, PVD, ALD oder anderen geeigneten Verfahren abgeschieden werden.
  • Bei Vorgang 212 bildet das Verfahren 200 (6A) eine Ätzmaske 178 aus, die die NFET-I/O-Vorrichtungsstruktur 100A und die PFET-I/O-Vorrichtungsstruktur 100C abdeckt, wobei die NFET-Kernvorrichtungsstruktur 100B und die PFET-Kernvorrichtungsstruktur 100D durch die Ätzmaske 178 freiliegend bleiben. Bezugnehmend auf 30 kann in der vorliegenden Ausführungsform die Ätzmaske 178 ein strukturierter Photoresist sein, der durch Photoresistbeschichtung, Belichtung, Nachbelichtungsbacken und Entwicklung in einem Beispiel ausgebildet wird. In der vorliegenden Ausführungsform verhindert die Hartmaske 176, dass der Photoresist 178 den High-k-Dielektrikumsstapel 121 direkt berührt, da ein derartiges direktes Berühren Defekte in den High-k-Dielektrikumsstapel 121 einbringen könnte.
  • Bei Vorgang 214 entfernt das Verfahren 200 (6A) die Hartmaske 176 von der NFET-Kernvorrichtungsstruktur 100B und der PFET-Kernvorrichtungsstruktur 100D. Der Vorgang 214 kann die Hartmaske 176 unter Verwendung von beispielsweise einer HF-basierten sauren Lösung, einer H2O2-basierten Lösung, einer Schwefelperoxid-Mischung (SPM) oder anderer Oxidationsmitteln entfernen. Die resultierenden Vorrichtungsstrukturen sind in 31 gezeigt, wo der High-k-Dielektrikumsstapel 121 in den Vorrichtungsstrukturen 100B und 100D freigelegt ist.
  • Bei Vorgang 216 entfernt das Verfahren 200 (6B) die Ätzmaske 178 von der NFET-I/O-Vorrichtungsstruktur 100A und der PFET-I/O-Vorrichtungsstruktur 100C. Der Vorgang 216 kann Veraschen oder Ablösen verwenden, um die Ätzmaske 178 in einem Beispiel zu entfernen. Die resultierenden Vorrichtungsstrukturen sind in 32 gezeigt, wo der High-k-Dielektrikumsstapel 121 in den Vorrichtungsstrukturen 100B und 100D freigelegt ist und die Hartmaske 176 die Vorrichtungsstrukturen 100A und 100C bedeckt.
  • Bei Vorgang 218 entfernt das Verfahren 200 (6B) teilweise den High-k-Dielektrikumsstapel 121 in der NFET-Kernvorrichtungsstruktur 100B und der PFET-Kernvorrichtungsstruktur 100D, während die Hartmaske 176 die Vorrichtungsstrukturen 100A und 100C schützt. Bezugnehmend auf 33 wurde der High-k-Dielektrikumsstapel 121 teilweise von den Vorrichtungsstrukturen 100B und 100D entfernt (in diesem Beispiel wurde die Schicht 124 entfernt). In einer Ausführungsform wird eine oder mehrere oberste Schichten in dem High-k-Dielektrikumsstapel 121 durch der Vorgang 218 entfernt. In Weiterführung dieser Ausführungsform wendet der Vorgang 218 ein oder mehrere Ätzverfahren an, um selektiv die eine oder mehreren obersten Schichten zu entfernen, während andere Schichten intakt gehalten werden. In einem Beispiel umfasst der High-k-Dielektrikumsstapel 121 eine Schicht aus Al2O3 über einer Schicht aus HfO2. Der Vorgang 218 kann ein Nassätzmittel mit DHF (verdünntem Fluorwasserstoff) oder einer Mischung aus HF und NH4F anwenden, um selektiv die Schicht aus Al2O3 zu entfernen, wobei die Schicht aus HfO2 eine gute Beständigkeit gegen diese Ätzmittel aufweist. In einer weiteren Ausführungsform wird die oberste Schicht in dem High-k-Dielektrikumsstapel 121 durch der Vorgang 218 nur teilweise entfernt. In einem nicht gezeigten Beispiel ist der High-k-Dielektrikumsstapel 121 eine einzelne Schicht aus HfO2. Der Vorgang 218 kann ein Nassätzverfahren, ein Trockenätzverfahren, ein reaktives Ionenätzverfahren oder ein Atomlagenätzverfahren anwenden, um die einzelne Schicht aus HfO2 teilweise zu vertiefen, beispielsweise um 5 bis 20 Å. Der Vorgang 218 kann die Ätztiefe durch einen Zeitgeber oder unter Verwendung anderer geeigneter Verfahren steuern.
  • Bei Vorgang 220 entfernt das Verfahren 200 (6B) die Hartmaske 176 von der NFET-I/O-Vorrichtungsstruktur 100A und der PFET-I/O-Vorrichtungsstruktur 10OC. Die resultierenden Vorrichtungsstrukturen sind in 34 gezeigt, wo der High-k-Dielektrikumsstapel 121 in den I/O-Vorrichtungsstrukturen 100A und 100C freiliegt und ein Teil-High-k-Dielektrikumsstapel 121 (die Schicht 122 in diesem Beispiel) in den Kernvorrichtungsstrukturen 100B und 100D freiliegt. In der vorliegenden Ausführungsform wendet der Vorgang 220 Ätzmittel an, die selektiv die Hartmaske 176 entfernen, während die Schicht 124 (in den I/O-Vorrichtungsstrukturen 100A und 100C) und die Schicht 122 (in den Kernvorrichtungsstrukturen 100B und 100D) im Wesentlichen intakt gehalten werden. In einem Beispiel umfasst die Hartmaske 176 Titannitrid und der Vorgang 220 kann ein DHF-basiertes oder H2O2-basiertes Ätzmittel anwenden, um die Hartmaske 176 selektiv zu entfernen.
  • Bei Vorgang 222 scheidet das Verfahren 200 (6B) eine oder mehrere leitfähige Schichten in den Gate-Gräben 166 ab. Bezugnehmend auf 35 werden die eine oder mehreren leitfähigen Schichten 126A und 126C in die Gate-Gräben 166 ( 34) und direkt über die High-k-Dielektrikumsschichten 124 und 122 gefüllt. Für die NFET-Vorrichtungsstrukturen 100A und 100B können die leitfähigen Schichten 126A ein oder mehrere n-Austrittsarbeitsmetalle und eine Metallfüllschicht aufweisen. Für die PFET-Vorrichtungsstrukturen 100C und 100D können die leitfähigen Schichten 126C ein oder mehrere p-Austrittsarbeitsmetalle und eine Metallfüllschicht umfassen. Die Metallfüllschicht in den NFET- und PFET-Vorrichtungsstrukturen kann das/die gleichen Materialien verwenden. Der Vorgang 222 kann mehrere Abscheidungs- und Ätzverfahren umfassen, um die leitfähigen Schichten 126A und 126C für die jeweiligen NFET- und PFET-Vorrichtungsstrukturen abzuscheiden. Die n-Austrittsarbeitsschicht umfasst ein Metall mit einer ausreichend niedrigen effektiven Austrittsarbeit, das, ohne Einschränkung, aus der Gruppe von Titan (Ti), Aluminium (Al), Tantalkarbid (TaC), Tantalkarbid-Nitrid (TaCN), Tantal-Siliziumnitrid (TaSiN) oder Kombinationen davon gewählt ist. Die p-Austrittsarbeitsschicht umfasst ein Metall mit einer ausreichend hohen effektiven Austrittsarbeit, das, ohne Einschränkung, aus der Gruppe von Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon gewählt ist. Die Austrittsarbeitsmetallschichten können eine Mehrzahl von Schichten umfassen und können durch CVD, PVD und/oder andere geeignete Verfahren abgeschieden werden. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Kobalt (Co), Kupfer (Cu) und/oder andere geeignete Materialien umfassen; und kann durch CVD, PVD, Plattieren und/oder andere geeignete Verfahren ausgebildet werden. Der Vorgang 222 kann ein CMP-Verfahren durchführen, um überschüssige Materialien von den Vorrichtungsstrukturen 100A, 100B, 100C und 100D zu entfernen, um eine obere Fläche der jeweiligen Vorrichtung zu planarisieren.
  • Das Verfahren 200 (6B) kann weitere Vorgänge durchführen, um eine fertige Vorrichtung auszubilden. Zum Beispiel kann das Verfahren 200 Kontakte und Durchkontaktierungen ausbilden, die die S/D-Merkmale 110A/C und die leitfähigen Schichten 126A/C elektrisch verbinden, und kann Metallverbindungen ausbilden, die die verschiedenen Transistoren verbinden, um einen fertigen IC auszubilden.
  • Ohne Einschränkung bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung und deren Ausbildung. Zum Beispiel bilden Ausführungsformen der vorliegenden Offenbarung Metall-Gatestapel aus, ohne ein Hochtemperatur-Nachoxidations-Temper- (POA) - Verfahren durchzuführen. Dies verbessert vorteilhafterweise die S/D- Übergangssteuerung. Ferner weisen Metall-Gatestapel gemäß den vorliegenden Ausführungsformen eine sehr dünne Siliziumdioxid-Grenzflächenschicht (z. B. von 8-12 Å) auf, die ein kontinuierliches Herunterskalieren der I/O-Transistoren unterstützt. Des Weiteren bilden Ausführungsformen der vorliegenden Offenbarung die gleichen anfänglichen High-k-Dielektrikumsschichten in den Gatestapeln der I/O-Transistoren und der Kerntransistoren aus und entfernen selektiv einige der High-k-Dielektrikumsschichten von den Kerntransistoren, um unterschiedliche Eigenschaften (wie TDDB und VBD) in den I/O- und den Kerntransistoren zu erreichen. Dies vereinfacht die IC-Herstellungsverfahren.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Substrat; eine I/O-Vorrichtung über dem Substrat; und eine Kernvorrichtung über dem Substrat. Die I/O-Vorrichtung umfasst eine erste Gatestruktur mit einer Grenzflächenschicht; einem ersten High-k-Dielektrikumsstapel über der Grenzflächenschicht; und einer leitfähigen Schicht über und in physischem Kontakt mit dem ersten High-k-Dielektrikumsstapel. Die Kernvorrichtung umfasst eine zweite Gatestruktur mit der Grenzflächenschicht; einem zweiten High-k-Dielektrikumsstapel über der Grenzflächenschicht; und der leitfähigen Schicht über und in physischem Kontakt mit dem zweiten High-k-Dielektrikumsstapel. Der erste High-k-Dielektrikumsstapel umfasst den zweiten High-k-Dielektrikumsstapel und eine dritte dielektrische Schicht.
  • In einer Ausführungsform der Halbleitervorrichtung umfasst die Grenzflächenschicht Siliziumdioxid (SiO2) mit einer Dicke im Bereich von 8 bis 12 Angström. In einer weiteren Ausführungsform ist der erste High-k-Dielektrikumsstapel um 5 bis 20 Angström dicker als der zweite High-k-Dielektrikumsstapel. In noch einer weiteren Ausführungsform weist die dritte dielektrische Schicht eine Dielektrizitätskonstante auf, die höher ist als die von Siliziumdioxid (SiO2) und niedriger als die des zweiten High-k-Dielektrikumsstapels. In einer weiteren Ausführungsform weist der zweite High-k-Dielektrikumsstapel eine Dielektrizitätskonstante auf, die von 15 bis 30 reicht.
  • In einer Ausführungsform der Halbleitervorrichtung umfasst die Grenzflächenschicht Siliziumdioxid (SiO2) mit einer Dicke im Bereich von 8 bis 12 Angström; der zweite High-k-Dielektrikumsstapel umfasst Hafniumoxid (HfO2) mit einer Dicke im Bereich von 10 bis 20 Angström; und die dritte dielektrische Schicht umfasst Aluminiumoxid (Al2O3) mit einer Dicke im Bereich von 5 bis 20 Angström. In einer weiteren Ausführungsform weisen der erste High-k-Dielektrikumsstapel und der zweite High-k-Dielektrikumsstapel eine im Wesentlichen gleiche Dielektrizitätskonstante auf.
  • In einer weiteren Ausführungsform der Halbleitervorrichtung umfasst die I/O-Vorrichtung einen ersten Kanal unter der ersten Gatestruktur, wobei der erste Kanal ein erstes und ein zweites Halbleitermaterial aufweist, die abwechselnd gestapelt sind. In einer weiteren Ausführungsform umfasst die Kernvorrichtung einen zweiten Kanal, der von der zweiten Gatestruktur umschlossen ist, wobei der zweite Kanal das erste Halbleitermaterial aufweist. In einer weiteren Ausführungsform umfasst das erste Halbleitermaterial Silizium, Germanium oder Silizium-Germanium-Legierung.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Substrat und eine I/O-Vorrichtung über dem Substrat. Die I/O-Vorrichtung umfasst eine erste Gatestruktur mit einer Grenzflächenschicht mit einer Dicke von 8 bis 12 Angström; einer oder mehreren High-k-Dielektrikumsschichten über der Grenzflächenschicht; und einer leitfähigen Schicht über und in physischem Kontakt mit der einen oder den mehreren High-k-Dielektrikumsschichten.
  • In einer Ausführungsform der Halbleitervorrichtung umfasst die Grenzflächenschicht Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3), Aluminium-Siliziumoxid (AlSiO) oder Siliziumoxynitrid (SiON). In einer weiteren Ausführungsform umfasst die eine oder mehreren High-k-Dielektrikumsschichten Hafnium-Siliziumoxid (HfSiO), Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3) oder eine Kombination davon.
  • In einer Ausführungsform der Halbleitervorrichtung umfasst die I/O-Vorrichtung ferner einen ersten Kanal unter der ersten Gatestruktur, wobei der erste Kanal gestapelte Schichten aus Halbleitermaterialien aufweist. In einer weiteren Ausführungsform umfassen die gestapelten Schichten aus Halbleitermaterialien mehrere Schichten aus Silizium und mehrere Schichten aus Silizium-Germanium, die abwechselnd gestapelt sind.
  • In einer Ausführungsform umfasst die Halbleitervorrichtung ferner eine Kernvorrichtung über dem Substrat. Die Kernvorrichtung umfasst eine zweite Gatestruktur mit der Grenzflächenschicht; einer oder mehreren weiteren High-k-Dielektrikumsschichten über der Grenzflächenschicht; und der leitfähigen Schicht über und in physischem Kontakt mit der weiteren einen oder mehreren High-k-Dielektrikumsschichten. Die eine oder mehreren High-k-Dielektrikumsschichten umfassen die weitere eine oder mehreren High-k-Dielektrikumsschichten und mindestens eine zusätzliche Dielektrikumsschicht.
  • In noch einer weiteren Ausführungsform umfasst die Halbleitervorrichtung ferner eine Kernvorrichtung über dem Substrat. Die Kernvorrichtung umfasst eine zweite Gatestruktur mit der Grenzflächenschicht; einer oder mehreren weiteren High-k-Dielektrikumsschichten über der Grenzflächenschicht; und der leitfähigen Schicht über und in physischem Kontakt mit der weiteren einen oder mehreren High-k-Dielektrikumsschichten. Die eine oder mehreren High-k-Dielektrikumsschichten sind um 5 bis 20 Angström dicker als die eine oder mehreren weiteren High-k-Dielektrikumsschichten.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst das Bereitstellen einer NFET-I/O-Vorrichtungsstruktur, einer NFET-Kernvorrichtungsstruktur, einer PFET-I/O-Vorrichtungsstruktur und einer PFET-Kernvorrichtungsstruktur, wobei sowohl die NFET-I/O-Vorrichtungsstruktur als auch die PFET-I/O-Vorrichtungsstruktur einen Gate-Graben und eine in dem Gate-Graben freiliegende gestapelte Finne umfassen, wobei die gestapelte Finne ein erstes und ein zweites Halbleitermaterial umfasst, die abwechselnd gestapelt sind, wobei sowohl die NFET-Kernvorrichtungsstruktur als auch die PFET-Kernvorrichtungsstruktur einen Gate-Graben und Nanodrähte aufweisen, die in dem Gate-Graben freiliegen. Das Verfahren umfasst ferner das Abscheiden einer Grenzflächenschicht über Oberflächen der gestapelten Finne und der Nanodrähte, die durch die jeweiligen Gate-Gräben freigelegt sind; das Abscheiden einer oder mehrerer High-k-Dielektrikumsschichten über der Grenzflächenschicht in jedem der Gate-Gräben; und das Ausbilden einer Hartmaske, die die eine oder mehreren High-k-Dielektrikumsschichten in der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur bedeckt, während sie die eine oder mehreren High-k-Dielektrikumsschichten in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur freilegt. Das Verfahren umfasst ferner das teilweise Entfernen der einen oder mehreren High-k-Dielektrikumsschichten in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur, während die Hartmaske die eine oder mehreren High-k-Dielektrikumsschichten in der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur abdeckt, wodurch ein Teil der einen oder mehreren High-k-Dielektrikumsschichten in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur verbleibt. Das Verfahren umfasst ferner das Entfernen der Hartmaske von der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur; und das Abscheiden einer oder mehrerer leitfähiger Schichten über der einen oder den mehreren High-k-Dielektrikumsschichten in der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur und über dem Teil der einen oder mehreren High-k-Dielektrikumsschichten in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur.
  • In einer Ausführungsform des Verfahrens umfasst die eine oder mehreren High-k-Dielektrikumsschichten eine erste High-k-Dielektrikumsschicht und eine zweite High-k-Dielektrikumsschicht über der ersten High-k-Dielektrikumsschicht. In einer weiteren Ausführungsform entfernt das teilweise Entfernen der einen oder mehreren High-k-Dielektrikumsschichten die zweite High-k-Dielektrikumsschicht vollständig.
  • In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden einer Grenzflächensteuerschicht über den Oberflächen der gestapelten Finne und der Nanodrähte, die durch die jeweiligen Gate-Gräben freigelegt sind, wobei die Grenzflächenschicht über der Grenzflächensteuerschicht abgeschieden wird.
  • In einer weiteren Ausführungsform des Verfahrens umfasst das Ausbilden der Hartmaske das Ausbilden einer Hartmaskenschicht über der einen oder den mehreren High-k-Dielektrikumsschichten in jedem der Gate-Gräben; das Ausbilden einer Resistmaske, die die Hartmaskenschicht in der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur bedeckt, während die Hartmaskenschicht in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur freigelegt ist; und das Entfernen der Hartmaskenschicht in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur, während die Resistmaske die Hartmaskenschicht in der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur abdeckt.
  • In noch einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Substrat; und eine I/O-Vorrichtung über dem Substrat. Die I/O-Vorrichtung umfasst einen gestapelten Finnenkanal mit zwei abwechselnd gestapelten Halbleitermaterialien. Die I/O-Vorrichtung umfasst ferner eine erste Gatestruktur, die in den gestapelten Finnenkanal eingreift. Die erste Gatestruktur umfasst eine Grenzflächenschicht mit einer Dicke von 8 bis 12 Angström; einen ersten High-k-Dielektrikumsstapel über der Grenzflächenschicht; und eine leitfähige Schicht über und in physischem Kontakt mit dem ersten High-k-Dielektrikumsstapel.
  • In einer Ausführungsform der Halbleitervorrichtung umfasst der erste High-k-Dielektrikumsstapel eine Schicht aus Hafniumoxid (HfO2) und eine Schicht aus Aluminiumoxid (Al2O3) über der Schicht aus HfO2. In einer weiteren Ausführungsform umfasst die Halbleitervorrichtung ferner eine Schicht aus Hafnium-Siliziumoxid (HfSiO) zwischen der Grenzflächenschicht und der Schicht aus HfO2.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Substrat; eine I/O-Vorrichtung über dem Substrat; und eine Kernvorrichtung über dem Substrat, wobei die I/O-Vorrichtung eine erste Gatestruktur umfasst, aufweisend: eine Grenzflächenschicht; einen ersten High-k-Dielektrikumsstapel über der Grenzflächenschicht; und eine leitfähige Schicht über und in physischem Kontakt mit dem ersten High-k-Dielektrikumsstapel, wobei die Kernvorrichtung eine zweite Gatestruktur umfasst, aufweisend: die Grenzflächenschicht; einen zweiten High-k-Dielektrikumsstapel über der Grenzflächenschicht; und die leitfähige Schicht über und in physischem Kontakt mit dem zweiten High-k-Dielektrikumsstapel, und wobei der erste High-k-Dielektrikumsstapel den zweiten High-k-Dielektrikumsstapel und eine dritte dielektrische Schicht umfasst.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Grenzflächenschicht Siliziumdioxid (SiO2) mit einer Dicke im Bereich von 8 bis 12 Angström umfasst.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der erste High-k-Dielektrikumsstapel um 5 bis 20 Angström dicker ist als der zweite High-k-Dielektrikumsstapel.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die dritte dielektrische Schicht eine Dielektrizitätskonstante aufweist, die höher als die von Siliziumdioxid (SiO2) und niedriger als die des zweiten High-k-Dielektrikumsstapels ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der zweite High-k-Dielektrikumsstapel eine Dielektrizitätskonstante im Bereich von 15 bis 30 aufweist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die Grenzflächenschicht Siliziumdioxid (SiO2) mit einer Dicke im Bereich von 8 bis 12 Angström umfasst; der zweite High-k-Dielektrikumsstapel Hafniumoxid (HfO2) mit einer Dicke im Bereich von 10 bis 20 Angström umfasst; und die dritte dielektrische Schicht Aluminiumoxid (Al2O3) mit einer Dicke im Bereich von 5 bis 20 Angström umfasst.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste High-k-Dielektrikumsstapel und der zweite High-k-Dielektrikumsstapel eine im Wesentlichen gleiche Dielektrizitätskonstante aufweisen.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die I/O-Vorrichtung einen ersten Kanal unter der ersten Gatestruktur aufweist, wobei der erste Kanal ein erstes und ein zweites Halbleitermaterial aufweist, die abwechselnd gestapelt sind.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die Kernvorrichtung einen zweiten Kanal umfasst, der von der zweiten Gatestruktur umschlossen ist, wobei der zweite Kanal das erste Halbleitermaterial aufweist.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei das erste Halbleitermaterial Silizium, Germanium oder eine Silizium-Germanium-Legierung umfasst.
  11. Halbleitervorrichtung, umfassend: ein Substrat; und eine I/O-Vorrichtung über dem Substrat, wobei die I/O-Vorrichtung eine erste Gatestruktur umfasst, aufweisend: eine Grenzflächenschicht mit einer Dicke von 8 bis 12 Angström; eine oder mehrere High-k-Dielektrikumsschichten über der Grenzflächenschicht; und eine leitfähige Schicht über und in physischem Kontakt mit der einen oder den mehreren High-k-Dielektrikumsschichten.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die Grenzflächenschicht Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3), Aluminium-Siliziumoxid (AlSiO) oder Siliziumoxynitrid (SiON) umfasst.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei die eine oder die mehreren High-k-Dielektrikumsschichten Hafnium-Siliziumoxid (HfSiO), Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3) oder eine Kombination davon umfassen.
  14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, wobei die I/O-Vorrichtung ferner einen ersten Kanal unter der ersten Gatestruktur aufweist, wobei der erste Kanal gestapelte Schichten aus Halbleitermaterialien aufweist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei die gestapelten Schichten aus Halbleitermaterialien mehrere Schichten aus Silizium und mehrere Schichten aus Silizium-Germanium umfassen, die abwechselnd gestapelt sind.
  16. Halbleitervorrichtung nach einem der Ansprüche 11 bis 15, die ferner eine Kernvorrichtung über dem Substrat umfasst, wobei die Kernvorrichtung eine zweite Gatestruktur umfasst, aufweisend: die Grenzflächenschicht; eine oder mehrere weitere High-k-Dielektrikumsschichten über der Grenzflächenschicht; und wobei die leitfähige Schicht über und in physischem Kontakt mit der einen oder den mehreren weiteren High-k-Dielektrikumsschichten ist, wobei die eine oder mehreren High-k-Dielektrikumsschichten die eine oder die mehreren weiteren High-k-Dielektrikumsschichten und mindestens eine zusätzliche Dielektrikumsschicht umfassen.
  17. Verfahren, umfassend: Bereitstellen einer NFET-I/O-Vorrichtungsstruktur, einer NFET-Kernvorrichtungsstruktur, einer PFET-I/O-Vorrichtungsstruktur und einer PFET-Kernvorrichtungsstruktur, wobei sowohl die NFET-I/O-Vorrichtungsstruktur als auch die PFET-I/O-Vorrichtungsstruktur einen Gate-Graben und eine gestapelte Finne, die in dem Gate-Graben freigelegt ist, umfassen, wobei die gestapelte Finne ein erstes und ein zweites Halbleitermaterial umfasst, die abwechselnd gestapelt sind, wobei sowohl die NFET-Kernvorrichtungsstruktur als auch die PFET-Kernvorrichtungsstruktur einen Gate-Graben und in dem Gate-Graben freigelegte Nanodrähte umfasst; Abscheiden einer Grenzflächenschicht über Oberflächen der gestapelte Finne und der Nanodrähte, die durch die jeweiligen Gate-Gräben freigelegt sind; Abscheiden einer oder mehrerer High-k-Dielektrikumsschichten über der Grenzflächenschicht in jedem der Gate-Gräben; Ausbilden einer Hartmaske, die die eine oder mehreren High-k-Dielektrikumsschichten in der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur abdeckt, während sie die eine oder mehreren High-k-Dielektrikumsschichten in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur freilegt; teilweises Entfernen der einen oder mehreren High-k-Dielektrikumsschichten in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur, während die Hartmaske die eine oder die mehreren High-k-Dielektrikumsschichten in der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur abdeckt, wobei ein Teil der einen oder der mehreren High-k-Dielektrikumsschichten in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur verbleibt; Entfernen der Hartmaske von der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur; und Abscheiden einer oder mehrerer leitfähiger Schichten über der einen oder den mehreren High-k-Dielektrikumsschichten in der NFET-I/O-Vorrichtungsstruktur und der PFET-I/O-Vorrichtungsstruktur und über dem Teil der einen oder mehreren High-k-Dielektrikumsschichten in der NFET-Kernvorrichtungsstruktur und der PFET-Kernvorrichtungsstruktur.
  18. Verfahren nach Anspruch 17, wobei die eine oder die mehreren High-k-Dielektrikumsschichten eine erste High-k-Dielektrikumsschicht und eine zweite High-k-Dielektrikumsschicht über der ersten High-k-Dielektrikumsschicht aufweisen.
  19. Verfahren nach Anspruch 18, wobei das teilweise Entfernen der einen oder der mehreren High-k-Dielektrikumsschichten die zweite High-k-Dielektrikumsschicht vollständig entfernt.
  20. Verfahren nach einem der Ansprüche 17 bis 19, ferner umfassend: Ausbilden einer Grenzflächensteuerschicht über den Oberflächen der gestapelten Finne und der Nanodrähte, die durch die jeweiligen Gate-Gräben freigelegt sind, wobei die Grenzflächenschicht über der Grenzflächensteuerschicht abgeschieden wird.
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