TWI726338B

TWI726338B - 半導體元件的製造方法

Info

Publication number: TWI726338B
Application number: TW108121812A
Authority: TW
Inventors: 鄭鴻祥
Original assignee: 台灣積體電路製造股份有限公司; 國立臺灣大學
Priority date: 2018-06-29
Filing date: 2019-06-21
Publication date: 2021-05-01
Also published as: TW202017111A

Abstract

本文描述了包含鍺奈米層片的元件。本文亦描述了用於形成此類鍺奈米層片的方法和包括此類鍺奈米層片的元件。

Description

半導體元件的製造方法

本揭露係關於半導體製程的方法，尤其是關於形成鍺奈米層片的方法。

電晶體為積體電路的構建區塊。越快的開關速度需要越高的驅動電流，此會縮短電晶體的閘極長度。較短的閘極長度導致不期望的「短通道效應」，在該效應中閘極的電流控制功能受到損害。已經開發了各種架構(諸如鰭式場效電晶體和奈米線)來允許更短的閘極長度，例如藉由克服短通道效應。作為改善對通道的靜電控制的另一步驟，已經開發了具有圍繞半導體通道的閘極部分的電晶體。

本揭露之一態樣是提供一種半導體元件的製造方法，此製造方法包括以下步驟：在一基板上接收一晶圓，晶圓包括一交替半導體層堆疊，交替半導體層堆疊包括複數個交替第IV族半導體層和複數個鍺層；對交替半導體層堆疊塑形，以具有一第一墊、一第二墊以及一窄部分，窄部分在第一墊和第二墊之間；藉由移除所述多個第IV族半導體層的窄部分來形成多個鍺奈米層片；以及沉積一介電質材料，介電質材料圍繞各個鍺奈米層片中的至少一部分。

本揭露之一態樣是一種半導體元件的製造方法，其中包括以下步驟：形成一堆疊，該堆疊包括形成一堆疊，該堆疊包括第一層的第IV族半導體層，在基板上；第二層的鍺層，在第一層上；第三層的第IV族半導體層，在第二層上；以及第四層的鍺層，在第三層上；以及通過選擇性濕蝕刻第一層以及第三層的部分以暴露第二層的表面，以及通過選擇性濕蝕刻第三層的部分以暴露第四層的表面，分別形成第一納米層片以及第二納米層片。

本揭露之一態樣是一種半導體元件的製造方法，其中包括以下步驟：沉積異質結構於基板上，異質結構包括交替的(i)第IV族半導體層，第IV族半導體層包含錫，以及(ii)鍺層；對異質結構進行塑形以形成第一墊、第二墊和窄部分，窄部分介於第一墊以及第二墊之間；以及移除第IV族半導體層的窄部分以形成複數個鍺納米層片。

5:基板

10:第一第IV族半導體層/第一層

15:第二第IV族半導體層/第二層

20:第三層

25:第四第IV族半導體層/第四層

30:絕緣層/絕緣體層

35:異質結構

40:墊

40a:墊

40b:墊

45:窄部分/窄區域

50:奈米層片區域

55a:第一通道

55b:第二通道

65:柱

70:介電層

80:金屬層

139:氣隙

142:端面

150:奈米層片堆疊

155:切割多層堆疊

160:虛擬閘極

163:側向間隔物

167:虛擬閘極填料

200:源極/汲極區域

210:層間介電質

220:開口

230:閘極介電層

250:閘極填料層

300:奈米層片元件

315:第一奈米層片

325:第二奈米層片

當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的各方面。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸。

第1圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第2圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第3圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第4圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第5A和圖5B圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第6圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第7圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第8圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第9圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第10圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第11圖繪示根據一些實施例之本揭露的元件。

第12圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第13圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第14圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第15圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第16圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第17A圖至第17F圖繪示在該製造階段的樣品的橫截面圖。第17A圖繪示標有線A-A的樣品的透視圖。第17B圖繪示第17A圖的樣品在線A-A處的橫截面的透視圖。第17C圖繪示標有線B-B的樣品的透視圖。第17D圖繪示第17C圖的樣品在線B-B處的橫截面的透視圖。第17E圖繪示標有線C-C的樣品的透視圖。第17F圖繪示第17E圖的樣品線C-C處的橫截面的透視圖。

第18圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

第19圖繪示根據一些實施例之用於形成本揭露的替代元件的方法的一個步驟。

第20圖繪示根據一些實施例之用於形成本揭露的元件的方法的一個步驟。

以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件和佈置的特定實例以簡化本揭露內容。當然，該些僅僅是實例，而並且旨在為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所論述的各種實施例及/或配置之間的關係。

此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置/元件的不同取向。設備可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。

本文描述的實施例包括鍺(Ge)奈米層片和包括鍺奈米層片的半導體結構。在一些實施例中，此類奈米層片形成在任何合適的基板上，包括矽基板或鍺基板。此類奈米層片可用於高速電子元件，例如，半導體元件，諸如電晶體。與矽相比，鍺具有更大的電子或電洞遷移率。因此，與包括矽基(silicon-based)的奈米層片的元件效能相比，包括根據所述實施例的鍺奈米層片的元件表現出更好的性能。因此，根據本文描述的實施例所形成的鍺奈米層片可以用於互補金屬氧化物半導體(CMOS)元件中以改善效能。具有根據本文描述的實施例的鍺奈米層片的示例性CMOS元件包括邏輯元件(諸如NAND閘、NOR閘、XOR閘等)、記憶體元件(諸如DRAM、SRAM、正反器等)。

所述鍺奈米層片在超過7奈米(nm)節點的CMOS元件中提供改善的性能。舉例來說，與7nm節點技術中的傳統鰭式場效電晶體(FinFET)相比，包括所揭露的鍺奈米層片的閘極結構的FET表現出更好的閘極控制和更大的汲極電流。另外，包括所述鍺奈米層片的閘極結構具有優異的靜電和短通道控制，具有最小的偏差。本文揭露的鍺奈米層片在半導體元件製造中的使用亦避免了與使用該規模的矽基(Si-based)閘極結構製造半導體元件相關的一些圖案化挑戰。所述鍺奈米層片的另一個益處是每主動足跡的有效寬度增加。

本文揭露的另外實施例包括形成鍺奈米層片以及包括鍺奈米層片的半導體結構的方法。該些方法可包括形成鍺和第IV族半導體多層。在一些實施例中，此類方法包括形成鍺和矽-錫(SiSn)多層。在其他實施例中，包括形成鍺和矽-鍺-錫(SiGeSn)多層的多個方法。在各種實施例中，採用選擇性濕蝕刻技術來移除多層的第IV族半導體層的部分。

第1圖至第11圖繪示根據本揭露的一些實施例，在製造半導體元件的方法的中間操作期間形成鍺奈米層片的方法的步驟。

如第1圖所示，形成第一第IV族半導體層10於基板5的表面上。可以使用任何合適的第IV族半導體。特定實例描述如下。在一些實施例中，第一層10是結晶的。在其他實施例中，第一層10是多晶的。在一些實施例中，第IV族半導體是第IV族化合物半導體。

在一些實施例中，第IV族半導體包含錫(Sn)。在特定實施例中，第IV族半導體是化合物，例如矽-錫(SiSn)。在其他實施例中，第IV族半導體是矽-鍺-錫(SiGeSn)。

在基板5是第IV族化合物半導體的一些實施例中，第IV族化合物半導體包括濃度範圍為約0.1%至約25.5%的錫。如本文所用，「約」表示實際值可稍微大於或稍微小於所述值或範圍，在所述值的±20%內。在其他實施例中，「約」表示實際值在所述值的±15%範圍內。在其他實施例中，「約」表示實際值在所述值的±10%範圍內。在其他實施例中，「約」表示實際值在所述值的±5%範圍內。在其他實施例中，「約」表示實際值在所述值的±1%內。

在一些實施例中，第IV族半導體包含濃度範圍為約0.1%至約20.3%的錫。在一些實施例中，第IV族半導體包含濃度範圍為約15%至約20.3%的錫。在其他實施例中，第IV族半導體包含濃度範圍為約15%至約25.5%的錫。在其他實施例中，第IV族半導體包含濃度範圍為約20.3%至約25.5%的錫。在特定實施例中，第IV族半導體包含濃度為約20.3%的錫。

在其他實施例中，第IV族半導體包含濃度為至少25.5%的錫。在其他實施例中，第IV族半導體包含濃度不超過0.1%的錫。在其他實施例中，第IV族半導體包含濃度範圍為約25.5%至約30%的錫。

在一些實施例中，第IV族半導體是矽鍺(SiSn)並且包含濃度範圍為約15%至約25.5%的錫。在一些實施例中，第IV族半導體是SiSn並且包含濃度範圍為約20.3%至約25.5%的錫。在其他實施例中，第IV族半導體是SiSn並且包含濃度範圍為約15%至約20.3%的錫。在一些實施例中，第IV族半導體是SiSn並且包含濃度為約20.3%的錫。

在一些實施例中，第IV族半導體是SiGeSn並且包含濃度範圍為約0.1%至約25.5%的錫。在一些實施例中，第IV族半導體是SiGeSn並且包含濃度範圍為約0.1%至約20.3%的錫。

在各種實施例中，至少部分地藉由第一層10中的錫濃度來確定第一層10與相鄰層之間的應變。因此，可以調制第一層10中的錫濃度以在相鄰層中誘發應變。在一些實施例中，進一步處理相鄰層以形成電晶體的通道區域。因此，可以調制第一層10中的錫濃度以調節最終電晶體結構的通道區域域中的應變。在一些實施例中，所形成的異質結構具有壓縮應變。在一些此類實施例中，壓縮應變為約1%。在其他實施例中，所形成的異質結構具有拉伸應變。在一些此類實施例中，拉伸應變為約1%。

在一些實施例中，異質結構具有晶格匹配(亦即，第一層10的晶格常數與相鄰層的晶格常數匹配)。

在一些實施例中，第一層10的厚度至少係為雙層(亦即，至少兩分子厚的層)。在一些實施例中，第一層10的厚度至少為三層(亦即，至少三分子厚的層)。在一些實施例中，第一層10的厚度為至少約1nm。在一些實施例中，第一層10的厚度範圍從雙層至約100nm。在一些實施例中，第一層10的厚度範圍從三層至約100nm。在一些實施例中，第一層10的厚度在約1nm至約100nm的範圍內。在各種實施例中，第一層10的厚度在約10nm至約60nm的範圍內。在特定實施例中，第一層10的厚度在約20nm至約45nm的範圍內。在特定實施例中，第一層10的厚度為約35nm。

合適的基板5包括塊狀矽基板。或者，基板5包含元素(單一元素)半導體，諸如晶體結構中的矽或鍺；化合物半導體，諸如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；或其組合。在一個或多個實施例中，基板5可以具有多個材料層，例如絕緣體上半導體基板(SeOI)、絕緣體上矽基板(SOI)(可以使用注氧分離(SIMOX)、晶圓鍵合和其他合適的方法來製造)、絕緣體上鍺基板(GeOI)或絕緣體上矽鍺基板(SGOI)，其中基板5的主動表面半導體層可以在基板絕緣層(例如，埋入式氧化物層(BOX))上。基板5亦可以具有形成基板的其他層，包含高介電常數氧化物及/或氮化物。在一些實施例中，基板5包含鍺。在特定實施例中，基板5是未摻雜的鍺。在其他實施例中，基板5是鍺緩衝的Si晶圓。基板可以包括磊晶層和/或可以經應變以提高效能。基板亦可取決於設計要求而包括各種摻雜配置，設計要求為諸如P型基板和/或N型基板以及各種摻雜區域(例如P井區及/或N井區)。

在一個或多個實施例中，基板5是結晶的、半結晶的、微晶的，或無定形的。

在各種實施例中，藉由物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、分子束磊晶(MBE)或其各種改進形式中的任一者(例如，電漿增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、低壓化學氣相沉積 (LPCVD)、電子束物理氣相沉積(EB-PVD)和電漿增強原子層沉積(PEALD))來沉積材料和層。沉積可以是磊晶製程，且沉積的材料可以是結晶的。在各種實施例中，可以藉由一種或多種沉積製程來進行層的形成，其中例如，可以藉由第一製程(例如，ALD、PEALD等)來形成保形層，並且可以藉由第二製程(例如，CVD、電沉積、PVD等)來形成填料。

可以使用任何合適的方法(例如，上述的分子束磊晶(MBE)、化學氣相沉積(CVD)等)來形成第一第IV族半導體層10。在各種實施例中，藉由MBE形成第一第IV族半導體層10。在特定實施例中，藉由CVD形成第一第IV族半導體層10。

在各種實施例中，在低溫下形成第一層10，該低溫低於其他層的材料會回流的溫度。在此類實施例中，形成本文所述方法的一個或多個層(例如第一層10)，低溫防止或最小化其他層材料(例如，鍺)的回流。在一些實施例中，在約120℃至約300℃範圍內的溫度下形成第一層10。

如第2圖所示，根據本揭露的實施例，形成第二第IV族半導體層15在第一層10上。在一些實施例中，第二第IV族半導體層15包含鍺。在一些實施例中，第二層15的第IV族半導體是鍺。

在特定實施例中，第一層10是SiSn，並且第二層15是鍺。在其他特定實施例中，第一層10是 SiGeSn，並且第二層15是鍺。第一層10和第二層15的該些組合用於單一異質結構。

在一些實施例中，第二層15的厚度至少為雙層。在一些實施例中，第二層15的厚度至少為三層。在一些實施例中，第二層15的厚度至少為約1nm。在一些實施例中，第二層15的厚度範圍從雙層至約100nm。在一些實施例中，第二層15的厚度範圍從三層至約100nm。在一些實施例中，第二層15的厚度範圍為約1nm至約100nm。在各種實施例中，第二層15的厚度範圍為約10nm至約60nm。在特定實施例中，第二層15的厚度範圍為約20nm至約45nm。在特定實施例中，第二層15的厚度為約35nm。

可以使用任何合適的方法(諸如上面描述的那些方法)來形成第二層15。在各種實施例中，藉由MBE來形成第二層15。在特定實施例中，藉由CVD來形成第二層15。在各種實施例中，在低溫下形成第二層15。在一些實施例中，在約120℃至約300℃的溫度下形成第二層15。

在本文所述方法的一些實施例中，該製程目前進行至第5A圖和第5B圖中所示的步驟。換言之，形成具有第一層10和第二層15的單個異質結構，並且執行參考第5A圖至第11圖所繪示的步驟。由該些實施例得到的元件包括單個Ge奈米層片。在其他實施例中，該製程進行到第3圖中所示的步驟。

根據第3圖中所繪示的實施例，形成具有交替鍺層(例如，第一層10)和第IV族半導體層(例如，第二層15)的異質結構35。在一些實施例中，形成兩組交替層。在其他實施例中，形成多於兩組的交替層。在一些實施例中，形成三組交替層。在一些實施例中，形成四組交替層。在一些實施例中，形成五組交替層。在其他實施例中，形成多於五組的交替層。

如第3圖所示，形成第IV族半導體的第三層20在第二層15上。可以使用任何合適的第IV族半導體。在一些實施例中，第三層20是結晶的。在其他實施例中，第三層20是多晶的。在一些實施例中，第IV族半導體是化合物第IV族半導體。

在一些實施例中，第三層20的第IV族半導體包含錫。在特定實施例中，第三層20的第IV族半導體是SiSn。在其他實施例中，第三層的第IV族半導體是SiGeSn。在特定實施例中，第三層20的第IV族半導體是與第一層10相同的第IV族半導體。

在一些實施例中，第三層20的第IV族半導體包含濃度範圍為約0.1%至約25.5%的錫。在一些實施例中，第三層20的第IV族半導體包含濃度範圍為約0.1%至約20.3%的錫。在其他實施例中，第三層20的第IV族半導體包含濃度範圍為約15%至約25.5%的錫。在一些實施例中，第三層20的第IV族半導體包含濃度範圍為約15%至約20.3%的錫。在其他實施例中，第三層20的第IV族半導體包含濃度範圍為約20.3%至約25.5%的錫。在特定實施例中，第三層20的第IV族半導體包括濃度為約20.3%的錫。

在其他實施例中，第三層20的第IV族半導體包括濃度為至少25.5%的錫。在其他實施例中，第三層20的第IV族半導體包括濃度不大於0.1%的錫。在其他實施例中，第三層20的第IV族半導體包含濃度範圍為約25.5%至約30%的錫。

在一些實施例中，第三層20的第IV族半導體是SiSn並且包含濃度範圍為約15%至約25.5%的錫。在一些實施例中，第三層20的第IV族半導體是SiGeSn並且包含濃度範圍為約0.1%至約25.5%的錫。在特定實施例中，第三層20具有與第一層10相同的組成。

在各種實施例中，至少部分地藉由第三層20中的錫濃度來確定第三層20與相鄰層(例如，第二層15)之間的應變。在一些實施例中，異質結構具有晶格匹配(亦即，第三層20的晶格常數與第二層15的晶格常數匹配)。在一些實施例中，第IV族半導體是SiSn並且包含濃度為約20.3%的錫。在一些實施例中，第IV族半導體是SiGeSn並且包含濃度範圍為約0.1%至約20.3%的錫。

在一些實施例中，所形成的異質結構具有壓縮應變。在一些此類實施例中，壓縮應變為約1%。在一些實施例中，第IV族半導體是SiSn並且包含濃度範圍為約20.3%至約25.5%的錫。在一些實施例中，第IV族半導體是SiGeSn並且包含濃度範圍為約0.1%至約25.5%的錫。

在其他實施例中，所形成的異質結構具有拉伸應變。在一些此類實施例中，拉伸應變為約1%。在一些實施例中，第IV族半導體是SiSn並且包含濃度範圍為約15%至約20.3%的錫。在一些實施例中，第IV族半導體是SiGeSn並且包含濃度範圍為約0.1%至約20.3%的錫。

在一些實施例中，第三層20的厚度為至少雙層。在一些實施例中，第三層20的厚度為至少三層。在一些實施例中，第三層20的厚度為至少約1nm。在一些實施例中，第三層20的厚度範圍從雙層至約100nm。在一些實施例中，第三層20的厚度範圍從三層至約100nm。在一些實施例中，第三層20的厚度範圍為約1nm至約100nm。在各種實施例中，第三層20的厚度範圍為約10nm至約60nm。在特定實施例中，第三層20的厚度範圍為約20nm至約45nm。在特定實施例中，第三層20的厚度為約35nm。在特定實施例中，第三層20的厚度與第一層10的厚度大致相同。在其他實施例中，第三層20比第一層10厚。

可以使用任何合適的方法(例如，如上所述的MBE、CVD等)來形成第三第IV族半導體層20。在各種實施例中，藉由MBE來形成第三第IV族半導體層20。在特定實施例中，藉由CVD來形成第三第IV族半導體層20。

在各種實施例中，在低溫下形成第三層20，該低溫低於異質結構的其他材料回流的溫度。在一些實施例中，在約120℃至約300℃的溫度下形成第三層20。在特定實施例中，使用與第一層10相同的方法來形成第三層20。

如第4圖所示，形成第四第IV族半導體層25在第三層20上。在一些實施例中，第四第IV族半導體層25包含鍺。在一些實施例中，第四層25的第IV族半導體是鍺。在特定實施例中，第四層25是與第二層15相同的第IV族半導體。

在一些實施例中，第四層25的厚度為至少雙層。在一些實施例中，第四層25的厚度為至少三層。在一些實施例中，第四層25的厚度為至少約1nm。在一些實施例中，第四層25的厚度範圍從雙層至約100nm。在一些實施例中，第四層25的厚度範圍從三層至約100nm。在一些實施例中，第四層25的厚度範圍為約1nm至約100nm。在各種實施例中，第四層25的厚度範圍為約10nm至約60nm。在特定實施例中，第四層25的厚度範圍從約20nm至約45nm。在特定實施例中，第四層25的厚度為約35nm。在特定實施例中，第四層25的厚度與第二層15的厚度大致相同。在其他實施例中，第四層25比第二層15厚。

可以使用任何合適的方法(諸如上述那些方法)來形成第四層25。在各種實施例中，藉由MBE來形成第四層25。在特定實施例中，藉由CVD來形成第四層25。在各種實施例中，在低溫下形成第四層25。在一些實施例中，在約120℃至約300℃的溫度下形成第四層25。在特定實施例中，使用與第二層15相同的方法來形成第四層25。

在各種實施例中，形成額外的第IV族半導體層在第四層25上。在一些實施例中，該些層在第一類型的層(例如，第一層10、第三層20等)和第二類型的層(例如，第二層15、第四層25等)之間交替。在一些此類實施例中，存在偶數個第IV族半導體層。

在一些實施例中，形成多層。在各種實施例中，形成具有交替的SiSn層和鍺層(亦即，重複SiSn和鍺異質結構)的多層。在其他實施例中，形成具有交替的SiGeSn層和鍺層的多層。

根據本揭露的實施例，第5A圖係為示出包括第一層10(例如，第IV族半導體，諸如SiSn或SiGeSn)、第二層15(例如，Ge)、第三層20(例如，第IV族半導體，諸如SiSn或SiGeSn)和第四層25(例如，Ge)的複數個圖案化異質結構的橫截面等距視圖。

在一個或多個實施例中，如所屬領域中已知的，將具有交替的第一至第四層10、15、20、 25的多層進行掩蔽和圖案化，以形成具有長側向尺寸(亦即，長度l)、短側向尺寸(亦即，寬度w)和高度h的奈米層片堆疊150。可例如藉由定向蝕刻(例如，反應性離子蝕刻(RIE))來移除多層的一部分，以形成堆疊150。定向蝕刻可以是非選擇性的定時RIE，經由單一蝕刻步驟來移除多層的未掩蔽部分，或者可以使用交替的選擇性RIE來單獨地移除多層的各層的暴露部分。在一些實施例中，寬度w的範圍為約1微米至約10微米。在其他實施例中，寬度w的範圍為約3μm至約7μm。在各種實施例中，w為約5μm。

根據本揭露的實施例，執行進一步處理以使多層堆疊150的寬度變窄(亦即，減小寬度w)。可以使用任何合適的技術(諸如聚焦離子束(FIB))來將寬度w塑形(例如，變窄)至更窄的寬度w₁。請參考第5B圖，在各種實施例中，藉由FIB來對堆疊150進行塑形。在一些實施例中，堆疊150的寬度w₁範圍為約1nm至約100nm。在各種實施例中，奈米層片堆疊150的寬度w₁範圍為約2nm至約20nm。在一些實施例中，堆疊150的寬度w₁不大於10nm。在特定實施例中，奈米層片疊堆150的寬度w₁範圍為約5nm至約10nm。在特定實施例中，奈米層片疊堆150的寬度w₁不大於約7nm。在其他實施例中，堆疊150的寬度不大於約5nm。

下面將更詳細描述一個或多個實施例，第二層15和第四層25在奈米層片元件中形成奈米層片通道(第11圖中的300)。

根據本揭露的一實施例，第6圖係為具有在基板5上交替的第一至第四層10、15、20、25的圖案化多層的橫截面側視圖。

在一個或多個實施例中，圖案化多層疊堆150係為足夠長的，以形成一個或多個虛擬閘極在多層堆疊150上。對於多層堆疊長到足以使得可以在多層堆疊150上形成多於一個虛擬閘極的實施例，可以移除多在虛擬閘極之間的層堆疊的部分以形成單獨的奈米層片元件。根據本揭露的實施例，可以在同一多層堆疊150上形成兩個或更多個虛擬閘極。

根據本揭露的一個實施例，第7圖是在多層堆疊150上具有側向間隔物163的一虛擬閘極160的橫截面側視圖。在一個或多個實施例中，形成虛擬閘極160在多層堆疊150上。虛擬閘極可以包括側向間隔物163和虛擬閘極填料167。虛擬閘極160可以藉由所屬領域已知的製程來形成，包括掩蔽、圖案化，蝕刻、沉積和平坦化製程/步驟。在各種實施例中，可以藉由雙重圖案化製程(例如，側壁圖像轉移(SIT))來形成虛擬閘極160。側向間隔物163可以完全圍繞虛擬閘極填料167。

在一個或多個實施例中，可形成虛擬閘極160在多層堆疊150上，其中虛擬閘極160可以形成在多層堆疊150的三個側面上。在各種實施例中，虛擬閘極160可以是可以容易地和選擇性地從多層堆疊150的複數個層移除的材料，包括多晶矽(p-Si)、非晶矽(a-Si)、無定形碳(aC)、二氧化矽(SiO2)、氮化矽(SiN)、氧氮化矽(SiON)及其組合，但不限於此。在各種實施例中，虛擬閘極160可以包括多重材料層(例如，封蓋層)，其中虛擬閘極可以是虛擬閘極堆疊。

在一個或多個實施例中，側向間隔物163可以形成在虛擬閘極填料167上。側向間隔物163可以共形地沉積在虛擬閘極填料167和多層堆疊150的暴露表面上，並且使用定向蝕刻(例如，RIE)來回蝕刻以暴露虛擬閘極填料167的頂表面、多層堆疊150和基板5表面，同時保留在虛擬閘極填料167的豎直表面上。在各種實施例中，側向間隔物163可以是氮化矽(SiN)、氧氮化矽(SiON)、碳氮化矽(SiCN)、硼氮化矽(SiBN)、硼碳化矽(SiBC)、硼碳氮化矽(SiBCN)、碳化硼(BC)、氮化硼(BN)或其組合，其中可以相對於側向間隔物163來選擇性地蝕刻虛擬閘極填料167。

根據本揭露的實施例，第8圖示出切割多層堆疊(cut-multilayer stack)150上的虛擬閘極的橫截面側視圖。在一個或多個實施例中，移除在虛擬閘極160周圍暴露的多層堆疊150的各部分以形成切割多層堆疊155，其中虛擬閘極掩蔽該切割多層堆疊，且切割多層堆疊155可具有與虛擬閘極160相同的所得側向尺寸。使用定向蝕刻(例如，RIE)來移除多層堆疊150的暴露部分，以形成與切割多層堆疊155的實質上垂直的側面。切割多層堆疊155包括交替的第一至第四層10、15、20、25，其中該第一至第四層的端部被暴露。

根據本揭露的實施例第9圖示出在每個切割多層堆疊155的任一側上的第一至第四層10、15、20、25上形成的源極/汲極的橫截面側視圖。在一個或多個實施例中，源極/汲極(S/D)區域200可以形成在第一至第四層10、15、20、25上，其中源極/汲極區域200可以藉由磊晶生長製程形成在第一至第四層10、15、20、25的暴露結晶面上。源極/汲極區域200可與切割多層堆疊155的其中一個或多個第一至第四層10、15、20、25中的每一者物理接觸和電接觸。

在各種實施例中，源極/汲極區域200可以是經適當摻雜的矽或矽鍺，以形成n型或p型場效應電晶體(nFET或pFET)。S/D區域可以原位(亦即，在形成期間)摻雜。根據本揭露的實施例，第9圖亦繪示在切割多層堆疊155、虛擬閘極160和S/D 200上形成的層間介電質200的橫截面側視圖。

在一個或多個實施例中，可以在源極/汲極區域200上形成層間介電質(ILD)210。層間介電質(ILD)210可以藉由覆蓋源極/汲極區域200以及虛擬閘極160的各部分和基板5表面的毯覆沉積而形成。層間介電質(ILD)210可以在虛擬閘極160的頂表面上方延伸，並且可以利用化學機械研磨(CMP)來移除多餘的材料並提供光滑、平坦的表面。在各種實施例中，層間介電質(ILD)210可以是氧化矽或低介電常數介電質，其中ILD可以藉由CVD、LPCVD或旋塗來形成。在各種實施例中，低介電常數介電質材料可以是經氟化物摻雜的氧化矽(例如，經氟化物摻雜的玻璃)、經碳摻雜的氧化矽、多孔氧化矽、旋塗的矽基聚合物材料(例如，四乙基原矽酸氫(TEOS)、倍半矽氧烷(HSQ)和甲基倍半矽氧烷(MSQ))或其組合。

根據本揭露的實施例，第10圖是在移除虛擬閘極填料167以及第一層10和第三層20之後，切割多層堆疊155上的層間介電質的橫截面側視圖。在一個或多個實施例中，移除虛擬閘極160的虛擬閘極填料167以暴露下面的切割多層堆疊155，其中可以選擇性地移除虛擬閘極填料。選擇性移除虛擬閘極填料167使下面的第一至第四層10、15、20、25的至少一部分暴露。側向間隔物163可以保留在切割多層堆疊155的至少一部分的周圍，以提供限定的開口220來形成主動閘極結構。在一個或多個實施例中，可以藉由各向同性蝕刻(例如，濕蝕刻)來移除虛擬閘極填料167，相對於側向間隔物163、第一層10和第三層20以及第二層15和第四層25，該各向同性蝕刻對虛擬閘極填料167的材料具有選擇性。根據本揭露的實施例，在移除虛擬閘極填料167之後，移除居間的第一層10和第三層20釋放了第二層15和第四層25。在一個或多個實施例中，移除切割多層堆疊155的第一層10和第三層20的剩餘部分以釋放第二層15和第四層25，其中第二層15和第四層25可被固定在源極/汲極區域200的相對端面處。第二層15和第四層25可以跨越虛擬閘極160的相對兩側上的二個源極/汲極區域200之間的距離。移除第一層10和第三層20可以在第二層15與第四層25之間形成氣隙139，其中第二層15和第四層25可以暴露於相對端面142處不與源極/汲極區域200直接接觸的四個側面上。在一個或多個實施例中，使用對第一層10和第三層20的材料具有選擇性的各向同性蝕刻(例如，濕蝕刻)來移除第一層10和第三層20。在各種實施例中，可以將蝕刻劑引入開口220中，使得蝕刻劑可以接取切割多層堆疊155的側面，包括第一層10和第三層20的側壁。在各種實施例中，第一層10位於基板5與第二層15之間，因此隨後形成的閘電極(例如，閘極填料層)可以包繞第二層15。

根據所揭露的實施例，第11圖是奈米層片元件300的橫截面側視圖。根據本揭露的實施例，奈米層片元件300包括在第二層15和第四層25的暴露表面上的閘極介電層230和閘極填料層250。在一個或多個實施例中，在第二層15和第四層25的暴露表面上形成閘極介電層230，其中可以藉由保形沉積製程(例如，ALD、CVD或其組合)來形成閘極介電層230。在各種實施例中，可以基於進入由第一層10和第三層20騰出的在第二層15和第四層25之間形成的空間的能力來選擇用於閘極介電層230的前驅物。在一個或多個實施例中，可以將用於閘極介電層230的前驅物引入開口220中。

在一個或多個實施例中，閘極介電層230形成在側向間隔物163內的開口220的底部處的切割堆疊155的相對兩側上的基板5的暴露表面上。閘極介電層230亦形成在側向間隔物163的內表面上。在一個或多個實施例中，閘極介電層230可以是絕緣介電層，例如氧化矽(SiO)、氮化矽(SiN)、氧氮化矽(SiON)、高介電常數介電質或該些材料的合適組合。

在各種實施例中，閘極介電層230可以是高介電常數介電材料，該高介電常數介電材料可以包括過渡金屬氧化物，但不限於此，諸如氧化鉿(例如，HfO₂)、氧化矽鉿(例如，HfSiO₄)、氧化氮矽鉿(Hf_wSi_xO_yN_z)、氧化鑭(例如，La₂O₃)、氧化鋁鑭(例如，LaAlO₃)、氧化鋯(例如，ZrSiO₄)、氧化矽鋯(例如，ZrSiO₄)、氧化氮矽鋯(Zr_wSi_x-O_yN_z)、氧化鉭(例如，TaO₂、Ta₂O₅)、氧化鈦(例如，TiO₂)、氧化鈦鍶鋇(例如，BaTiO₃-SrTiO₃)、氧化鈦鋇(例如，BaTiO₃)、氧化鈦鍶(例如，SrTiO₃)、氧化釔(例如，Y₂O₃)、氧化鋁(例如，Al₂O₃)、氧化鈧鉭鉛 (Pb(Sc_xTa_1-x)O₃)，以及铌锌酸铅(例如，PbZn_1/3Nb_2/3O₃)。高介電常數材料亦可包括摻雜劑，例如鑭及/或鋁。高介電常數化合物的化學計量可以改變。

在一個或多個實施例中，可形成功函數層在閘極介電層230上，其中功函數層和閘極介電層230可以圍繞第二層15和第四層25中的每一者的至少一部分。功函數層可以形成在第二層15與第四層25之間的閘極介電層230的暴露部分上。功函數層可以形成在閘極介電層230上，以調節閘電極的電特性。在各種實施例中，功函數層是任選的。功函數層的一部分可以形成在最底部第二層15下方的基板5上的閘極介電層230上。在一個或多個實施例中，功函數層可以填充在第二層15和第四層25上的閘極介電層230之間的空間中。可以藉由保形沉積(例如ALD)來形成功函數層。

在各種實施例中，功函數層可以是導電氮化物，包括但不限於氮化鈦(TiN)、氮化鋁鈦(TiAlN)、氮化鉿(HfN)、氮化矽鉿(HfSiN)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、氮化鎢(WN)、氮化鉬(MoN)、氮化鈮(NbN)；導電碳化物，包括但不限於碳化鈦(TiC)、碳化鋁鈦(TiAlC)、碳化鉭(TaC)、碳化鉿(HfC)；或其組合。功函數層可以包括多層功函數材料，例如功函數層可以是TiN/TiC堆疊。

在各種實施例中，功函數層可具有約3nm至約11nm的厚度，或者可具有約5nm至約8nm的厚度。

在一個或多個實施例中，形成閘極填料層250在閘極介電層230及/或任選的功函數層(若存在)上，其中閘極填料層250可以填充在側向間隔物163之間的開口220的空間中。閘極填料層250、閘極介電層230和任選的功函數層形成閘極結構在一個或多個第二層15和第四層25上，其中閘極填料層250和任選的功函數層形成導電閘電極。在各種實施例中，將閘極填料層250毯覆沉積在閘極介電層230及/或功函數層的暴露表面上。所形成的閘極填料層250可以在層間介電質210的頂表面上方延伸，其中可以藉由CMP來移除層間介電質210的頂表面上方的閘極填料層材料，以提供平坦、均勻的表面。在各種實施例中，閘極填料層250可以是導電金屬，其中該金屬可以是鎢(W)、鈦(Ti)、鉬(Mo)、鈷(Co)或導電碳材料(例如，碳奈米管、石墨烯等)，或其任何合適的組合。

在一個或多個實施例中，閘極介電層230和任選的功函數層包繞第二層15和第四層25中的每一者，且第二層15和第四層25分別在奈米層片315和325中形成通道。閘極填料層250圍繞每個奈米層片通道315和325(形成在第二層15和第四層25中)、閘極介電層230和任選的功函數層。閘極介電層230 可以向上延伸到側向間隔物163的內表面，且層間介電質(ILD)210可以在側壁間隔物163的外表面上。

在各種實施例中，可將電觸點形成到奈米層片元件300的閘極結構和源極/汲極區域200。

在第11圖的一些實施例中，第二奈米層片325形成在基板5上的第一奈米層片315之上，並與第一奈米層片315對齊。在某些實施例中，第三奈米層片形成在第二奈米層片上方並與該第二奈米層片對齊。在其他實施例中，多個奈米層片未以佈置堆疊來配置。舉例來說，第二奈米層片形成為與基板上的第一奈米層片橫向相鄰並與其對齊。在某些實施例中，第三奈米層片形成為與第二奈米層片橫向相鄰並與其對齊。

因此，本揭露的實施例包括多個方法，此些方法包括形成第一第IV族半導體層10在基板5上；形成第二鍺層15在第一層10上；以及藉由移除第一層10的一部分來形成第一奈米層片315。

本揭露的另外的實施例包括一種結構，此結構包括基板5以及在基板5上的第一鍺奈米層片315，該第一鍺奈米層片315與基板5間隔開，且該第一鍺奈米層片315包括第一通道區域。在一些實施例中，第一奈米層片315位於源極與汲極200之間。

在一些實施例中，藉由選擇性濕蝕刻來移除第一層10和第三層20。在一些實施例中，使用鹼性溶液來移除第一層10和第三層20的部分。在一些實施例中，鹼性溶液包含氫氧化銨(NH₄OH)。

在一些實施例中，鹼性溶液的濃度範圍為約1%至約50%。在一些實施例中，第一層10和第三層20與鹼性溶液接觸的溫度範圍為約50℃至約100℃。在一些實施例中，使鹼性溶液與第一層10和第三層20接觸約5分鐘至約40分鐘的時間長度。在一些實施例中，接觸時間為約5分鐘至約30分鐘。

在一些實施例中，第一層10和第三層20是SiSn，並且鹼性溶液的濃度範圍為約1%至約50%。在一些實施例中，第一層10和第三層20是SiSn，並且第一層10和第三層20與鹼性溶液接觸的溫度範圍為約50℃至約100℃。在一些實施例中，第一層10和第三層20是SiSn，並且與鹼性溶液接觸約5分鐘至約30分鐘的時間長度。在一些實施例中，第一層10和第三層20是SiSn，鹼性溶液的濃度範圍為約1%至約50%，並且第一層10和第三層20與鹼性溶液接觸的溫度範圍為約50℃至約100℃。在進一步的實施例中，第一層10和第三層20是SiSn，鹼性溶液的濃度範圍為約1%至約50%，並且接觸時間範圍為約5分鐘至約30分鐘。在特定實施例中，第一層10和第三層20是SiSn，第一層10和第三層20與鹼性溶液接觸的溫度範圍為約50℃至約100℃，並且接觸時間範圍為約5分鐘至約30分鐘。在特定實施例中，第一層10和第三層20是SiSn，鹼性溶液的濃度範圍為約1%至約50%，溫度範圍為約50℃至約100℃，並且接觸時間範圍為約5分鐘至約30分鐘。

在一些實施例中，第一層10和第三層20是SiGeSn，並且鹼性溶液的濃度範圍為約1%至約50%。在一些實施例中，第一層10和第三層20是SiGeSn，並且具有SiGeSn的第一層10和第三層20與鹼性溶液接觸的溫度範圍為約50℃至約100℃。在一些實施例中，第一層10和第三層20是SiGeSn，並且具有SiGeSn的第一層10和第三層20與鹼性溶液接觸的時間長度為約5分鐘至約30分鐘。在一些實施例中，第一層10和第三層20是SiGeSn，鹼性溶液的濃度範圍為約1%至約50%，並且具有SiGeSn的第一層10和第三層20與鹼性溶液接觸的溫度範圍為約50℃至約100℃。在其他實施例中，第一層10和第三層20是SiGeSn，鹼性溶液的濃度範圍為約1%至約50%，並且接觸時間範圍為約5分鐘至約30分鐘。在特定實施例中，第一層10和第三層20是SiGeSn，具有SiGeSn的第一層10和第三層20與鹼性溶液接觸的溫度範圍為約50℃至約100℃，並且接觸時間範圍為約5分鐘至約30分鐘。在特定實施例中，第一層10和第三層20是SiGeSn，鹼性溶液的濃度範圍為約1%至約50%，具有SiGeSn的第一層10和第三層20與鹼性溶液接觸的溫度範圍為約50℃至約100℃，並且樣品的接觸時間範圍為約5分鐘至約30分鐘。

在一些實施例中，鹼性溶液包含NH₄OH和H₂O。在其他實施例中，鹼性溶液包含比率範圍為約1：6至約1：12的NH₄OH和H₂O。在一些實施例中，鹼性溶液包含比率範圍為約1：8至約1：10的NH₄OH和H₂O。在各種實施例中，鹼性溶液包含比率為約1：9的NH₄OH和H₂O。在一些實施例中，第一層10和第三層20是SiSn，並且鹼性溶液包含NH₄OH。在其他實施例中，第一層10和第三層20是SiGeSn，並且鹼性溶液包含NH₄OH。

本文所述的鍺奈米層片的橫截面可具有任何合適的形狀。例如，鍺奈米層片的橫截面可以具有實質上矩形的形狀。在其他實施例中，鍺奈米層片的橫截面是實質上梯形的形狀。在其他實施例中，鍺奈米層片的橫截面具有圓形形狀。在其他實施例中，鍺奈米層片的橫截面具有卵形形狀。

在本揭露的方法的替代實施例中，在第4圖所示的處理步驟之後，該製程前進到第12圖中所繪示的步驟。如第12圖所示，形成絕緣層30在具有交替層的異質結構35上。換言之，在形成具有交替的第IV族半導體層和鍺層的堆疊35之後，形成絕緣體層30。在各種實施例中，絕緣體層30形成在第四層25上。

可使用為下一個處理步驟提供足夠保護的任何合適的絕緣體。在一些實施例中，絕緣體層30包含矽(Si)。在一些實施例中，絕緣體包含二氧化矽(SiO₂)。在其他實施例中，絕緣體層30包含鉿(Hf)。在一些實施例中，絕緣體層30包含氧化鉿(HfO₂)。

可以使用任何合適的方法來形成絕緣體層30。例如，在各種實施例中，使用PECVD來形成絕緣體層30。

在一些實施例中，絕緣體層30的厚度範圍為約10nm至約500nm。在一些實施例中，絕緣體層30的厚度範圍為約20nm至約250nm。

如第13圖所示，將堆疊塑形為使其包括藉由窄部分45連接的二個寬部分或墊40a、墊40b。在一些實施例中，藉由形成圖案在堆疊上並移除圖案周圍的材料來對堆疊進行塑形。在各種實施例中，圖案是光致抗蝕劑。可以使用任何合適的蝕刻製程，例如反應性離子蝕刻(RIE)。在特定實施例中，使用RIE來移除圖案周圍的材料。

在一些實施例中，窄部分45的寬度範圍為約1微米(μm)至約10μm。在各種實施例中，將處理寬部分40a、寬部分40b以形成用於電接觸的墊40a、墊40b，並且將處理窄部分45以形成奈米層片。

在一些實施例中，所得窄區域45的寬度w的範圍為約3μm至約7μm。在各種實施例中，窄區域45的寬度為約5μm。

墊40a、墊40b可以是任何合適的形狀。在各種實施例中，墊40a、墊40b實質上是矩形的。在一些實施例中，墊40a、墊40b實質上是方形的。在其他實施例中，墊40a、墊40b實質上是卵形的。在一些實施例中，墊40a、墊40b實質上是圓形的。

如第14圖所示，樣品經歷進一步處理以使窄區域45變窄。在一些實施例中，將窄區域45塑形以形成奈米層片區域50。可以使用任何合適的技術(例如，聚焦離子束(FIB))來對窄區域45進行塑形。在各種實施例中，藉由FIB來對窄區域45進行塑形。

在一些實施例中，所得奈米層片區域50的寬度w1範圍為約1nm至約100nm。在各種實施例中，奈米層片區域50的寬度範圍為約2nm至約20nm。在特定實施例中，奈米層片區域50的寬度範圍為約5nm至約10nm。

如第15圖所示，移除絕緣層30。可以使用任何合適的技術(例如，蝕刻)來移除絕緣層30。在一些實施例中，使用蝕刻溶劑來移除絕緣層30。可以使用任何合適的蝕刻溶劑(例如，氫氟酸(HF)溶液)。在一些實施例中，蝕刻溶劑是HF溶液。在一些實施例中，使用緩衝氧化物蝕刻(BOE)來移除絕緣層30。

在一些實施例中，第一通道55a和第二通道55b分別形成在第二層15和第四層25的奈米層片區域50中。

在移除絕緣層30之後，移除第一第IV族半導體層10和第三第IV族半導體層20，以透過暴露奈米層片的表面來形成奈米層片315、奈米層片325，如第16圖所示。

在一些實施例中，藉由選擇性濕蝕刻來移除第一層10和第三層20。在一些實施例中，使用鹼性溶液來移除第一層10和第三層20。在一些實施例中，鹼性溶液包含氫氧化銨(NH₄OH)。

第17A圖至第17F圖繪示在此處理階段之結構的橫截面視圖。第17A圖繪示標記有線A-A的結構的透視圖。第17B圖繪示第17A圖的結構在線A-A處的橫截面的透視圖。

本文所述的鍺奈米層片的橫截面可具有任何合適的形狀。例如，鍺奈米層片的橫截面可以具有實質上矩形的形狀，如第17B圖所示。在其他實施例中，鍺奈米層片的橫截面實質上是梯形的形狀。在其他實施例中，鍺奈米層片的橫截面具有圓形形狀。在其他實施例中，鍺奈米層片的橫截面具有卵形形狀。

在一些實施例中，形成第一通道55a在鍺奈米層片315中，並形成第二通道55b在鍺奈米層片325中，如第17B圖所繪示。

第17C圖繪示標有線B-B的樣品的透視圖。第17D圖繪示第17C圖的樣品在線B-B處的橫截面透視圖。第17E圖繪示標有線C-C的樣品的透視圖。第17F圖繪示第17E圖的樣品在線C-C處的橫截面透視圖。

隨後可以蝕刻基板5或其一部分，如第18圖所示，第18圖繪示類似於第17B圖中所示視圖的橫截面的透視圖。可以使用任何合適的蝕刻製程，例如RIE。

在各種實施例中，基板的一部分形成柱65，柱65與奈米層片315、奈米層片325對齊。在一些實施例中，柱65具有與奈米層片315和奈米層片325實質上相同的寬度。

在其他實施例中，經由柱65的高度來改變柱65的寬度。在一些實施例中，柱65具有實質上梯形的形狀，如第19圖所示。在一些實施例中，至少一個鍺奈米層片315的橫截面實質上是梯形的。

接著，沉積介電層70，如第18圖和第19圖所示。在一些實施例中，介電層70在結構上是保形的。在一些實施例中，介電層70接觸鍺奈米層片的所有四個面，如第18圖和第19圖所示。因此，本揭露的實施例包括多個元件，所述多個元件包括基板5；第一墊40a，位於基板5上；第二墊40b，位於基板5上；第一鍺奈米層片315，位於第一墊40a與第二墊40b之間；以及介電層70，圍繞第一鍺奈米層片315的至少一部分，該介電層70佈置在基板5與第一鍺奈米層片315之間。

在各種實施例中，介電層70是最終元件中的閘極介電質。

可以使用任何合適的方法來形成介電層70(例如，原子層沉積(ALD)、CVD等)。在特定實施例中，藉由ALD來沉積介電層70。在其他實施例中，藉由CVD來沉積介電層70。

在一些實施例中，介電層70可包含薄氧化物層。在一些實施例中，介電層70是高介電常數介電材料，諸如HfO₂或氧化鋯等。Hf、鋁(Al)、鑭(La)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鍶(Sr)、鉛(Pb)及/或類似物的其他氧化物及/或氮化物，亦可以在介電層70中使用。在各種實施例中，介電層70是氧化鋁(Al₂O₃)。在其他實施例中，介電層70是HfO₂。在其他實施例中，介電層70是二氧化矽。

在一些實施例中，介電層圍繞各個奈米層片315、325的四個面的至少一部分。在一些實施例中，介電層70圍繞第一通道55a和第二通道55b。在一些實施例中，介電層70圍繞各奈米層片315、325的所有四個面，如第18圖和第19圖所示。

如第20圖所示，移除覆蓋結構之墊40的介電層70部分。可以使用任何合適的技術(例如，蝕刻)來移除該介電層70部分。在一些實施例中，使用合適的蝕刻溶劑來移除介電層70。在一些實施例中，使用緩衝氧化物蝕刻(BOE)來移除介電層70。

在移除介電層70之後，形成金屬層80。任何合適的金屬可用於金屬層80(例如，鎳、鋁、金、鉑等)。在一些實施例中，將金屬層80沉積在第一墊40以及第二墊(未圖示)上。在一些實施例中，可以移除覆蓋鍺奈米層片315、鍺奈米層片325的一部分的介電層70部分。

在各種實施例中，進一步處理該結構以形成閘極環繞(gate all around,GAA)電晶體。可以藉由任何合適的方法來圖案化此類GAA電晶體結構。例如，可以使用一個或多個光刻製程來圖案化該結構，該一個或多個光刻製程包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光刻和自對準製程，從而允許創建具有例如比使用單個直接光刻製程可獲得的節距更小的節距的圖案。例如，在一個實施例中，形成犧牲層在基板上方，並使用光刻製程進行圖案化。使用自對準製程形成間隔物在經圖案化的犧牲層旁邊。接著，移除犧牲層，且可使用剩餘的間隔物來圖案化GAA結構。

在特定實施例中，將金屬閘極沉積在鍺奈米層片315、鍺奈米層片325上的介電層70的至少一部分上。可以使用任何合適的方法來形成金屬閘極。在各種實施例中，使用保形方法來形成金屬閘極。金屬閘極可包含鈦、鉭、鎢、鉬、釕、鉑、鈷、鎳、鈀、鈮、鋁、銅，或其合金。在一些實施例中，金屬閘極包括含金屬的材料，例如氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、碳化鋁鉭(TaAlC)、碳化鈦(TiC)、Co、Al、鋁化鈦(TiAl)、HfTi、矽化鈦(TiSi)、矽化鉭(TaSi)，或碳化鋁鈦(TiAlC)。

在一些實施例中，金屬閘極包括多於一層的金屬、金屬合金、含金屬的材料或其組合。在各種實施例中，金屬閘極包括功函數金屬層。在一些實施例中，功函數金屬層包括一層或多層金屬材料，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC。

包括根據本文描述的實施例的鍺奈米層片的元件可用於高速電子裝置中以提供改善的效能。作為奈米層片通道之包括所述鍺奈米層片的元件提供比FinFET和FET更好的性能，該FinFET和FET包括作為與通道相同規模的矽奈米層片。舉例而言，在7nm節點或超過7nm節點時，與矽相比，鍺表現出更大的電子或電洞遷移率，與Si基奈米層片相比，此提供了優越的通道/閘極性能。此外，所述鍺奈米層片與7nm節點技術中的傳統鰭式場效電晶體(FinFET)相比，所述鍺奈米層片提供具有優越性能的閘極環繞FET。利用本揭露的鍺奈米層片作為通道的FET不僅表現出更好的閘極控制和更大的汲極電流，而且所描述的鍺奈米層片亦具有優異的靜電和短通道控制。此外，在用於生產FET的製程中使用本文揭露的鍺奈米層片避免了與該規模的技術相關的一些圖案化挑戰(例如，光刻挑戰、植入挑戰等)。

在各種實施例中，本揭露提供了包括鍺奈米層片的元件，所述鍺奈米層片包括位於基板上的通道區域。

本揭露更提供了數種元件，該些元件包括佈置在基板上方和源極與汲極之間的鍺奈米層片，以及佈置在基板與鍺奈米層片之間的介電層。在一些實施例中，介電層和金屬層圍繞鍺奈米層片。

本揭露的實施例更包括此類方法，該方法包括形成第IV族半導體層在基板上以及形成鍺層在第IV族半導體層上，隨後移除第IV族半導體層的部分以提供在基板上的鍺奈米層片。

本揭露的實施例亦包括此類方法，此方法包括接收晶圓，晶圓包含基板上交替的第IV族半導體層和鍺層，對該堆疊進行塑形以在第一墊與第二墊之間形成一窄部分，藉由移除第IV族半導體層的窄部分來形成複數個鍺奈米層片；以及沉積介電材料，此介電材料圍繞各該複數個鍺奈米層片的至少一部分。

依據本揭露的一些實施方式，半導體製程的方法更包括：在對交替半導體層堆疊塑形之前，形成絕緣體層於交替半導體層堆疊上。

依據本揭露的一些實施方式，絕緣體層為二氧化矽(SiO₂)。

依據本揭露的一些實施方式，對該交替半導體層堆疊塑形之步驟包括以下步驟：形成圖案於絕緣體層上；以及藉由反應性離子蝕刻來移除圖案周圍的交替半導體層堆疊的部分。

依據本揭露的一些實施方式，半導體製程的方法更包括以下步驟：在對交替半導體層堆疊塑形之後，移除絕緣體層的任何剩餘部分。

依據本揭露的一些實施方式，移除第IV族半導體層的窄部分之步驟包括以下步驟：進行選擇性濕蝕刻。依據本揭露的一些實施方式，第IV族半導體為矽-鍺-錫(SiGeSn)或矽-錫(SiSn)。

此外，本揭露提供了此類方法，此方法包括形成堆疊，此堆疊包括在基板上的第IV族半導體層，在第一層上的鍺層，在第二層上的第IV族半導體層，以及在第三層上的鍺層，以及藉由選擇性濕蝕刻第IV族半導體層的部分以暴露鍺層的表面來形成奈米層片。

依據本揭露的一些實施方式，半導體製程的方法更包括以下步驟：形成介電層於第一奈米層片和第二奈米層片上，介電層圍繞第一奈米層片和第二奈米層片的至少一部分。

依據本揭露的一些實施方式，半導體製程的方法更包括對堆疊進行塑形以形成第一墊、第二墊以及窄部分，窄部分設置在第一墊與第二墊之間。

依據本揭露的一些實施方式，對堆疊進行塑形之步驟包括以下步驟：沉積絕緣層於堆疊上，以及使用反應性離子蝕刻、聚焦離子束(FIB)或兩者來移除一部分的絕緣層和堆疊。

依據本揭露的一些實施方式，選擇性濕蝕刻第一層的部分及第三層的部分之步驟包括以下步驟：在約50℃至約100℃範圍內的溫度下將第一層和第三層浸泡在鹼性溶液中達到約5分鐘至約30分鐘範圍的時間。

另外，本揭露提供了此類方法，此方法包括沉積具有交替的鍺層和第IV族半導體層的異質結構，該第IV族半導體包含錫，對異質結構進行塑形以形成第一墊、第二墊和窄部分，窄部分連接第二墊與第一墊；以及移除第IV族半導體層的窄部分以形成鍺奈米層片。

依據本揭露的一些實施方式，半導體製程的方法更包括以下步驟：沉積介電材料，介電質材料圍繞各個鍺奈米層片中的至少一部分。

依據本揭露的一些實施方式，第IV族半導體是矽-錫(SiSn)。

依據本揭露的一些實施方式，第IV族半導體包含濃度範圍從約20.3%至約25.5%的Sn。

依據本揭露的一些實施方式，第IV族半導體包含濃度範圍從約15%至約20.3%的Sn。

依據本揭露的一些實施方式，第IV族半導體是矽-鍺-錫(SiGeSn)。

依據本揭露的一些實施方式，第IV族半導體包含濃度範圍從約0.1%至約25.5%的Sn。

依據本揭露的一些實施方式，第IV族半導體包含濃度範圍為約0.1%至約20.3%的Sn。

先前概述了若干實施例的特徵，使得本領域技藝人士可以更好地理解本揭露的各方面。本領域技藝人士應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現與本文介紹的實施例相同的優點。本領域技藝人士亦應當認識到，此類等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。