CN107591442B - 具有至2d材料有源区的接触件的场效应晶体管 - Google Patents

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Abstract

本发明实施例描述了具有2D材料层有源区的示例性FET器件及其制造方法。例如，黑磷有源区具有在沟道区中的第一厚度和在源极/漏极(S/D)区中的更大的第二厚度。在S/D区中的BP具有侧壁，该侧壁接触设置在FET上方的接触件。栅电极设置在沟道区上方。在一些实施例中，侧壁具有钝化的边缘。在一些实施例中，侧壁是非线性的。在一些实施例中，应力层设置在2D材料层上方。本发明实施例涉及具有至2D材料有源区的接触件的场效应晶体管。

Description

具有至2D材料有源区的接触件的场效应晶体管
技术领域
本发明实施例涉及具有至2D材料有源区的接触件的场效应晶体管。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)，或简单地场效应晶体管(FET)或晶体管广泛地用在集成电路(IC)中，该集成电路包括数字集成电路、射频(RF)模拟电路等。可减小或按比例缩小晶体管的栅极长度以增加IC中晶体管的封装密度并增加它们的速度性能。然而，具有不断小型化的栅极长度的晶体管经历了诸如增加的断态泄漏电流的不期望的短沟道效应。
解决抑制短沟道效应的一种方法是采用具有减小的厚度的半导体沟道，称为超薄主体晶体管。超薄主体晶体管可采用超薄沟道材料。2D材料，也称为少数层(few-lay)材料，是少数层原子的晶体材料，该材料是用于薄沟道材料的有前景的候选。具有高迁移率的2D材料的一种类型是黑磷(BP)。BP是层状材料；BP的单层叫做“磷烯”。BP是具有直接带隙的半导体，该直接带隙介于从单层的1.5eV至在第一布里渊区的Γ点处的五层堆叠件的0.59eV的范围中。
现有的晶体管和制造具有BP或其他2D材料、沟道的晶体管的方法具有限制其性能的不期望的接触电阻。例如，一些方法可提供射频(RF)晶体管，其使用BP作为沟道材料可表现出电流增益，截止频率(fT)和最大的振荡频率(fmax)比所期望的更低。
发明内容
根据本发明的一些实施例，提供了一种场效应晶体管(FET)，包括：2D材料层，位于衬底上方，所述2D材料层包括沟道区和源极/漏极区，其中，所述2D材料层在所述沟道区中具有第一厚度和在所述源极/漏极区中具有第二厚度，所述第二厚度大于所述第一厚度；接触件，接触位于所述源极/漏极区中的所述2D材料层的侧壁；以及栅电极，位于所述沟道区上方。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：黑磷(BP)层，位于介电层上；栅极结构，位于所述黑磷层的沟道区上方，所述黑磷层的沟道区具有第一厚度；接触件，接触位于具有第二厚度的源极/漏极区上方的所述黑磷层，所述第二厚度在至少一个单层上不同于所述第一厚度。
根据本发明的又一些实施例，还提供了一种制造场效应晶体管(FET)的方法，包括：在衬底上形成黑磷(BP)层，其中，所述黑磷层具有第一边缘和横穿至所述第一边缘的第二边缘；将所述黑磷层暴露于包括氧以及硫与硒中的至少一种的混合物中；在每个所述第一边缘和所述第二边缘处吸附所述硫和所述硒的至少一种；以及形成接触所述第一边缘的接触件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是多个BP层的透视图。
图1B是多个BP层的顶视图。
图2是根据本发明的各个方面的形成在衬底上的BP层的有源区的实施例的透视图。
图3是根据本发明的各个方面示出制造FET的方法的实施例的流程图，该FET包括2D材料的修改的厚度。
图4是根据图3的方法的方面且根据本发明的各个方面创建的FET的实施例的透视图。
图5是根据图3的方法的方面且根据本发明的各个方面创建的FET的实施例的对应的顶视图。
图6A和图6B是根据图3的方法的方面且根据本发明的各个方面创建的FET的实施例的对应的截面图。
图7是根据本发明的各个方面示出制造FET的方法的实施例的流程图，该FET包括具有钝化的2D材料边缘。
图8是根据图7的方法的方面且根据本发明的各个方面创建的FET的实施例的截面图。
图9是对应于图8的FET的实施例的相应的顶视图。
图10是根据本发明的各个方面示出制造FET的方法的实施例的流程图，该FET包括施加的应力层。
图11是根据图10的方法的方面且根据本发明的各个方面创建的FET的实施例的截面图。
图12是对应于图11的FET的实施例的相应的顶视图。
图13是根据本发明的各个方面示出制造FET的方法的实施例的流程图，该FET包括具有非线性轮廓的2D材料边缘。
图14是根据图13的方法的方面且根据本发明的各个方面创建的FET的实施例的截面图。
图15和图18是适合于本发明的各个方面的具有变化的接触件位置的FET的不同实施例的透视图。
图16和图17提供了对应于图15的实施例的截面图和顶视图。
图19A、图19B、图19C、图19D提供了根据本发明的各个方面的鳍式场效应晶体管(finFET)的实施例的对应的透视图和截面图。
图20A示出器件900A的透视图。
图20B示出沿着图20A的线3-3的器件900A的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件。更具体地，本发明涉及诸如场效应晶体管(FET)的半导体器件，该场效应晶体管具有包括2D材料的有源区且包括沟道层。本文中讨论的2D材料的一种类型是黑磷(BP)。然而，本发明的实施例也应用现在已知的或以后发展的诸如石墨烯、硫化钼和/或其他2D材料的2D材料的其他类型，并且包括2D材料的组合。本文中使用的术语“BP层”是指磷烯的一层或磷烯的多层。“单个BP层”是指磷烯的一个单层。类似地，“2D材料单层”或“单个2D层”是指2D材料的一个原子层；“2D层”通常是指2D材料的一个或多个原子层。
图1A示出黑磷(BP)100的原子结构的透视图，该BP 100包括102、104、106三层。图1B示出BP 100的顶视图。102、104和106每层是具有共价键合的、磷的结晶同素异形体的磷烯的层。如所示出的，磷烯的晶体结构是折叠层，其中磷原子位于两个平行平面上。图1A的BP 100示出单层之间的间隙，提供该间隙仅仅是便于理解并不旨在意味着它们之间间隔的任何特定的距离，但是表示弱的层间范德华引力。如下文中讨论的，这种弱的层间相互作用在单独的层内提供合适的机械或化学分离以在区域中提供厚度变化。在实施例中，两个磷烯层之间的周期(或间隔)是约0.53nm。BP 100具有有限的带隙。
如图1A所示，对应于2D平面中的方向的x方向垂直于每层102、104、106的“脊线”。对应于2D平面中的方向的y方向平行于每层102、104、106的“脊线”。BP 100(和包括BP 100的层)具有被x方向和y方向的每个中的切割边缘限定的边缘态；这种边缘态在本文中也称为端边缘。存在第一端边缘，用于BP 100的每层102、104、106的x方向上的切割；这种端边缘也称为“扶手椅边缘”。在“扶手椅边缘”处，该边缘可以是半导电的。端边缘用于BP 100的每层102、104、106的y方向上的切割，其提供称为“之字形原子配置”或“之字形边缘”的边缘态。在y方向上的端边缘可提供金属性能。
图2示出绝缘层202，该绝缘层具有设置在其上的两个有源区204。每个有源区204包括2D材料。在实施例中，每个有源区204包括至少一个BP层。形成有源区204的2D材料可大致类似于上文中描述的BP 100的一个或多个层102、104、106。绝缘层202和有源区204可设置在衬底上，从而适合于制造半导体器件。在实施例中，绝缘层202包括氧化硅、氧化铝和/或包括例如，非晶介电材料的其他合适的组合物。在实施例中，绝缘层202提供了平坦的顶面。在实施例中，绝缘层202提供用于诸如鳍元件的拓扑结构或者根据诸如鳍元件的拓扑结构形成。见，例如，图19A和图19B。
类似于图1A和图1B的BP 100，形成有源区204的2D材料的原子配置是折叠结构。x方向是指2D平面中的垂直于脊线的方向；y方向是指2D平面中的平行于脊线的方向。图2示出沿着x方向的切割线，并且限定了沿着有源区204的x方向的端边缘是“扶手椅”边缘。切割线沿着y方向并且限定了沿着有源区204的y方向的端边缘是“之字形”边缘。
像上文中的BP 100的有源区204在它们的载流子传输特性中是各向异性的。换言之，载流子迁移率在有源区204的x方向上更大(因为它具有图1A和图1B的x方向)。因此，为了提供期望的载流子传输特性，栅极结构可以设置在有源区204上，从而使得栅极长度限定在x方向上并且栅极宽度限定在y方向上。有源区204提供了可用的长度Lx和可用的宽度Wy。换言之，要形成在有源区204上的晶体管的源极至漏极方向的定向是在磷烯的光有效质量的方向上(x方向)。在实施例中，用于电子/空穴的有效质量是约0.3m0，在x方向上采用自由电子质量m0作为参考。在实施例中，用于电子的有效质量在y方向上是约8.3m0并且用于空穴的有效质量在y方向上是约2.6m0。
有源区204包括通过各种技术形成的2D材料。接下来提供了形成用于有源区204的黑磷的2D材料的示例性讨论。然而，这种描述仅为示例性且不旨在限制具体要求以外的内容。作为一个实例，可通过短路传输反应由红磷和锡/锡碘作为矿化添加剂来生长斜方晶系的黑磷。在另一实例中，黑磷可以由白磷在高压(例如，约13,000kg/cm2)下在某一温度(例如，约200摄氏度)来合成。可通过沉积时间来控制有源区204的2D材料的厚度。在实施例中，有源区204的厚度可在从1个单层至20个单层的范围内。如下文中讨论的，在一些实施例中有源区的厚度可以在不同的区域(例如，沟道区和源极/漏极(S/D)区)之间变化。在一些实施例中，有源区的厚度是连续的。
在一些实施例中，有源区204的厚度介于磷烯的约1个单层和约20个单层之间(约10.6nm的厚度)；在进一步的实施例中，有源区204的厚度介于约1个单层和10个单层之间(约5.3nm的厚度)。在实施例中，有源区204中磷烯的多层的间隔是约0.53nm。
在衬底和/或绝缘层202上的多个有源区204可彼此隔开。在一些实施例中，有源区通过小于约20纳米(nm)，诸如小于约5nm隔开。“x”方向上的长度Lx的示例性尺寸在从约10nm至大于1000微米的范围内，在又一实施例中，Lx介于约20nm和约100nm之间。“y”方向上的宽度Wy可以小到几个纳米，诸如从约2nm至约20nm。每个有源区204可采用矩形的形状或包括多边形形状的其他几何形状。
图2也示出提供有源区，该有源区具有设置在其上的钝化层。边缘钝化件208和表面钝化件210的层设置在形成有源区204的2D材料上。表面钝化件210和/或边缘钝化件208可为有源区204的2D材料提供保护以防止其暴露于环境空气，因此避免与环境条件中的水分反应。表面钝化件210和边缘钝化件208可在单独的步骤中形成并且可以包括相同或不同的材料。表面钝化件210和/或边缘钝化件208可包括氧化的金属组合物、电介质组合物、半导体组合物和/或其他合适的材料。在一些实施例中，至少在区域中省略(和/或去除、图案化等)下文中讨论的钝化件208和/或210，该区域包括源极/漏极接触件将接触有源区204的区域、栅极堆叠件被设置在有源区上方的区域、和/或需要与有源区204连接的其他区域。可在2015年12月15日提交题为“具有黑磷沟道的场效应晶体管及其制造方法”的第14/969，813号申请中提供表面钝化件和/或边缘钝化件的进一步讨论，其全部内容结合于此作为参考。
如图20A和20B所示，边缘钝化工艺用钝化层906A覆盖那些边缘。图20A示出器件900A的透视图，而图20B示出沿着图20A的线3-3的器件900A的截面图。虽然未示出在该制造阶段的器件900B的透视图，但是本领域普通技术人员可以基于本发明得到它。在这方面，图20B还示出了在该制造阶段处的器件900B的截面图。边缘钝化工艺可以采用类似于表面钝化的技术。在边缘钝化工艺的第一实施例中，沉积铝的超薄层(至少0.5nm)并随后对其进行氧化。在边缘钝化工艺的第二实施例中，通过ALD沉积诸如Al2O3的介电材料的边缘钝化层。边缘钝化的其他实施例在本发明的范围内。
在图20A和20B所示的实施例中，在衬底902上方产生多个BP有源区901。每个BP有源区901包括被表面钝化层906的部分和边缘钝化层906A的部分覆盖的BP层904的部分。多个BP有源区901可以彼此间隔小于20nm(诸如小于5nm)。每个BP有源区901在“x”方向上可以具有在从10nm至大于1微米的范围内(诸如从20nm至100nm)的长度Lx，并且在“y”方向上可以具有小到几个纳米(诸如从2nm至20nm)的宽度Wy。每个BP有源区901可以采取矩形或另一几何或多边形的形状。此外，不同有源区901中的磷烯层的数量可以相同或不同。例如，一个BP有源区901可以具有两个磷烯层，而另一个BP有源区901可以具有三个磷烯层。这提供了改进的设计灵活性，因为BP有源区901中堆叠的磷烯层的数量决定了BP有源区901的带隙，这继而影响所得晶体管的诸如阈值电压和导通状态与截止状态电流的各种电特性。在各个实施例中，两个BP有源区901中的磷烯层的数量可以相同或不同。此外，每个BP有源区901可以包括任何数量的磷烯层。
图3、图7、图10和图13介绍了使用本发明的各个方面制造FET的方法，并且提供了至FET的接触件。图4、图5、图6A、图6B、图8、图9、图11、图12和图14提供了根据对应的方法制造的FET的示例性实施例的若干图。可结合各个方法的一个或多个步骤来形成单个FET。换言之，例如，可实施两种方法(例如图3和图7)的元件来制造单个FET，从而使得单个FET可表现出两种方法的元件。在一些实施例中，实施每种方法来形成FET，而不需要其他实施例的元件。图3、图7、图10和图13的方法仅是示例性的，并且不旨在限制本发明，除了权利要求中明确列举的之外。可在每种方法之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可替换、消除或转移所描述的一些操作。
现在参照图3，示出制造具有2D有源区的FET和形成至FET的接触件的方法300。在方法300的实施例中，如下文中讨论的，制造包括有源区的FET，该有源区具有与源极/漏极区中和/或源极/漏极区的接触件接合区中的2D材料的厚度不同的沟道区中的2D材料的厚度。图4、图5、图6A和图6B提供了根据本发明的一个或多个方面和方法300的示例性实施例制造的对应的FET 400的实施的不同角度的图。应当注意，图4示出单个FET 400，图5和图6A/6B示出两个FET 400(400B)；然而可使用方法300同时形成任何数量的FET。
方法300开始于阶段302，这里提供了具有有源区的衬底，该有源区包括2D材料。衬底可包括诸如上文中参照图2的绝缘层202描述的介电层。有源区大致类似于上文中参照图2所讨论的有源区204。2D材料可以是包括一层或多层磷烯的BP层。其他2D材料的一层或多层也是可能的。
衬底可以是诸如硅衬底的半导体衬底。衬底可包括各种层，各种层包括形成在半导体衬底上的导电层或绝缘层。衬底可以包括取决于本领域已知的设计需求的各种掺杂配置。衬底还可以包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底可以包括化合物半导体和/或合金半导体。示例性组合物包括硅或另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。此外，在一些实施例中，衬底可包括外延层(epi层)，衬底可以被应变以增强性能，衬底可以包括绝缘体上硅(SOI)结构，和/或衬底可具有其他合适的增强部件。
参照图4的实例，提供衬底402。衬底402包括诸如氧化硅或其他合适的绝缘材料的绝缘层。在实施例中，绝缘层形成了衬底402的顶面，从而使得有源层404直接设置在绝缘层上。在实施例中，衬底402包括设置在块状衬底上的第一半导体层和设置在第一半导体层上的介电层。介电层可形成用于将要设置在其上的有源层404的顶面。介电层可延伸在浅沟槽隔离部件之间，将在下文中讨论。STI部件可进一步从衬底402的顶面的表面而不是介电层的表面延伸。在其他实施例中，在半导体材料上设置有源层404。在衬底402上设置2D材料区(例如，BP层)404。(应当注意，虽然在本文中称为BP层404，但是本领域的普通技术人员将意识到，现在已知或以后发展的其他2D材料可从本发明获益，并且本文中示出的方法和器件也包括其他2D材料的实施例)。BP层404大致类似于上文中参照图2所讨论的有源区204，和/或包括大致类似于上文中参照图1A、图1B所讨论的BP 100的材料。在实施例中，衬底402包括绝缘材料层并且BP层404直接形成在绝缘层的表面上。
BP层404可包括一层或多层(例如，磷烯)。下文中进一步详细地讨论BP层404，包括其厚度轮廓，该轮廓包括t1和t2(图6A、图6B(包括t3))。
BP层404可具有设置在其顶面上的钝化层406。钝化层406大致类似于上文中参照图2所描述的钝化层210。钝化层406可以是金属、半导体或绝缘层。在实施例中，在框304之前形成钝化层406，在下文中讨论。可从BP层404的区域去除(或可选地没有形成在其上)钝化层406的部分，在该区域处，另一部件与BP层404交界，例如，该接触栅极结构或接触件的区域。
然后方法300进行到框304，这里提供了具有2D材料的变化厚度的区域的厚度轮廓。在实施例中，在沉积之后修改BP材料的厚度，例如，在框302之后实施框304。在实施例中，不修改BP材料的厚度，框304可选地包括在方法300的一些实施例中。
在一些实施例中，各种图案化的方法可用于修改BP材料的厚度，包括例如，在修改/沉积期间形成设置在有源区上的掩模元件。可以用各种方式修改BP材料的厚度。例如，可使用逐层蚀刻以控制BP材料的厚度。在实施例中，长期暴露于环境条件导致逐层蚀刻工艺。在实施例中，在一定湿度下(moisture)，钨阳极和黑磷阴极之间的电化学反应可通过钨探针以逐层的方式去除BP层。
在实施例中，相比于从沟道区延伸的源极/漏极区(S/D区)中2D的材料的厚度，在沟道区(例如，位于栅极结构下面)中的BP层404的厚度更小。在实施例中，沟道区中的BP层404的厚度比S/D区中的BP层404的厚度薄至少一个原子层。例如，在实施例中，材料是沟道区中具有x个磷烯层和在S/D区中具有x+y个磷烯层的BP层，这里x是1或更大并且y是1或更大。在又一实施例中，x等于1并且y等于2。图6A示出BP层404具有在第一区域中(例如，如下文中讨论的沟道区)的厚度t1和在第二区域(例如，下文中讨论的S/D区)中的第二厚度t2。厚度t1小于厚度t2。图6A示出厚度t1(磷烯的一个单层)和厚度t2(磷烯的三层)的实例。然而，其他厚度也是可能的，并且均包括在本发明的范围内。
在实施例中，单个BP单层具有约0.54nm的厚度。因此，在实施例中，BP层404是在沟道区608中的单个单层并且t1可以是约0.54nm。在实施例中，BP层404具有约10个BP单层的厚度t2。因此，在实施例中，厚度t2是约5.4nm。在实施例中，t2和t1之间的差异是至少一个单层。因此，t2和t1之间的差异可以是0.54nm或更大。在又一实施例中，t2和t1之间的差异是约0.54nm。在实施例中，t2和t1之间的差异是10个单层。在又一实施例中，t2和t1之间的差异是约5.4nm。在实施例中，t2和t1之间的差异大于0.54nm并且小于10nm。
图6A的t1和t2中示出方法300的厚度轮廓可提供一些实施例中的特定的优势。例如，BP层的能量带隙随着厚度的增加而减小。通过最小导电带(CBM)的增加而不是最大价带(VBM)的减小来减小带隙。结果，减小了用于电子传输的肖特基势垒高度。在一些实施例中，厚度轮廓也提供了用于接触件接合的较大的边缘区域(厚度t2)的优势，因此，可进一步减小接触电阻率。通过图6B的器件400B的一些实施例可提供类似的优势，下文中将讨论。
然后，方法300前进到框306，这里在2D材料的沟道区上方形成栅极结构。栅极结构可以包括栅极电介质和栅电极，栅极介电层包括诸如氧化硅、高k介电材料，其他合适的介电材料或它们的组合的介电材料。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。栅电极包括多晶硅和/或包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或它们的组合的金属。在实施例中，栅电极是金属栅极材料。可选择金属栅极材料以提供适当的功函数。通过包括沉积、光刻图案化和蚀刻工艺的合适的工艺形成栅极结构。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀、其他合适的方法或它们的组合。光刻图案化工艺可包括光刻胶涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘焙)，其他合适的工艺或它们的组合。可选地，可通过诸如无掩模光刻、电子束写入和离子束写入的其他方法来实现或替代光刻曝光工艺。在另一可选的实施例中，光刻图案化工艺可以实施纳米压印技术。蚀刻工艺可包括干蚀刻、湿蚀刻和/或其他蚀刻方法。如上文中讨论的，在放置栅极结构处可去除/省略钝化层。在一些实施例中，栅极结构形成为伪栅极结构(例如，多晶硅)，通过称为替代栅极工艺的工艺中的最终的金属栅极结构来后续替代该伪栅极结构。
参照图4、图5和图6A/图6B的实例，在BP层404上方设置栅极结构410。栅极结构410包括栅极介电层602和栅电极604(图6A/图6B)。在栅极结构410的侧壁上设置间隔元件606。间隔元件606可以是诸如，例如氧化硅、氮化硅或氮氧化硅的合适的介电材料。在实施例中，可省略间隔元件606。栅极结构410可以直接接触BP层404。如图6A/6B所示，在实施例中，栅极电介质602直接接触BP层404。BP层404的沟道区608直接位于栅极结构410(栅极介电层602)的下面，BP层404的其他部分称为源极/漏极(S/D)区610(其将包括位于栅极间隔件606下面的S/D延伸件)。如先前所讨论的，BP层404的沟道区608中的厚度t1小于BP层404的S/D区610中的厚度t2。
然后，方法300前进到框308，这里形成至2D材料的S/D区的接触件。在实施例中，在衬底上且在2D材料的有源区之上形成诸如层间介电(ILD)层的介电层。ILD层可包括诸如低k材料的电介质组合物。合适的低k材料可包括氟化石英玻璃(FSG)、原硅酸四乙酯(TEOS)氧化物，未掺杂的硅酸盐玻璃，或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其他合适的介电材料。可通过PECVD、可流动的CVD工艺或其他合适的沉积技术来沉积ILD层。用于ILD层的其他示例性组合物包括氧化硅或氮化硅。
在沉积之后，在一些实施例中，然后，例如，通过化学机械平坦化(CMP)工艺来回蚀或平坦化ILD层，为替代栅极工艺准备。在实施例中，可在ILD层下面形成接触蚀刻停止层(CESL)。CESL可包括氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅和/或其他材料。参照图6A/图6B的实例，在衬底402上设置ILD层614。
继续讨论以形成接触件，通过使用ILD层的合适的图案化以形成位于ILD层中的与所期望的接触件的位置(例如，暴露2D材料的S/D区的部分)对准的孔(或者开口)来形成接触件。例如，光刻工艺形成诸如硬掩模的掩模元件并且然后通过硬掩模来蚀刻ILD层。蚀刻工艺可以包括适合的湿蚀刻、干(等离子体)蚀刻和/或其他工艺。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体或它们的组合。湿蚀刻溶液可以包括NH4OH、HF(氢氟酸)或稀释的HF、去离子水、TMAH(氢氧化四甲铵)、其他合适的湿蚀刻溶液或其组合。
在实施例中，在ILD层614中形成孔的蚀刻工艺在钝化层406处停止。在形成孔之后，通过去除孔中暴露的钝化层406来继续接触件形成工艺，因此暴露下面的2D材料404。
在ILD层中蚀刻孔之后，可在孔内沉积导电材料并且接触暴露的2D材料。沉积技术包括化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)和/或其他合适的沉积工艺。参照图4、图5和图6A/图6B的实例，形成接触件412。接触件412的材料是导电的，并且可以是金属氮化物、元素金属和/或它们的组合。示例性组合物包括铜(Cu)、钨(W)、钛(Ti)、铝(Al)、铪(Hf)、钼(Mo)、钪(Sc)、钇(Y)、镍(Ni)、铂(Pt)和/或其他合适的金属。示例性金属氮化物的组合物包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)和/或其他合适的金属氮化物。接触件412示出为矩形形状，然而，其接触件，包括在制造时，可以是圆柱形形状。
可选择用于接触件的材料以为相关的FET提供适当的功函数。例如，在实施例中，FET 400是p沟道场效应晶体管，并且接触件412可具有高于约4.5eV的功函数的材料。在另一实施例中，FET 400是n沟道场效应晶体管，并且接触件412具有低于约4.5eV的功函数的材料。换言之，例如，图6A/图6B的接触件412可包括不同的组合物。诸如具有5.4eV的Pd的较高的功函金属可比具有5.0eV的功函数的镍(Ni)提供更小的接触电阻。
如图4、图5和图6A/图6B所示，形成接触件412以连接BP层404的S/D区610。接触件412具有端表面412A，该端表面的第一部分连接或直接接触BP层404，端表面412A的第二部分连接或直接接触BP层404的侧壁，并且端表面412A的第三部分不连接BP层404。(应当注意，在实施例中表面412A仅是界面，在例如图6A的图中示出的任何厚度仅用于参照并且其自身不旨在说明一个单独的层)。端表面412A的第三部分接触衬底402。如图6A所示，在实施例中，端表面412A的部分连接衬底402的隔离部件612。隔离部件612大致类似于上文中参照图2所描述的绝缘层202的部分。在实施例中，隔离部件612是浅沟槽隔离部件，该隔离部件插接在由BP层404提供的有源区中。
隔离部件612可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或本领域中已知的其他合适的材料组成。在实施例中，隔离部件612是通过在衬底402中蚀刻沟槽形成的浅沟槽隔离(STI)部件。然后可以用隔离材料填充沟槽，接着是化学机械抛光(CMP)工艺。然而，其他的实施例是可能的。如上文中所讨论的，在实施例中，介电层616包括在衬底402中。
如图6A所示，接触件412与BP层404的侧壁之间具有界面(例如，直接接触)。在侧壁处的界面具有t2的界面长度，或在S/D区610中的BP层404的厚度。
在另一实施例中，接触件412的端表面412A完全连接BP层404的顶面。这在下文中参照图18示出。在另一实施例中，接触件412的端表面412A完全连接衬底402，该衬底仅通过接触件412的侧壁与BP层404的侧壁连接。这在下文中参照图15、图16和图17示出。
继续方法300以提供额外的金属化层和/或在衬底上插接多层互连件的介电层。金属化层(例如，包括金属1或M1)可包括铜、钨、铝、钛、钽、硅化物和/或其他合适的导电材料。金属化层可以设置在示出的或后续的ILD层中(也称为金属间电介质(IMD))。图5和图6示出连接至接触件412的金属层502。金属层502可包括金属一或M1层。
在一些实施例中，方法300和/或器件400可提供特定的优势。例如，由于2D材料具有在其顶面上的自由悬空键，相比于连接2D材料的边缘态的接触件，连接这个顶面的接触件可表现出相对较高的电阻。在一些实施例中，有源区的源极/漏极区中增加的厚度创建了位于2D材料的边缘态和接触件的导电材料之间的较长的界面。类似的优势也存在于下文中描述的器件400B的一些实施例中。
现参照图6B，示出的是器件400的另一实施例，表示400B，类似地通过图4和图5示出。可使用方法300制造器件400B，与上文中所讨论的大致类似。应当注意，图6B大致类似于图6A，除了本文中提及的差异。特别地，图6B示出源极/漏极区610的接触件接合区618。接触件接合区618是BP层404的接触件412连接层404的区域。(见，例如，图5在顶视图中示出412和404的重叠)。图6A示出的实施例中，BP层404的接触件接合区具有与源极/漏极区610中的BP层404的其他部分大致类似的厚度(例如t2)。然而，图6B示出的实施例中，BP层404的接触件接合区618具有与源极/漏极区610的其他部分中的BP层404不同的厚度。图6B示出在接触件接合区618中的厚度t3。
在实施例中，BP层404形成为具有贯穿源极/漏极区610(包括在接触件接合区618中)的第一厚度(例如，t2)。参照方法300的框308所描述的，在孔(例如，在层614中)的开口期间，在其中形成接触件412，在蚀刻期间可去除BP层404的一层或多层。在其他实施例中，在形成接触件之前，可在接触件接合区618中形成具有厚度t3的BP层404。
因此，在实施例中，相比于源极/漏极区(S/D区)中的2D材料的厚度t2和/或S/D区的接触件接合区618的厚度t3，沟道区(例如，栅极结构下面)中的BP层404的厚度t1更小。在实施例中，接触件接合区618的厚度t3的厚度比S/D区中的BP层404薄至少一个原子层。例如，在实施例中，材料是在沟道区中具有x个磷烯层和在S/D区中具有x+y个磷烯层，和在接触件接合区中具有x+z个磷烯层的BP层，这里x是1或更大，y是1或更大，并且z是1或更大。在实施例中，厚度t3等于厚度t1，并且厚度t2更大。在实施例中，厚度t1和t2是相等的，并且t3是至少一个原子层厚度。在又一实施例中，x等于1，y等于2并且z等于1。图6B示出BP层404具有在第一区域(例如，沟道区)中的厚度t1和在第二区域中(例如，S/D区)的第二厚度t2和在第三区域(例如，接触件接合区)中的第三厚度t3。然而，其他厚度也是可能的，并且均包括在本发明的范围内。
如上文中所讨论的，在实施例中，单个BP单层具有约0.54nm的厚度。因此，在实施例中，BP层404是在沟道区610中的单个单层并且t1可以是约0.54nm。在实施例中，BP层404具有约10个BP单层的t2的厚度。在实施例中，BP层404具有约9个BP单层的t3的厚度。因此，在实施例中，厚度t2是约5.4nm，厚度t3是约4.86nm。在实施例中，t3和t2之间的差异是至少一个单层。因此，t3和t2之间的差异可以是0.54nm或更大。在又一实施例中，t3和t2之间的差异是约0.54nm。厚度t1和t2之间的进一步关系是上文中参照图6A所讨论的并且在此也适用。
如图6B所示，接触件412与BP层404的侧壁具有界面(例如，直接接触)。在侧壁处的界面具有界面长度t3，或在接触件接合区618中的BP层404的厚度。
在另一实施例中，接触件412的端表面(例如，底面)完全连接BP层404的顶面。这在下文中参照图18示出。在另一实施例中，接触件412的端表面完全连接衬底402，该衬底402仅通过接触件412的侧壁(例如，延伸的长度t3)与BP层404的侧壁连接。这在下文中参照图15、图16和图17示出。
现参照图7，示出制造具有2D材料的有源区的FET并且形成至FET的接触件的方法700。方法700包括钝化源极/漏极区中的2D材料的边缘。在一些实施例中，钝化可减小接触电阻。图8和图9提供了根据本发明的一个或多个方面和方法700的示例性实施例制造的对应的FET 800的实施例的不同角度的图。方法700可与图3的元件结合使用(例如，形成的不同厚度的2D材料可以与钝化边缘一起使用)以形成至具有2D材料有源区的FET的接触件。在其他实施例中，方法700可形成具有恒定厚度有源区的FET。
方法700开始于框702，这里提供了具有2D材料的有源区的衬底。框702大致类似于方法300的框302，参照图3所描述的。仍参照图8和图9的实例，器件800包括具有隔离部件612的衬底402和由2D材料(BP材料)404形成的有源区。衬底402可包括上文中描述的介电层，其直接连接2D材料有源区的底面。BP层404形成用于每个FET 800的有源区。BP 404大致类似于上文中参照图3、图4、图5和图6所描述的。如图8所示，有源区的BP层404在源极/漏极区610和沟道区608之间具有厚度变化。然而，在其他实施例中，厚度是恒定的。在2D材料404的区域上设置钝化层406。
然后，方法700进行到框704，其中，在2D有源材料的沟道区上方形成栅极结构。框704大致类似于上文中参照图3所描述的方法300的框306。参照图8和图9的实例，在BP层404上方设置栅极结构410。BP层404的沟道区608限定在栅极结构404下面；BP层404的源极/漏极区610与上文中讨论的沟道区608相邻。栅极结构410可以包括栅极介电层602和栅电极604。在栅极结构410的侧壁上设置间隔元件606。栅极结构410可大致类似于上文中参照图3、图4、图5和图6所描述的栅极结构410。
然后方法700进行至框706，其中，2D材料的边缘是钝化的(例如，吸附原子)。在一些实施例中，在框704之前实施框706。通过将原子引入2D层来钝化2D材料，其中，原子是氧、硒和硫原子(吸附的原子)中的至少一种。在实施例中，钝化工艺包括引入选自氧、硒和硫的两种元素。例如，钝化工艺可以包括氧和硫的混合物；氧和硒的混合物；或者氧、硫和硒的混合物。在实施例中，混合物的每个元素具有0.01％的最小原子浓度。在实施例中，在混合物中存在的每个元素具有99.99％的最大原子浓度。
在实施例中，钝化工艺将原子引入整个BP层中，然而，由于顶面/底面相对不反应，钝化工艺影响了边缘。例如，相比于2D材料层的顶面，由于悬空键和相邻的层之间的范德华力，2D材料层的边缘具有增加的化学反应。因此，钝化工艺可以选择性地针对边缘，而不影响2D材料的顶面/底面。
钝化工艺在带隙内提供吸收原子(氧、硫或硒)。在实施例中，2D材料(BP层)的“扶手椅边缘”是钝化的(例如，列举的原子被吸附)。在钝化之后，“扶手椅边缘”可保持其半导体特性。换言之，在实施例中，吸附原子可低于带隙，但是不将带隙调节至显著地修改导电带和价带以将边缘态转变成金属特性的程度。在实施例中，2D材料(BP层)的“之字形边缘”是钝化的。在钝化之后，“之字形边缘”可增加其金属能量态，从而使得金属特性增加。预计在源自具有P原子的弱不饱和键钝化之后产生边缘态。在其他实施例中，钝化处理可调节边缘条件，从而使得它从半导体转变成半金属。
在实施例中，钝化工艺包括将2D材料暴露于氧气。在又一实施例中，钝化工艺也包括将2D材料暴露于硫或硒。由于硫和硒在室温下是固体，因此可使用各种方法以形成原子。可通过蒸发硫或硒的粉末产生包括硫或硒的环境条件。可通过2D材料(例如，BP层)的边缘来吸附产生的蒸汽(氧、硒或硫)中的原子。在实施例中，在约400摄氏度处蒸发硫粉末。在实施例中，在约600摄氏度处蒸发硒粉末。也可分别通过硫化氢气体或硒化氢气体的分解来产生硫和/或硒原子。分解可以是热工艺或等离子体协助的工艺。
参照图8和图9的实例，在BP层404上形成钝化的边缘802。钝化的边缘802可包括扶手椅态和之字形锯齿边缘态。在实施例中，钝化的边缘802具有源极/漏极区610中的BP材料404的厚度(例如，t2)的高度。因此，在实施例中，在进行钝化工艺之后，器件800具有钝化边缘802，该钝化边缘定义为包括硫和/或硒掺杂剂的2D材料(BP层)的区域。在又一实施例中，保留的有源区404(使BP层保留在区域802内)可以没有硫掺杂剂和/或硒掺杂剂。如图9所示，2D材料的钝化的边缘802或掺杂区围绕未掺杂的2D材料。
然后，方法700进行至框708，这里接触件形成为2D材料的源极/漏极区。框708大致类似于上文中参照图3所描述的方法300的框308。参照图8和图9的实例，接触件412穿过ILD层614形成至BP层404。接触件412具有直接连接钝化的边缘802的端表面。金属化层502连接至接触件412和/或栅极结构410。
在一些实施例中，提供方法700和/或实例性器件800以在有源区的边缘处调节导电性，在该边缘处，与接触件形成界面。在实施例中，该调节增加了边缘的金属特性并且因此减小了接触电阻。
现在参照图10，示出制造具有2D材料的有源区的FET和形成至FET的接触件的方法1000。方法1000包括在源极/漏极区中的2D材料上方提供应力层。在一些实施例中，应力层可沿着沟道长度产生压缩应变。图11和图12提供了根据本发明的一个或多个方面和方法1000的示例性实施例制造的对应的FET 1100的实施例的不同角度的图。图10的方法1000可与图3和/或图7的元件结合使用(例如，形成的不同厚度的2D材料和/或2D材料的钝化边缘可与应力层结合使用)以形成具有2D材料有源区的FET和至FET的接触件。在一些实施例中，在具有恒定厚度2D材料有源区的FET上设置应力层。在一些实施例中，在没有2D材料的钝化的边缘(方法700)的FET上设置方法1000的应力层。
方法1000开始于框1002，这里提供了具有2D材料的有源区的衬底。框1002大致类似于上文中参照图3所描述的方法300的框302。参照图11和图12的实例，器件1100包括具有隔离部件612的衬底402和由2D材料(BP)404形成的有源区。BP层404形成了用于每个FET1100的有源区。BP层404可以大致类似于上文中参照图3、图4、图5、图6A/图6B、图7、图8和/或图9所讨论的。如图11所示，有源区的BP层404在源极/漏极区610和沟道区608之间具有厚度变化。然而，在其他实施例中，厚度是恒定的。在2D材料404的区域上设置钝化层406。在实施例中，诸如上文中参照图7、图8和图9所讨论的在2D材料404上形成钝化的边缘802。然而，在其他实施例中，可省略钝化的边缘802。
然后，方法1000进行至框1004，这里在2D材料的沟道区上方形成栅极结构。框1004可以大致类似于上文中参照图3所描述的方法300的框306。参照图11和图12的实例，在BP层404上方设置栅极结构410。2D材料404的沟道区608限定在栅极结构404下面；2D材料404的源极/漏极区610与上文中讨论的沟道区608相邻。栅极结构410可以包括栅极介电层602和栅电极604。在栅极结构410的侧壁上设置间隔元件606。栅极结构410可大致类似于上文中参照图3、图4、图5和图6A/图6B所描述的栅极结构410。
然后，方法1000进行至框1006，这里在2D材料上方且有源区中形成应力层。
在实施例中，通过应力层沿着X方向施加范围上升至-10％的压缩应变。这个压缩应变使得空穴或电子传输的有效质量在BP层中减少。应变设计也可减少肖特基势垒高度和/或减少BP层中的传输质量。在实施例中，可通过设置在2D材料上方的压缩层产生在x方向上的压缩应变。在实施例中，压缩层是氮化硅。然而，其他材料是可能的。在实施例中，应力层也用作接触蚀刻停止层(CESL)。可以使用等离子体增强的化学汽相沉积(PECVD)工艺和/或其他合适的沉积工艺来形成应力层。
在一些实施例中，也可通过施加应变来减小例如BP层的2D材料的能量带隙。在实施例中，沿着Y方向施加介于约-12％和+12％之间的范围内的应变，这里“-”是压缩应变并且“+”是拉伸应变。通过沿着X方向施加范围升至-10％的压缩应变来减少空穴和电子传输的有效质量。因此，在一些实施例中，适当的应变设计可减少肖特基势垒高度和黑磷FET中的传输质量，不管单层黑磷的泊松(Poisson)比率是正的还是负的。
参照图11和图12的实例，在衬底402上，包括在2D材料404上方，形成应力层1102。在实施例中，应变层1102是氮化硅。在实施例中，应力层1102在沟道区上提供压缩应变(如图12中的应变1104所示)。应力层可加强BP层404中的载流子迁移率。
然后，方法1000进行至框1008，这里形成至2D材料的源极/漏极区的接触件。框1008大致类似于上文中参照图3所描述的方法300的框308和/或上文中参照图7所描述的方法700的框708。参照图11和图12的实例，穿过ILD层614，形成至2D材料404的接触件412。金属化层502连接至接触件412和/或栅极结构410。
现参照图13，示出制造具有2D材料的有源区的FET和形成至FET的接触件的方法1300。方法1300包括提供了用于形成有源区的2D材料的非线性边缘轮廓。图14提供了根据本发明的一个或多个方面和方法1300的示例性实施例制造的对应的器件1400的实施例的截面图。方法1300可与图3、图7和/或图10的元件(例如，形成的不同厚度的2D材料、2D材料的钝化的边缘和/或应力层)结合使用以形成至具有2D材料有源区的FET的接触件。
方法1300开始于框1302，这里提供具有2D材料的有源区的衬底。框1302大致类似于上文中参照图3所描述的方法300的框302。参照图14的实例，器件1400包括具有隔离部件612的衬底402和由2D材料(BP层)404形成的有源区。BP层404大致类似于上文中参照图3、图4、图5、图6A/图6B、图7、图8和/或图9所讨论的。如图14所示，有源区的BP层404在源极/漏极区610和沟道区608之间具有厚度变化。然而，在其他实施例中，厚度是恒定的。在BP层404的区域上设置钝化层406。在实施例中，在BP层404上形成钝化的边缘802(如上文中参照图7、图8和图9所讨论的)。然而，在其他实施例中，可省略钝化的边缘802。在衬底402上，包括在BP层404上方，设置应力层1102。应力层1102可大致类似于上文中参照图10、图11和图12所描述的应力层1102。在方法1300和器件1400的一些实施例中，省略应力层1102。
然后，方法1300进行至框1304，这里在2D材料的沟道区上方形成栅极结构。框1304大致类似于上文中参照图3所描述的方法300的框306。参照图14的实例，在BP层404上方设置栅极结构410。BP层404的沟道区608限定在栅极结构404下面；BP层404的源极/漏极区610与上文中讨论的沟道区608相邻。栅极结构410可以包括栅极介电层602和栅电极604。在栅极结构410的侧壁上设置间隔元件606。栅极结构410大致类似于上文中参照图3、图4、图5和图6A/图6B所描述的栅极结构410。
然后方法1300进行至框1306，这里提供了2D材料的边缘区的非线性轮廓。在框1304之前可实施框1306。在实施例中，可与框1302一起实施框1306。例如，在2D材料的沉积期间可发展(developed)非线性轮廓。在一些实施例中，在沉积之后，蚀刻2D材料以提供非线性的轮廓。在一些实施例中，2D材料的蚀刻工艺将指向边缘并且蚀刻的非均匀性可发展非线性的轮廓。
参照图14的实例，在BP层404上形成边缘轮廓1402。在实施例中，边缘轮廓1402具有在源极/漏极区610中的BP层404的厚度(例如，t2)的总高度。边缘轮廓1402可提供为围绕有源区的BP层404的整个边缘，确认为源极/漏极区610，或确认为将连接接触件412的区域。边缘轮廓1402具有不共线的BP层404的侧壁。换言之，BP层404的层不与相邻的(上面的或下面的)层的侧壁对准。在实施例中，BP层404的下面的层的顶面部分暴露并且直接连接接触件412。在示出的实施例中，边缘轮廓1402也称为阶梯状的轮廓。然而，为2D材料的非线性的侧壁(例如，不垂直的线性)提供的不同的配置是可能的。再次，BP层404可以是任何数量的层。
然后，方法1300进行至框1308，这里形成至2D材料的源极/漏极区的接触件。框1308大致类似于上文中参照图3所描述的方法300的框308。参照图14的实例，穿过ILD层614，形成至2D材料404的接触件412。接触件412具有直接连接非线性边缘轮廓1402的端表面412C。(应当注意，在实施例中表面412C仅是界面，在例如图14中示出的厚度仅用于参照并且其自身不旨在说明一个单独的层)。金属化层502连接至接触件412和/或栅极结构410。在一些实施例中，可省略钝化的边缘802，并且2D材料的边缘状态直接连接接触件412。
图15、图16和图17大致类似于上文中讨论的具有在接下来的讨论中强调的特定差异的实施例。然而，当没有强调时，应当注意，上文中的描述同样适用于器件1500的实施例。特别地，图15、图16和图17是具有衬底402、形成有源区的BP层404和位于BP层404上方的栅极结构410的示例性器件1500。接触件412连接BP层404。然而，与上文中示出的实施例相比，器件1500的接触件412在侧壁处连接BP层404，并且不连接BP层404的顶面。方法300、700、1000和/或1300的任何一个可用于形成省略了与接触件412的界面的器件1500，并且在(垂直的)侧壁而不是2D材料的(垂直的)侧壁和顶(水平)面处提供了BP层404的S/D区610。为了简便，可使用类似的元件标号表示与上文中所讨论的大致类似的元件，除了接触件位置和界面之外。
图18是具有衬底402的器件1800的示意性透视图，其中在衬底402上设置形成栅极结构410的有源区的2D材料(BP层)404。接触件在2D材料的顶面处连接BP层404。方法300、700、1000和/或1300的任何一个可用于形成省略了与接触件412的界面的器件1800，并且在2D材料的顶(水平)面处提供了BP层404的S/D区610。为了简便，可使用类似的元件标号表示与上文中所讨论的大致类似的元件，除了接触件位置和界面之外。
参照图19A、图19B、图19C和图19D，整体地提供器件1900。图19A示出器件1900的示例性透视图，该器件包括鳍式场效应晶体管或FinFET。图19B示出在沟道区中沿着栅极宽度方向的截面图。图19D示出穿过接触件接合区平行于栅极宽度方向的截面图。图19C示出平行于栅极结构和接触件之间的栅极宽度方向(例如，接触件和沟道之间的源极/漏极区)的截面图。如上所述，器件1900包括至少一个鳍式场效应晶体管或FinFET。例如，器件1900形成多栅极器件，该栅极具有位于沟道区的至少一个横向侧壁上的界面。类似于器件800，器件1900也包括衬底402、位于衬底402上方的BP层404、钝化层406、栅极堆叠件410、源极和漏极(S/D)接触件116。可在器件1900上设置ILD层614。ILD层614可大致类似于上文中所讨论的。本领域的普通技术人员将理解，ILD层614将设置在鳍和隔离部件上并且位于鳍结构、栅极结构和/或接触件结构之间。器件800和器件1900之间的一个差异是器件1900的衬底402提供了非平坦的表面，并且在该表面上形成各个部件。在本实施例中，非平坦的绝缘表面包括多个鳍1902。鳍1902是或包括诸如氧化硅的介电材料。介电材料可形成鳍1902的顶面和侧壁。在实施例中，在形成为鳍状的半导体材料上形成介电材料。在实施例中，整个鳍1902可以是电介质。在其他实施例中，鳍1902可是半导体材料，诸如硅、硅锗和/或包括半导体材料的其他材料，在半导体材料上设置有介电材料(例如，在BP层404下面)。在一些实施例中，隔离部件1904置于鳍1902之间。隔离部件1904可是浅沟槽隔离(STI)部件，该STI部件由诸如，例如氧化硅或其它合适的绝缘体的介电材料形成。在其他实施例中，可在诸如二氧化硅的衬底的介电衬底上形成鳍1902。在这种实施例中，可省略隔离部件1904。
可在鳍1902上方共形地形成BP层404和钝化层406。栅极堆叠件410连接设置在鳍1902上的BP层404的多个表面，因此形成多栅极晶体管。应当注意，钝化层406覆盖BP层404的部分，但是可以从其他实施例中的图19A、图19B中示出的特定位置处被省略；例如，从设置在隔离部件1904的顶面上省略。在实施例中，在隔离部件1904之上没有钝化层，例如，由于在隔离部件1904的后续形成期间可蚀刻钝化层406。
对比图19B、图19C和图19D，示出了BP层404具有取决于BP层的区域的厚度变化。在实施例中，BP层404具有位于栅极堆叠件410下面的沟道区中的厚度t1。在实施例中，BP层404具有在源极/漏极区中的厚度t2。在实施例中，BP层404具有连接接触件412(例如，接触件接合区)的厚度t3。t1、t2、t3大致类似于上文中参照图3、图4、图5和图6A/6B所讨论的。在实施例中，t1小于t2。在实施例中，t3大致等于t2。在又一实施例中，t3小于t2。在一些实施例中，t3大于t1。大致类似于上文中结合对于平面晶体管实施例的实例所讨论的，在实施例中，在位于鳍1902上的BP层404的形成期间，在沟道区中提供第一厚度(例如，t1)并且在源极/漏极区中提供第二厚度(例如，t2)。在形成至源极/漏极区的接触件期间，BP层404可以保持与源极/漏极区的BP层相等(例如，t2)或可选地，在接触件区的开口(例如，穿过ILD/钝化层)形成期间，可减小围绕源极/漏极区的BP层(例如，在接触件接合区中去除一个或多个单层)的厚度。换言之，可从厚度t2减少BP层404以提供在接触件接合区处116的减小的厚度t3。
ILD层614示出为设置在鳍结构1902上的BP层404上方。为了便于参照，示出单个ILD层614；然而，其他层也可或可选地设置在这个区域中，该区域包括形成为与栅极结构相邻(例如，邻接)的间隔元件、接触蚀刻停止层(CESL)，和/或其他合适的材料。在实施例中，在制成用于接触件元件的开口之前，沉积CESL。额外地，在上面的层的制造期间，可从BP层404的一个或多个表面可选地去除钝化层406。
虽然许多不同的制造方法是可能的并且在本发明的范围内，包括上文中描述的那些方法，但是应当注意，在实施例中，形成ILD层614，之后，形成开口，并且在开口中形成栅极410(例如，栅极替代工艺)。在形成栅极之前，可减小栅极下面的BP层404的厚度(例如，提供t1)。此外，这种或其他制造方法可导致BP层404从隔离部件1904的边缘偏离水平距离。
应当注意，在上文的图中(图1-图18)示出的任何方法(例如图3、图7、图10、图13)和/或器件的部件也可应用于诸如图19A、图19B、图19C、图19D中示出的多栅极FET的形成。
在各个实施例中，器件400、800、1100、1400、1500、1800和1900的每个可以是集成电路(IC)的处理期间制造的中间器件或其部分，其可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源组件，以及诸如p型FET、n型FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管，其他存储单元以及它们的组合的有源组件。
本发明的不同实施例可提供不同的优势。例如，边缘的钝化、应变应用、增加有源区的侧壁厚度和/或修改侧壁轮廓，可以减少形成至FET的源极/漏极区的接触件的电阻。例如，可钝化诸如BP的2D材料的边缘态以提供用于接触件接合的金属性能。应变应用可增加最小导电带(CMP)，同时保持最大价带(VBM)。
虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供许多益处。例如，本发明的实施例提供了用于制造超薄主体晶体管的方法，该晶体管具有诸如黑磷(BP)沟道的2D材料沟道。本文中提供的方法和器件的一些实施例可提供至2D材料的源极/漏极区的减少的接触电阻。实现接触电阻减小的示例性的方法和器件包括增加与接触件连接的S/D区中的2D材料的侧壁长度，钝化与接触件连接的S/D区中的2D材料的侧壁，从而使得提供边缘的金属特性；在2D有源区上方施加应力层；和/或向2D材料的边缘区提供非线性的侧壁。
在一个示例性方面，本发明涉及一种场效应晶体管(FET)。该FET包括位于衬底上方的黑磷(BP)层。BP层包括沟道区、源极区和漏极区。BP具有在沟道区中的第一厚度和在源极/漏极(S/D)区中的第二厚度，这里第一厚度小于第二厚度。接触件设置在FET上方并且接触具有第二厚度的BP层。
在另一示例性方面，本发明涉及为具有沟道区、源极区和漏极区的2D材料层提供的FET。2D材料层具有沟道区中的第一厚度和在源极/漏极(S/D)区中的第二厚度，这里第二厚度大于第一厚度。S/D区中的2D材料层具有侧壁。接触件设置在FET上方并且接触2D材料层的侧壁。栅电极设置在沟道区上方。在一些实施例中，第一侧壁具有钝化的边缘。在一些实施例中，第一侧壁是非线性的。在一些实施例中，应力层设置在2D材料层上方。
在另一示例性实施例中，存在具有位于介电层上的黑磷(BP)层的器件。栅极结构设置在BP层的沟道区上方。BP层的沟道区具有第一厚度。接触件接触位于源极/漏极区上方的BP层，该源极/漏极区具有第二厚度。第二厚度不同于第一厚度。栅极结构设置在沟道区上方。
在另一示例性方面中，本发明涉及形成场效应晶体管(FET)的方法。该方法包括在衬底上方形成黑磷(BP)层，该BP层具有第一区域中的第一厚度和第二区域中的第二厚度。栅极结构形成在第一区域上方。接触件结构沉积在衬底上，该衬底接触第二区域的至少一部分。
在另一示例性方面，本发明涉及形成FET的一种方法。该方法包括在衬底上形成黑磷(BP)层，其中该BP层具有第一边缘和横穿至第一边缘的第二边缘。将BP层暴露于包括氧以及硫与硒的至少一种的混合物中。在每个第一边缘和第二边缘处吸附硫和硒的至少一种。形成接触第一边缘的接触件。
根据本发明的一些实施例，提供了一种场效应晶体管(FET)，包括：2D材料层，位于衬底上方，所述2D材料层包括沟道区和源极/漏极区，其中，所述2D材料层在所述沟道区中具有第一厚度和在所述源极/漏极区中具有第二厚度，所述第二厚度大于所述第一厚度；接触件，接触位于所述源极/漏极区中的所述2D材料层的侧壁；以及栅电极，位于所述沟道区上方。
在上述场效应晶体管中，所述第一厚度在厚度上比所述第二厚度小至少一个单层。
在上述场效应晶体管中，所述接触件也接触具有所述第二厚度的所述2D材料的顶面。
在上述场效应晶体管中，所述2D材料层的侧壁是非线性的。
在上述场效应晶体管中，所述2D材料层的侧壁是钝化的边缘。
在上述场效应晶体管中，所述接触件在具有不同于所述第二厚度的第三厚度的区域处接触所述2D材料。
在上述场效应晶体管中，所述衬底包括多个鳍并且所述2D材料形成在所述多个鳍的顶面和侧壁表面上方。
在上述场效应晶体管中，所述多个鳍由绝缘材料形成。
在上述场效应晶体管中，还包括：应力层，设置在所述2D材料层上方。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：黑磷(BP)层，位于介电层上；栅极结构，位于所述黑磷层的沟道区上方，所述黑磷层的沟道区具有第一厚度；接触件，接触位于具有第二厚度的源极/漏极区上方的所述黑磷层，所述第二厚度在至少一个单层上不同于所述第一厚度。
在上述半导体器件中，所述黑磷层具有扶手椅状的边缘和之字形的边缘，所述接触件接触所述之字形的边缘。
在上述半导体器件中，所述接触件在所述之字形的边缘处接触所述黑磷层。
在上述半导体器件中，所述之字形的边缘具有硒和硫的一种的至少0.01％的掺杂剂浓度。
在上述半导体器件中，所述源极/漏极区包括第一部分，所述第一部分具有大于所述第二厚度的第三厚度，并且所述源极/漏极区包括具有所述第二厚度的第二部分，通过所述接触件和所述黑磷层的界面限定第二区域。
在上述半导体器件中，所述栅极结构的栅极介电层接触具有所述第一厚度的所述黑磷层。
在上述半导体器件中，还包括：氮化硅层，位于所述黑磷层的所述源极/漏极区上方。
根据本发明的又一些实施例，还提供了一种制造场效应晶体管(FET)的方法，包括：在衬底上形成黑磷(BP)层，其中，所述黑磷层具有第一边缘和横穿至所述第一边缘的第二边缘；将所述黑磷层暴露于包括氧以及硫与硒中的至少一种的混合物中；在每个所述第一边缘和所述第二边缘处吸附所述硫和所述硒的至少一种；以及形成接触所述第一边缘的接触件。
在上述方法中，还包括：在第一区域中提供所述黑磷层的第一厚度，在第二区域中提供所述黑磷层的第二厚度，和在第三区域中提供所述黑磷层的第三厚度，其中，所述第一厚度、所述第二厚度和所述第三厚度都不相同。
在上述方法中，还包括：在所述黑磷层上方形成栅极结构以限定位于所述黑磷层中的沟道区，其中，形成所述黑磷层包括使所述黑磷层的第一厚度在沟道区中并且使所述第二厚度在所述第一边缘处，其中，所述第二厚度大于所述第一厚度。
在上述方法中，暴露所述黑磷层包括暴露于氧、硫和硒的混合物。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (17)

1.一种场效应晶体管(FET)，包括：
2D材料层，位于衬底上方，所述2D材料层包括沟道区和源极/漏极区，其中，所述2D材料层在所述沟道区中具有第一厚度和在所述源极/漏极区中具有第二厚度，所述第二厚度大于所述第一厚度；
接触件，接触位于所述源极/漏极区中的所述2D材料层的侧壁的具有硒和硫的至少一种的之字形的边缘；以及
栅电极，位于所述沟道区上方。
2.根据权利要求1所述的场效应晶体管，其中，所述第一厚度在厚度上比所述第二厚度小至少一个单层。
3.根据权利要求1所述的场效应晶体管，其中，所述接触件也接触具有所述第二厚度的所述2D材料层的顶面。
4.根据权利要求1所述的场效应晶体管，其中，所述2D材料层的侧壁是非线性的。
5.根据权利要求1所述的场效应晶体管，其中，所述2D材料层的侧壁是钝化的边缘。
6.根据权利要求1所述的场效应晶体管，其中，所述接触件在具有不同于所述第二厚度的第三厚度的区域处接触所述2D材料层。
7.根据权利要求1所述的场效应晶体管，其中，所述衬底包括多个鳍并且所述2D材料层形成在所述多个鳍的顶面和侧壁表面上方。
8.根据权利要求7所述的场效应晶体管，其中，所述多个鳍由绝缘材料形成。
9.根据权利要求1所述的场效应晶体管，还包括：
应力层，设置在所述2D材料层上方。
10.一种半导体器件，包括：
黑磷层，位于介电层上；
栅极结构，位于所述黑磷层的沟道区上方，所述黑磷层的沟道区具有第一厚度，其中，所述黑磷层具有扶手椅状的边缘和之字形的边缘，所述之字形的边缘具有硒和硫的至少一种的至少0.01％的掺杂剂浓度；
接触件，在所述黑磷层的源极/漏极区上方接触所述黑磷层，所述黑磷层的所述源极/漏极区具有第二厚度，所述第二厚度在至少一个单层上不同于所述第一厚度，所述接触件接触所述之字形的边缘。
11.根据权利要求10所述的半导体器件，其中，所述源极/漏极区包括第一部分，所述第一部分具有大于所述第二厚度的第三厚度，并且所述源极/漏极区包括具有所述第二厚度的第二部分，通过所述接触件和所述黑磷层的界面限定所述第二部分。
12.根据权利要求10所述的半导体器件，其中，所述栅极结构的栅极介电层接触具有所述第一厚度的所述黑磷层。
13.根据权利要求10所述的半导体器件，还包括：
氮化硅层，位于所述黑磷层的所述源极/漏极区上方。
14.一种制造场效应晶体管(FET)的方法，包括：
在衬底上形成黑磷层，其中，所述黑磷层具有之字形的第一边缘和横穿至所述第一边缘的第二边缘；
将所述黑磷层暴露于包括氧以及硫与硒中的至少一种的混合物中；
在每个所述第一边缘和所述第二边缘处吸附所述硫和所述硒的至少一种；以及
形成接触所述第一边缘的接触件。
15.根据权利要求14所述的方法，还包括：
所述黑磷层的沟道区包括第一区域，在所述第一区域中提供所述黑磷层的第一厚度，所述黑磷层的源极/漏极区包括第二区域和第三区域，通过所述接触件和所述黑磷层的界面限定所述第二区域，在所述第二区域中提供所述黑磷层的第二厚度，和在所述第三区域中提供所述黑磷层的第三厚度，其中，所述第一厚度、所述第二厚度和所述第三厚度都不相同。
16.根据权利要求14所述的方法，还包括：
在所述黑磷层上方形成栅极结构以限定位于所述黑磷层中的沟道区，其中，形成所述黑磷层包括使所述黑磷层的第一厚度在沟道区中并且使所述黑磷层的第二厚度在所述第一边缘处，其中，所述第二厚度大于所述第一厚度。
17.根据权利要求14所述的方法，其中，暴露所述黑磷层包括暴露于氧、硫和硒的混合物。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141436B2 (en) * 2016-04-04 2018-11-27 Purdue Research Foundation Tunnel field effect transistor having anisotropic effective mass channel
WO2018072103A1 (zh) * 2016-10-18 2018-04-26 广东东邦科技有限公司 基于柔性多层石墨烯量子碳基板料的tft结构及制造方法
US10056498B2 (en) * 2016-11-29 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
WO2018182517A1 (en) * 2017-03-30 2018-10-04 National University Of Singapore Crystalline material, phototransistor, and methods of fabrication thereof
US10636654B2 (en) * 2017-04-06 2020-04-28 Yale University Wafer-scale synthesis of large-area black phosphorus material heterostructures
US10418490B2 (en) * 2017-07-04 2019-09-17 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Field effect transistor and manufacturing method thereof
US10658470B2 (en) * 2017-11-14 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Device with doped phosphorene and method for doping phosphorene
US10326018B1 (en) * 2018-02-28 2019-06-18 Nxp Usa, Inc. RF switches, integrated circuits, and devices with multi-gate field effect transistors and voltage leveling circuits, and methods of their fabrication
CN108598170B (zh) * 2018-05-24 2022-07-08 厦门半导体工业技术研发有限公司 纳米线晶体管及其制作方法
US11121258B2 (en) * 2018-08-27 2021-09-14 Micron Technology, Inc. Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods
US10784862B1 (en) 2019-09-10 2020-09-22 Nxp Usa, Inc. High speed switching radio frequency switches
US10972091B1 (en) 2019-12-03 2021-04-06 Nxp Usa, Inc. Radio frequency switches with voltage equalization
DE102021108615A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhter source/drain-oxidhalbleiterdünnfilmtransistor und verfahren zur herstellung davon
US11368180B2 (en) 2020-07-31 2022-06-21 Nxp Usa, Inc. Switch circuits with parallel transistor stacks and methods of their operation
GB2599150B (en) * 2020-09-28 2022-12-28 Paragraf Ltd A graphene transistor and method of manufacturing a graphene transistor
US11545558B2 (en) 2020-09-28 2023-01-03 Paragraf Limited Method of manufacturing a transistor
KR20220067845A (ko) * 2020-11-18 2022-05-25 삼성전자주식회사 흑린-이차원 물질 복합체 및 그 제조방법
US11683028B2 (en) 2021-03-03 2023-06-20 Nxp Usa, Inc. Radio frequency switches with voltage equalization
KR20230048951A (ko) * 2021-10-05 2023-04-12 삼성전자주식회사 전계 효과 트랜지스터, 이를 포함한 전자 장치 및 전계 효과 트랜지스터 제조 방법
JP2024034336A (ja) * 2022-08-31 2024-03-13 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102483A (ja) * 1991-10-09 1993-04-23 Sharp Corp 薄膜トランジスタ及びその製造方法
CN102893381A (zh) * 2010-06-22 2013-01-23 国际商业机器公司 具自对准接触和栅极的石墨烯/纳米结构fet
CN104576917A (zh) * 2013-10-16 2015-04-29 英飞凌科技股份有限公司 具有石墨烯探测层的霍尔效应传感器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136654A (en) * 1996-06-07 2000-10-24 Texas Instruments Incorporated Method of forming thin silicon nitride or silicon oxynitride gate dielectrics
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
KR101443215B1 (ko) * 2007-06-13 2014-09-24 삼성전자주식회사 앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로
EP2362459A1 (en) * 2010-02-24 2011-08-31 University College Cork-National University of Ireland, Cork Modified graphene structure and method of manufacture thereof
US10761043B2 (en) * 2011-07-22 2020-09-01 The Trustees Of The University Of Pennsylvania Graphene-based nanopore and nanostructure devices and methods for macromolecular analysis
KR101337267B1 (ko) * 2012-01-03 2013-12-05 고려대학교 산학협력단 단결정 실리콘 나노와이어를 이용한 트랜지스터 제조방법
US20150023614A1 (en) * 2013-07-18 2015-01-22 Poly-America, L.P. Flexible Pouches for Goods on a Roll
US9236477B2 (en) * 2014-02-17 2016-01-12 Globalfoundries Inc. Graphene transistor with a sublithographic channel width

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102483A (ja) * 1991-10-09 1993-04-23 Sharp Corp 薄膜トランジスタ及びその製造方法
CN102893381A (zh) * 2010-06-22 2013-01-23 国际商业机器公司 具自对准接触和栅极的石墨烯/纳米结构fet
CN104576917A (zh) * 2013-10-16 2015-04-29 英飞凌科技股份有限公司 具有石墨烯探测层的霍尔效应传感器

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US10741646B2 (en) 2020-08-11
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