KR101632279B1 - Btts 트랜지스터를 활용한 적층-트랜지스터 전력증폭기 - Google Patents

Btts 트랜지스터를 활용한 적층-트랜지스터 전력증폭기 Download PDF

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Abstract

본 발명은 상기 BTTS 트랜지스터를 2개 이상 직렬로 적층하여 전력증폭기를 구현하는 것을 그 목적으로 한다.
또한 본 발명은 2 개의 트랜지스터를 직렬로 적층한 캐스코드 (Cascode) 전력증폭기에 있어 입력 트랜지스터의 게이트에 인가되는 신호의 반대 위상을 가지는 신호를 캐스코드 단 트랜지스터의 게이트에 인가함으로써, 각 트랜지스터에 균등한 전압 분배가 이루어지는 전력증폭기에 관한 것이다.

Description

BTTS 트랜지스터를 활용한 적층-트랜지스터 전력증폭기 {POWER AMPLIFIER USING CASCODE BTTS TRANSISTORS}
본 발명은 복수의 트랜지스터를 직렬로 적층 하여 구성한 전력증폭기에 관한 것으로, 구체적으로는 Silicon-on-Insulator (SOI) CMOS 공정에서 일반적인 Body-Contacted (BC) 트랜지스터 대비 무릎전압 (Knee Voltage) 상승 없이 높은 파괴 전압 (Breakdown Voltage)을 보이는 Body-Tied-To-Source (BTTS) 트랜지스터를 복수 개 직렬로 적층 하여 구성한 고 출력 전력증폭기에 대한 것이며, 나아가 2 개의 트랜지스터를 직렬로 적층한 캐스코드 (Cascode) 전력증폭기에 있어 입력 트랜지스터의 게이트에 인가되는 신호의 반대 위상을 가지는 신호를 캐스코드 단 트랜지스터의 게이트에 인가함으로써, 각 트랜지스터에 균등한 전압이 가해지도록 하는 전력증폭기에 관한 것이다.
전력증폭기(Power Amplifier)란 입력전원으로부터 신호를 인가받아 증폭한 후 이를 출력장치 또는 다른 증폭단으로 전달하는 장치를 말하는 것으로, 이와 같은 전력증폭기는 RF 프론트 엔드 및 기타 무선 소자, 응용장치 등에 활용될 수 있다.
최근 그 수요가 급증하고 있는 이동통신 단말기에는 앞서 언급한 전력증폭기를 포함하는 RF 프론트 엔드 모듈(Front-end Module)이 가장 고가의 핵심 부품으로 집적되고 있는데, 이 때 상기 RF 프론트 엔드 모듈을 단일 칩으로 구현함으로써 가능한 한 작게, 그리고 가능한 한 저렴하게 공급하는 것에 대한 연구가 오늘날 활발하게 진행되고 있다. 한편, 종래의 RF FEM은 GaAs HBT 공정 기반의 전력증폭기, Silicon-on Sapphire(SOS) CMOS 내지 Silicon-on-Insulator(SOI) CMOS 공정 기반의 안테나 스위치 및 안테나 임피던스 튜너, Bulk CMOS 공정 기반의 제어부 등을 멀티 칩으로 페키지 (Package) 안에서 조립하여 구현되고 있는 실정이다.
한편, RF FEM을 단일 칩으로 구현하기 위해 근래에는 가격 및 집적도 면에서 가장 유리한 방식이라 평가되는 Bulk CMOS 공정이 제조 공정으로 고려되기도 하였으나, 트랜지스터의 파괴전압이 낮아지는 문제, 전도성 기판특성 등의 물리적 한계 등으로 RF FEM을 단일 칩으로 구현하기에는 부적합한 것으로 판명되었다.
RF FEM의 단일 칩 구현을 위해, Bulk CMOS 공정의 대안으로서는 SOI CMOS 공정이 제시되고 있다. SOI 기판 상에 트랜지스터를 형성하는 기술은 낮은 기판 손실 및 우수한 소자분리 특성과 같은 장점들을 가지고 있어 고속 동작 및 낮은 전력소모를 요하는 반도체 소자에 널리 응용되고 있다. 이러한 SOI CMOS 공정은 가격 면에서 경쟁력이 있으며 높은 집적도를 유지함과 동시에 매몰 산화막(Buried Oxide) 절연체 층과 고 저항상 기판을 활용하여 기판으로의 누설 신호를 최소화 하여 높은 전압 스윙을 구현할 수 있는 등 RF FEM의 단일 칩 구현에 적합한 공정으로 평가 받고 있다.
본 발명은, Silicon-on-Insulator (SOI) CMOS 공정에서 일반적인 Body-Contacted (BC) 트랜지스터 대비 무릎전압 (Knee Voltage) 상승 없이 높은 파괴 전압 (Breakdown Voltage)을 보이는 Body-Tied-To-Source (BTTS) 트랜지스터를 복수 개 직렬로 적층 하여 구성한 고 출력 전력증폭기에 관한 것이다. 더 나아가, 직렬로 적층된 각 트랜지스터에 균등한 전압 스윙이 배분되도록 하는 회로 기술에 관한 것이다.
KR 10-2006-0023496
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, SOI CMOS 공정에서의 일반적인 Body-Contacted (BC) 트랜지스터 소자의 낮은 파괴전압 특성을 향상시키기 위해 BTTS(Body Tied To Source) 타입의 트랜지스터를 활용하여 전력증폭기를 구현하는 것을 그 목적으로 한다.
또한 본 발명은 상기 BTTS 트랜지스터를 2개 이상 직렬로 적층하여 전력증폭기를 구현하는 것을 그 목적으로 한다.
또한 본 발명은 2 개의 트랜지스터를 직렬로 적층한 캐스코드 (Cascode) 전력증폭기에 있어 입력 트랜지스터의 게이트에 인가되는 신호의 반대 위상을 가지는 신호를 캐스코드 단 트랜지스터의 게이트에 인가함으로써, 각 트랜지스터에 균등한 전압이 가해지도록 하는 전력증폭기를 구현하는 것을 그 목적으로 한다.
위와 같은 문제점을 해결하기 위해 본 발명이 제안하고자 하는 전력증폭기는 각각 소스, 게이트, 드레인 및 바디를 포함하는 트랜지스터가 직렬로 연결된 전력증폭기에 있어서, 제1트랜지스터의 소스는 접지되고, 게이트는 입력단과 연결되며, 제2트랜지스터의 소스는 제1트랜지스터의 드레인과 연결되고, 드레인은 출력단과 연결된 것을 특징으로 한다.
또한, 상기 전력증폭기에 있어서, 상기 제1트랜지스터 및 제2트랜지스터는 각각 소스와 바디가 연결된 BTTS 트랜지스터인 것을 특징으로 한다.
또한, 상기 전력증폭기에 있어서, 상기 제1트랜지스터의 게이트로 인가되는 입력신호와 제2트랜지스터의 게이트로 인가되는 입력신호의 위상차가 180도인 것을 특징으로 한다.
한편, 본 발명의 다른 측면에 따른 전력증폭기는 각각 소스, 게이트, 드레인 및 바디를 포함하는 n(n: 3이상의 자연수)개의 트랜지스터가 직렬로 연결된 전력증폭기에 있어서, 제1트랜지스터의 소스는 접지되고, 게이트는 입력단과 연결되며, 제k트랜지스터(2 ≤ k ≤ n-1)의 소스는 제k-1트랜지스터의 드레인과 연결되고, 제k트랜지스터의 드레인은 제k+1트랜지스터의 소스와 연결되며, 제n트랜지스터의 소스는 제n-1트랜지스터의 드레인과 연결되고, 드레인은 출력단과 연결된 것을 특징으로 한다.
이 때, 상기 전력증폭기는, 제1트랜지스터 내지 제n트랜지스터는 소스와 바디가 연결된 BTTS 트랜지스터인 것을 특징으로 한다.
한편, 본 발명의 또 다른 측면에 따른 전력증폭기는 소스, 드레인, 게이트 및 바디를 포함하며, 소스는 접지되고, 게이트는 제1입력단과 연결된 제1트랜지스터; 소스, 드레인, 게이트 및 바디를 포함하며, 소스는 상기 제1트랜지스터의 레인과 연결되고, 드레인은 제1출력단에 연결된 제2트랜지스터;를 포함하는 1전력증폭기; 및 소스, 드레인, 게이트 및 바디를 포함하며, 소스는 접지되고, 게이트는 제2입력단과 연결된 제3트랜지스터; 소스, 드레인, 게이트 및 바디를 포함하며, 소스는 상기 제3트랜지스터의 드레인과 연결되고, 드레인은 제2출력단에 연결된 제4트랜지스터;를 포함하는 제2전력증폭기; 를 포함하되, 상기 제1전력증폭기 및 제2전력증폭기는 부하회로에 병렬로 연결된 것을 특징으로 한다.
또한 상기 전력증폭기에 있어서, 제1트랜지스터 내지 제4트랜지스터는 각각 소스와 바디가 연결된 BTTS 트랜지스터인 것을 특징으로 하며, 나아가 상기 제1트랜지스터의 게이트에 인가되는 입력신호와 상기 제2트랜지스터의 게이트에 인가되는 입력신호의 위상차가 180도인 것을 특징으로 하고, 더 나아가서는 상기 제3트랜지스터의 게이트에 인가되는 입력신호와 상기 제4트랜지스터의 게이트에 인가되는 입력신호의 위상차가 180도인 것을 특징으로 한다.
한편, 상기 전력증폭기에 있어서, 상기 제1트랜지스터의 게이트에 인가되는 입력신호 및 상기 제4트랜지스터의 게이트에 인가되는 입력신호는 동일하고, 상기 제2트랜지스터의 게이트에 인가되는 입력신호 및 상기 제3트랜지스터의 게이트에 인가되는 입력신호는 동일하도록 구현할 수 있다.
또한, 상기 전력증폭기에 있어서, 상기 부하회로는 발룬회로인 것을 특징으로 한다.
SOI CMOS 공정에서 기존의 BC 트랜지스터 대신 더 높은 파괴 전압을 가지는 BTTS 트랜지스터를 복 수개 직렬 적층한 전력증폭기의 경우 BC 트랜지스터를 직렬 적층한 전력 증폭기 대비 신뢰성을 유지한 채 더 높은 출력 파워를 얻을 수 있는 효과가 잇다.
또한, 본 발명에 따르면 직렬로 연결된 트랜지스터로 구현한 전력증폭기에 있어서 각 트랜지스터 간 전압 스윙의 균등 분배를 실현할 수 있는 효과가 있다.
도 1은 SOI CMOS 공정에서 기존의 BC 트랜지스터의 구조를 나타낸다.
도 2는 SOI CMOS 공정에서 BTTS 트랜지스터의 구조를 나타낸다.
도 3은 복수개의 트랜지스터를 병렬로 연결하여 구현한 종래의 전력증폭기를 나타낸 것이다. 여기서 트랜지스터는 BC 트랜지스터를 의미한다.
도 4는 본 발명의 실시 예에 따라 BTTS 트랜지스터 복수 개를 직렬로 적층하여 구현한 전력증폭기를 나타낸 것이다.
도 5는 2개의 트랜지스터를 직렬로 적층한 일반적인 캐스코드 전력 증폭기를 나타낸 것이다. 여기서 트랜지스터는 BC 내지 BTTS 트랜지스터가 될 수 있다.
도 6은 도 5의 전력 증폭기를 이용한 또 다른 형태의 캐스코드 전력 증폭기를 나타낸 것이다.
도 7은 도 6의 전력 전력 증폭기 실시에 따른 각 트랜지스터 별 전압 스윙 차이를 나타낸다.
도 8은 본 발명의 다른 실시예에 따른 전력 증폭기를 나타낸 것이다.
도 9는 도 8에서 제시된 전력 증폭기를 활용하여 차동 전력 증폭기를 구현한 것이다.
도 10은 2 개의 트랜지스터를 직렬로 적층한 캐스코드 전력증폭기에 있어 입력 트랜지스터의 게이트에 인가되는 신호의 반대 위상을 가지는 신호를 캐스코드 단 트랜지스터의 게이트에 인가되는 전력증폭기를 나타낸 것이다. 여기서 트랜지스터는 BC 내지 BTTS 트랜지스터가 될 두 있다.
도 11은 도 10의 전력 증폭기 실시에 따른 각 트랜지스터 별 전압 스윙 차이를 나타낸다.
본 발명의 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하의 상세한 설명에 의해 보다 명확하게 이해될 것이다. 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명한다.
본 명세서에서 개시되는 실시예들은 본 발명의 범위를 한정하는 것으로 해석되거나 이용되지 않아야 할 것이다. 이 분야의 통상의 기술자에게 본 명세서의 실시예를 포함한 설명은 다양한 응용을 갖는다는 것이 당연하다. 따라서, 본 발명의 상세한 설명에 기재된 임의의 실시예들은 본 발명을 보다 잘 설명하기 위한 예시적인 것이며 본 발명의 범위가 실시예들로 한정되는 것을 의도하지 않는다.
도면에 표시되고 아래에 설명되는 기능 블록들은 가능한 구현의 예들일 뿐이다. 다른 구현들에서는 상세한 설명의 사상 및 범위를 벗어나지 않는 범위에서 다른 기능 블록들이 사용될 수 있다. 또한, 본 발명의 하나 이상의 기능 블록이 개별 블록들로 표시되지만, 본 발명의 기능 블록들 중 하나 이상은 동일 기능을 실행하는 다양한 하드웨어 및 소프트웨어 구성들의 조합일 수 있다.
또한, 어떤 구성요소들을 포함한다는 표현은 “개방형”의 표현으로서 해당 구성요소들이 존재하는 것을 단순히 지칭할 뿐이며, 추가적인 구성요소들을 배제하는 것으로 이해되어서는 안 된다.
나아가 어떤 구성요소가 다른 구성요소에 “연결되어” 있다거나 “접속되어” 있다고 언급될 때에는, 그 다른 구성요소에 직접적으로 연결 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 한다.
이하에서는 도면을 참조하여 복수의 트랜지스터를 적층한 전력증폭기(500)의 구현 예에 대해 살펴보기로 한다.
앞서 배경 기술에서도 언급하였지만 종래 RF 전력증폭기는 이종접합 양극성 트랜지스터(HBT)와 같은 화합물 반도체 기술 등으로 구현되어 왔으며, 그 외의 대부분 집적회로는 CMOS 기술로 구현되어 왔다. 그러나 이렇듯 서로 다른 기술로 제조된 부품들을 기초로 이동통신 단말기를 구성하는 경우 패키징에 의한 신뢰성이 저하되고, 비용 및 시스템의 크기가 증가하는 문제점이 발생하게 되는 바, 최근에는 RF 전력증폭기를 CMOS 기술을 이용해 구현하고자 하는 연구가 활발하게 진행되고 있다.
CMOS 공정으로 제조된 전력증폭기의 경우 전력 제어가 비교적 안정적이어서 종래의 HBT 전력증폭기의 단점을 보완할 수 있다.
그러나 CMOS 트랜지스터로 구성된 전력증폭기는 종래 HBT 전력증폭기에 비해 선형성과 효율성이 떨어지는 문제점이 존재하는데, 이는 CMOS 트랜지스터가 높은 문턱전압을 가짐에 기인한 것이다. 또한, CMOS 트랜지스터는 낮은 파괴전압으로 인해 얻을 수 있는 출력 전력이 제한적이라는 문제점 또한 존재한다.
즉, CMOS 트랜지스터의 최소 드레인 전압은 문턱전압에 의해, 최대 드레인은 파괴전압에 의해 제한되고, 이에 따라 드레인 전압 스윙이 제한되어 출력전력이 제한되는 문제가 존재해 왔다. SOI CMOS 공정의 경우, 기존 Bulk CMOS 공정에서 나타나는 깊은 n-well과 p-기판 사이의 파괴 전압 문제를 근본적으로 피할 수 있고 기판으로의 신호 손실이 매우 작아 트랜지스터 적층 기법 및 고 효율 수동 소자 사용이 용이하다는 장점이 있으나, Floating Body 효과에 기인하여 트랜지스터의 파괴 전압이 Bulk CMOS 트랜지스터 대비 더욱 낮아지는 단점이 있다.
도 1은 SOI CMOS 공정에서의 기존 Body-Contacted (BC) 트랜지스터 구조를 나타낸다. Poly 게이트 사이로 n-타입 영역의 드레인과 소스가 있고 옆 측면에 p-타입 바디 영역이 있는 구조이다. 이 구조의 경우, 트랜지스터의 소스와 바디 사이의 경로가 매우 길기 때문에 드레인 노드에 높은 전압이 인가 될 시 발생한 홀 (hole)이 소스로 미쳐 빠져 나가지 못하고 바디 영역에 쌓이기 때문에 Floating Body 효과에 따른 트랜지스터의 파괴 전압 특성이 열화 된다.
도 2는 SOI CMOS 공정에서의 Body-Tied-To-Source (BTTS) 트랜지스터 구조를 나타낸다. 기존 BC 트랜지스터와 비교하였을 때, 트랜지스터의 소스를 살펴보면 n-타입 소스와 p-타입 바디 영역이 동시에 존재하고 서로 묶여 있음을 볼 수 있다. 이 구조의 경우, 트랜지스터의 소스와 바디 사이의 경로가 매우 짧기 때문에 발생한 홀이 바디 영역에 쌓이지 않고 소스로 바로 빠져 나갈 수 있다. 결과적으로 Floating Body 효과를 억제함으로써 트랜지스터의 파괴 전압 특성 열화를 막을 수 있다. 즉, BTTS 구조의 트랜지스터(100)는 종래 BC 트랜지스터에 비해 문턱전압의 상승 없이 높은 파괴전압의 특성을 보인다.
도 3은 CMOS 트랜지스터의 낮은 파괴 전압 문제점을 극복해 보고자 시도되었던 종래의 병렬 전력증폭기를 그린 것으로, 도 3을 참조하면, 트랜지스터(50)를 병렬로 연결하는 경우 단일 트랜지스터의 최대 전류스윙을 Im이라 할 때 피크 전류스윙은 N*Im이 되므로 N배의 출력 전력을 얻을 수 있게 된다. 그러나 도 3과 같은 전력증폭기는 출력 임피던스가 낮아지게 되어 출력 정합회로에서의 손실을 증가시켜 효율이 저하되는 문제점이 발생하며, 또한 낮은 부하 임피던스로 인해 정합회로의 대역폭을 제한하는 문제점 또한 발생한다.
한편, 도 4는 도 3의 병렬 연결 전력증폭기의 문제점을 해결하기 위한 것으로, 트랜지스터를 직렬로 연결하여 하나의 전력증폭기(500)를 구현한 것이다.
도 4에 의하면, 트랜지스터 n개를 직렬로 연결하는 경우 전류는 Im이 될 것이나, 단일 트랜지스터에 비해 피크 전압은 N*Vm으로 증가하게 된다. 따라서 출력 전력이 N배가 되며 출력 임피던스도 그 만큼 증가하게 되어 정합회로에서의 손실을 최소화시킬 수 있고 넓은 대역폭을 확보할 수 있다. 한편, 도4의 직렬 적층 전력증폭기가 SOI CMOS 공정을 통해 제작이 된다면 BTTS(Body Tied-to Source) 트랜지스터(100)를 사용하는 것이 바람직하다.
본 발명은 위와 같이 플로팅 바디 효과에 의한 문제점을 최소화 할 수 있는 BTTS 트랜지스터(100)를 활용하되, 이를 직렬로 연결시킨 전력증폭기(500)를 제안한다.
도 4를 참고하여 본 발명에 따른 전력증폭기(500)의 구조를 살펴보면, 각각 소스, 게이트, 드레인 및 바디를 포함하는 N개의 트랜지스터(100)들은 직렬로 연결되어 있음을 알 수 있다. 이 때 직렬로 연결되어 있다는 것의 의미는 양 끝단의 트랜지스터(100)를 제외하고 k(2≤k≤n-1, n은 3이상의 자연수)번째 트랜지스터(100)가 존재한다고 가정할 때, k트랜지스터(100)의 소스는 k-1번째 트랜지스터(100)의 드레인과 연결되고, k트랜지스터(100)의 드레인은 k+1번째 트랜지스터(100)의 소스와 연결되는 구조의 트랜지스터(100) 연결구조를 의미한다.
한편, 그라운드와 연결되는 트랜지스터를 제1트랜지스터(110)라 정의할 때, 제1트랜지스터(110)의 드레인은 위 구조상 당연히 제2트랜지스터(120)의 소스와 연결되며, 제1트랜지스터(110)의 소스는 그라운드와 연결되고, 제1트랜지스터(110)의 게이트로는 입력신호가 인가되는 입력단이 된다.
다른 한편, 부하회로(200)와 연결되는 트랜지스터를 제n트랜지스터라 정의할 때, 제n트랜지스터의 소스는 전력증폭기(500) 구조상 당연히 제n-1트랜지스터의 드레인과 연결되고, 제n트랜지스터의 드레인은 부하회로(200), 즉 출력단과 연결된다.
한편, 두 개의 트랜지스터가 직렬로 연결된 전력증폭기(500)에 있어서도 마찬가지로 제1트랜지스터(110)의 소스는 접지와 연결, 게이트는 입력단과 연결되며, 제2트랜지스터(120)의 소스는 제1트랜지스터(110)의 드레인과, 제2트랜지스터(120)의 드레인은 출력단과 연결되도록 하여 전체 전력증폭기(500)를 구현할 수 있다.
이하에서는 도 5 내지 도 8을 참조하여 본 발명에 따른 다른 형태의 전력증폭기(500)에 대해 살펴보기로 한다.
우선 도 5는 가장 흔하게 널리 쓰이고 있는 2개의 트랜지스터를 직렬로 연결하여 구현한 캐스코드 전력증폭기(500)에 있어, 제1트랜지스터(110)의 게이트에 입력신호가 인가되고, 제2트랜지스터(120)의 드레인은 부하회로(200)에 연결되어 있는 모습을 나타낸 것이다. 여기서 제 1트랜지스터와 제 2트랜지스터의 게이트에는 트랜지스터를 동작시키기 위한 바이어스가 공급이 되어야 하는데 이는 아주 일반적인 사항이므로 그림에서 생략한다. 한편, 도 6에서 하나의 부하회로(200)에는 제1트랜지스터(110), 제2트랜지스터(120)로 구성된 제1전력증폭기, 그리고 제3트랜지스터(130), 제4트랜지스터(140)로 구성된 제2전력증폭기가 병렬로 연결되어 있고, 제 1트랜지스터부와 제 3트랜지스터부의 입력에 위상차가 180도 나는 차동 신호가 인가되고 있는데 이는 도 5의 차동 증폭기 형태를 구현하기 위함이다.
도 6의 차동 전력 증폭기 상에서의 입력신호, 출력신호를 각 단(node)별, 즉 Vin노드, Vout1노드, Vout2노드 별로 구분하여 신호 크기를 살펴보면 도 7과 같다.
도 7은 도 6의 차동 전력 증폭기 각 단에서의 전압 스윙을 알아보기 위한 것으로, 각각 입력신호의 스윙(Vin - - Vin +), 제1트랜지스터(110) 드레인에서의 스윙(Vout1 + - Vout1-), 제2트랜지스터(120) 드레인에서의 스윙(Vout2+ - Vout2-)값을 시간에 따라 표시한 것이다. 이에 의하면, 출력단에서 멀리 떨어진 제1트랜지스터(110)는 전압이 비교적 작은 폭으로 변동하고 있는 반면, 출력단에서 가까운 제2트랜지스터(120)에는 큰 스윙폭으로 전압이 걸림을 알 수 있다.
이렇듯 출력단에 가까운 트랜지스터에만 높은 전압이 걸리는 경우, 이로 인해 전력 증폭기의 수명이 단축되거나 또는 선형성이 제한되는 등 전력증폭기(500)의 신뢰성에 여러 가지 문제를 야기하게 된다.
도 8에 개시된 전력증폭기는 위와 같이 트랜지스터마다 걸린 전압 크기가 다름에 따른 문제점을 해결하고자 한 것이다.
도 8의 전력증폭기를 보면 입력 트랜지스터의 게이트에 인가되는 신호의 반대 위상을 가지는 진호를 A배 증폭하여 캐스코드 단 트랜지스터의 게이트에 인가함으로써, 각 트랜지스터에 균등한 전압이 가해지도록 만들 수 있다. 증폭률 A는 1 이상으로 최종 출력 및 응용에 따라 그 최적 값이 달라진다. 균등한 전압이 가해질 수 있는 이유는 입력 신호의 반대 위상을 가지는 신호를 캐스코드 단 트랜지스터, 즉 상부 트랜지스터(120)의 게이트에 인가함으로써 캐스코드 단 트랜지스터의 소스 노드에서의 임피던스를 키울 수 있고, 이러한 임피던스 증가는 결과적으로 하부 트랜지스터(110)의 드레인 단자에서의 전압 스윙폭을 증가시켜 각 트랜지스터에 균등한 전압이 걸릴 수 있도록 해 준다.
도 9는 도 8에서 제시된 전력증폭기의 차동 증폭기 형태를 구현하기 위함이다.
도 10은 도 9의 한 가지 예시 형태이다. 도 9에서 A가 1인 경우이며, 차동 신호의 성질을 이용하여 A=1을 쉽게 얻을 수 있다. 기본적인 회로의 구성은 도 6의 전력증폭기와 동일하다. 즉, 제1트랜지스터(110)와 제2트랜지스터(120)가 직렬로 연결된 제1전력증폭기, 제3트랜지스터(130)와 제4트랜지스터(140)가 직렬로 연결된 제2전력증폭기가 포함되고, 위 두 개의 전력증폭기(500)가 대칭을 이루어 하나의 부하회로(200)에 연결된 구성은 앞서 설명한 도 6의 전력증폭기와 동일하다. 이 때, 위 부하회로(200)는 사용자에 의해 자유롭게 구현될 수 있으나, 본 상세한 설명에서는 발룬(Balun)회로로 구현되었음을 전제로 설명하기로 한다.
한편, 도 10은 도 6의 전력증폭기와 비교할 때, 각 트랜지스터의 게이트로 인가되는 입력신호에서 차이점이 존재한다. 도 10의 좌측에 도시된 전압 신호의 모습을 참고할 때, 도 10에 따른 전력증폭기의 가장 큰 특징은 제1트랜지스터(110)의 게이트로 인가되는 입력신호와 제2트랜지스터(120)의 게이트로 인가되는 입력신호가 180도의 위상차이를 가진다는 점이다. 즉, 본 발명에 따른 전력증폭기 또는 차동 전력증폭기를 구성하는 트랜지스터들 중 그라운드와 연결되는 하부 트랜지스터(제1트랜지스터(110), 제3트랜지스터(130))와 부하회로(200)에 연결되는 상부 트랜지스터(제2트랜지스터(120), 제4트랜지스터(140))의 게이트로 인가되는 입력신호를 각각 반전시켜 인가하는 것을 특징으로 한다.
도 11은 도 10의 전력증폭기에서의 각 입출력단의 전압 스윙폭으로, 제1트랜지스터(110)의 드레인에서 측정한 전압 스윙폭을 살펴보면 도 7과 비교할 때 전압 스윙폭이 증가한 모습을 확인할 수 있다. 이렇듯 제1트랜지스터(110)와 제2트랜지스터(120)에 걸리는 전압차가 줄어드는 경우, 앞서 언급한 것과 같이 전력증폭기(500) 내지 차동 전력증폭기의 수명을 연장시킬 수 있으며, 입력 대비 출력의 선형성도 개선할 수 있는 등 전력증폭기(500), 차동 전력증폭기 신뢰도를 향상시킬 수 있는 효과가 있다.
이상 본 발명의 바람직한 실시예 및 응용예에 대하여 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예 및 응용예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 구별되어 이해되어서는 안 될 것이다.
50: 트랜지스터
100: BTTS 트랜지스터
110: 제1트랜지스터 120: 제2트랜지스터
130: 제3트랜지스터 140: 제4트랜지스터
200: 부하회로
500: 전력증폭기

Claims (10)

  1. 각각 소스, 게이트, 드레인 및 바디를 포함하는 트랜지스터가 직렬로 연결된 전력증폭기에 있어서,
    제1트랜지스터의 소스는 접지되고, 게이트는 입력단과 연결되며,
    제2트랜지스터의 소스는 제1트랜지스터의 드레인과 연결되고, 드레인은 출력단과 연결되며,
    상기 제1트랜지스터 및 제2트랜지스터는 각각 소스와 바디가 연결된 BTTS 트랜지스터로서, 상기 BTTS 트랜지스터는 복수의 n-타입 소스영역에 인접하여 복수의 p-타입 바디영역이 형성되되, 상기 복수의 n-타입 소스영역 사이에 p-타입 바디영역이 존재하는 구조인 것을 특징으로 하는 전력증폭기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1트랜지스터의 게이트로 인가되는 입력신호와 제2트랜지스터의 게이트로 인가되는 입력신호의 위상차가 180도인 것을 특징으로 하는 전력증폭기.
  4. 삭제
  5. 삭제
  6. 소스, 드레인, 게이트 및 바디를 포함하며, 소스는 접지되고, 게이트는 제1입력단과 연결된 제1트랜지스터;
    소스, 드레인, 게이트 및 바디를 포함하며, 소스는 상기 제1트랜지스터의 드레인과 연결되고, 드레인은 제1출력단에 연결된 제2트랜지스터;를 포함하는 제1전력증폭기; 및
    소스, 드레인, 게이트 및 바디를 포함하며, 소스는 접지되고, 게이트는 제2입력단과 연결된 제3트랜지스터;
    소스, 드레인, 게이트 및 바디를 포함하며, 소스는 상기 제3트랜지스터의 드레인과 연결되고, 드레인은 제2출력단에 연결된 제4트랜지스터;를 포함하는 제2전력증폭기;
    를 포함하되,
    상기 제1전력증폭기 및 제2전력증폭기는 부하회로에 병렬되고,
    상기 제1트랜지스터의 게이트 및 상기 제3트랜지스터의 게이트로 인가되는 입력신호와 180도의 위상차를 가지는 입력신호를 각각 상기 제2트랜지스터의 게이트 및 제4트랜지스터의 게이트로 인가함으로써 상기 제2트랜지스터의 소스 및 상기 제4트랜지스터의 소스의 임피던스를 증가시키고, 임피던스의 증가에 따라 상기 제1트랜지스터의 드레인 및 상기 제3트랜지스터의 드레인의 전압 스윙폭을 증가시키는 것을 특징으로 하고,
    상기 제1트랜지스터 및 제2트랜지스터는 각각 소스와 바디가 연결된 BTTS 트랜지스터로서, 상기 BTTS 트랜지스터는 복수의 n-타입 소스영역 안에 복수의 p-타입 바디영역이 형성되되, 상기 복수의 n-타입 소스영역 사이에 p-타입 바디영역이 존재하는 구조인 것을 특징으로 하는 전력증폭기.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제6항에 있어서,
    상기 제1트랜지스터의 게이트에 인가되는 입력신호 및 상기 제4트랜지스터의 게이트에 인가되는 입력신호는 동일하고,
    상기 제2트랜지스터의 게이트에 인가되는 입력신호 및 상기 제3트랜지스터의 게이트에 인가되는 입력신호는 동일한 것을 특징으로 하는 전력증폭기.
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