KR102258363B1 - 전계 효과 트랜지스터 스택 전압 보상 - Google Patents

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Abstract

전계-효과 트랜지스터(FET) 스택 전압 보상을 개시한다. 일부 실시예들에서, 스위칭 디바이스는 제1 단자와 제2 단자, 및 상기 제1 단자와 상기 제2 단자 사이에서 직렬로 접속된 복수의 스위칭 소자를 포함할 수 있다. 각각의 스위칭 소자는 상기 접속된 스위칭 소자들 사이에서 원하는 전압 강하 프로파일을 산출하도록 구성된 파라미터를 갖는다. 그러한 원하는 전압 강하 프로파일은 스택 내의 일부 또는 모든 FET들이 가변 게이트 폭 또는 상기 게이트들과 연관된 가변 개수의 핑거들과 같은 가변 치수들을 가짐으로써 달성될 수 있다.

Description

전계 효과 트랜지스터 스택 전압 보상{FIELD-EFFECT TRANSISTOR STACK VOLTAGE COMPENSATION}
관련 출원의 상호 참조
본원은 "FIELD-EFFECT TRANSISTOR STACK VOLTAGE COMPENSATION"이라는 명칭으로 2013년 8월 7일자로 출원된 미국 가출원 제61/863,043호에 대해 우선권을 주장하며, 따라서 그 개시 내용 전체는 본 명세서에 참고로 반영된다.
분야
본 발명은 일반적으로 전계 효과 트랜지스터(FET)들과 같은 스위칭 소자들의 스택들에 기초하는 무선 주파수(RF) 스위치에 관한 것이다.
일부 무선 주파수(RF) 응용들에서, RF 스위치는 스택 구조로 배열된 복수의 스위칭 소자, 예를 들어 전계 효과 트랜지스터(FET)를 포함할 수 있다. 그러한 스택 구조는 예를 들어 RF 스위치에 의한 전력의 처리를 용이하게 할 수 있다. 통상적으로, 더 높은 FET 스택 높이를 갖는 RF 스위치는 더 높은 전력을 처리할 수 있다.
일부 구현들에 따르면, 본 발명은 제1 단자 및 제2 단자를 포함하는 스위칭 디바이스와 관련된다. 스위칭 디바이스는 제1 단자와 제2 단자 사이에 직렬로 접속된 복수의 스위칭 소자를 더 포함한다. 각각의 스위칭 소자는 접속된 스위칭 소자들 사이에서 원하는 전압 강하 프로필을 산출하도록 구성되는 파라미터를 갖는다.
일부 실시예들에서, 복수의 스위칭 소자 각각은 다이오드를 포함할 수 있다. 그러한 실시예들에서, 파라미터는 접합 면적을 포함할 수 있다. 파라미터는 스위칭 소자의 다이오드를 산출하는 다수의 병렬 다이오드도 포함할 수 있다.
일부 실시예들에서, 복수의 스위칭 소자 각각은 활성 영역, 및 활성 영역 상에 형성된 소스 콘택, 드레인 콘택 및 게이트를 갖는 전계 효과 트랜지스터(FET)를 포함할 수 있다. FET는 예를 들어 금속-산화물-반도체 FET(MOSFET)일 수 있다. FET는 SOI(silicon-on-insulator) 디바이스로서 구현될 수 있다. 일부 실시예들에서, 파라미터는 게이트의 폭을 포함할 수 있다. 일부 실시예들에서, 파라미터는 게이트와 관련된 다수의 핑거(finger)를 포함할 수 있다.
일부 실시예들에서, FET는 핑거 구조 디바이스로서 구현될 수 있으며, 따라서 게이트는 다수의 직사각형 게이트 핑거를 포함한다. 각각의 게이트 핑거는 소스 콘택의 직사각형 소스 핑거와 드레인 콘택의 직사각형 드레인 핑거 사이에 구현될 수 있다. 게이트의 폭은 게이트 핑거들과 활성 영역 사이의 오버랩에 대응하는 치수일 수 있다.
일부 실시예들에서, 원하는 전압 강하 프로필은 접속된 스위칭 소자들 사이에서 대략 균일할 수 있다. 일부 실시예들에서, 제1 단자는 입력 단자일 수 있고, 제2 단자는 출력 단자일 수 있다. 스위칭 디바이스는 무선 주파수(RF) 스위칭 디바이스일 수 있다.
일부 실시예들에서, 복수의 스위칭 소자는 양방향 기능을 제공하도록 구성될 수 있다. 제1 단자 및 제2 단자 중 어느 하나는 입력 단자일 수 있고, 나머지 단자는 출력 단자일 수 있다.
일부 구현들에서, 본 발명은 전계 효과 트랜지스터들(FET들)의 스택으로서 구현되는 무선 주파수(RF) 스위칭 디바이스와 관련된다. 스택은 직렬 접속된 복수의 FET를 포함하며, 각각의 FET는 활성 영역, 활성 영역 상에 형성된 소스 콘택, 활성 영역 상에 형성된 드레인 콘택 및 활성 영역 상에 형성된 게이트를 갖는다. 스택은 각각의 가변 치수를 갖는 게이트들을 구비하는 FET들 중 적어도 일부를 더 포함한다.
일부 실시예들에서, 가변 치수들은 각각의 FET에 대해 원하는 전압 강하 프로필을 산출하도록 선택될 수 있다. 원하는 전압 강하 프로필은 각각의 FET와 관련된 전압 강하들의 대략 균일한 분포를 포함할 수 있다.
일부 실시예들에서, 가변 치수들은 각각의 게이트의 가변 폭들을 포함할 수 있다. 가변 게이트 폭은 접속된 FET들의 제1 및 제2 단부들 사이에서 단조롭게 변할 수 있다. 접속된 FET들의 제1 및 제2 단부들은 각각 입력 및 출력으로서 구성될 수 있으며, 가변 게이트 폭은 입력으로부터 출력까지 단조롭게 감소할 수 있다.
일부 실시예들에서, 가변 치수들은 각각의 게이트와 관련된 가변 개수의 게이트 핑거들을 포함할 수 있다.
다수의 가르침에서, 본 발명은 반도체 기판을 포함하는 반도체 다이와 관련된다. 다이는 반도체 기판 상에 형성된 복수의 전계 효과 트랜지스터(FET)를 더 포함하며, FET들은 직렬 접속된다. 각각의 FET는 활성 영역, 활성 영역 상에 형성된 소스 콘택, 활성 영역 상에 형성된 드레인 콘택 및 활성 영역 상에 형성된 게이트를 포함한다. FET들 중 적어도 일부는 각각의 가변 치수를 갖는 게이트들을 구비한다.
일부 구현들에 따르면, 본 발명은 복수의 컴포넌트를 수용하도록 구성된 패키징 기판을 포함하는 무선 주파수(RF) 스위칭 모듈과 관련된다. RF 스위칭 모듈은 패키징 기판 상에 실장된 다이를 더 포함한다. 다이는 스위칭 회로를 가지며, 스위칭 회로는 직렬 접속된 복수의 전계 효과 트랜지스터(FET)를 포함한다. 각각의 FET는 활성 영역, 활성 영역 상에 형성된 소스 콘택, 활성 영역 상에 형성된 드레인 콘택 및 활성 영역 상에 형성된 게이트를 갖는다. FET들 중 적어도 일부는 각각의 가변 치수를 갖는 게이트들을 구비한다.
일부 구현들에서, 본 발명은 송신기 및 송신기와 통신하는 전력 증폭기를 포함하는 무선 디바이스와 관련된다. 전력 증폭기는 송신기에 의해 생성되는 RF 신호를 증폭하도록 구성된다. 무선 디바이스는 증폭된 RF 신호를 전송하도록 구성되는 안테나를 더 포함한다. 무선 디바이스는 전력 증폭기로부터 증폭된 RF 신호를 안테나로 라우팅하도록 구성되는 스위칭 회로를 더 포함한다. 스위칭 회로는 직렬 접속된 복수의 스위칭 소자를 포함한다. 각각의 스위칭 소자는 접속된 스위칭 소자들 사이에서 원하는 전압 강하 프로필을 산출하도록 구성되는 파라미터를 갖는다.
다수의 구현들에서, 본 발명은 스택 구조를 갖는 전자 디바이스와 관련된다. 디바이스는 제1 단자 및 제2 단자를 포함한다. 디바이스는 제1 단자와 제2 단자 사이에 직렬 접속된 복수의 소자를 더 포함한다. 각각의 소자는 소자들 사이에 캐패시턴스 값들의 원하는 분포를 산출하기 위한 캐패시턴스를 갖는다.
일부 실시예들에서, 원하는 분포는 실질적으로 균일한 분포를 포함할 수 있다. 일부 실시예들에서, 복수의 소자 각각은 다이오드를 포함할 수 있다. 일부 실시예들에서, 복수의 소자 각각은 활성 영역, 및 활성 영역 상에 형성된 소스 콘택, 드레인 콘택 및 게이트를 갖는 전계 효과 트랜지스터(FET)를 포함할 수 있다. 각각의 FET의 캐패시턴스는 FET의 게이트의 폭에 기초하여 선택될 수 있다. 각각의 FET의 캐패시턴스는 FET의 게이트와 관련된 다수의 핑거에 기초하여 선택될 수 있다. 디바이스는 예를 들어 무선 주파수(RF) 스위칭 디바이스일 수 있다.
일부 실시예들에서, 복수의 소자 각각은 마이크로 전기 기계 시스템(MEMS) 디바이스를 포함할 수 있다. 각각의 MEMS 디바이스의 캐패시턴스는 MEMS 디바이스와 관련된 콘택 면적에 기초하여 선택될 수 있다. 각각의 MEMS 디바이스의 캐패시턴스는 MEMS 디바이스를 산출하는 다수의 병렬 MEMS 디바이스에 기초하여 선택될 수 있다.
여기서, 본 발명을 요약하는 목적을 위해, 본 발명의 소정 양태들, 장점들 및 새로운 특징들이 설명되었다. 본 발명의 임의의 특정 실시예에 따라 반드시 그러한 모든 장점들이 달성되지는 못할 수도 있다는 것을 이해해야 한다. 따라서, 본 발명은 여기서 교시되거나 암시될 수 있는 바와 같은 다른 장점들을 반드시 달성할 필요 없이 여기서 교시된 바와 같은 하나의 장점 또는 장점들의 그룹을 달성하거나 최적화하는 방식으로 구현 또는 실시될 수 있다.
도 1은 가변 치수(variable-dimension) 스위칭 소자들을 갖는 무선 주파수(RF) 스위치를 나타낸다.
도 2a는 일부 실시예들에서 도 1의 스위칭 소자들이 가변 치수 전계 효과 트랜지스터들(FET들)을 포함할 수 있다는 것을 도시한다.
도 2b는 일부 실시예들에서 도 1의 스위칭 소자들이 가변 치수 다이오드들을 포함할 수 있다는 것을 도시한다.
도 2c는 일부 실시예들에서 도 1의 스위칭 소자들이 가변 치수 MEMS 디바이스들을 포함할 수 있다는 것을 도시한다.
도 3은 전기적으로 직렬 접속된 복수의 FET를 갖는 예시적인 스택을 나타낸다.
도 4는 도 3의 예시적인 스택의 회로 표현을 나타낸다.
도 5는 복수의 FET의 스택을 갖는 RF 스위치의 일례를 나타낸다.
도 6은 FET들의 치수 변화가 상이한 게이트 폭들로서 구현될 수 있는 예시적인 RF 스위치를 나타낸다.
도 7은 Wg의 대체로 일정한 게이트 폭을 갖는 10개의 FET의 예시적인 스택을 나타낸다.
도 8은 도 7의 FET들 각각에서의 상대적인 전압 강하를 스택을 따른 FET 번호에 대해 나타낸 시뮬레이션 데이터의 일례를 도시한다.
도 9는 가변 게이트 폭 Wg1-Wg10을 갖는 10개의 FET의 예시적인 스택을 나타낸다.
도 10은 도 9의 FET들 각각에서의 상대적인 전압 강하를 스택을 따른 FET 번호에 대해 나타낸 시뮬레이션 데이터의 일례를 도시한다.
도 11은 치수 변화가 상이한 수의 게이트 핑거들로서 구현될 수 있는 다른 예시적인 FET 스택을 나타낸다.
도 12a는 일부 실시예들에서 본 명세서에서 설명되는 바와 같은 하나 이상의 특징을 갖는 스택이 입력 신호가 스택의 한 단부 상에서 바람직하게 수신되도록 구성될 수 있다는 것을 나타낸다.
도 12b는 일부 실시예들에서 본 명세서에서 설명되는 바와 같은 하나 이상의 특징을 갖는 스택이 입력 신호가 스택의 어느 한 단부 상에서 수신되도록 구성될 수 있다는 것을 나타낸다.
도 13은 가변 게이트 폭들과 관련하여 구현되는, 도 12b의 기능을 갖는 예시적인 스택을 나타낸다.
도 14는 가변 개수의 게이트 핑거들과 관련하여 구현되는, 도 12b의 기능을 갖는 예시적인 스택을 나타낸다.
도 15는 일부 실시예들에서 본 명세서에서 설명되는 바와 같은 하나 이상의 특징을 갖는 스택이 전기적으로 직렬 접속된 N개의 소자로서 구현될 수 있고, i 번째 소자가 캐패시턴스 C(i)를 갖는다는 것을 나타낸다.
도 16은 일부 실시예들에서 도 12의 스택이 예를 들어 대략 균일한 소자들의 캐패시턴스 값들과 같은 소자들에 대한 원하는 캐패시턴스 프로필을 산출하도록 구성될 수 있다는 것을 나타낸다.
도 17은 하나 이상의 폴(pole)과 하나 이상의 스로우(throw) 사이에서 하나 이상의 신호를 스위칭하도록 구성되는 RF 스위치를 나타낸다.
도 18은 일부 실시예들에서 도 14의 RF 스위치가 RF 코어 및 에너지 관리(EM) 코어를 포함할 수 있다는 것을 나타낸다.
도 19는 예시적인 싱글-폴 더블-스로우(SPDT; single-pole double-throw) 구조로 구현된, 도 15의 RF 코어의 더 상세한 예시적인 구성을 나타낸다.
도 20은 도 19의 SPDT 구조가 2개의 스로우 각각과 관련된 직렬 아암 및 션트 아암(shunt arm) 각각에 대한 FET들의 스택을 이용하여 구현된다는 것을 나타낸다.
도 21은 본 명세서에서 설명되는 바와 같은 하나 이상의 특징을 갖는 FET들이 바이어스 및/또는 결합 기능을 제공하도록 구성되는 회로에 의해 제어될 수 있다는 것을 나타낸다.
도 22는 하나 이상의 FET의 상이한 요소들의 바이어싱 및/또는 결합이 어떻게 구현될 수 있는지에 대한 예들을 나타낸다.
도 23a 및 23b는 SOI 상에 구현된 예시적인 핑거 기반 FET 디바이스의 평면도 및 측단면도를 나타낸다.
도 24a 및 24b는 SOI 상에 구현된 예시적인 다중 핑거 기반 FET 디바이스의 평면도 및 측단면도를 나타낸다.
도 25a-25d는 본 발명의 하나 이상의 특징이 하나 이상의 반도체 다이 상에 어떻게 구현될 수 있는지에 대한 비한정적인 예들을 나타낸다.
도 26a 및 26b는 본 명세서에서 설명되는 하나 이상의 특징을 갖는 하나 이상의 다이가 패키징된 모듈 내에 구현될 수 있다는 것을 나타낸다.
도 27은 도 26a 및 26b의 예와 같은 모듈에서 구현될 수 있는 예시적인 스위칭 구성의 개략도를 나타낸다.
도 28은 본 명세서에서 설명되는 하나 이상의 유리한 특징을 갖는 예시적인 무선 디바이스를 나타낸다.
존재하는 경우에 본 명세서에서 제공되는 표제들은 편의를 위한 것일 뿐이며, 청구 발명의 범위 또는 의미에 반드시 영향을 주는 것은 아니다.
일부 무선 주파수(RF) 응용들에서, RF 스위치는 스택 구조로 배열된 복수의 스위칭 소자, 예를 들어 전계 효과 트랜지스터(FET)를 포함할 수 있다. 그러한 스택 구조는 예를 들어 전력의 적절한 처리를 용이하게 할 수 있다. 예를 들어, 더 높은 FET 스택 높이는 예를 들어 미스매치 조건에서 더 높은 전력에 견딜 수 있다. 그러한 RF 스위치들을 이용하는 RF 응용들은 예를 들어 (매칭 회로망들에서) 수동 컴포넌트들을 포함하는 안테나 튜닝 또는 일부 다른 스위칭 응용들을 포함할 수 있다.
FET 스택의 소자들은 그들의 오프 또는 온 상태들 각각에서 그들의 고유한 수동 캐패시턴스 또는 저항 거동들을 산출할 수 있으며; 그러한 거동들은 통상적으로 가변 입력 전력에 대해 비교적 양호하게 유지된다. 그러나, FET 스택 전반에서의 불균일한 전압 분포는 스위치의 고조파 피킹(harmonic peaking), 압축 포인트에서의 열화 및/또는 변조간 왜곡(IMD)과 같은 바람직하지 않은 효과들을 유발할 수 있다. 그러한 효과들은 SOI 기술을 이용하는 스위치 설계에서 명백할 수 있다. 예를 들어, FET 스택과 접지 사이의 결합은 스택 내에서 전력 입력 측으로부터 출력 측까지의 RF 전류의 감소를 유발할 수 있다. 스택 내의 각각의 FET 내의 그러한 불균일한 전류는 통상적으로 스택 내의 FET들 전반에서의 불균일한 전압 강하를 유발한다. 그러한 불균일한 전류는 스택 자체의 전력 전압 처리 능력의 감소도 유발할 수 있으며, 최대 전압을 처리하는 개별 FET가 소정의 전력 레벨에서 파괴된다.
여기서는, FET 스택 전반에서의 그러한 불균일한 전압 분포를 줄이도록 구현될 수 있는 디바이스들 및 방법들이 설명된다. FET 스택들과 관련하여 설명되지만, 본 발명의 하나 이상의 특징은 다른 타입의 스위칭 소자들을 사용하는 스위칭 스택들에서도 구현될 수 있다는 것을 이해할 것이다. 예를 들어, 다이오드들 또는 MEMS 디바이스들(예로서, MEMS 캐패시터들 또는 MEMS 스위치들)을 갖는 스위칭 스택들도 여기서 설명되는 바와 같은 하나 이상의 특징의 구현으로부터 이익을 얻을 수 있다.
도 1은 (공동으로 200으로 지시되는) 가변 치수 스위칭 소자들을 갖는 RF 스위치(100)를 개략적으로 나타낸다. 설명의 목적을 위해, 스위칭 소자들의 일부 또는 전부는 상이한 치수들을 가질 수 있다는 것을 이해할 것이다. 본 명세서에서의 설명에서 가변 치수(variable-dimension)와 가변 기하(variable-geometry)는 교환 가능하게 사용될 수 있다는 것도 이해할 것이다. 그러한 가변 치수/가변 기하는 예를 들어 스위칭 소자들과 관련된 하나 이상의 요소들의 상이한 크기, 상이한 형상, 상이한 구성 또는 이들의 소정 조합을 포함할 수 있다. 일부 구현들에서, 스위칭 소자들과 관련된 그러한 하나 이상의 요소들은 스위칭 소자들에 고유한 하나 이상의 요소(또는 이들의 소정 조합)를 포함할 수 있다. 그러한 구현들에서는, 스위칭 소자들의 고유 요소(들)의 그러한 가변 치수들에 의해 제공되는 유리한 특징들이 유익할 수 있다는 것을 알 수 있는데, 그 이유는 추가적인 외부 컴포넌트가 반드시 필요한 것은 아니기 때문이다.
도 2a-2c는 본 발명의 하나 이상의 특징을 갖는 스위칭 소자들(200)의 비한정적인 예들을 나타낸다. 도 2a는 일부 실시예들에서 스위칭 소자들 또는 스택 소자들(200)은 가변 치수 전계 효과 트랜지스터들(FET들)(210)을 포함할 수 있다. 설명의 목적을 위해, 그러한 FET들은 예를 들어 SOI MOSFET들과 같은 금속-산화물-반도체 FET들(MOSFET들)을 포함할 수 있다는 것을 이해할 것이다. 본 명세서에서 설명되는 바와 같은 FET들은 HEMT, SOI, SOS(silicon-on-sapphire) 및 CMOS 기술들을 포함하지만 이에 한정되지 않는 다른 프로세스 기술들로 구현될 수 있다는 것도 알 것이다.
도 2b는 일부 실시예들에서 스위칭 소자들 또는 스택 소자들(200)이 가변 치수 다이오드들(220)을 포함할 수 있다는 것을 나타낸다. 설명의 목적을 위해, 그러한 다이오드들은 예를 들어 FET 기반 다이오드들을 포함할 수 있다는 것을 이해할 것이다.
도 2c는 일부 실시예들에서 스위칭 소자들 또는 스택 소자들(200)이 가변 치수 MEMS 디바이스들(230)을 포함할 수 있다는 것을 나타낸다. 설명의 목적을 위해, 그러한 MEMS 디바이스들은 예를 들어 본 명세서에서 설명되는 바와 같은 유사한 금속 라우팅 레이아웃들을 사용하는 MEMS 캐패시터들 또는 다른 MEMS 디바이스들을 포함할 수 있다는 것을 이해할 것이다. MEMS 캐패시터들의 예시적인 상황에서, 그러한 캐패시터들은 예를 들어 고전력 버랙터 디바이스 내의 캐패시터 스택에서 사용될 수 있다.
도 3은 전기적으로 직렬 접속된 복수의 FET를 갖는 예시적인 스택(210)을 나타낸다. 2개의 예시적인 FET(300a, 300b)가 도시되지만, 그러한 스택은 다른 수의 FET를 포함할 수 있다는 것을 이해할 것이다. 이 예에서, 제1의 예시적인 FET(300a)는 길이 L1 및 폭 Wg1의 치수를 갖는 활성 영역(302a)을 포함하는 것으로 도시된다. 규칙적인 형상의 예시적인 상황에서 설명되지만, 활성 영역의 다른 형상들도 가능하다는 것을 이해할 것이다. 또한, 본 명세서에서는 다양한 예들이 핑거 구성들과 관련하여 설명되지만, 소스, 드레인 및/또는 게이트의 다른 구성들도 구현될 수 있다는 것을 이해할 것이다.
복수의 소스(S1) 및 드레인(D1) 콘택이 핑거 구조로 구현되고, 그들 사이에 게이트 핑거들(304a, 게이트 길이 g1을 가짐)이 인터리빙되는 것이 도시된다. 일부 실시예들에서, 소스 및 드레인 콘택들(S1, D1) 각각은 활성 영역(302a)과의 오믹 금속 콘택(ohmic metal contact)을 형성할 수 있으며, 게이트 핑거들(304a) 각각은 게이트 산화물 층을 통해 활성 영역(302a)과 결합된 금속 콘택을 포함할 수 있다. 소스 콘택들(S1) 각각은 제1 입력 노드(In1)에 전기적으로 접속될 수 있으며, 드레인 콘택들(D1) 각각은 제1 출력 노드(Out1)에 전기적으로 접속될 수 있다. S1 및 D1 각각은 주어지는 레이아웃에 따라 입력 또는 출력일 수 있다는 것을 이해할 것이다. 게이트들(304a) 각각은 게이트 노드(G)에 전기적으로 접속될 수 있다. (예를 들어, FET를 적절한 게이트 신호들의 인가에 의해 턴온 또는 턴오프함으로써) 그러한 FET의 스위치 소자로서의 동작은 공지된 방식으로 구현될 수 있다.
FET(300b)의 제2 예는 길이 L2 및 폭 Wg2의 치수를 갖는 활성 영역(302b)을 포함하는 것으로 도시된다. 복수의 소스(S2) 및 드레인(D2) 콘택이 핑거 구조로 구현되고, 그들 사이에 게이트 핑거들(304b, 게이트 길이 g2를 가짐)이 인터리빙되는 것이 도시된다. 일부 실시예들에서, 소스 및 드레인 콘택들(S2, D2) 각각은 활성 영역(302b)과의 오믹 금속 콘택을 형성할 수 있으며, 게이트 핑거들(304b) 각각은 게이트 산화물 층을 통해 활성 영역(302b)과 결합된 금속 콘택을 포함할 수 있다. 소스 콘택들(S2) 각각은 제2 입력 노드(In2)에 전기적으로 접속될 수 있으며, 드레인 콘택들(D2) 각각은 제2 출력 노드(Out2)에 전기적으로 접속될 수 있다. S2 및 D2 각각은 주어지는 레이아웃에 따라 입력 또는 출력일 수 있다는 것을 이해할 것이다. 게이트들(304b) 각각은 게이트 노드(G)에 전기적으로 접속될 수 있다. (예를 들어, FET를 적절한 게이트 신호들의 인가에 의해 턴온 또는 턴오프함으로써) 그러한 FET의 스위치 소자로서의 동작은 공지된 방식으로 구현될 수 있다.
예시적인 스택(210)에서, 제1 FET(300a)의 출력(Out1)은 제2 FET(300b)의 입력(In2)에 전기적으로 접속될 수 있다. 따라서, 제1 FET(300a)의 입력(In1)은 스택(210)의 입력(IN)으로서 기능할 수 있고, 제2 FET(300b)의 출력(Out2)은 스택(210)의 출력(OUT)으로서 기능할 수 있다. 일부 실시예들에서, 제1 및 제2 FET들(300a, 300b)의 게이트 노드들은 함께, 독립적으로 그리고 이들의 임의의 조합으로 제어될 수 있다.
설명의 목적을 위해, 게이트 폭은 게이트와 그에 대응하는 활성 영역 사이의 오버랩과 관련된 치수를 포함할 수 있다. 따라서, 도 3에 도시된 예에서, 그러한 게이트 폭은 제 FET(300a)에 대해 Wg1로 그리고 제2 FET(300b)에 대해 Wg2로 표현될 수 있다.
일부 실시예들에서, 활성 영역 길이(예로서, L1, L2), 게이트 폭(예로서, Wg1, Wg2), 게이트 길이(예로서, g1, g2)와 같은 예시적인 FET 파라미터들 중 하나 이상은 스택 내의 FET들 중 적어도 일부 사이에서 상이할 수 있다. 활성 영역 길이와 관련하여, 그러한 FET 파라미터의 변화는 예를 들어 상이한 수의 소스-게이트-드레인 유닛들, 소스, 드레인 및/또는 게이트 핑거들의 길이 치수(도 3에 도시된 예에서는 수평 길이) 또는 이들의 임의 조합에 의해 구현될 수 있다. 그러한 FET 파라미터 변화들의 비한정적인 예들이 본 명세서에서 더 상세히 설명된다.
도 4는 도 3의 예시적인 스택(210)의 회로 표현을 나타낸다. 구체적으로, 제1 및 제2 FET들(300a, 300b)은 직렬 접속되어, 스택(210)의 입력(IN) 및 출력(OUT)을 산출할 수 있다. 그러한 입력 및 출력 예에서 설명되지만, 일부 실시예들에서 FET들(300a, 300b) 각각, 따라서 스택(210)은 반대로 동작할 수 있는데, 즉 소스 콘택들이 드레인 콘택들로서 작용하고 드레인 콘택들이 소스 콘택들로서 작용할 수 있다는 것을 이해할 것이다. 또한, 본 명세서에서 설명되는 바와 같이, FET 스택은 3개 이상의 FET를 포함할 수 있다.
일부 실시예들에서, 2개의 이상의 FET를 갖는 FET 스택이 RF 스위치로서 구현될 수 있다. 도 5는 복수의 FET(예로서, 그러한 N개의 FET(300a 내지 300n))의 스택(210)을 갖는 RF 스위치(100)의 일례를 나타낸다. 그러한 스위치는 싱글-폴 싱글-스로우(SPST; single-pole single-throw) 스위치로서 구성될 수 있다. 그러한 예와 관련하여 설명되지만, 스택들(210) 중 하나 이상은 다른 스위치 구성으로 구현될 수 있다는 것을 이해할 것이다.
도 5의 예에서, FET들(300a 내지 300n) 각각은 그의 각각의 게이트 바이어스 회로망(310) 및 바디(body) 바이어스 회로망(312)에 의해 제어될 수 있다. 일부 구현들에서, 그러한 제어 동작들은 공지된 방식으로 수행될 수 있다.
본 명세서에서 설명되는 바와 같이, 도 5의 예와 같은 RF 스위치는 가변 치수 FET들을 포함할 수 있다. 도 6은 그러한 치수 변화가 상이한 게이트 폭들로서 구현될 수 있는 예시적인 RF 스위치(100)를 나타낸다. 이 예에서, FET 스택(210)은 각각의 게이트 폭(Wg1-Wgn)을 갖는 FET들(300a-300n)을 포함하는 것으로 도시된다. 그러한 게이트 폭들 중 일부 또는 전부는 RF 스위치(100)의 원하는 성능 개선을 산출하기 위해 상이하도록 선택될 수 있다. 그러한 성능 개선의 일례가 본 명세서에서 더 상세히 설명된다.
도 7은 약 10㎛의 대체로 일정한 게이트 폭 Wg을 갖는 10개의 FET의 예시적인 스택을 나타낸다. 도 7의 10개의 FET 각각은 100개의 게이트 핑거를 갖는다. 명료화를 위해, FET들 간의 전기적 접속은 도시되지 않는다.
그러한 균일한 치수의 FET들에 대해, 도 8은 FET들 각각에서의 상대적인 전압 강하를 스택을 따른 FET 번호에 대해 나타낸 시뮬레이션 데이터의 일례를 도시한다. 예를 들어, FET1 양단에서 입력 전압(이 예에서 5V)의 약 0.135의 전압 강하 그리고 FET2 양단에서 입력 전압의 약 0.118의 전압 강하, 등이 존재한다.
도 8에서, 스택을 따른 전압 강하 값들의 상당한 불균형이 존재한다는 것을 쉽게 알 수 있다. 일정한 게이트 폭을 갖는 다른 구성들 및 아키텍처들의 경우, 그들의 전압 불균형들도 도 8의 예에 가깝거나 유사할 것이다. 그러한 전압 불균형들은 도 8의 예를 근접하게 따르거나 따르지 않을 수 있지만, 일반적인 경향은 통상적으로 유사하며, (전력이 입력되는) 제1 FET는 통상적으로 가장 높은 전압 강하를 갖는 제한 팩터이다. 본 명세서에서 설명되는 바와 같이, 스택을 따른 그러한 불균일한 전압 분포는 예를 들어 고조파 피킹, 압축 포인트 및/또는 변조간 왜곡(IMD)과 관련된 스위치 성능을 저하시킬 것이다. 또한, 더 높은 전력 레벨들에서, 제1 FET는 다른 FET들에 앞서 파괴되어, 스위치의 전체 성능을 제한할 수 있다.
그러한 불균일한 전압 분포는 스택의 파괴 전압 성능에 영향을 줄 수 있다는 점에 더 유의한다. 예를 들어, 5V의 입력 전압이 10개의 FET를 가진 스택의 입력에서 제공되고, 각각의 FET 양단에서의 전압 강하가 실질적으로 일정하여(예를 들어, 10개 FET 예에서 입력 전압의 0.1, 또는 0.5V), 스택 내에 전압 불균형이 존재하지 않는 것으로 가정한다. 또한, 각각의 FET가 파괴 없이 적어도 5V 예를 처리할 수 있는 것으로 가정한다. 각각의 FET는 5V를 처리할 수 있으므로, 그리고 전압 불균형이 존재하지 않으므로, 예시적인 스택은 전체적으로 5V의 10배, 즉 50V를 처리할 수 있다는 것을 예상할 수 있다.
불균일한 전압 분포를 갖는 스택에서는, 입력 전압이 증가할 때 가장 높은 상대 전압 강하를 갖는 FET가 먼저 파괴되어, 스택 내의 약한 링크(link)를 산출할 수 있다는 것을 예상할 수 있다. 도 8의 예에서, 그러한 약한 링크는 약 0.135의 가장 높은 상대 전압 강하를 갖는 제1 FET이다. 따라서, 도 7 및 8의 예시적인 스택의 저하된 파괴 전압(Vb)은 가장 높은 상대 전압 강하 값(0.135)을 이용하여 입력 전압(예로서, 5V)을 5/0.135, 즉 약 37V로 스케일링함으로써 추정될 수 있다. (FET들 사이의) 일정한 전압 강하에 대한 위의 50V 예에 비해, 37V는 도 7 및 8의 예시적인 스택의 전압 처리 능력에서의 상당한 감소이다.
도 9는 각각의 게이트 폭(Wg1-Wg10)을 갖는 10개의 FET(300a-300j)를 구비하는 예시적인 스택(210)을 나타낸다. 게이트 폭들(Wg1-Wg10)의 예시적인 값들이 표 1에 목록화되어 있다. 도 9의 10개의 FET(300a-300j) 각각은 100개의 게이트 핑거를 갖는다. 명료화를 위해, FET들 간의 전기적 접속은 도시되지 않는다.
Figure 112014074950341-pat00001
이러한 가변 치수의 FET들에 대해, 도 10에서는, 스택에 따른 FET 개수에 대한 FET들 각각에서의 상대적인 전압 강하를 그래프로 그린 시뮬레이션된 데이터의 일례를 도시한다. 예를 들어, FET1의 양단의 입력 전압(예컨대, 5V)에 대해 약 0.103의 전압 강하가 존재하고, FET2의 양단의 입력 전압에 대해 약 0.101의 전압 강하가 존재하는 등이다. 도 7 및 도 8(도 10에서도 도시됨)과 연관된 예시적인 전압 분포에 비해, 전반적으로 균등한 전압 분포를 산출하기 위해 전압 불균형이 대폭 감소된다. 스택에 따른 이러한 균등한 전압 분포는, 예를 들어, 고조파 피킹, 압축 포인트 및/또는 상호 변조 왜곡(IMD)에 대하여 스위치 성능의 향상을 야기할 수 있다.
또한, 균등한 전압 분포에서, 가장 높은 값은 (제1 FET의 양단의) 입력 전압에 대해 대략 0.103이라는 것에 유의한다. 그에 따라, 도 8을 참조하여 설명된 바와 같이, 도 9의 예시적인 스택의 항복 전압은 가장 높은 상대적인 전압 강하(예컨대, 제1 FET에 대해 0.103)를 갖는 약한 링크로 입력 전압(예컨대, 5V)을 스케일링하여 추정될 수 있다. 그러한 추정치는 바람직하게는 전압 불균형을 갖지 않는 이상적인 구성에 대한 추정치에 아주 가까운 5/0.103 또는 대략 48V의 값을 산출한다는 것을 알 수 있다. 또한, 상이한 주변 구성의 경우, 이러한 전압 값이 변할 수 있지만; 비교적 균등하게 분포된 전압 프로파일을 여전히 얻을 수 있다는 것이 이해되어야 한다.
도 11은 치수 변화가 상이한 개수의 게이트 핑거로서 구현될 수 있는 또 다른 예시적인 FET 스택(210)을 도시한다. 예시적인 스택(210)은 대략 10㎛의 균일한 게이트 폭을 갖는 10개의 FET(300a-300j)를 포함한다. FET에 있어서 상이한 개수의 게이트 핑거는 상이한 길이(도 11에서, FET의 수평 치수)의 FET로 도시된다.
일부 실시예에서, 게이트 핑거들(Ng1-Ng10)의 개수의 값은 보상되는 전압 분포 프로파일에 기초하여 선택될 수 있다. 예를 들어, 주어진 스택이 도 8의 예와 유사한 전압 분포 프로파일을 갖는 것으로 가정한다. 도 11의 예와 같이 수정된 스택은 주어진 스택의 불균등한 분포(예컨대, 도 8)를 보상하기 위해 선택된 FET 파라미터의 값(예컨대, 게이트 핑거 개수)을 가질 수 있다. 도 9의 예에서, 표 1의 예시적인 값을 참조하면, 게이트 폭 파라미터를 변화시킴으로써, 도 8의 예시적인 스택의 불균등한 분포를 보상할 수 있다는 것을 알 수 있다.
도 9 및 도 11의 예의 경우, 게이트 폭 및 핑거 개수의 플롯은 각각 보상되는 (도 8의) 전압 분포와 일반적으로 유사한 프로파일을 가질 수 있다. 보다 구체적으로, 3개의 프로파일 모두는 FET1에서 가장 높은 값을 갖고, FET9에서 가장 낮은 값으로 낮아지고, FET10에서 약간 증가한다. 보상되는 프로파일에 상관될 수 있거나 상관될 수 없는 다른 FET-파라미터 프로파일 또한 가능하다는 것이 이해될 것이다. 예를 들어, 그의 분포가 보상되는 예시적인 전압 분포와 반대의 형상(inverse shape)을 갖는 FET 파라미터가 존재할 수 있다. 다른 FET 파라미터 및/또는 분포 형상 또한 가능하다.
앞선 예에서, FET-파라미터(예컨대, 게이트 폭 또는 핑거 개수)의 프로파일은 기존의 전압 분포 프로파일을 보상하는 맥락에서 설명된다. 이러한 기존의 전압 분포 프로파일은, 예를 들어, 기존의 스위치 디바이스의 측정 또는 모델링, 새로운 스위치 설계의 모델링, 또는 이들의 일부 조합에 기인할 수 있다. 일부 구현에서, 이러한 기존의 전압 분포 프로파일(그러나 얻어짐)는 반드시 필요조건은 아니라는 것이 이해될 것이다. 예를 들어, 본 발명의 하나 이상의 특징은, 보상 또는 정정 기술로서 이용되는 대신, 원래의 설계 파라미터로서 구현될 수 있다.
도 9 및 도 11을 참조하여 본 명세서에서 설명되는 예들의 맥락에서, 가변 파라미터들(예컨대, 게이트 폭 및 게이트 핑거의 개수)은 하나의 방향으로 FET들의 일부 또는 전부에 대해 전반적으로 단조롭게 변하는 기울기(gradient)를 갖는 것으로 설명되어 있다. 그러나, 다른 경사 구성(grading configurations) 또한 가능하다는 것이 이해될 것이다. 예를 들어, 경사 체계(grading scheme)는 스위칭 소자에서(예컨대, 스택에 있어서 중앙에서 또는 중앙 가까이에서) 최대 또는 최소를 포함할 수 있고; 이러한 분포는 대칭일 수도 있고 또는 대칭이 아닐 수도 있다. 또 다른 예에서, 경사 체계에서 하나 보다 많은 국부 최대 최소값(local extrema)이 있을 수 있다. 또 다른 예에서, 스택에 따른 하나 이상의 계단 함수 분포(step function distribution)가 있을 수 있다.
일부 실시예에서, 스택 파라미터의 원하는 분포를 산출하도록 경사 체계가 구현될 수 있다. 예를 들어, 경사 체계는 스택 내의 스위칭 소자들의 양단의 전압 강하가 전반적으로 균일한 분포를 산출하도록 구성될 수 있다.
도 12-14는 상이한 지향 기능성(directional functionalities)의 FET 스택들을 산출하기 위한 상이한 경사 체계들이 어떻게 구현될 수 있는지에 대한 예를 도시한다. 도 12a는, 일부 실시예에서, 바람직하게, 한 쪽 단부(one end)에는 입력(IN)을 갖고 따라서 다른 쪽 단부(the other end)에는 출력(OUT)을 갖는 가변 치수의 FET 스택(210)이 구성될 수 있다는 것을 도시한다. 도 9-11을 참조하여 본 명세서에서 설명된 FET 스택(210)은, 바람직하게, 제1 FET에서의 높은 전압 강하를 수용하기 위해, 그들 각각의 제1 FET(300a)(FET1)의 측면(side)에 입력이 제공되는 예이다.
도 12b는, 일부 실시예에서, 본 명세서에서 설명된 바와 같은 하나 이상의 특징을 갖는 가변 치수의 FET 스택(210)이 양방향성(bi-directional)이도록 구성될 수 있다. 이러한 스택(210)은, 입력 신호가 스택(210)의 어느 한쪽 끝(either end)에 제공될 때, 본 명세서에서 설명된 바와 같이 전압 보상 속성으로부터 이익을 얻을 수 있다. 도 13은 가변 게이트 폭들의 맥락에서 이러한 양방향 스택의 일례를 도시한다. 도 14는 게이트 핑거 개수의 맥락에서 이러한 양방향 스택의 일례를 도시한다. 가변 치수의 FET 스택에서의 양방향 기능성은 또한 다른 변형들로 구현될 수 있다는 것이 이해될 것이다.
도 13의 예를 참조하면, 가변 치수의 FET 스택(210)은 10개의 FET(300a-300j)(FET1-FET10)을 포함하는 것으로 도시되어 있다. 두 개의 맨 끝의 FET(FET1, FET10) 각각은 Wg1의 게이트 폭을 갖는 것으로 도시되어 있다. 두 번째-맨 끝의 FET(FET2, FET9) 각각은 Wg2의 게이트 폭을 갖는 것으로 도시되어 있다. 마찬가지로, 세 번째-맨 끝의 FET(FET3, FET8), 네 번째-맨 끝의 FET(FET4, FET7) 및 다섯 번째-맨 끝의 FET(FET5, FET6)는 각각 Wg3, Wg4 및 Wg5의 게이트 폭을 갖는 것으로 도시되어 있다. 도 13의 예에서, 게이트 폭은 Wg1 > Wg2 > Wg3 > Wg4 > Wg5이도록 선택될 수 있다. 그에 따라, FET 스택의 각 절반에서 FET의 게이트 폭에 있어서의 연속적인 감소는 바람직하게는 본 명세서에서 설명된 바와 같이 그 절반에서 전압 강하 프로파일이 보상되는 것을 허용한다.
도 13의 예에서, 10개의 예시적인 FET는 대칭적인 게이트 폭 프로파일을 갖는 것으로 도시되는데, 여기서, 가장 높은 게이트 폭 값이 맨 끝의 FET들에게 제공되고, 가장 낮은 값은 중앙의 FET(들)에게 제공된다. 그러나 양방향 기능성은 또한 비대칭 프로파일에서도 구현될 수 있다는 것이 이해될 것이다.
도 14의 예를 참조하면, 가변 치수의 FET 스택(210)은 10개의 FET(300a-300j)(FET1-FET10)을 포함하는 것으로 도시되어 있다. 두 개의 맨 끝의 FET(FET1, FET10) 각각은 Ng1개의 게이트 핑거를 갖는 것으로 도시되어 있다. 두 번째-맨 끝의 FET(FET2, FET9) 각각은 Ng2개의 게이트 핑거를 갖는 것으로 도시되어 있다. 마찬가지로, 세 번째-맨 끝의 FET(FET3, FET8), 네 번째-맨 끝의 FET(FET4, FET7), 및 다섯 번째-맨 끝의 FET(FET5, FET6)은 각각 Ng3개, Ng4개 및 Ng5개의 게이트 핑거를 갖는 것으로 도시되어 있다. 도 14의 예에서, 게이트 핑거의 개수는 Ng1 > Ng2 > Ng3 > Ng4 > Ng5이도록 선택될 수 있다. 그에 따라, FET 스택의 각 절반에서 FET의 게이트 핑거의 개수에 있어서의 지속적인 감소는 바람직하게는 본 명세서에서 설명된 바와 같이 그 절반에서 전압 강하 프로파일이 보상되는 것을 허용한다.
도 14의 예에서, 10개의 예시적인 FET은 다수의 게이트 핑거에 대해 대칭적인 프로파일을 갖는 것으로 도시되는데, 여기서 가장 큰 개수의 게이트 핑거는 맨 끝의 FET들에게 제공되고, 가장 낮은 개수는 중앙의 FET(들)에게 제공된다. 그러나, 양방향 기능성은 또한 비대칭 프로파일에서도 구현될 수 있다는 것이 이해될 것이다.
본 명세서에서 설명된 바와 같이, 스위칭 소자들에 있어서의 변화가 반드시 FET로 국한되는 것은 아니다. 예를 들어, 원하는 성능 결과를 달성하기 위해 다이오드들의 스택에 있어서의 변화가 구현될 수 있다. 다이오드들의 맥락에서, 그러한 변화는, 예를 들어, 스위칭 소자들을 위한 병렬인 다이오드들의 다양성(multiplicity) 및/또는 접합 면적(junction area)에 대해 구현될 수 있다.
또 다른 예에서, 원하는 성능 결과를 달성하기 위해 MEMS 디바이스(예컨대, MEMS 캐패시터 또는 MEMS 스위치)의 스택에 있어서의 변화가 구현될 수 있다. 이러한 디바이스의 맥락에서, 변화는, 예를 들어, 스위칭 소자들을 위한 병렬인 디바이스들의 다양성 및/또는 접촉 면적에 대해 구현될 수 있다.
도 15는, 일부 실시예에서, 본 명세서에서 설명된 바와 같은 하나 이상의 특징을 갖는 스택(400)이 전기적으로 직렬로 접속된 N개의 소자로서 구현될 수 있다는 것을 도시한다. 설명을 목적으로, N개는 1보다 큰 정수이다. 예시적인 스택에서, 주어진 소자(i번째 소자)는 캐패시턴스 C(i)를 갖는 것으로 도시된다. 그에 따라, 소자 1은 C(1)의 캐패시턴스를 갖고, 소자 2는 C(2)의 캐패시턴스를 갖는 등이다.
도 16은, 일부 실시예에서, 도 15의 예시적인 소자들을 갖는 스택(400)이 소자들에 대한 원하는 캐패시턴스 값들의 프로파일을 산출하도록 구성될 수 있음을 도시한다. 예를 들어, 소자들의 캐패시턴스 값들은
Figure 112014074950341-pat00002
와 같이 대략 동일할 수 있다.
캐패시턴스의 맥락에서의 특성화(characterizing) 및 조정(adjusting)에 대한 앞선 예로서, 도 9 및 11의 게이트 파라미터 조정 예에서, 각각의 FET는 게이트의 측면 치수(lateral dimensions)와 연관된 캐패시턴스의 관점에서 특성화될 수 있다. 이러한 캐패시터 구성이 평행판 캐패시터(parallel-plate capacitor)로서 근사되면, 캐패시턴스는 게이트의 측면 면적(lateral area)에 비례할 수 있고, 대응하는 전압은 게이트의 측면 면적에 반비례할 수 있다. 그러면, 게이트 폭에 있어서의 감소(도 9)는 측면 면적에 있어서의 감소를 야기하고, 따라서 캐패시턴스 표현(capacitance representation)의 전압에 있어서의 증가를 야기한다. 마찬가지로, 게이트 핑거 개수에 있어서의 감소(도 11)는 측면 면적에 있어서의 감소를 야기하고, 따라서, 캐패시턴스 표현의 전압에 있어서의 증가를 야기한다. 그에 따라, 주어진 전압 분포(예컨대, 도 8)는 소자들(예컨대, FET들)과 연관된 캐패시턴스를 조정하여 보상될 수 있다.
도 17-22은 스위칭 애플리케이션의 비제한적인 예를 도시하는데, 여기서, 본 발명의 하나 이상의 특징이 구현될 수 있다. 도 23 및 24는, 본 발명의 하나 이상의 특징이, 예를 들어, SOI 디바이스로 구현될 수 있는 예를 도시한다. 도 25-28은, 본 발명의 하나 이상의 특징이 상이한 프로덕트들로 어떻게 구현될 수 있는지에 대한 예를 도시한다.
스위칭 디바이스의 예시적인 컴포넌트들:
도 17는 하나 이상의 폴(102)과 하나 이상의 스로우(104) 사이에서 하나 이상의 신호를 스위칭하도록 구성된 무선 주파수(RF) 스위치(100)를 개략적으로 도시한다. 일부 실시예에서, 이러한 스위치는 SOI FET(silicon-on-insulator field-effect transistor)과 같은 하나 이상의 FET에 기초한 것일 수 있다. 특정한 폴이 특정한 스로우에 접속되어 있는 경우, 이러한 경로는 보통 폐쇄된 것으로 또는 ON 상태인 것으로 지칭된다. 폴과 스로우 사이의 주어진 경로가 접속되어 있지 않으면, 이러한 경로는 보통 개방된 것으로 또는 OFF 상태인 것으로 지칭된다.
도 18은, 일부 구현에서, 도 17의 RF 스위치(100)가 RF 코어(110) 및 에너지 관리(EM) 코어(112)를 포함할 수 있다는 것을 도시한다. RF 코어(110)는 제1 포트와 제2 포트 사이에서 RF 신호를 라우팅하도록 구성될 수 있다. 도 18에 도시된 예시적인 SPDT(single-pole-double-throw) 구성에서, 이러한 제1 포트 및 제2 포트는 폴(102a) 및 제1 스로우(104a), 또는 폴(102a) 및 제2 스로우(104b)를 포함할 수 있다.
일부 실시예에서, EM 코어(112)는, 예를 들어, 전압 제어 신호를 RF 코어에 공급하도록 구성될 수 있다. EM 코어(112)는 또한 논리 디코딩(logic decoding) 및/또는 전원 조절 능력(power supply conditioning capabilities)을 갖춘 RF 스위치(100)를 제공하도록 구성될 수 있다.
일부 실시예에서, RF 코어(110)는 하나 이상의 폴 및 하나 이상의 스로우를 포함하여, 스위치(100)의 하나 이상의 입력과 하나 이상의 출력 사이에서 RF 신호의 전달을 가능하게 할 수 있다. 예를 들어, RF 코어(110)는 도 18에 도시된 바와 같은 SPDT 또는 SP2T(single-pole double-throw) 구성을 포함할 수 있다.
예시적인 SPDT 맥락에서, 도 19는 RF 코어(110)에 대한 더 자세한 예시적인 구성을 도시한다. RF 코어(110)는 제1 및 제2 트랜지스터(예컨대, FET들)(120a, 120b)를 통해 제1 및 제2 스로우 노드들(104a, 104b)에 결합된 단일 폴(102a)을 포함하는 것으로 도시되어 있다. 제1 스로우 노드(104a)는 노드(104a)에게 션팅 능력(shunting capability)을 제공하기 위해 FET(122a)를 통해 RF 접지에 결합되는 것으로 도시된다. 마찬가지로, 제2 스로우 노드(104b)는 노드(104b)에게 션팅 능력을 제공하기 위해 FET(122b)를 통해 RF 접지에 결합되는 것으로 도시된다.
예시적인 동작에서, RF 코어(110)가 폴(102a)과 제1 스로우(104a) 사이에서 RF 신호가 전달되는 상태에 있을 때, 폴(102a)과 제1 스로우 노드(104a) 사이의 FET(120a)는 ON 상태에 있을 수 있고, 폴(102a)과 제2 스로우 노드(104b) 사이의 FET(120b)는 OFF 상태에 있을 수 있다. 션트 FET들(122a, 122b)의 경우, 션트 FET(122a)가 OFF 상태에 있을 수 있어, 폴(102a)로부터 제1 스로우 노드(104a)로 RF 신호가 이동함에 따라 RF 신호는 접지로 션트되지 않는다. 제2 스로우 노드(104b)와 연관된 션트 FET(122b)는 ON 상태에 있을 수 있어, 폴-제1 스로우 동작(pole-to-first-throw operation)에 대한 바람직하지 않은 간섭 효과를 감소시키기 위해, 제2 스로우 노드(104b)를 통해 RF 코어(110)에 도달하는 노이즈 또는 임의의 RF 신호는 접지로 션트된다.
앞선 예는 싱글 폴 더블 스로우 구성(single-pole-double-throw configuration)의 맥락에서 설명되어 있지만, RF 코어는 다른 수의 폴들 및 스로우들로 구성될 수 있다는 것이 이해될 것이다. 예를 들어, 하나 보다 많은 폴이 존재할 수 있고, 스로우의 수는 예시적인 수인 2보다 작거나 클 수 있다.
도 19의 예에서, 폴(102a)과 두 개의 스로우 노드(104a, 104b) 사이의 트랜지스터는 단일 트랜지스터로서 도시되어 있다. 일부 구현에서, 폴(들)과 스로우(들) 사이의 이러한 스위칭 기능성은 스위치 아암 세그먼트(switch arm segments)에 의해 제공될 수 있는데, 여기서, 각각의 스위치 아암 세그먼트는 FET와 같은 복수의 트랜지스터를 포함한다.
이러한 스위치 아암 세그먼트를 갖는 RF 코어의 예시적인 RF 코어 구성(130)이 도 20에 도시되어 있다. 이 예에서, 폴(102a) 및 제1 스로우 노드(104a)는 제1 스위치 아암 세그먼트(140a)를 통해 결합되는 것으로 도시되어 있다. 마찬가지로, 폴(102a)과 제2 스로우 노드(104b)는 제2 스위치 아암 세그먼트(140b)를 통해 결합되는 것으로 도시되어 있다. 제1 스로우 노드(104a)는 제1 션트 아암 세그먼트(142a)를 통해 RF 접지로 션트될 수 있는 것으로 도시되어 있다. 마찬가지로, 제2 스루 노드(104b)는 제2 션트 아암 세그먼트(142b)를 통해 RF 접지로 션트될 수 있는 것으로 도시되어 있다.
예시적인 동작에서, RF 코어(130)는 폴(102a)과 제1 스로우 노드(104a) 사이에서 RF 신호가 전달되는 상태에 있을 때, 제1 스위치 아암 세그먼트(140a) 내의 FET 모두가 ON 상태에 있을 수 있고, 제2 스위치 아암 세그먼트(104b) 내의 FET 모두는 OFF 상태에 있을 수 있다. 제1 스로우 노드(104a)를 위한 제1 션트 아암(142a)은 그의 FET들 모두가 OFF 상태일 수 있어, 폴(102a)로부터 제1 스로우 노드(104a)로 RF 신호가 이동함에 따라, RF 신호는 접지에 션트되지 않는다. 제2 스로우 노드(104b)와 연관된 제2 션트 아암(142b) 내의 FET 모두는 ON 상태에 있을 수 있어, 폴-제1 스로우 동작에 대한 바람직하지 않은 간섭 효과를 감소시키기 위해, 제2 스로우 노드(104b)를 통해 RF 코어(130)에 도달하는 노이즈 또는 임의의 RF 신호는 접지로 션트된다.
다시, SP2T 구성의 맥락에서 설명되고 있지만, 다른 수의 폴들 및 스로우들을 갖는 RF 코어 또한 구현될 수 있다는 것이 이해될 것이다.
일부 구현에서, 스위치 아암 세그먼트(예컨대, 140a, 140b, 142a, 142b)는 FET와 같은 하나 이상의 반도체 트랜지스터를 포함할 수 있다. 일부 실시예에서, FET는 제1 상태 또는 제2 상태에 있을 수 있고, 게이트, 드레인, 소스, 및 바디(때로는 기판으로도 지칭됨)를 포함할 수 있다. 일부 실시예에서, FET는 MOSFET(metal-oxide-semiconductor field effect transistor)를 포함할 수 있다. 일부 실시예에서, 하나 이상의 FET가 직렬로 접속되어 제1 단부와 제2 단부를 형성함으로써, FET가 제1 상태(예컨대, ON 상태)에 있을 때, RF 신호는 제1 단부와 제2 단부 사이에서 라우팅될 수 있다.
본 발명의 적어도 일부는 FET 또는 FET 그룹이 원하는 방식으로 스위칭 기능성을 제공하도록 제어될 수 있는 방법에 관한 것이다. 도 21은, 일부 구현에서, FET(120)의 그러한 제어는, FET(120)의 하나 이상의 부분을 바이어스 및/또는 결합하도록 구성된 회로(150)에 의해 용이해 질 수 있다는 것을 개략적으로 도시한다. 일부 실시예에서, 이러한 회로(150)는 FET(120)의 게이트를 바이어스 및/또는 결합, FET(120)의 바디를 바이어스 및/또는 결합, 및/또는 FET(120)의 소스/드레인을 결합하도록 구성된 하나 이상의 회로를 포함할 수 있다.
하나 이상의 FET의 상이한 부분들에 대한 이러한 바이어싱 및/또는 결합에 대한 개략적인 예가 도 22를 참조하여 설명된다. 도 22에서, 노드들(144, 146) 사이의 (예컨대, 도 20의 예의 예시적인 스위치 아암 세그먼트들(140a, 140b, 142a, 142b) 중 하나일 수 있는) 스위치 아암 세그먼트(140)는 복수의 FET(120)를 포함하는 것으로 도시되어 있다. 이러한 FET들의 동작은 게이트 바이어스/결합 회로(150a), 바디 바이어스/결합 회로(150c), 및/또는 소스/드레인 결합 회로(150b)에 의해 제어 및/또는 용이해 질 수 있다.
게이트 바이어스/결합 회로
도 22에 도시된 예에서, FET들(120) 각각의 게이트는 게이트 바이어스/결합 회로(150a)에 접속되어 게이트 바이어스 신호를 수신하고 및/또는 스위치 아암(140) 또는 FET(120)의 또 다른 부분에 게이트를 결합할 수 있다. 일부 구현에서, 게이트 바이어스/결합 회로(150a)의 설계 또는 특징은 스위치 아암(140)의 성능을 향상시킬 수 있다. 그러한 성능에 있어서의 향상은 디바이스 삽입 손실, 절연 성능, 전력 취급 기능 및/또는 스위칭 디바이스 선형성을 포함할 수 있지만 이에 국한되지 않는다.
바디 바이어스/결합 회로
도 22에 도시된 바와 같이, 각각의 FET(120)의 바디는 바디 바이어스/결합 회로(150c)에 접속되어 바디 바이어스 신호를 수신하고 및/또는 스위치 아암(140) 또는 FET(120)의 또 다른 부분에 바디를 결합할 수 있다. 일부 구현에서, 바디 바이어스/결합 회로(150c)의 설계 또는 특징은 스위치 함(140)의 성능을 향상시킬 수 있다. 이러한 성능에 있어서의 향상은 디바이스 삽입 손실, 절연 성능, 전력 취급 기능 및/또는 스위칭 디바이스 선형성을 포함할 수 있지만, 이에 국한되지 않는다.
소스/ 드레인 결합 회로
도 22에 도시된 바와 같이, 각각의 FET(120)의 소스/드레인은 결합 회로(150b)에 접속되어 스위치 아암(140) 또는 FET(120)의 또 다른 부분에 소스/드레인을 결합할 수 있다. 일부 구현에서, 결합 회로(150b)의 설계 또는 특징은 스위치 아암(140)의 성능을 향상시킬 수 있다. 이러한 향상은 디바이스 삽입 손실, 절연 성능, 전력 취급 기능 및/또는 스위칭 디바이스 선형성을 포함할 수 있지만 이에 국한되지 않는다.
스위칭 성능 파라미터의 예:
삽입 손실
스위칭 디바이스 성능 파라미터는 삽입 손실의 측정치를 포함할 수 있다. 스위칭 디바이스 삽입 손실은 RF 스위칭 디바이스를 통해 라우팅되는 RF 신호의 감쇠의 측정치일 수 있다. 예를 들어, 스위칭 디바이스의 출력 포트에서 RF 신호의 크기는 스위칭 디바이스의 입력 포트에서 RF 신호의 크기보다 작을 수 있다. 일부 실시예에서, 스위칭 디바이스는 디바이스에 기생 캐패시턴스, 인덕턴스, 레지스턴스 또는 컨덕턴스를 도입하는 디바이스 컴포넌트를 포함할 수 있는데, 이들은 스위칭 디바이스 삽입 손실의 증가에 기여한다. 일부 실시예에서, 스위칭 디바이스 삽입 손실은 스위칭 디바이스의 입력 포트에서의 RF 신호의 전력 또는 전압에 대한 출력 포트에서의 RF 신호의 전력 또는 전압의 비율로서 측정될 수 있다. 스위칭 디바이스 삽입 손실의 감소는 RF 신호 전송의 향상을 가능하게 하는데 바람직할 수 있다.
절연
스위칭 디바이스 성능 파라미터는 또한 절연의 측정치를 포함할 수 있다. 스위칭 디바이스 절연은 RF 스위칭 디바이스의 입력 포트와 출력 포트 사이에서 RF 절연의 측정치일 수 있다. 일부 실시예에서, 그것은, 입력 포트와 출력 포트가 전기적으로 절연되어 있는 상태에 있는 동안, 예를 들어, 스위칭 디바이스가 OFF 상태에 있는 동안, 스위칭 디바이스의 RF 절연의 측정치일 수 있다. 스위칭 디바이스 절연의 증가는 RF 신호 무결성을 향상시킬 수 있다. 특정 실시예에서, 절연에 있어서의 증가는 무선 통신 디바이스 성능을 향상시킬 수 있다.
상호 변조 왜곡( Intermodulation Distortion )
스위칭 디바이스 성능 파라미터는 또한 상호 변조 왜곡(IMD) 성능의 측정치를 포함할 수 있다. 상호 변조 왜곡(IMD)은 RF 스위칭 디바이스의 비선형성의 측정치일 수 있다.
IMD는 함께 혼합하여 고조파 주파수가 아닌 주파수를 산출하는 두 개 이상의 신호에 기인할 수 있다. 예를 들어, 두 개의 신호는 주파수 공간에서 서로 비교적 가까운 기본 주파수 f1 및 f2(f2 > f1)를 갖는다고 가정한다. 이러한 신호의 혼합은 두 개의 신호의 기본 주파수 및 고조파 주파수의 상이한 프로덕트(product)들에 대응하는 주파수들에서 주파수 스펙트럼에 있어서의 피크를 야기할 수 있다. 예를 들어, 2차 상호 변조 왜곡(또한 IMD2라고도 지칭함)은 통상적으로 f1+f2 f2-f1, 2f1 및 2f2의 주파수를 포함하는 것으로 간주된다. (또한 IMD3라고도 지칭되는) 3차 IMD는 통상적으로 2f1+f2, 2f1-f2, f1+2f2, f1-2f2의 주파수를 포함하는 것으로 간주된다. 더 고차의 프로덕트가 유사한 방식으로 형성될 수 있다.
일반적으로, IMD 차수가 증가함에 따라, 전력 레벨이 감소한다. 그에 따라, 2차 및 3차는 특히 관심있는 바람직하지 않은 효과일 수 있다. 4차 및 5차와 같은 더 고차 또한 일부 상황에서 관심있는 것일 수 있다.
일부 RF 애플리케이션에서, RF 시스템 내의 간섭에 대한 감수성(susceptibility)을 감소시키는 것이 바람직할 수 있다. RF 시스템에서의 비선형성은 시스템으로의 불요 신호(spurious signals)의 도입을 야기할 수 있다. RF 시스템에서의 불요 신호는 시스템 내의 간섭을 야기할 수 있고 RF 신호에 의해 전송된 정보를 분해시킬 수 있다. 증가된 비선형성을 갖는 RF 시스템은 간섭에 대한 감수성 증가를 보일 수 있다. 시스템 컴포넌트, 예를 들면, 스위칭 디바이스에 있어서의 비선형성은 RF 시스템으로의 불요 신호의 도입에 기여할 수 있고, 이로써, 전체 RF 시스템 선형성 및 IMD 성능의 저하에 기여할 수 있다.
일부 실시예에서, RF 스위칭 디바이스는 무선 통신 시스템을 포함하는 RF 시스템의 일부로서 구현될 수 있다. 시스템의 IMD 성능은 RF 스위칭 디바이스의 선형성과 같은 시스템 컴포넌트의 선형성을 증가시킴으로써 향상될 수 있다. 일부 실시예에서, 무선 통신 시스템은 다중 대역(multi-band) 및/또는 다중 모드(multi-mode) 환경에서 동작할 수 있다. 상호 변조 왜곡(IMD) 성능에 있어서의 향상은 다중 대역 및/또는 다중 모드 환경에서 동작하는 무선 통신 시스템에서 바람직할 수 있다. 일부 실시예에서, 스위칭 디바이스 IMD 성능의 향상은 다중 모드 및/또는 다중 대역 환경에서 동작하는 무선 통신 시스템의 IMD 성능을 향상시킬 수 있다.
향상된 스위칭 디바이스 IMD 성능은 다양한 무선 통신 규격에서 동작하는 무선 통신 디바이스, 예를 들면, LTE 통신 규격으로 동작하는 무선 통신 디바이스에 대해 바람직할 수 있다. 일부 RF 애플리케이션에서, 데이터 및 음성 통신의 동시 전송을 가능하게 하는 무선 통신 디바이스에서 동작하는 스위칭 디바이스의 선형성을 향상시키는 것이 바람직할 수 있다. 예를 들어, 스위칭 디바이스에서 IMD 성능의 향상은 LTE 통신 표준으로 동작하고 음성 및 데이터 통신(예컨대, SVLTE)의 동시 전송을 수행하는 무선 통신 디바이스에 바람직할 수 있다.
높은 전력 관리 능력
일부 RF 응용에서, 다른 디바이스 성능 파라미터들의 열화를 감소시키면서 높은 전력 하에서 동작하는 것이 RF 스위칭 디바이스에 있어서 바람직할 수 있다. 일부 실시예들에서, 향상된 상호변조 왜곡, 삽입 손실, 및/또는 분리 성능으로 높은 전력 하에서 동작하는 것이 RF 스위칭 디바이스에 있어서 바람직할 수 있다.
일부 실시예들에서, 스위칭 디바이스의 향상된 전력 관리 능력을 가능하게 하도록 증가한 수의 트랜지스터들이 스위칭 디바이스의 스위치 아암 세그먼트 내에 구현될 수 있다. 예를 들어, 스위치 아암 세그먼트는 높은 전력 하에서 향상된 디바이스 성능을 가능하게 하도록, 증가된 수의 직렬로 접속된 FET들, 증가된 FET 스택 높이를 포함할 수 있다. 그러나, 일부 실시예들에서, 증가된 FET 스택 높이는 스위칭 디바이스 삽입 손실 성능을 열화시킬 수 있다.
FET 구조체들의 예시 및 제조 프로세스 기술:
스위칭 디바이스는 온-다이, 오프-다이 또는 이들의 일부 조합으로 구현될 수 있다. 스위칭 디바이스는 다양한 기술들을 사용하여 제조될 수 있다. 일부 실시예들에서, RF 스위칭 디바이스들은 실리콘 또는 SOI(silicon-on-insulator) 기술로 제조될 수 있다.
본원에 기재되는 바와 같이, RF 스위칭 디바이스는 SOI(silicon-on-insulator) 기술을 사용하여 구현될 수 있다. 일부 실시예들에서, SOI 기술은 실리콘 디바이스 층 아래에 매립된(buried) 산화 층과 같은 전기적으로 절연 재료의 매몰(embedded) 층을 갖는 반도체 기판을 포함할 수 있다. 예를 들면, SOI 기판은 실리콘 층 아래에 매몰된 산화 층을 포함할 수 있다. 해당 분야에 알려진 다른 절연 재료들도 사용될 수 있다.
SOI 기술을 사용하는, RF 스위칭 디바이스와 같은 RF 응용들의 구현은 스위칭 디바이스 성능을 향상시킬 수 있다. 일부 실시예들에서, SOI 기술은 감소된 전력 소비를 가능하게 할 수 있다. 감소한 전력 소비는 무선 통신 디바이스와 연관된 것들을 포함하는, RF 응용들에서 바람직할 수 있다. SOI 기술은 트랜지스터들의 감소한 기생 캐패시턴스 및 실리콘 기판에의 상호접속 금속화로 인해 디바이스 회로의 감소한 전력 소비를 가능하게 할 수 있다. 매립된 산화 층의 존재는 감소한 기판 관련 RF 손실을 가능하게 하는, 고저항 기판의 사용 또는 접합 캐패시턴스를 감소시킬 수 있다. 전기적으로 분리된 SOI 트랜지스터들은 감소한 칩 사이즈에 공헌을 하는, 스태킹(stacking)을 용이하게 할 수 있다.
일부 SOI FET 구성에서, 각각의 트랜지스터는, 소스 및 드레인이 (평면에서 보았을 때) 직사각형 형상이고 게이트 구조체가 직사각형 형상의 핑거와 같이 소스와 드레인 사이에서 연장되는 핑거-기반 디바이스로 구성될 수 있다. 도 23a 및 23b는 SOI 상에 구현된 예시의 핑거-기반 FET 디바이스의 평면도 및 측단면도를 도시한다. 도시된 바와 같이, 본원에 기재되는 FET 디바이스들은 p-형 FET 또는 n-형 FET를 포함할 수 있다. 따라서, 일부 FET 디바이스들이 본원에서 p-형 디바이스로 기재되었더라도, 그러한 p-형 디바이스와 연관된 다양한 개념들이 n-형 디바이스들에도 적용될 수 있음을 이해할 수 있을 것이다.
도 23a 및 23b에 도시된 바와 같이 pMOSFET은 반도체 기판 상에 형성된 절연체 층을 포함할 수 있다. 절연체 층은 실리콘 이산화물 또는 사파이어와 같은 재료들로 형성될 수 있다. 노출된 표면이 일반적으로 직사각형 영역을 정의하도록 절연체 내에 n-웰이 형성되는 것으로 도시되었다. 소스(S) 및 드레인(D)은 노출된 표면들이 일반적으로 직사각형을 정의하는 p-도핑된 영역들로 도시된다. 도시된 바와 같이, S/D 영역들은 소스 및 드레인 기능이 반전되도록 구성될 수 있다.
도 23a 및 23b는 또한 게이트(G)가 소스와 드레인 사이에 위치하도록 n-웰 상에 형성될 수 있다는 것을 도시한다. 예시적인 게이트는 소스 및 드레인을 따라 연장되는 직사각형 형상을 갖는 것으로 도시된다. n-형 바디 컨택도 도시된다. 직사각형 형상의 웰, 소스 및 드레인 영역들, 및 바디 컨택의 형성은 다수의 공지된 기술에 의해 달성될 수 있다.
도 24a 및 24b는 SOI 상에 구현된 다중-핑거 FET 디바이스의 예시의 평면도 및 측단면도를 도시한다. 직사각형 형상의 n-웰, 직사각형 형상의 p-도핑된 영역들, 직사각형 형상의 게이트들, 및 n-형 바디 컨택의 형성은 도 23a 및 23b를 참고로 하여 기재된 것과 유사한 방식으로 달성될 수 있다.
도 24a 및 24b의 예시적인 다중-핑거 FET 디바이스는 소스 영역들이 소스 노드에 전기적으로 함께 접속되고, 드레인 영역들이 드레인 노드에 함께 접속되도록 구성될 수 있다. 게이트들은 게이트 노드에 함께 접속될 수 있다. 그러한 예시적인 구성에서, 공통 게이트 바이어스 신호는 소스 노드와 드레인 노드 사이의 전류의 흐름을 제어하도록 게이트 노드를 통해 제공될 수 있다.
일부 구현에서, 고전력 RF 신호들을 핸들링하는 것을 가능하게 하기 위해, 전술한 복수의 멀티-핑거 FET 디바이스는 스위치로서 직렬 접속될 수 있다. 각각의 FET 디바이스는 접속된 FET들에서의 전력 소실과 관련된 전체 전압 강하를 나눌 수 있다. 이러한 다수의 멀티-핑거 FET 디바이스는 예를 들어 스위치의 전력 핸들링 요구사항에 기초하여 선택될 수 있다.
제품들에서의 구현예 :
본원에 설명된 FET-기반 스위치 회로들의 다양한 예들은 다수의 상이한 방식들로 그리고 상이한 제품 레벨들에서 구현될 수 있다. 이러한 제품 구현들 중 일부가 예로서 설명된다.
반도체 다이 구현
도 25a 내지 25d는 하나 이상의 반도체 다이 상의 이러한 구현들의 비제한적인 예들을 개략적으로 도시한다. 도 25a는, 일부 실시예들에서, 본원에 설명된 하나 이상의 특징을 갖는 스위치 회로(120) 및 바이어스/결합 회로(150)가 다이(800) 상에 구현될 수 있다는 것을 도시한다. 도 25b는, 일부 실시예들에서, 바이어스/결합 회로(150) 중 적어도 일부가 도 25a의 다이(800)의 외부에서 구현될 수 있다는 것을 도시한다.
도 25c는, 일부 실시예들에서, 본원에 설명된 하나 이상의 특징을 갖는 스위치 회로(120)가 제1 다이(800a) 상에 구현될 수 있고, 본원에 설명된 하나 이상의 특징을 갖는 바이어스/결합 회로(150)가 제2 다이(800b) 상에 구현될 수 있다는 것을 도시한다. 도 25d는, 일부 실시예들에서, 바이어스/결합 회로(150) 중 적어도 일부가 도 25c의 제1 다이(800a)의 외부에서 구현될 수 있다는 것을 도시한다.
패키징된 모듈 구현
일부 실시예들에서, 본원에 설명된 하나 이상의 특징을 갖는 하나 이상의 다이는 패키징된 모듈 내에 구현될 수 있다. 이러한 모듈의 일례가 도 26a(평면도) 및 26b(측면도)에 도시된다. 스위치 회로 및 바이어스/결합 회로가 둘다 동일한 다이 상에 있는 맥락으로 설명되었으나(예를 들어, 도 25a의 예시적 구성), 패키징된 모듈은 다른 구성에 기초할 수 있다는 것을 이해할 것이다.
모듈(810)은 패키징 기판(812)을 포함하는 것으로 도시되었다. 이러한 패키징 기판은 복수의 컴포넌트를 수용하도록 구성될 수 있으며, 예를 들어, 라미네이트 기판을 포함할 수 있다. 패키징 기판(812) 상에 마운팅된 컴포넌트들은 하나 이상의 다이를 포함할 수 있다. 도시된 예에서, 스위칭 회로(120) 및 바이어스/결합 회로(150)를 갖는 다이(800)가 패키징 기판(812) 상에 마운팅된 것으로 도시되었다. 다이(800)는 접속-와이어본드들(816)과 같은 접속들을 통해 모듈의 다른 부분들에 (그리고 하나보다 많은 다이가 이용되는 경우, 서로) 전기적으로 접속될 수 있다. 이러한 접속-와이어본드들은 다이(800) 상에 형성된 컨택 패드들(818)과 패키징 기판(812) 상에 형성된 컨택 패드들(814) 사이에 형성될 수 있다. 일부 구현들에서, 하나 이상의 표면 마운팅 디바이스들(SMDs)(822)은 패키징 기판(812) 상에 마운팅되어 모듈(810)의 다양한 기능들을 용이하게 할 수 있다.
일부 구현들에서, 패키징 기판(812)은 다양한 컴포넌트들을 서로 상호접속시키고/시키거나 외부 접속들을 위한 컨택 패드들과 상호접속시키기 위한 전기 접속 경로들을 포함할 수 있다. 예를 들어, 접속 경로(832)는 예시의 SMD(822)와 다이(800)를 상호접속시키는 것으로 도시되었다. 다른 예에서, 접속 경로(832)는 SMD(822)를 외부-접속 컨택 패드(834)와 상호접속시키는 것으로 도시되었다. 또다른 예에서, 접속 경로(832)는 다이(800)를 접지-접속 컨택 패드들(836)과 상호접속시키는 것으로 도시되었다.
일부 실시예들에서, 패키징 기판(812) 위의 공간 및 그곳에 마운팅된 다양한 컴포넌트들은 오버몰드 구조(overmold structure)(830)로 채워질 수 있다. 이러한 오버몰드 구조는, 외부 소자들로부터의 컴포넌트들 및 와이어본드들에 대한 보호, 및 패키징된 모듈(810)의 더 쉬운 핸들링을 포함하는 다수의 바람직한 기능을 제공할 수 있다.
도 27은 도 26a 및 26b를 참조하여 설명된 모듈(810) 내에 구현될 수 있는 스위칭 구현의 예의 개략도를 도시한다. 예에서, 스위치 회로(120)는, 폴들이 안테나에 접속 가능하고 스로우들이 다양한 Rx 및 Tx 경로들에 접속 가능한 SP9T 스위치인 것으로 도시되었다. 이러한 구성은, 예를 들어, 무선 디바이스들에서 멀티-모드 멀티-대역 동작들을 용이하게 할 수 있다.
모듈(810)은 스위치 회로(120) 및/또는 바이어스/결합 회로(150)의 동작을 용이하게 하기 위한 전력(예를 들어, 공급 전압 VDD) 및 제어 신호들을 수신하기 위한 인터페이스를 더 포함할 수 있다. 일부 구현들에서, 공급 전압 및 제어 신호들은 바이어스/결합 회로(150)를 통해 스위치 회로(120)에 인가될 수 있다.
무선 디바이스 구현
일부의 구현들에서, 본 명세서에 기술된 하나 이상의 피처들을 갖는 디바이스 및/또는 회로는 무선 디바이스와 같은 RF 디바이스에 포함될 수 있다. 이러한 디바이스 및/또는 회로는 무선 디바이스, 본 명세서에 기술된 모듈러 형태(modular form), 또는 그들의 일부의 조합에서 직접 구현될 수 있다. 일부의 실시예들에서, 이러한 무선 디바이스는, 예를 들어, 휴대 전화, 스마트폰, 전화 기능을 갖는 또는 전화 기능이 없는 핸드헬드 무선 디바이스, 무선 태블릿 등을 포함할 수 있다.
도 28은 본 명세서에 기술된 하나 이상의 유리한 피처들을 갖는 예시적인 무선 디바이스(900)를 도시한다. 본 명세서에 기술된 다양한 스위치들 및 다양한 바이어싱/결합 구성들의 맥락에서, 스위치(120) 및 바이어스/결합 회로(150)는 모듈(810)의 일부분일 수 있다. 일부의 실시예들에서, 이러한 스위치 모듈은, 예를 들어, 무선 디바이스(900)의 멀티-밴드 멀티-모드 동작을 용이하게 할 수 있다.
예시적인 무선 디바이스(900)에서, 복수의 PA(power amplifier)를 갖는 PA 모듈(916)은 (듀플렉서(920)를 통해) 스위치(120)에 증폭된 RF 신호를 제공할 수 있고, 스위치(120)는 안테나에 증폭된 RF 신호를 라우팅할 수 있다. PA 모듈(916)은 기지의 방법들로 구성되고 동작할 수 있는 트랜시버(914)로부터 증폭되지 않은 RF 신호를 수신할 수 있다. 또한, 트랜시버는 수신된 신호들을 처리하도록 구성될 수 있다. 트랜시버(914)는, 사용자에 적합한 데이터 및/또는 음성 신호들과 트랜시버(914)에 적합한 RF 신호들 사이의 변환을 제공하도록 구성되는 기저대역 서브-시스템(910)과 상호작용하는 것으로 도시된다. 또한, 트랜시버(914)는 무선 디바이스(900)의 동작을 위한 전력을 관리하도록 구성되는 전력 관리 컴포넌트(906)에 접속되는 것으로 도시된다. 또한, 이러한 전력 관리 컴포넌트는 기저대역 서브-시스템(910) 및 모듈(810)의 동작들을 제어할 수 있다.
기저대역 서브-시스템(910)은 사용자에게 제공되고 및 사용자로부터 수신되는 데이터 및/또는 음성의 다양한 입력 및 출력을 용이하게 하기 위해 사용자 인터페이스(902)에 접속되는 것으로 도시된다. 또한, 기저대역 서브-시스템(910)은, 무선 디바이스의 동작을 용이하게 하기 위한 데이터 및/또는 명령어들을 저장하고, 및/또는 사용자를 위한 정보의 저장을 제공하도록 구성되는 메모리(904)에 접속될 수 있다.
일부의 실시예들에서, 듀플렉서(920)는 송수신 동작들이 공통 안테나(예를 들어, 924)를 사용하여 동시에 수행되는 것을 허용할 수 있다. 도 28에서, 수신된 신호들은, 예를 들어, LNA(low-noise amplifier)를 포함할 수 있는 "Rx" 경로들(도시되지 않음)에 라우팅되는 것으로 도시된다.
다수의 다른 무선 디바이스 구성들은 본 명세서에 기술된 하나 이상의 피처들을 이용할 수 있다. 예를 들어, 무선 디바이스는 멀티-밴드 디바이스일 필요는 없다. 다른 예시에서, 무선 디바이스는 다이버시티 안테나(diversity antenna) 등의 추가의 안테나들, 및 Wi-Fi, 블루투스 및 GPS와 같은 추가의 접속 피처들을 포함할 수 있다.
맥락이 명확하게 필요하지않는 한, 명세서 및 청구범위에 걸쳐, "포함한다", "포함하는" 등의 단어들은, 배타적이거나 완전한(exhaustive) 관점과는 반대의 포함의 관점; 즉, "포함하지만, 이에 한정되지 않는" 관점에서 해석된다. 본 명세서에서 일반적으로 사용된 단어 "결합된"은 하나 이상의 중간 엘리먼트들에 의해 접속되거나 또는 직접 접속될 수 있는 2개 이상의 엘리먼트들을 지칭한다. 또한, "본 명세서", "상기", "이하"의 단어들 및 유사한 의미의 단어들은, 본원에서 사용될 때, 본원의 임의의 특정한 부분들이 아닌 전체로서 본원을 참조한다. 맥락이 허용되는 경우, 상기 상세한 설명에서 단수 또는 복수를 사용하는 단어들은 또한 단수 또는 복수를 각각 포함할 수 있다. 2개 이상의 항목들의 리스트와 관련한 단어 "또는"은, 그 단어의 이하의 해석들: 리스트의 항목들 중 임의의 항목, 리스트의 항목들 중 모두, 및 리스트의 항목들 중 임의의 조합 모두를 커버한다.
본 발명의 실시예들의 상기 상세한 개시는, 완전하도록 또는 상기 개시된 정밀한 형태로 본 발명을 한정하도록 의도되지 않는다. 본 발명의 특정한 실시예들 및 본 발명에 대한 예시들은 예시적인 목적들로 전술되었지만, 본 기술 분야의 당업자가 인식하는 바와 같이 본 발명의 범주 내에서 다양한 등가적인 수정들이 가능하다. 예를 들어, 처리들 또는 블록들이 임의의 순서로 제시되지만, 대안의 실시예들은 단계들을 갖는 루틴들을 상이한 순서로 수행하거나 또는 블록들을 갖는 시스템들을 상이한 순서로 채용할 수 있고, 일부의 처리들 또는 블록들은 삭제, 이동, 추가, 하위분할, 결합 및/또는 수정될 수 있다. 이 처리들 또는 블록들 각각은 다양한 상이한 방법들로 구현될 수 있다. 또한, 처리들 또는 블록들은 때로는 연속적으로 수행되는 것으로 도시되지만, 이 처리들 또는 블록들은 대신에 병렬로 수행되거나 또는 상이한 시간들에서 수행될 수 있다.
본 명세서에 제공된 본 발명의 개시들은 전술된 시스템에 필수적인 것은 아니며 다른 시스템들에 적용될 수 있다. 전술된 다양한 실시예들의 엘리먼트들 및 작용들은 추가의 실시예들을 제공하도록 결합될 수 있다.
본 발명의 일부의 실시예들이 기술되었지만, 이 실시예들은 예시를 위해서만 제시되었으며, 본 개시의 범주를 제한하도록 의도되지 않는다. 실제로, 본 명세서에 기술된 신규한 방법들 및 시스템들은 다른 형태들로 실시될 수 있고; 또한, 본 명세서에 기술된 방법들 및 시스템들의 형태의 다양한 생략들 대체들 및 변경들은 본 개시의 범주를 벗어나지 않고 행해질 수 있다. 첨부 청구범위 및 그 등가물들은 본 개시의 사상 및 범주 내에 있는 형태들 또는 수정들을 커버하도록 의도된다.

Claims (20)

  1. 스위칭 디바이스로서,
    제1 단자와 제2 단자; 및
    상기 제1 단자와 상기 제2 단자 사이에 직렬로 접속된 복수의 전계 효과 트랜지스터
    를 포함하고, 상기 전계 효과 트랜지스터들은 상기 제1 단자에 접속된 제1 단부 전계 효과 트랜지스터 및 상기 제2 단자에 접속된 제2 단부 전계 효과 트랜지스터를 포함하고, 각각의 전계 효과 트랜지스터는 복수의 핑거를 갖는 게이트, 복수의 소스 핑거, 및 상기 소스 핑거들과 드레인 핑거들 사이에 게이트 핑거들이 끼워 넣어지도록 배열된 복수의 드레인 핑거를 포함하고, 각각의 전계 효과 트랜지스터의 상기 게이트 핑거들은 상기 전계 효과 트랜지스터들로 하여금 상기 제1 단부 전계 효과 트랜지스터가 나머지 전계 효과 트랜지스터들보다 큰 게이트 폭 값을 갖는 게이트 폭 값들의 분포를 갖게 하는 폭을 갖고, 상기 게이트 폭 값들의 분포는 상기 전계 효과 트랜지스터들 중 적어도 절반에 대한 상기 제1 단부 전계 효과 트랜지스터로부터 상기 제1 단부 전계 효과 트랜지스터와 상기 제2 단부 전계 효과 트랜지스터 사이의 전계 효과 트랜지스터에 대응하는 최소 게이트 폭 값으로 감소하며, 상기 최소 게이트 폭 값은 상기 제2 단부 전계 효과 트랜지스터의 게이트 폭 값보다 작은, 스위칭 디바이스.
  2. 제1항에 있어서, 상기 전계 효과 트랜지스터는 SOI(silicon-on-insulator) 디바이스로서 구현되는, 스위칭 디바이스.
  3. 제1항에 있어서, 상기 제1 단부 전계 효과 트랜지스터로부터 상기 최소 게이트 폭 값을 갖는 상기 전계 효과 트랜지스터로의 상기 게이트 폭 분포의 감소는 트랜지스터 대 트랜지스터 단조 감소 또는 적어도 하나의 계단 함수 감소를 포함하고, 상기 적어도 하나의 계단 함수 각각은 복수의 전계 효과 트랜지스터를 포함하는, 스위칭 디바이스.
  4. 제3항에 있어서, 상기 전계 효과 트랜지스터들 중 적어도 일부는 상이한 수의 게이트 핑거를 갖는, 스위칭 디바이스.
  5. 제1항에 있어서, 상기 게이트 폭 값들의 분포는 전압 강하 프로파일이 상기 접속된 전계 효과 트랜지스터들 사이에서 균일하도록 구성되는, 스위칭 디바이스.
  6. 제1항에 있어서, 상기 제1 단자는 입력 단자이고, 상기 제2 단자는 출력 단자인, 스위칭 디바이스.
  7. 제6항에 있어서, 상기 입력 단자는 무선 주파수 신호를 수신하도록 구성되는, 스위칭 디바이스.
  8. 제7항에 있어서, 상기 무선 주파수 신호는 전력 증폭된 전송 신호를 포함하는, 스위칭 디바이스.
  9. 무선 주파수 스위칭 모듈로서,
    복수의 컴포넌트를 수용하도록 구성된 패키징 기판; 및
    상기 패키징 기판 상에 실장된 다이
    를 포함하고, 상기 다이는 스위칭 회로를 구비하며, 상기 스위칭 회로는 제1 단자와 제2 단자 사이에 직렬로 접속된 복수의 전계 효과 트랜지스터를 포함하며, 상기 전계 효과 트랜지스터들은 상기 제1 단자에 접속된 제1 단부 전계 효과 트랜지스터 및 상기 제2 단자에 접속된 제2 단부 전계 효과 트랜지스터를 포함하고, 각각의 전계 효과 트랜지스터는 복수의 핑거를 갖는 게이트, 복수의 소스 핑거, 및 상기 소스 핑거들과 드레인 핑거들 사이에 게이트 핑거들이 끼워 넣어지도록 배열된 복수의 드레인 핑거를 포함하고, 각각의 전계 효과 트랜지스터의 상기 게이트 핑거들은 상기 전계 효과 트랜지스터들로 하여금 상기 제1 단부 전계 효과 트랜지스터가 나머지 전계 효과 트랜지스터들보다 큰 게이트 폭 값을 갖는 게이트 폭 값들의 분포를 갖게 하는 폭을 갖고, 상기 게이트 폭 값들의 분포는 상기 전계 효과 트랜지스터들 중 적어도 절반에 대한 상기 제1 단부 전계 효과 트랜지스터로부터 상기 제1 단부 전계 효과 트랜지스터와 상기 제2 단부 전계 효과 트랜지스터 사이의 전계 효과 트랜지스터에 대응하는 최소 게이트 폭 값으로 감소하며, 상기 최소 게이트 폭 값은 상기 제2 단부 전계 효과 트랜지스터의 게이트 폭 값보다 작은, 무선 주파수 스위칭 모듈.
  10. 제9항에 있어서, 상기 다이는 SOI(silicon-on-insulator) 다이인, 무선 주파수 스위칭 모듈.
  11. 제10항에 있어서, 상기 게이트 폭 값들의 분포는 전압 강하 프로파일이 상기 직렬로 접속된 전계 효과 트랜지스터들 사이에서 균일하도록 구성되는, 무선 주파수 스위칭 모듈.
  12. 제9항에 있어서, 상기 전계 효과 트랜지스터들 중 적어도 일부는 상이한 수의 게이트 핑거를 갖는, 무선 주파수 스위칭 모듈.
  13. 제9항에 있어서, 상기 제1 단부 전계 효과 트랜지스터로부터 상기 최소 게이트 폭 값을 갖는 상기 전계 효과 트랜지스터로의 상기 게이트 폭 분포의 감소는 트랜지스터 대 트랜지스터 단조 감소 또는 적어도 하나의 계단 함수 감소를 포함하고, 상기 적어도 하나의 계단 함수 각각은 복수의 전계 효과 트랜지스터를 포함하는, 무선 주파수 스위칭 모듈.
  14. 제9항에 있어서, 상기 무선 주파수 스위칭 모듈은 하나 이상의 무선 주파수 신호를 안테나로 그리고 상기 안테나로부터 라우팅하도록 구성되는, 무선 주파수 스위칭 모듈.
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