JP2010527179A - スタック電圧耐性を高めるためのキャパシタンス調整 - Google Patents

Abstract

印加されるＲＦ電圧Ｖｓｗに制御可能に耐えるＲＦスイッチ、又はこのようなスイッチの製造方法に関する。スイッチは直列接続された構成ＦＥＴのストリングを有し、このストリングのノードは隣接するＦＥＴの各対の間にある。方法は、各構成ＦＥＴにわたって分布するＲＦスイッチ電圧の不一致を減らすよう、容量的にストリングを有効に調整すべくストリングの異なるノードの間のキャパシタンスを制御し、それによって、スイッチ・ブレイクダウン電圧を高める。キャパシタンスは、例えば、ストリングのノードの間に容量特性配置することによって、及び／又は異なる構成ＦＥＴの設計パラメータを変化させることによって、制御される。各ノードについて、ノードに現れるＶｓｗの比率による各有意なキャパシタの積の和は、おおよそ零になるよう制御され得る。

Description

本開示は、電子集積回路（ＩＣ）に関し、より具体的には、高周波信号をスイッチングするスタック型トランジスタデバイスを有する回路に関する。

ほとんどの無線機、携帯電話機、テレビ受像機、及び関連する装置は、今日、様々な送信器回路及び受信器回路の間の接続を制御するために“ＲＦスイッチ”を必要とする（“ＲＦ”は、適度に高周波のあらゆる交流信号を意味するために、ここでは総称的に用いられている。）。図１は、例えば、送信信号源１０４と受信回路１０６との間の単一アンテナ１０２を切り替えるために使用される典型的な、単純な双投スイッチの簡略図である。スイッチＳ_１１０８、Ｓ_２１１０、Ｓ_３１１２及びＳ_４１１４は、機械式の単極単投スイッチのシンボルによって表されている。一般的に、スイッチは、Ｓ_１が閉成され又は低インピーダンスで導通する場合にＳ_２が開放され又は高インピーダンスになるように、制御される。スイッチは完璧ではないので、アンテナから最も遠い送信／受信スイッチ（例えば、Ｓ_１１０８又はＳ_２１１０）のノードは、通常は、そのスイッチが開放されている場合にスイッチを通る信号漏れの影響を低減するよう、回路コモンに短絡される。このようにして、Ｓ_２１１０は開放状態で表されており、対応する短絡スイッチＳ_４１１４は、ノード１０６にある受信Ｓ_ＲＦ信号を接地１１６に終端するよう閉じられている。反対に、短絡スイッチＳ_３１１２は、その対応する信号スイッチＳ_１１０８がノード１０４にある送信Ｓ_ＲＦ信号をアンテナ１０２に導通させるよう閉じられているので、開放状態である。アンテナ１０２を受信回路に結合するよう、４つ全てのスイッチの状態は、一般的に、図１に示される状態と反対にされうる。

最新の回路で、図１に表されるようなＲＦスイッチは、ほとんどの場合、半導体デバイス、通常、或る形態の電界効果トランジスタ（ＦＥＴ）を用いて実施される。半導体ＲＦスイッチは、一般に、多くが元の金属酸化膜半導体（ＭＯＳ）構造を用いないという事実に関わらずしばしば一般的にＭＯＳＦＥＴと呼ばれる絶縁ゲートＦＥＴを用いて製造される。非絶縁ゲートＦＥＴ（例えば、接合ＦＥＴ（ＪＦＥＴ））が、また、一般に、特に或る半導体材料（例えば、ＧａＡｓ）とともに使用される。各スイッチは、単一のＦＥＴ、又は、ここで記載されるように、直列にスタックされた複数のＦＥＴを用いて実施されてよい。

オン（導通している）スイッチのインピーダンスは、概して、この状態でスイッチの両端に現れる電圧を無視してよいほど十分に低い。しかし、オフ（非導通又は高インピーダンス）であるスイッチは、通常、それらが制御するＲＦ信号のフル電圧をサポートしなければならない。よって、半導体ＲＦスイッチによって制御され得るＲＦ電力は、その電圧耐容量に依存し、すなわち、その構成トランジスタのドレイン−ソース・ブレイクダウン電圧（ＢＶｄｓ）に依存する。図１で、Ｓ_２１１０及びＳ_３１１２は両方とも、接地に対して送信信号電圧Ｓ_ＲＦに耐えなければならない。

集積回路の製造は多くの妥協を必要とする。具体的に、多くのＩＣトランジスタは小幅なＢＶｄｓを有しており、ＲＦ信号をスイッチングするのに大いに有効であるが、振幅の大きい制御信号には適さないことがある。１つの解決法は、より高いＢＶｄｓが得られる代替のトランジスタ設計を用いることである。しかし、集積回路でより高いＢＶｄｓを有するトランジスタを製造するのに必要なトレードオフが、厄介となりうる。例えば、かかる設計は、集積回路に望まれる他の回路と互換性を有さないことがある。あるいは、それは、非経済的でありうる。

従って、多くの半導体ＲＦスイッチは、今日、スイッチ全体のブレイクダウン性能を改善するよう直列に多数の低ＢＶｄｓトランジスタをスタックする。図２は、このようなスタック型トランジスタ半導体スイッチの一例を表す。スイッチは、第１のノードＮ_１２０２と第２のノードＮ_２２０４との間に配置されており、電圧Ｖ_{Ｃｏｎｔｒｏｌ}２０６によって制御される。スイッチ全体を形成するよう、多数（ｊ個）のＦＥＴが、ドレインから隣接するソースへと直列接続でスタックされている。このようにして、第１のトランジスタＭ１は、Ｎ_１２０２に結合されたソースと、第２のＦＥＴＭ_２２１０のソースに直列に結合されたドレインとを有する。点線で表される更なるＦＥＴは同様にして第２のＦＥＴＭ_２２１０に接続されており、点線で表されているこれらのＦＥＴのうち最後のＦＥＴのドレインは、スタックの一番上、すなわちｊ番目のＦＥＴＭ_ｊ２０１のソースに結合されている。スタックの各ＦＥＴは、対応するゲートインピーダンス（例えば、表されているベース抵抗ＲＢ_１２１４、ＲＢ_２２１６、・・・、ＲＢ_ｊ２１８）を介してＦＥＴのゲートに結合されているＶ_{Ｃｏｎｔｒｏｌ}によって制御される。

Ｎ_１に近い方のＦＥＴチャネル端子は“ソース”と呼ばれ、反対の端子は“ドレイン”と呼ばれるが、これは必要条件ではない。ＦＥＴは、多種多様の設計及び極性（例えば、ＮチャネルＦＥＴ及びＰチャネルＦＥＴ、エンハンスメント及びデプレッション・モード、及び種々の閾値電圧、等）で実施されてよい。更に、トランジスタが用いられる回路は、後述される様々な仕様を用いて表されてよい。トランジスタの極性及びドレイン−ソースの位置付けは、しばしば、回路の動作の原理を大いに変更することなく置き換えられてよい。製図仕様、トランジスタ極性、及びトランジスタ設計の多数の可能な置換を表すよりむしろ、当業者には当然に、ここで表される例となる記載及び図は、全てのこのような代替回路の記載及び等価な装置設計を同様に表す。

ほとんどのＲＦスイッチ目的のために、（抵抗ＲＢｘ２１４、２１６、２１８として図２中で表される）ベースインピーダンスは、伝達関数がＮ_１とＮ_２との間に存在する信号の最低の（期待される）設計周波数の１／６より小さい周波数で少なくとも単極ロールオフ（roll-off）を有するところの低域通過フィルタを形成するよう、ＦＥＴの有効な対応するゲートキャパシタンスと結合すべきである。実際に、少なくとも１つの極周波数は、望ましくは、このような最も低い設計信号周波数の１／１０であるか、又はそれよりも低い。このような低い周波数でのベース制御は、各ＦＥＴのゲート電圧がＦＥＴのチャネルにある電圧に従うことを可能にするので、正確なオン又はオフ・ゲート／ソース電圧（Ｖｇｓ）を確かにするとともに、ゲート絶縁のブレイクダウンを防ぐようＶｇｓ及びドレイン／ゲート電圧（Ｖｄｓ）の両方を制限する。

理想的に、図２に示されるようなデバイススイッチは、スタックに含まれるＦＥＴの数（ｊ）を乗じた個々のＦＥＴのＢＶｄｓに等しい正味電圧耐容量を有する。このようにして、夫々１．８ボルトのＢＶｄｓを有する１０個のトランジスタのスタックは、理想的に、１８ボルトのピーク振幅を有する信号をスイッチングすることができる。実際には、残念ながら、このようなスタックは、このような理想的な電圧をサポートすることができないことがある。電圧耐容量は、スタックに含まれるデバイスの数を増やすことで大きくすることができるが、これは、対応する必要とされる集積回路面積の大幅な増大を引き起こしうる。

例えば、所与の製造工程のためのＢＶｄｓは２ボルトである（すなわち、各単一トランジスタは２Ｖを扱うことができる。）が、１６Ｖ信号が制御されなければならないとする。理想的に、８個のトランジスタのスタックはピーク電圧１６Ｖの信号を制御することができる。８個のトランジスタが実際にこのタスクには不十分となる場合は、より多くのトランジスタが、必要とされる電圧をサポートするよう付加されなければならない。残念ながら、スタックの直列抵抗は個々のデバイス抵抗の和である。結果として、スタックされているデバイスの数が係数Ｓで増大すると、スイッチのオン抵抗も同様に増大する。従って、必要とされる全体のオン抵抗（又は挿入損失）を保つよう、各デバイスのインピーダンスは係数Ｓで低減されなければならない。これは、つまり、このようなデバイスの夫々の面積が係数Ｓで増えることを要する。夫々がＳ倍だけ増大した面積を有するＳ個の付加的なＦＥＴを考えると、スタックに含まれるＦＥＴの総面積はＳ^２として増大しうることは明らかである。或る時点で、スイッチ面積は途方もなくなる。更に、これらのトランジスタの寄生キャパシタンスは、一般的に面積とともに大きくなり、多数の更なる問題を引き起こしうる。

従って、スタックされている幾つかのＦＥＴが、理想的な電圧、すなわち、個々のＦＥＴのＢＶｄｓにＦＥＴの数を乗じたものを制御することを妨げる問題を特定し且つ解消することが必要である。本明細書では、このような問題を軽減又は除去して、スタックされているトランジスタが、構成トランジスタの所与のＢＶｄｓの理論上の最大値に達するか又はそれに等しい電圧に耐えることを可能にする、デバイス及びこのようなデバイスの製造方法に係る実施形態について記載する。

期待される印加スイッチ電圧（Ｖｓｗ）より低い電圧にある複数のスタックされているトランジスタＲＦスイッチについて観測される故障の調査は、先に無視できると考えられた小さな寄生キャパシタンス（Ｃｐｄ）が、スタックの個々のトランジスタにかかるＶｓｗの分布において有意な不均衡を思いがけなく引き起こしうるという結論に至った。この分布不均衡を小さくするよう、内部スタックノードに対するキャパシタンスは、直列接続（スタック）されているトランジスタについて単にドレイン−ソース・キャパシタンス（Ｃｄｓ）を不均一にする従前の慣例と対照的に、付加され又は意図的に変更される。

１つの実施例は、内部ノードが隣接するトランジスタの間にある直列ストリングを形成するよう直列接続でドレインをソースに結合されている複数の構成トランジスタ（ＦＥＴ）を有するトランジスタ・スタックを有するスタック型トランジスタＲＦスイッチ装置である。この実施例は、前記スタックの他のトランジスタのものとは有意に異なる、１のトランジスタについての有効ドレイン−ソース・キャパシタンスＣｄｓを有する。それらの相対的なＣｄｓ値は、少なくとも２％、５％、若しくは１０％だけ、又は構成トランジスタの対の大部分の夫々で少なくとも０．５％だけ、及び／又は前記スタックのキャパシタンスを有効に調整するように、異なってよい。調整は、Ｃｄｓ値が実質的により等しくされる場合において全ての構成トランジスタにわたって分布するＶｄｓ−ｏｆｆの大きさの不一致が大きくなる場合に有効である。実施例は、前記直列ストリングの内部ノードに結合されている個別容量要素を有してよく、及び／又は設計上の相違に起因して異なるＣｄｓ値を有するトランジスタを有してよく、更に、前記スタックのトランジスタの対の大部分の間で異なるＣｄｓを有してよい。

他の実施例は、また、内部ノードが隣接するトランジスタの間にある直列ストリングを形成するよう直列接続でドレインをソースに結合されている複数の構成トランジスタ（ＦＥＴ）を有するトランジスタ・スタックを有するスタック型トランジスタＲＦスイッチ装置である。この実施例は、前記直列ストリングの内部ノードに結合されることによって前記トランジスタ・スタックのキャパシタンスを有効に調整する個別の物理的なキャパシタ要素Ｃｃｏｍｐを有する。調整は、全てのＣｃｏｍｐキャパシタが除かれる場合において全ての構成トランジスタにわたって分布するＶｄｓ−ｏｆｆの大きさの不一致が大きくなる場合に有効である。Ｃｃｏｍｐキャパシタは、金属−絶縁体−金属（ＭＩＭ）キャパシタとして製造されてよく、又は、通常前記ＲＦスイッチによってスイッチングされる信号の周波数（一次周波数）で主に容量性であるインピーダンスを有するその他の個別の物理的特性であってよい。

更なる実施例は、隣接するトランジスタの各対の間に内部ノードがある直列ストリングで複数の直列接続されている構成トランジスタを有するＲＦスイッチの製造方法であって、スタックに含まれる異なるトランジスタの有効積算ドレイン−ソース・キャパシタンスＣｄｓについて有意に異なる値を確立するステップを有する方法である。有意に異なる値は、少なくとも２％、５％、若しくは１０％だけ、又は構成トランジスタの対の大部分の夫々で少なくとも０．５％だけ変化する値であってよく、及び／又は前記スタックのキャパシタンスを有効に調整するようなものであってよい。調整は、有効ドレイン−ソース・キャパシタンスが実質的により等しくされる場合において、前記ＲＦスイッチに印加される電圧Ｖｓｗによる全ての構成要素にわたって分布するＶｄｓ−ｏｆｆの大きさの不一致が多くなる場合に有効である。当該方法は、前記直列ストリングに含まれる内部ノードに結合されている、ドレイン−ソース・キャパシタンス以外の寄生ドレインキャパシタンスを決定する付加的なステップを有してよく、更に、前記ＲＦスイッチのエンドノードでの電圧に比較して前記寄生ドレインキャパシタンスが結合されているノードの電圧を決定する更なるステップを有してよい。当該方法は、スタックされているトランジスタの前記直列ストリングの特定の内部ノードに結合されるキャパシタンスの値を確立し、このようなキャパシタンス値を、該キャパシタンスを電圧重み付けするよう動作において該キャパシタンスの両端に現れるＶｓｗの比率を反映する数を乗じる更なるキャパシタンス平衡ステップを有してよい。これにより、このように電圧重み付けされたキャパシタンスの和は前記特定のノードについておおよそ零である。当該方法は、隣接するトランジスタ対の大部分の夫々の間のノードの平衡をこのようにして保ち、又は前記スタックの各隣接するトランジスタ対の間のノードの平衡をこのようにして保つステップを更に有してよい。

更なる他の実施例は、隣接するトランジスタの各対の間に内部ノードがある直列ストリングで複数の直列接続されている構成トランジスタを有するＲＦスイッチの製造方法であって、スタックの１又はそれ以上の内部ノードに個別容量特性、又は代替的に少なくとも２つの個別容量特性を結合するステップを有する方法である。個別容量特性は、通常前記ＲＦスイッチによってスイッチングされる信号の周波数で主に容量性であるインピーダンスを有する個別要素であり、前記ＲＦスイッチに印加される電圧Ｖｓｗにより全ての構成トランジスタにわたって分布するＶｄｓ−ｏｆｆの大きさの不一致が、全ての前記個別容量特性が除かれる場合に大きくなりうるように、前記スタックのキャパシタンスを有効に調整するのに必要とされる。当該方法は、前記直列ストリングに含まれる内部ノードに結合される寄生ドレインキャパシタンスＣｐｄを決定する付加的なステップを有してよく、また、前記ＲＦスイッチのエンドノードでの電圧に比較して前記寄生ドレインキャパシタンスが結合されるノードの電圧を決定するステップを有してよい。寄生ドレインキャパシタンスを決定するステップは、相互接続トレースを記述するパラメータを含む半導体デバイス・レイアウト幾何学パラメータを解析するステップを有してよい。当該方法は、動作においてキャパシタンスの両端に表されるＶｓｗの比率を反映する数に従って、スタックされているトランジスタの前記直列ストリングの特定の内部ノードに結合されているキャパシタンスの各値を重み付けするキャパシタンス平衡ステップを有してよい。これにより、このように重み付けされたキャパシタンスの値の和は、前記特定の内部ノードについておおよそ零である。当該方法は、前記直列ストリングの内部ノードの大部分の夫々について又は前記直列ストリングの内部ノードの全てについて前期へ移行ステップを実行するステップを更に有してよい。

単純な送信／受信ＲＦスイッチの簡略図である。 ＲＦスイッチデバイスとして機能するよう設計されている基本ＦＥＴスタックを表す。 “オフ”であるＲＦスイッチに含まれるｊ個のスタック型ＦＥＴにおける分圧を表す。 図２に表されるスタックにおけるＦＥＴについての有効寄生ドレインキャパシタンスＣｐｄを表す。 寄生ドレインキャパシタンスＣｐｄの影響を表す等価回路である。 図５に表される回路でＣｐｄを補償するためのスタックノードの間のキャパシタンス調整の追加を表す等価回路である。 Ｃｐｄ対Ｃｄｓ値の比の関数として１６個のトランジスタのスタックにおけるトランジスタの夫々の相対的なＶｄｓを表すグラフである。 Ｃｐｄ対Ｃｄｓ値の比の関数として２〜１６個のトランジスタを有するトランジスタ・スタックにおけるトランジスタ有効数を表すグラフである。 図４に表される回路の更なるキャパシタンス詳細を概略的に表す。

本発明の実施形態は、添付の図面を参照してより容易に理解されるであろう。図面中、同じ参照番号及び符号は同じ要素を示す。

図２に表されているように、上記の背景は典型的なスタック型ＲＦスイッチについて記載する。図３は、図２に表されるようなスイッチが、等しい電圧がスタック内のｊ個のＦＥＴの夫々に加えられるには、印加されるＲＦ電圧（例えば、Ｖ_Ｓ３０２〜Ｖ_Ｒｅｆ３０４）をどのように分けるべきかを表す。各ＦＥＴは高インピーダンス状態にあるが、スイッチは、各ＦＥＴｘに対応する有効ドレイン−ソース・キャパシタンスＣｄｓｘに起因して幾らか導通する。“オフ”導通はほぼ全くそれらのキャパシタンスによるものであるから、ＦＥＴ構造自体は図示されず、ｊ個の対応する有効ドレインーソース・キャパシタンスＣｄｓ_１３０６、Ｃｄｓ_２３０８、Ｃｄｓ_３３１０、・・・、Ｃｄｓ_{（ｊ−１）}３１２及びＣｄｓ_ｊ３１４だけが表されている。この容量分割器は、Ｖｄ_１３１６、Ｖｄ_２３１８、Ｖｄ_３３２０、・・・、Ｖｄ_{（ｊ−２）}３２２及びＶｄ_{（ｊ−１）}３２４を生成するよう各対応するドレインノードにわたって印加電圧Ｖｓを分割する。

各Ｃｄｓ_ｘが同じ値を有する場合は、Ｖｓは、Ｖｄ_１（全てＶ_Ｒｅｆに対する電圧である。）がＶｓ／ｊであり、Ｖｄ_２が２×Ｖｓ／ｊであり、以降Ｖｄ_{（ｊ−１）}＝（ｊ−１）Ｖｓ／ｊの関係を有して同様に続くように、ＦＥＴにわたって均一に分布すべきであると考えられる。この期待される結果のために、スタックされているＦＥＴデバイスは、予め、略同じ値で各ＦＥＴについてＣｄｓを確立するよう製造されている。このようなＦＥＴスタックにおける他の寄生キャパシタンスは、一般に、Ｃｄｓに対して極めて小さく、また更に、通常は印加電圧を直接的に分割しない。従って、このような他の寄生キャパシタンスの影響は、スタック型ＦＥＴＲＦスイッチでのＦＥＴにわたる電圧分布に関して大部分は無視されてきた。

例えば図２で表されるようにスタック型スイッチを形成するためのトランジスタの直列結合は、スイッチが“オン”である場合に導通のための経路を形成する。その“オン”状態で、導通経路は、構成ＦＥＴＭ_１２０８乃至Ｍ_ｊ２１２の全てのチャネルを介してエンドノード（下部にあるＮ_１２０２及び上部にあるＮ_２２０４）を連結させる。このような導通経路に沿ったノードのみが、ここでは、トランジスタ・スタック又はスタック型スイッチの“直列ノード”又は“直列ストリングのノード”と呼ばれる。通常、直列ストリング・ノードのほとんどは、全てのこのようなノードが“ドレインノード”と呼ばれ得るほど近くに結合される構成ＦＥＴのドレイン又はソースのどちらか一方である。しかし、他の要素は、トランジスタ・スタックの直列ストリングに配置されてよく、その場合に、導通経路上にあって且つ同じく“直列ノード”又は“直列ストリングのノード”であるノードを有してよい。

［寄生ドレインキャパシタンスによる電圧分布の不均衡］
スタック型ＦＥＴＲＦスイッチについての思いがけなく低い電圧でのブレイクダウンの問題についての調査の後、本出願人は、かかるスタックに含まれるＦＥＴにわたる電圧分布が一様でないことを割り出した。従って、概して、１つのＦＥＴは、スタック内のその他のＦＥＴよりも、印加されるスイッチ電圧全体について高い割合の電圧を印加されていた。その最も大きくストレスを受けたＦＥＴは最初に故障し、ドミノ式に他のＦＥＴの故障を生じさせた。更なる調査の下、本出願人は、電圧分布の不均衡が、しばしば、ドレイン−ソース・キャパシタンスと比較して小さく、従って従前は見逃されていた寄生容量によって引き起こされることを割り出した。

上述されるように、ドレイン寄生キャパシタンス（Ｃｐｄ）の値は、一般に、せいぜい、対応するドレイン−ソース・キャパシタンスＣｄｓの数パーセントである。そのようなものとして、Ｃｐｄは、しばしば、予期される電圧分布を計算する際に無視されてきた。しかし、Ｃｐｄの小さな値でさえ、このようなＣｐｄが結合されるノードに依存して、電圧分布に対して大きな影響を有することがある。ＲＦスイッチ・エンドノードで或る組み合わせの信号を受けるノードＮｐにドレインを結合するＣｐｄは、これらの信号をドレインに引き込み、スタックのＦＥＴにわたる電圧の分布を理想的な均衡から好ましくないものへと変化させる。すなわち、ノードＮｐがＡ×Ｖ_１＋Ｂ×Ｖ_２（Ａ及びＢは場合により複素又は時間依存の乗数であり、Ｖ_１は開状態のＲＦスイッチの一方の端部での電圧であり、Ｖ_２は開状態のＲＦスイッチの他方の端部での電圧である。）を有する信号を受ける場合に、信号は、ＦＥＴにわたるＶ_２−Ｖ_１の分布をゆがめるよう、対応するドレインに引き込まれうる。このようなＮｐ（Ａ×Ｖ_１＋Ｂ×Ｖ_２の有意な成分を有するノード）に結合する如何なるＣｐｄも、正味電圧分布に関連しうる。このようなＮｐでの信号が理想的なドレイン電圧とは大きく異なる場合に、信号注入及び結果として得られる電圧分布の不均衡は、Ｃｐｄが小さい場合でさえ、その大きな電圧により、極めて大きいものとなりうる。このような効果について、以下、図４を参照してより詳細に記載する。

全ての集積回路技術が等しく、直列にデバイスをスタックすることによってＲＦスイッチのブレイクダウン電圧を高めることに成功しているわけではない。幾つかの技術では、Ｃｐｄは、対応するＣｄｓと比較してかなり明らかに有意である場合もあり、従って、その場合には見逃されてない。しかし、場合により、課題が追求されないほど性能が悪いために、問題は、やはり、これらの技術によっても認識又は解消されていない。実際に、非常に大きい寄生成分は、場合により、スタック型スイッチ設計が或る集積回路技術により追求されない重要な理由でありうる。

特別の場合：寄生ドレインキャパシタンスＣｐｄは、主に、対応するドレインと接地との間に配置されている。特別の場合に、夫々の有意なＣｐｄ_ｎ（１＜＝ｎ＜＝（ｊ−１））は、対応するＲＦスイッチの一方の端部が接続されているコモン電圧Ｖ_ＣＯＭ（例えば、接地）に結合される。別の言い方をすれば、夫々のＮｐ_ｎは、ＲＦスイッチの一方の端部と基本的に同じ信号、通常、Ｖ_ＣＯＭ又は接地を受ける。この特別の場合は、２つの理由のために最初に扱われる。第１に、それは多くの実際的なスイッチに近く、第２に、それは概念的に単純である。

ＲＦスイッチは、しばしば、ＲＦ信号ノードと接地又は回路コモンノードとの間に配置される。これは、例えば、図１に表されている送信／受信アンテナスイッチ回路のＲＦスイッチＳ_３のための状況である。図１に表されるように、送信ＲＦ信号ＴｒａｎｓｍｉｔＳ_ＲＦ１０４はＳ_３１１２の一方の側に加えられ、スイッチＳ_３の他方の側は接地１１６に接続されている。また、寄生ドレインキャパシタンスＣｐｄが主に接地レベルに結合されることは例外的ではない。例えば、Ｃｐｄは、主に、基板に対する寄生容量から成り、斯かる基板は（少なくともＲＦ目的のために）接地電位で保持されてよい。少なくともこれらの条件のいずれもが存在する場合に、夫々の関連するＣｐｄがＲＦスイッチの一方の端部で信号に結合される特別の場合が現れる。このような特別の場合に、各ＦＥＴのＣｐｄは、ＦＥＴの数ｎを乗じられたＣｐｄの値におおよそ比例する（オフ）ＲＦスイッチ電圧分布に対して影響を有しうる。なお、Ｖ_ＣＯＭ又は接地に結合されているソースを有するＦＥＴについてｎ＝１である。これより、ｎは、幾つのＦＥＴがＦＥＴｎのドレインとＶ_ＣＯＭ又は接地との間に直列に接続されているのかを示す。

図４は、第１のノードＮ_１２０２と第２のノードＮ_２２０４との間に配置されるｊ個のＦＥＴのスタック内にある３つのＦＥＴ４０２、４０４及び４０６を表す。特別の場合を理解するために、仮に、Ｎ_１２０２は接地であり、Ｎｐ_ｎ４１０及びＮｐ_{（ｎ−１）}４１４は少なくともＲＦ信号のための接地へ結合されているとする。また、Ｄｎ（中央のＦＥＴＭ_ｎ４０２のドレイン）にある理想電圧は（ｎ／ｊ）Ｖ_Ｎ２であると仮定する。このような理想的な電圧分布は、例えば、全ての値Ｃｄｓが等しく、Ｃｐｄの全ての値が真に無視できる場合に、図４によって反映されるＲＦスイッチにおいて得られる。また、一時的に、Ｃｄｓの全ての値は確かに等しく、更に、Ｃｐｄ_ｘ（ｘはｎと等しくない。）の全ての値は真に無視できるとする。

次いで、ＦＥＴ_ｎのドレインＤ_ｎ５０２に存在する信号に対するＣｐｄ_ｎ４０８の影響は、図５を参照して解析され得る。図５は、上述される条件及び仮定を反映した図４の等価回路である。ＦＥＴＭ_ｎの上の（ｊ−ｎ）個のＦＥＴについての等値のＣｐｄキャパシタンスは、Ｃｄｓ／（ｊ−ｎ）の値を有するキャパシタ５０４に相当する。同様に、最下のｎ個のＦＥＴについてのＣｄｓは、値Ｃｄｓ／ｎを有するキャパシタに相当する。上述されるように、Ｃｐｄ値は、それらが一般にせいぜいＣｄｓの値の約２％であるために、通常は無視されてきた。しかし、図５の検討は、少なくともｎが大きなスタックについてｊに達する場合に、Ｃｐｄ_ｎの影響が、Ｃｄｓに比例してそのサイズによって示唆されるよりもずっと大きいことを明らかにする。例えば、ｊ＝１６、ｎ＝１５、及びＣｐｄ＝Ｃｄｓの２％とする。たとえＣｐｄ_ｎがＣｄｓのたった２％の大きさしかないとしても、それは、Ｃｐｄ_ｎに対して並行である等価キャパシタ（キャパシタ５０６）の３０％の大きさを有する。そのようなものとして、Ｃｐｄ_ｎは、明らかに無視可能でない。実際に、Ｄ_ｎ５０２で結果として得られる電圧は、（１５／１６）Ｎ_２又は（０．９３７５）Ｎ_２の（Ｃｐｄ_ｎが存在しなかった）理想的な値よりむしろ、（０．９２０２）Ｎ_２となる。よって、Ｃｄｓのたった２％の値しか有さない単一のＣｐｄ_１５は、Ｍ_１６にかかるドレイン−ソース電圧を、（１／１６）Ｎ_２よりむしろ、（１．２７６／１６）Ｎ_２とする。これは、Ｖｄｓ_１６の２７．６％増である。更に、図７に表されるように、各Ｄ_ｎが接地に対して対応するＣｐｄ_ｎを有する場合に、影響は大いに大きくなる。

図７は、Ｃｄｓに対するＣｐｄのサイズの関数として、スタック型ＲＦスイッチに含まれるＦＥＴの夫々についてのドレイン−ソース電圧Ｖｄｓ_ｎ（ｎ＝１〜１６）の相対分布を示すグラフである。相対Ｖｄｓは、Ｎ_２／ｊの電圧と比較される各ＦＥＴ_ｎについてのＶｄｓである。ｊは本例では１６であるから、相対Ｖｄｓは、ＲＦスイッチ電圧の１／１６と比較される特定のＦＥＴのＶｄｓである。曲線は、スタックに含まれる１６個のＦＥＴの夫々について与えられており、スペースが許す場合にグラフの右側に符号を付されている。

図５の検討から予想されるように、図７は、各ＦＥＴ_ｎにわたる理想的な予期される電圧の間の不釣り合いがスタックの端部、すなわち、ｎ＝１及びｎ＝１６について最も現れ、そして、Ｖｄｓ_ｎの大きさはｎの値が大きいほど増大することを示す。実際には、ＦＥＴ１６は、各ＣｐｄがＣｄｓのちょうど１．６％の大きさである場合に、理想的な値より２００％大きい相対電圧（相対Ｖｄｓ＝２）を受ける。この図の仮定は、各Ｃｄｓが同じ値を有し、ＣｐｄがＣｄｓの同じ比例値を有し、各Ｃｐｄが、ＦＥＴＭ_１のソース接続での電圧（例えば、接地）に等しいＲＦ信号であるノードに結合されることである。

図８は、また、Ｃｐｄ対Ｃｄｓの比の関数として非補償のＣｐｄキャパシタンスの影響を反映する。有効スタック高さは、ＢＶｄｓを単位としてＲＦスイッチの実際の耐電圧である。これは、各スタックトランジスタについて同じであるとする。ｊ個のＦＥＴのスタックについての有効スタック高さは、実際のスタック高さｊ＝１（全くスタックがない。）〜１６個のトランジスタについて示されている。ドレイン寄生キャパシタンスＣｐｄがドレイン−ソース・キャパシタンスＣｄｓと比較して極めて小さい（０．０００１％又は０．０１％）である場合に、スタックは、各ＦＥＴのＢＶｄｓにｊを乗じた耐電圧を有して、ほぼ理想的に動作する。このようにして、Ｃｐｄ／Ｃｄｓ＝０．０００１の場合に、１３個のＦＥＴのスタック（ｊ＝１３）は、基本的に１３個のデバイスの理想的なスタックのように振る舞い、従って、それは、有効スタック高さ１３で始まる。夫々の他のトレースは、同様に、スイッチの実際のスタック高さに等しい有効スタック高さ値で始まるので、トレースは符号付けを必要としない。Ｃｐｄ／Ｃｄｓの比が大きくなると、非補償のＣｐｄ値がスタックのＦＥＴにわたる電圧の不均一な分布を引き起こすために、有効スタック高さは小さくなり、最大のスタック（ｊ＝１６）について最も速く減少する。Ｃｐｄ対Ｃｄｓの比が大きくなると、トランジスタはもはやソース電圧を等しく共有せず、通常、スタックの一番上のトランジスタＭｊが、その他のトランジスタよりも有意に大きい電圧を受ける。Ｍｊが壊れると、残りのトランジスタはドミノ効果で後に続く。故に、有効性はＭｊにかかる電圧によって制限される。１６のスタックについて、スタックの理想的なブレイクダウン電圧は１６×ＢＶｄｓであるが、たった１．６％（０．０１６）のＣｐｄ／Ｃｄｓ比では、それは８×ＢＶｄｓで機能しなくなり、従って、８の有効スタック高さを有する。

特別の場合について、少なくとも、Ｃｐｄ値が考慮される場合にスタックは期待されるよりずっと低い電圧で機能しなくなる可能性があることが明らかである。ＲＦスイッチの接地接続から最も遠くに位置するＦＥＴが、理想的な又は期待されるピーク電圧の一部である総ＲＦスイッチ電圧で、最初に機能しなくなる可能性が高い。この問題に対する幾つかの解決法を特別の場合について以下に記載する。問題の発生及び対応する一般的な解決法が後に続く。

［特別の場合についての解決法］
図６は、図５の等価回路と同様の等価回路であり、ｋの値に従ってお互いに異なるひと組の解決を表す。ノードＤ_ｎ５０２を補償又は調整するよう、ノードＤ_{（ｎ＋ｋ）}６０２は、ノード６０２のレイアウトの容易さ及び有効性等の要因に基づいて選択される。一番上のｋのノードは、後述されるように、より有効でありうる。一例として、ｊ＝１６及びｎ＝１０である場合に、ｋは、１から６（すなわち、ｊ−ｎ）のいずれかの値に設定される。ノード６０２の選択により、Ｄ_{（ｎ＋ｋ）}６０２の上にあるＣｄｓの直列結合からなるキャパシタ６０４が得られる。従って、キャパシタ６０４はＣｄｓ／（ｊ−ｎ−ｋ）（ｋ＜（ｊ−ｎ））の値を有する。ｋ＝（ｊ−ｎ）の場合は、当然に、Ｄ（ｎ＋ｋ）６０２が直接にＮ_２２０４に結合されるので、キャパシタ６０４は存在しない。図５と同じく、キャパシタ５０６は、ＦＥＴＭ_ｎまでの全てのＦＥＴのＣｄｓの直列結合を表し、従って、Ｃｄｓ／ｎの値を有する。キャパシタ５０６は、Ｃｐｄ_ｎ４０８とともに、接地に結合されている。調整は、Ｃｐｄ_ｎ４０８の崩壊効果（disruptive effects）を補償するよう補償キャパシタＣｃｏｍｐ_ｎ６０８を加えることによって達成される。

１つの概念上単純な解決法では、Ｄ_{（ｎ＋ｋ）}６０２がＮ_２２０４に直接に結合されるように、ｋ＝（ｊ−ｎ）である。次いで、Ｄ_ｎ５０２の完璧な調整が、Ｃｃｏｍｐ_ｎ６０８をＣｐｄ_ｎ×（ｎ／ｋ）に等しくすることによって容易に達成される。これは、ｋのあらゆる値についての解決法となりうる。このような調整は、ノードＤ_{（ｎ＋ｋ）}６０２がＣｃｏｍｐ_ｎ６０８の効果によりその後に補償される必要があるので、反復プロセス（iterative process）である。この特別の場合（Ｍ_１のソースに有効に接続される全てのＣｐｄ成分）に、図６に表される形態に係る解決法は、最初にノードＤ_１（Ｃｄｐ_１）を補償し、次いで各一連のドレインノードを補償することによって、最も容易に実施される。

Ｃｃｏｍｐ_ｎが単純にＭ_{（ｎ＋１）}のチャネルに並列に配置されるように、ｋ＝１とすることが、幾つかの実施例で有用でありうる。１つの利点は、２つの近接するノードの間にＣｃｏｍｐ_ｎを配置するという、比較的に簡単であることにある。他の利点は、Ｍ（ｎ＋１）の設計が、固有キャパシタンスＣｄｓ_{（ｎ＋１）}が有意に大きくなるように変更される場合に起こりうる。トランジスタＭ_１乃至Ｍ_ｊのレイアウト及び設計に対する変更は、必要とされるＣｃｏｍｐキャパシタンスのサイズを低減するとともに、幾つかの個別Ｃｏｍｐキャパシタンスの必要性を取り除くことができる。

他方で、ｋ＞１である場合（すなわち、Ｃｃｏｍｐがスタック内の上の方のトランジスタのドレインに結合される場合）に、このＣｃｏｍｐに必要とされる実際のキャパシタンスは、概して、ｋが大きくなるのに比例して小さくなる。なお、留意すべきは、このＣｃｏｍｐのブレイクダウン電圧が対応して増大しなければならない点である。特別の場合を実施するよう、解決法は、ｋ＞１の場合に、複数のＦＥＴを橋絡するよう個別Ｃｃｏｍｐキャパシタを必要とする。特別の場合（すなわち、様々な有効Ｃｐｄが、主に、最下のトランジスタＭ_１に結合されるＲＦスイッチの端部に相当するノードに結合される場合）に、ｋ＞＝１解決法は、ドレインノードＤ_ｎとドレインＤ_{（ｍ＞ｎ）}との間にＣｃｏｍｐキャパシタを配置することによって実施されてよい。ドレインＤ_{（ｍ＞ｎ）}は、例えば、Ｍ_ｊが結合されるＲＦスイッチの端部に相当するノードであってよい。

スタックにおいてより離れているＦＥＴのドレインへのこのような結合の好ましさは、対象のＲＦスイッチの製造パラメータ及びレイアウトに依存する。このような遠隔ノード結合を好ましいものとする傾向を有する要因には：ａ）特に、Ｃｃｏｍｐレイアウトがより好ましくない寄生キャパシタンスを生じさせない場合に、斯かる接続に順応するレイアウト；ｂ）ＢＶｄｓより大きい電圧に適したキャパシタの利用可能性；及びｃ）このようなキャパシタに適用可能な空間の不足がある。実際には、補償キャパシタのブレイクダウン電圧ＢＶｃが十分に高い場合に、補償されるＣｐｄが最も近くに結合されるノードと反対側にあるＲＦスイッチのエンドノードに補償キャパシタを結合することが有用でありうる。補償キャパシタに必要とされるキャパシタンスは１／ｍに比例する。なお、ｍは、このような補償キャパシタが並列結合される直列なＦＥＴの数である。この効果は、複数のＦＥＴに並列配置される補償キャパシタがそれほどダイ（die）面積を占有しないことを可能にする。このことは、ほぼ常に有益である。

このように、調整についての最良の実施形態は、とりわけ、様々なドレインノードの近接性と、製造パラメータに適合するキャパシタの適合性と、このようなキャパシタに適用可能なスペースと、それらがダイ面積を付加することなく他の構造の上に製造され得るかどうかとに依存する。調整がレイアウトにおいて困難を生じさせる場合は、ｊが僅かに増大しうるために完璧には補償しないことが望ましい。

調整についての更なる解決法は（各Ｃｐｄが接地又はＮ_１に結合される）特別の場合に適用し、基本的な形で、単一のトランジスタ（すなわち、ｋ＝１）についてのみ補償キャパシタンスを使用する。概念的には、この更なる解決法は、最初に、有効Ｃｄｓ_２をＣｐｄ_１に等しい量だけ増大させることによって、Ｃｐｄ_１を補償する。次に、それは、有効Ｃｄｓ_３をＣｐｄ_２に等しい量だけ増大させるが、Ｃｐｄ_２は２つのトランジスタＭ_１及びＭ_２にわたって結合されているので、係数２（すなわち、２Ｃｄｓ_２）だけ増大することによってＣｐｄ_２を補償する。更に、Ｃｄｓ_３は、既にＣｐｄ_１の値だけ増大しているＣｄｓ_２を上回って増大しなければならない。全てのＣｐｄが等しく、全ての元のＣｄｓが等しいとすると、ｎ＞１について、各有効Ｃｄｓは、下記の等比数列に従って決定される量Ｃｃｏｍｐ_ｎだけ増大しなければならない。

Ｃｐｄ_１の補償から始まるように概念上記載されているが、式はどんな順序で値を求められてもよい点に留意すべきである。全ての補償は当然に製造時に存在しなければならず、従って、補償の順序は実際にはない。

補償又は調整はめったに絶対に正確ではあり得ず、より正確な値は、確かに、Ｃｄｓの０．０１％以下である非補償のＣｐｄ値について零に達する。スタックが小さければ小さいほど、より大きな不正確さが許容される。図５に表される場合に、存在すると仮定された単一のＣｐｄ_１５は、係数１．２８だけ理想値を上回って増大したＶｄｓ_１６をもたらした。更に、図７は、同じトランジスタＭ_１６の結果として、各ドレインが対応するＣｐｄを有する場合にＶｄｓ_１６が理想値より約２．２倍大きい値を有することを示唆する。このように、単一の寄生キャパシタンスは無視可能でないが、それだけで深刻な電圧分布の不均衡を引き起こす可能性は低い。従って、いずれか１つの特定のノードを調整する際の誤差は、ほとんどのノードが合理的にうまく調整される場合は重要でない。

更に、正確でない調整でさえ、スタック型トランジスタＲＦスイッチの電圧耐容量を実質的に上げうる。例えば、スタック型トランジスタＲＦスイッチ設計のＣｐｄキャパシタンスが主としてＲＦスイッチの第１のエンドノードに結合される場合に、スイッチ電圧耐性の改善は、第１のエンドノードから漸次的に遠いトランジスタについて正味有効Ｃｄｓを漸次的に増大させることによって実現され得る。このような一般的な漸次増大は、例えば、トランジスタ設計を変更することによって、及び／又は個別補償キャパシタンスを加えることによって、達成され得る。このような一般的な不正確な解決法は、ｋ＝１で、図６に関して記載される。

［一般的な場合の回路及び解決法］
実際に、内部ノードからの寄生キャパシタンスが結合され得る場所は幾つであってもよい。標準のＣＭＯＳＩＣでは、それらは基板に結合してよい。ＳＯＩ又はＧａＡｓデバイスでは、それらは、部品の背面にある金属又はパッケージに結合してよい。全てのタイプのデバイスで、寄生キャパシタンスは、また、近くの金属線に結合することもできる。Ｘ×ＶＮ_１−Ｙ×ＶＮ_２を有する信号を有するいずれかのノードに結合される構成Ｃｐｄキャパシタンスは、大規模なスタックのＲＦ対応容量をｊ×ＢＶｄｓより小さく制限してよい。

ドレインノードの有効Ｃｐｄのみならず、有効Ｃｄｓ及び／又は有効Ｃｃｏｍｐも、複数の個別構成キャパシタンスから構成されてよい。有効Ｃｐｄキャパシタンスの構成要素は、多種多様な回路ノードに適切に結合されてよく、また、Ｃｃｏｍｐの構成要素も同様である。Ｃｄｓは特定のノードの間に結合されるが、やはり複数の構成キャパシタンスを有してよい。結果として、一般的な場合は、上述される特別の場合よりもはるかに複雑である。

図９は、このような更なる複雑性を表すべく図４の一部から発展したものである。図９は、ソースノードＳ_ｎ及び対応する終端ノードＮＰ_{（ｎ−１）}４１４に結合されているＣｐｄ_{（ｎ−１）}４１２と、ＲＦスイッチの２つのエンドノードＮ_１２０２及びＮ_２２０４とともに、図４のＭ_ｎ４０２を表す。図９は、図４の有効Ｃｐｄ_ｎ４０８の拡張、若しくは有効補償キャパシタンスＣｃｏｍｐの拡張、又はその両方を表す。第１の場合に、ノード９０８、９１０及び９１２で夫々終端されるＣｎ_Ａ９０２、Ｃｎ_Ｂ９０４及びＣｎ_Ｃ９０６は、Ｃｐｄ_ｎ４０８の構成キャパシタンスを表す。ノード９０８は、ＲＦスイッチの第２の端部Ｎ_２２０４のＲＦ等価であり、一方、ノード９１２は、ＲＦスイッチの第１の端部Ｎ_１２０２のＲＦ等価である。最終的に、ノード９１０は、異なるドレインＤ_ｑのＲＦ等価である。Ｃｐｄ_ｎ４０８はこのような構成キャパシタンスの並列結合を表すので、Ｃｐｄ_ｎ４０８の全キャパシタンスは、他の有意なＣｐｄ構成要素は存在しないとして、Ｃｎ_Ａ、Ｃｎ_Ｂ及びＣｎ_Ｃの３つの値の和である。

この一般的な場合で、図４の等価ノードＮｐ_ｎ４１０は実際のノードではない。しかし、いずれにしても、それは、Ｎ_２、Ｎ_１の信号電圧と、Ｃｎ_Ａ９０２、Ｃｎ_Ｂ９０４及びＣｎ_Ｃ９０６の相対的な大きさとに基づく等価な信号内容を有する数学的等価なノードである。等価ノードＮｐ_ｎ４１０にある有効信号がＮ_２にある信号又はＮ_１にある信号のいずれに近いかどうかを決定することが有用でありうる。（正味有効）Ｃｐｄ_ｎの関連する信号成分は、ほとんどの場合、Ｄ_ｎの理想電圧とＮ_２の電圧との間、又はＤ_ｎの理想電圧とＮ_１の電圧との間のどこかに信号を下げる。前者の場合に、Ｄ_ｎは適切にＮ_１よりもＮ_２に近いと言われ、一方、後者の場合は、Ｄ_ｎは適切にＮ_１により近く結合されると言われる。（図４に示されるように）Ｍ_１がＮ_１に結合されると、Ｎ_１により近く結合される有効Ｃｐｄ_ｎの補償は、Ｎ_２により近く結合される１又はそれ以上のノードとＤ_ｎとの間のキャパシタンスの増大を必要とする。反対も同様であって、Ｎ_２により近く結合される有効Ｃｐｄ_ｎの補償は、Ｎ_１により近く結合される１又はそれ以上のノードとＤ_ｎとの間のキャパシタンスの増大を必要とする。各ドレインノードｎについて、Ｃｐｄの各構成要素の影響は、図６を参照して記載されるように計算されてよく、全てのこのような構成要素の影響は、有効Ｃｐｄ_ｎを決定するよう結合される。

図９の代替の考えでは、キャパシタンスＣｎ_Ａ９０２、Ｃｎ_Ｂ９０４及びＣｎ_Ｃ９０６は、Ｃｐｄの構成要素を明示的に表す代わりに、Ｃｐｄ及びＣｃｏｍｐの両方の構成要素を表す。この考えの一例に従って、ノード９１２はＮ_１であり、キャパシタＣｎ_Ｃ９０６はＣｐｄ_ｎの実質上全てを有する。ノード９１０（Ｄ_ｑ）は上から２番目のドレインＤ_{（ｎ＋１）}（すなわち、ｑ＝ｎ＋１）であり、結果として、Ｃｎ_Ｂ９０４は、有効ドレイン−ソース・キャパシタンスＣｄｓ_{（ｎ＋１）}の増大を表す。Ｃｎ_Ｂ９０４は、例えば、個別キャパシタであってよく、あるいは、それは、Ｍ_{（ｎ＋１）}の設計変更から生じるＣｄｓの増大を反映してよい。更に、それは、それら両方の意味の組み合わせを反映してよい。ノード９０８はＮ_２に等しいＲＦであるから、Ｃｎ_Ａ９０２は、Ｄ_ｎとＮ_２との間に結合される小さな個別キャパシタであってよい。キャパシタンス９０２及び９０４はＣｃｏｍｐ_ｎの構成要素である。キャパシタンス９０２、９０４及び９０６の値は、Ｃｎ_Ｂ９０４に含まれないＣｄｓ_ｎとＣｄｓ_{（Ｎ＋１）}との間の何らの不釣り合いとともに、後述されるように、式１を満足するよう確立されるべきである。当然、Ｃｃｏｍｐは構成キャパシタンスを幾つでも有してよく、有効Ｃｐｄを決定するために上述されるように、各Ｃｃｏｍｐ構成要素の影響は個別に決定されて、有効Ｃｃｏｍｐ_ｎとして結合されてよい。

スタックされているトランジスタのドレインであるノードｍの調整又は補償のための一般規則を以下に挙げる。各キャパシタンスＣｉｍは、ノードｍと異なるノードｉとの間に配置される。（動作において、高インピーダンス又はオフ状態にあるＲＦスイッチを有する）ノードｍは電圧Ｖｍを有し、同じ条件の下で、夫々の他のノードｉは電圧Ｖｉを有する。Ｐはノードｍに結合されている個別キャパシタの総数である。次いで、ノードｍへの電荷注入の計算に基づいて、平衡（及び均一な電圧分布）は下記の関係を確立することで達成され得る。

ノードの直ぐ上のトランジスタのＣｄｓ及びノードｍの直ぐ下のトランジスタのＣｄｓが等しい限りでは、それらのＣｄｓは、電圧がそれら２つのトランジスタで一様である場合、すなわち、［Ｖ（ｍ＋１）−Ｖ（ｍ−１）］／２＝Ｖｍである場合に、無視されてよい。しかし、ノードｍの上及び下のＶｄｓが、大きさが等しく（且つ符号が逆と）なるよう確立され得ない場合は、各Ｃｄｓは計算に含まれなければならない。たとえＶｄｓが等しいとしても、Ｃｄｓ値は、少なくともそれらが有意に同じでない限りでは、総和に含まれるべきである。

正確さは或る程度有益であるが、上述されるように、正確さは、スタック型ＲＦスイッチに含まれるトランジスタにわたる電圧分布の不均衡を実質的に改善するのに常に必要なわけではない。幾つかの実施例について、Ｃｐｄが平均してＮ_２によりもＮ_１により近く結合されていると観測し、然るに、略等しいか又はランダムに変化するかではなく、ＦＥＴの大部分について有意に増大する（例えば、０．０３％より多く増大する）Ｃｄｓの値を確立すれば十分である。ここに記載されるデバイス及び方法の多数の実施形態は、スタック内のトランジスタのノードの間、特にドレインノード（又は等価なソースノード）の間に結合される補償キャパシタンスを付加することによって、スタック型ＦＥＴＲＦスイッチにおいて望ましくない寄生容量の補償を達成する。このような補償キャパシタンスは、スタック内の隣接するＦＥＴに、有意に異なる正味値のＣｄｓを持たせ、又は、ＦＥＴスタックの直列Ｃｄｓストリングに並列であるキャパシタンスの補償ネットワークを確立することができる。

［補償キャパシタンスの付加］
Ｃｄｓは有効ドレイン−ソース・キャパシタンスとして記載され、ここでは、異なる意味が明らかにされない限り、総有効ドレイン−ソース・キャパシタンス、意図的な及び意図的でないキャパシタンスのネット及び効果を意味する。正味有効Ｃｄｓは、例えば、ＲＦスイッチ・スタックに含まれるトランジスタのドレインノードとソースノードとの間の主として容量性の特性を単に結合することによって、変更されてよい。主に容量性の特性は、誘導又は抵抗より容量的であるスイッチング信号の周波数でインピーダンスを有する受動素子である。回路設計者が理解するように、多数の構造がキャパシタとして機能するよう製造されてよく、あるいは、このようなキャパシタ又は主に容量性の特性若しくは素子のいずれもが補償キャパシタ又はキャパシタンスを構成してよい。

補償キャパシタンスは、スタックの異なる構成トランジスタの固有のＣｄｓの間の差を、少なくともこのような差がトランジスタの間の特定の設計変更の意図的な結果である限り、有してよい。スタックの特定の構成ＦＥＴは、ＦＥＴの間のＣｄｓ値の所望の差を達成するよう、他の構成ＦＥＴとは異なるレイアウトを有してよく、あるいは、別なふうに設計又は製造されてよい。Ｃｄｓが達成される方法は、ここに記載されるデバイス及び方法にとって重要でない。代わりに、あらゆる技術が満足な有効Ｃｄｓ値を確立するよう用いられてよい。このように、スタック内の異なるトランジスタの有効Ｃｄｓの間の如何なる有意な又は意図的な差も、適正に、補償キャパシタンスに相当すると考えられてよい。

個々のトランジスタ設計をそれらの有効Ｃｄｓを変化させるよう変更することが実行可能である場合に、このような変更は少なくとも部分的にトランジスタ・スタックのキャパシタンスを調整することができる。斯かる変更は非常に洗練されている。しかし、必要とされる設計上の相違は、実施に面倒であるとともに、回路が関係のない理由のために変更されるべき場合に再構築するのは比較的困難である。とはいえ、斯かる変更は、スタック型トランジスタＲＦスイッチのキャパシタンスを満足に調整するのに必要とされる構成キャパシタンスの幾つか又は全てを提供してよい。

有効Ｃｄｓを変化させるための最も簡単な設計変更は、デバイスサイズの単純な変更である。デバイスが大きいほど本質的にそれが有するＣｄｓの値も大きいので、より大きいＣｄｓが必要とされる場合には、物理的により大きいトランジスタが使用されてよい。実際に、固有のＣｄｓは適切にデバイスサイズに略比例してよい。Ｃｐｄキャパシタンスが主としてＲＦスイッチの１つのエンドノード（下側）に結合される特別の場合に、スタックの上にあるトランジスタは、より多くの補償キャパシタンスを必要とする。その場合に、スタックの直列ストリングのノード間に個別キャパシタンスを付加することに代えて、又はそのことに加えて、上の方にあるトランジスタほど漸次的に大きくされてよい。少なくとも部分的に個別補償キャパシタンスの必要性に取って代わるようトランジスタのサイズを変えるという一般概念は、スタック型トランジスタスイッチを調整する一般的な場合に適用する。しかし、特に、以下の解析は、ＲＦスイッチの最下のエンドノード（Ｍ_１が結合されるＮ_１）に相当するノードに各Ｃｐｄが結合される図５及び６についてなされた仮定を伴って、図４を参照して上述された特別の場合のスタックに適用する。各トランジスタＭ_ｎ（ｎ＞１）の幅Ｗ_ｎは、性能要求を満足するように全体のスイッチ抵抗を確立する選択されるＷ_１を有して、特別の場合について以下のように決定されてよい。

Ｃｄｓは概してトランジスタ幅とともに線形関数であり、一方、Ｃｐｄは通常非線形であるから、式２は容易には更に簡単化されず、また正確にされ得ない。理想的に、式２に従って調整されるスタックは、また、上述される式１の要件を満たす。

ゲート絶縁により製造されるキャパシタンスは、それらが例えば比較的低いブレイクダウン電圧を有し又は非線形であっても、調整のために用いられてよい。更に、寄生キャパシタンスはしばしばレイアウト面積に比例するので、このような補償キャパシタをトランジスタの側に加えることは更なる寄生キャパシタンスを生じさせうる。このことは、問題に対する解決法が補償の夫々の付加により変わるので、反復プロセスを調整することができる。

スイッチトランジスタ自体の上に配置される金属−絶縁体−金属（ＭＩＭ）キャパシタンスは、幾つかの場合において最良の解決法である。このようにして配置されるＭＩＭキャパシタは、余分のダイ面積を必要とせず、通常は、少なくとも、余分の寄生容量を接地に加えない。更に、ＭＩＭキャパシタにより所望のキャパシタンスを確立することは、比較的簡単であり、結果として、トランジスタ設計を変更することに基づく解決法と比較して、その後の設計反復を見直すのがより容易となりうる。ＭＩＭキャパシタは、また、より高いブレイクダウン電圧を有してよく、従って、複数（すなわち、図６に関してｋ＞１）のトランジスタによって分離されるノードｍとｉとの間に結合されるのに適する。

［有効な調整の確認及び定量化］
ｊ個の構成するスタックされたトランジスタから構成されるＲＦスイッチに印加される電圧Ｖｓｗは、スタックの構成トランジスタにわたって分配される。分布の均一性からの偏差は、各トランジスタに現れるＶｓｗの部分の変数Ｖとして量子化されてよい。ここで、Ｖｓｗから得られる各トランジスタＭ_ｉについてのＶｄｓ_ｉはＶ_ｉであるとともに、下記の式が成立する。

スタック型トランジスタＲＦスイッチの有用な調整は、スタックの構成トランジスタにわたる分布電圧について変数Ｖをより小さなものとする。ランダムなプロセス変動は、不可避的に、スタック内の異なるトランジスタのＣｄｓの間に小さな差を生じさせる。しかし、変更を伴わない設計は可能な限り完璧であるから、このようなランダムな変更は、概して、分布トランジスタ電圧の不一致を増大させる働きをすべきである。然るに、一方でのＣｄｓの制御による意図的な調整と、他方でのＣｄｓの値のランダムで意図的でない変更とは、（構成トランジスタのＣｄｓをより均一にするよう）デバイス又は方法においてＣｄｓの変化を減らすことが、スタックにわたる電圧分布の不一致を減少又は増大させるかどうかの提示によって、区別されてよい。不一致は、スタック型スイッチを有効に調整する働きをするＣｄｓの偏差を減らす結果として増大する。

構成トランジスタにわたる電圧分布の不一致は、同様に、スタック型トランジスタスイッチの直列ストリングの内部ノードに結合される分布調整キャパシタンスを区別することができる。ここで記載されるＲＦスイッチの実施形態におけるスイッチの内部ノードに結合される主として容量性の要素の削除において、電圧分布の不一致は、それらが分布調整キャパシタンスである場合に増大しうる。結果として、キャパシタンスが電圧耐容量を増大させるよう調整以外の他のプロセスのために内部ストリング・ノードに結合されている場合に、このようなキャパシタンスを除くことは電圧分布の不一致を低減しうる。

Ｃｄｓ値のランダムなプロセス変更は、最大Ｃｄｓ変化の大きさだけ調整する電圧耐性を増大させるよう意図的に実施される変更と区別され得る。このようにして、特定のデバイスでのスタックの構成トランジスタについて、最大のＣｄｓは、偏差が単にランダムなプロセス変更による場合は、最小のＣｄｓに極めて近いものとなる。ｊ個のトランジスタのスタックを調整するために、サイズ比較（Ｃｄｓ（ｍａｘ）／Ｃｄｓ（ｍｉｎ）−１）は、少なくともｊ／２００、又は少なくともｊ／１００、又は少なくともｊ／５０であるよう要求されてよい。ｊにかかわりなく、調整されたトランジスタ・スタックは、少なくとも２％、少なくとも５％、若しくは少なくとも１０％だけ、又は少なくとも２０％だけＣｄｓ（ｍｉｎ）を超えるＣｄｓ（ｍａｘ）を有するよう要求されてよい。これらの制限のいずれも、特許請求の範囲に包含されるよう意図されない二次的な設計を区別するために、方法、プロセス又は装置のいずれの請求項にも明示的に加えられてよい。

直列スタックに含まれるトランジスタの隣接する対の間の正味有効Ｃｄｓ値の差は、このような隣接する対の大部分の夫々について少なくとも５％であるよう要求されてよい。代替的に、トランジスタの隣接する対の間の斯かる正味有効Ｃｄｓ値の差は、当該対のトランジスタの間にあるストリングの内部ノードについての（Ｃｄｓ構成要素を含まない）総Ｃｐｄと比較されてよい。Ｃｄｓ差は、次いで、隣接する対の間のノードについて、隣接する対の少なくとも半分について、又は隣接する対の大部分について総Ｃｐｄを超えるよう要求されてよい。全ての隣接するトランジスタ対の間のＣｄｓ差の和がその対の間のノードについての総Ｃｐｄの和を超えるよう要求されるように、平均することによって計算がされてよい。

［Ｃｐｄ値の決定］
集積回路の設計者は、回路寄生要素を評価する必要性にしばしば直面し、あらゆるこのような技術が、寄生ドレイン−ソース・キャパシタンスＣｄｓとともに、対応するソース以外の他のノードに対する寄生ドレインキャパシタンスＣｐｄを確立するために用いられてよい。選択される製造プロセス及びレイアウトの詳細なパラメータに基づく完全な回路シミュレーションは、シミュレーションプログラムが正確であって且つ十分な処理電力が妥当な時間長さでタスクを完了するのに有効である場合に、理想的である。また、回路を組み立て、スタックの個々のトランジスタにわたるＲＦスイッチ電圧の分布を調べ（測定し）、そして、このような測定から有効なＣｐｄ値を推定することも可能である。しかし、上述されるように、ＲＦスイッチ電圧耐容量における実質的な改善は、完璧な補償を行わずとも達成され得る。然るに、負担がより少ない技術がＣｐｄ値を推定するのに用いられてよい。

ノードから基板への寄生容量を推定するための斯かる技術の一例は、以下の通りである。

なお、ｗ及びＬはノードの幅及び長さであり、ｔはノードの厚さであり、ｈは接地面の上のノードの高さであり、ε＝ε_０×８．８５４ｅ−１２Ｆ／ｍ、及びε_０は基板材料の比誘電率である。

多数のコンピュータプログラムが、設計者が寄生回路要素を推定するのを助けるべく存在する。例えば、Ｍｅｄｉｃｉ、ＡＤＳ／Ｍｏｍｅｎｔｕｍ、ＦａｓｔＣａｐ、ＨＦＳＳ、及び他等のプログラムは、２次元（２Ｄ）及び３次元（３Ｄ）の寄生キャパシタンス推定の能力がある。これらのツールは、解析されるノードの近くにある他の全てのノードに対するキャパシタンスについてのより正確な推定を可能にする。

［結び］
上記は、スタックのトランジスタにわたる全体のＲＦスイッチ電圧の分布における不均衡から生ずるスタック型トランジスタＲＦスイッチの低いブレイクダウン電圧を解決するようスイッチのキャパシタンスを調整又は補償する関連方法の例となる実施及び新規な特徴を表す。それは、また、容量性の調整又は補償特性を用いる集積回路スタック型トランジスタＲＦスイッチ装置の実施及び新規の特徴であって、このような特徴がない場合に比べて正味のブレイクダウン電圧を改善するものを記載する。当業者には当然に、表される方法及び装置の形態及び詳細の様々な削除、置換及び変更は、本発明の適用範囲を逸脱することなく行われてよい。全ての実施形態を明示的に挙げることは非現実的であるから、当然に、装置又は方法の実施形態に適するものとして上述された特徴の実際的な組み合わせの夫々は、装置又は方法の個別の代替の実施形態を構成する。更に、このような装置又は方法の代替案に相当するものの実際的な組み合わせの夫々は、また、対象の装置又は方法の個別の代替の実施形態を構成する。従って、本発明の適用範囲は、特許請求の範囲が本願の係属中に補正される場合に、特許請求の範囲を参照してのみ決定されるべきであり、このような限定が特許請求の範囲に挙げられ又は意図的に関与する場合を除いて、上記で表される特徴によって限定されるべきでない。

ここに記載されるスタック型トランジスタＲＦスイッチにおけるトランジスタは、望ましくは、絶縁ゲートタイプであるか、又は直流ゲート電流を流さないようにバイアスをかけられる。より一層望ましくは、トランジスタは、金属酸化膜半導体（ＭＯＳ）構造を用いないという事実に関わらず具体的にＭＯＳＦＥＴと呼ばれるＦＥＴであってよい。ＦＥＴは、あたかもそれらがＮ極性（ＮＭＯＳ）であるかのように記載されているが、それらは同様にＰＭＯＳであってもよい。実施例は、たとえそれらが制御ノード直流電流を扱うよう回路調整を必要とするとしても、好ましくないトランジスタを用いてよい。

ここで図示及び記載をされている回路は、単なる例示であって、当業者に共通の現在の知識によって、又は将来的に、予期しないが容易に適用される、当業者に知られる代替案を考慮して、当業者によって容易に類似すると分かる代替案を同様に記載していると解されるべきである。

様々な請求項要素の均等の意味及び範囲の中にある全ての変形例は、対応する請求項の適用範囲内に包含される。特許請求の範囲に記載される各請求項は、斯かる請求項の文字通りの言語とは単に実質的でなく相違するあらゆるシステム又は方法を包含するよう意図される。ただし、このようなシステム又は方法が先行技術の実施形態でない場合に限る。この目的のために、各請求項に記載される各要素は、可能な限り幅広く解されるべきであり、先行技術を包含することなく可能な限りこのような要素に相当するあらゆるものを包含すると理解されるべきである。

Claims (30)

1. スタック型トランジスタＲＦスイッチ装置であって、
   ａ）内部ノードが隣接するトランジスタの間にある直列ストリングを形成するよう直列接続でドレインをソースに結合されている複数の構成トランジスタを有するトランジスタ・スタックと、
   ｂ）各構成トランジスタごとの有効積算ドレイン−ソース・キャパシタンスＣｄｓと
   を有し、
   ２つの構成トランジスタについてのＣｄｓの値は少なくとも２％だけお互いと異なる、スタック型トランジスタＲＦスイッチ装置。
2. ２つの構成トランジスタについてのＣｄｓの値は少なくとも５％だけお互いと異なる、請求項１に記載のスタック型トランジスタＲＦスイッチ装置。
3. ２つの構成トランジスタについてのＣｄｓの値は少なくとも１０％だけお互いと異なる、請求項１に記載のスタック型トランジスタＲＦスイッチ装置。
4. 高インピーダンス動作で、第１のスイッチ・エンドノードは電圧Ｖ１を有し、第２のスイッチ・エンドノードは電圧Ｖ２を有し、各ドレイン寄生キャパシタンスはＣｄｓ内に含まれず、Ａ×Ｖ１＋Ｂ×Ｖ２の交流電圧を有するＣｐｄ終端ノードに終端ノードで結合され、
   特定の内部ノードについての全体のＣｐｄは、該特定の内部ノードに結合された非終端ノードを有する全てのＣｐｄの和であり、
   構成トランジスタの隣接する対についてのＣｄｓの値は、隣接するトランジスタ対の少なくとも半分について、隣接するトランジスタの間のノードについての全体のＣｐｄよりも大きい量だけお互いと異なる、請求項１に記載のスタック型トランジスタＲＦスイッチ装置。
5. 構成トランジスタについてのＣｄｓ値の相違は、該Ｃｄｓ値が実質的により等しくされる場合に全ての前記構成トランジスタにわたって分布するＶｄｓ−ｏｆｆの大きさの不一致が大きくなる点で、電圧分布を改善するよう前記スタックを調整するのに有効である、請求項１乃至４のうちいずれか一項に記載のスタック型トランジスタＲＦスイッチ装置。
6. ほとんどの隣接する構成トランジスタ対について、Ｃｄｓの値は、対の他のトランジスタについてより特定のＲＦスイッチ・エンドノードに近いトランジスタについて高い、請求項１乃至５のうちいずれか一項に記載のスタック型トランジスタＲＦスイッチ装置。
7. ２つの構成トランジスタについてのＣｄｓの値は、少なくとも２０％だけお互いと異なり、
   構成トランジスタについてのＣｄｓ値の相違は、該Ｃｄｓ値が実質的により等しくされる場合に全ての前記構成トランジスタにわたって分布するＶｄｓ−ｏｆｆの大きさの不一致が大きくなる点で、電圧分布を改善するよう前記スタックを調整するのに有効である、請求項１乃至６のうちいずれか一項に記載のスタック型トランジスタＲＦスイッチ装置。
8. 通常前記ＲＦスイッチによって制御される信号の一次周波数で主に容量性インピーダンスを有し、スタック直列ストリングの内部ノードに結合される個別容量特性を更に有する、請求項１乃至７のうちいずれか一項に記載のスタック型トランジスタＲＦスイッチ装置。
9. 構成トランジスタの間のＣｄｓ値の相違は、前記トランジスタの間の設計上の相違に少なくとも部分的に起因する、請求項１乃至８のうちいずれか一項に記載のスタック型トランジスタＲＦスイッチ装置。
10. 構成トランジスタの間のＣｄｓ値の相違は、該Ｃｄｓの１つに並列に配置される個別容量特性に少なくとも部分的に起因する、請求項１乃至９のうちいずれか一項に記載のスタック型トランジスタＲＦスイッチ装置。
11. スタック型トランジスタＲＦスイッチ装置であって、
    ａ）内部ノードが隣接するトランジスタの間にある直列ストリングを形成するよう直列接続でドレインをソースに結合されている複数の構成トランジスタを有するトランジスタ・スタックと、
    ｂ）前記スタックの前記直列ストリングの内部ノードを結合される少なくとも１つの物理キャパシタ要素Ｃｃｏｍｐと
    を有し、
    Ｃｃｏｍｐは、通常当該ＲＦスイッチによって制御される信号の一次周波数で主に容量性であるインピーダンスを有する、スタック型トランジスタＲＦスイッチ装置。
12. スタック直列ストリングの内部ノードに結合されるキャパシタンスは、内部ノードに結合される全ての個別キャパシタ要素が除かれる場合に全ての構成トランジスタにわたって分布するＶｄｓ−ｏｆｆの不一致が大きくなりうる点で、電圧分布を有効に調整するよう構成される、請求項１１記載のスタック型トランジスタＲＦスイッチ装置。
13. ＭＩＭ（金属−絶縁体−金属）Ｃｃｏｍｐキャパシタを更に有する、請求項１２に記載のスタック型トランジスタＲＦスイッチ装置。
14. ＭＩＭ（金属−絶縁体−金属）Ｃｃｏｍｐキャパシタを更に有する、請求項１１に記載のスタック型トランジスタＲＦスイッチ装置。
15. 複数のＣｃｏｍｐキャパシタを更に有する、請求項１１乃至１４のうちいずれか一項に記載のスタック型トランジスタＲＦスイッチ装置。
16. 前記複数のＣｃｏｍｐキャパシタは前記スタックの異なる内部ノードに結合される、請求項１５に記載のスタック型トランジスタＲＦスイッチ装置。
17. 隣接するトランジスタの各対の間に内部ノードがある直列ストリングで複数の直列接続されている構成トランジスタを有するスタック型ＲＦスイッチの製造方法であって、
    スタックに含まれる異なるトランジスタについて有意に異なる有効積算ドレイン−ソース・キャパシタンスＣｄｓを確立するステップを有し、
    ａ）前記Ｃｄｓの差は、前記スタックの前記構成トランジスタの最大Ｃｄｓ値と最小Ｃｄｓ値との間の少なくとも２％であるか、又は
    ｂ）隣接するトランジスタ対の少なくとも半分について、各対のＣｄｓ値の間の差は当該対の間の内部ノードの全体のＣｐｄよりも大きい量だけ異なり、ノードの全体のＣｐｄは、Ｃｄｓの部分でないノードに結合される全ての寄生キャパシタンス要素の和である、方法。
18. 構成トランジスタの間の有意に異なるＣｄｓは、Ｃｄｓ値の間の差が実質的に小さくされる場合に全ての前記構成トランジスタにわたって分布するＶｄｓ−ｏｆｆの大きさの不一致が増大しうる点で、前記構成トランジスタにわたる電圧をより均一に分布させるのに有効である、請求項１７に記載の方法。
19. 差（ａ）は少なくとも５％であり、代替の差（ｂ）は、隣接する構成トランジスタの各対の間のＣｄｓ差の和が各対の間の内部ノードについての全体のＣｐｄの和を超える場合にのみ満足される、請求項１７又は１８に記載の方法。
20. 差（ａ）は少なくとも１０％であり、代替の差（ｂ）は、隣接する構成トランジスタ対の大部分について、隣接する対のＣｄｓ値が当該対の間のノードの全体のＣｐｄより大きい場合にのみ満足される、請求項１７又は１８に記載の方法。
21. 特定の内部ノードに結合される全ての有意な容量性要素の値を推定し、該有意な容量性要素の夫々にかかる電圧を推定し、対応する推定された前記電圧を反映するよう乗じられる全ての容量値の和をおおよそ零にするよう必要に応じて前記特定の内部ノードに結合されるキャパシタンスを制御することによって、前記特定の内部ノードのための電荷注入の平衡を保つステップを更に有する、請求項１７乃至２０のうちいずれか一項に記載の方法。
22. ＲＦスイッチ・スタックの内部ノードの大部分の夫々について電荷注入の平衡をおおよそ保つステップを更に有する、請求項２１に記載の方法。
23. ＲＦスイッチ・スタックの各内部ノードについて電荷注入の平衡をおおよそ保つステップを更に有する、請求項２１に記載の方法。
24. 前記スタックの１又はそれ以上の内部ノードに個別容量特性を結合するステップを更に有し、
    個別容量特性は、通常前記ＲＦスイッチによってスイッチングされる信号の一次周波数で主に容量性であるインピーダンスを有する個別要素である、請求項１７乃至２３のうちいずれか一項に記載の方法。
25. 隣接するトランジスタの各対の間に内部ノードがある直列ストリングで複数の直列接続されている構成トランジスタを有するスタック型ＲＦスイッチの製造方法であって、
    スタックの１又はそれ以上の内部ノードに個別容量特性を結合するステップを有し、
    個別容量特性は、通常前記ＲＦスイッチによってスイッチングされる信号の一次周波数で主に容量性であるインピーダンスを有する個別要素である、方法。
26. 前記スタックの前記１又はそれ以上の内部ノードに複数の個別容量特性を結合するステップを更に有する、請求項２５に記載の方法。
27. 前記ＲＦスイッチに印加される電圧Ｖｓｗにより全ての構成トランジスタにわたって分布するＶｄｓ−ｏｆｆの大きさの不一致が、全ての前記個別容量特性が除かれる場合に大きくなりうるように、前記スタックの内部ノードへ結合される個別容量特性を制御することによって、電圧分布の平衡を保つステップを更に有する、請求項２５又は２６に記載の方法。
28. 特定の内部ノードに結合される全ての有意な容量性要素の値を推定し、該有意な容量性要素の夫々にかかる電圧を推定し、対応する推定された前記電圧を反映するよう乗じられる全ての容量値の和をおおよそ零にするよう必要に応じて前記特定の内部ノードに結合されるキャパシタンスを制御することによって、前記特定の内部ノードのための電荷注入の平衡を保つステップを更に有する、請求項２５乃至２７のうちいずれか一項に記載の方法。
29. ＲＦスイッチ・スタックの内部ノードの大部分の夫々について電荷注入の平衡をおおよそ保つステップを更に有する、請求項２８に記載の方法。
30. ＲＦスイッチ・スタックの各内部ノードについて電荷注入の平衡をおおよそ保つステップを更に有する、請求項２８に記載の方法。

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