JPH10242829A - スイッチ回路装置 - Google Patents

スイッチ回路装置

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JPH10242829A
JPH10242829A JP9039598A JP3959897A JPH10242829A JP H10242829 A JPH10242829 A JP H10242829A JP 9039598 A JP9039598 A JP 9039598A JP 3959897 A JP3959897 A JP 3959897A JP H10242829 A JPH10242829 A JP H10242829A
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JP
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switch circuit
circuit device
field
effect transistor
voltage
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JP9039598A
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Naonori Uda
尚典 宇田
Keiichi Honda
圭一 本多
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/38—One-way transmission networks, i.e. unilines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

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Abstract

(57)【要約】 【課題】 オン時に大きな電流を流すことができかつオ
フ時に信号の漏れが生じないスイッチ回路装置を提供す
ることである。 【解決手段】 ノードＮ１，Ｎ３間にＦＥＴ１が接続さ
れ、ノードＮ２，Ｎ４間にＦＥＴ２が接続され、ノード
Ｎ３，Ｎ５間にＦＥＴ３が接続され、ノードＮ４，Ｎ５
間にＦＥＴ４が接続される。ノードＮ１，Ｎ６間にＦＥ
Ｔ５が接続され、ノードＮ２，Ｎ６間にＦＥＴ６が接続
される。ＦＥＴ１，４，６のゲートは制御端子Ｄに接続
され、ＦＥＴ２，３，５のゲートは制御端子Ｅに接続さ
れる。電源端子ＦはノードＮ５，Ｎ６に接続される。ノ
ードＮ１，Ｎ２はそれぞれコンデンサＣ１１，Ｃ１２を
介して端子Ａに接続される。ＦＥＴ５，６がプルアップ
切替回路７を構成する。プルアップ切替回路７はオフ状
態のＦＥＴのソースを電源電圧Ｖｄｄにプルアップし、
オン状態のＦＥＴのソースを電源電圧Ｖｄｄから切り離
す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の電界効果型
トランジスタ（ＦＥＴ）からなるスイッチ回路装置に関
する。
【０００２】
【従来の技術】例えば、マイクロ波通信システムの送受
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のスイッチ回路装置が用いられる。図９はＭＥＳＦＥ
Ｔ（金属−半導体電界効果型トランジスタ；以下、ＦＥ
Ｔと略記する）を用いた従来のスイッチ回路装置の一例
を示す回路図である。
【０００３】図９のスイッチ回路装置においては、端子
ＡにつながるノードＮ１と端子ＢにつながるノードＮ３
との間にＦＥＴ１００が接続され、端子Ａにつながるノ
ードＮ２と端子ＣにつながるノードＮ４との間にＦＥＴ
２００が接続されている。また、ノードＮ３と接地電位
との間にＦＥＴ３００が接続され、ノードＮ４と接地電
位との間にＦＥＴ４００が接続されている。
【０００４】ＦＥＴ１００，４００のゲートはそれぞれ
抵抗を介して制御端子Ｄに接続され、ＦＥＴ２００，３
００のゲートはそれぞれ抵抗を介して制御端子Ｅに接続
されている。制御端子Ｄ，Ｅには互いに相補な制御電圧
Ｖ１，Ｖ２が印加される。
【０００５】端子Ａには高周波信号ＲＸ０が与えられ、
端子Ｂには高周波信号ＲＸ１が与えられ、端子Ｃには高
周波信号ＲＸ２が与えられる。
【０００６】図１０はＦＥＴのドレイン電流（Ｉｄ）−
ソース・ドレイン間電圧（Ｖｄｓ）特性の一例を示す図
である。
【０００７】例えば、ゲート電圧Ｖｇｓを０Ｖにする
と、ドレイン電流Ｉｄｓが約０．１５［Ａ／ｍｍ］とな
る。ゲート電圧Ｖｇｓを−１．０Ｖよりも深くすると、
ドレイン電流Ｉｄがほぼ０となる。したがって、例え
ば、ゲート電圧Ｖｇｓを０Ｖにすると、ＦＥＴがオン
し、ゲート電圧Ｖｇｓを−３．０Ｖにすると、ＦＥＴが
オフする。
【０００８】図９のスイッチ回路装置において、例え
ば、制御電圧Ｖ１を−３．０Ｖにし、制御電圧Ｖ２を０
Ｖとすると、ＦＥＴ２００，３００がオンし、ＦＥＴ１
００，４００がオフする。それにより、端子Ａ，Ｃ間で
信号の伝送が行われる。この動作時の電圧およびＦＥＴ
の状態をかっこ内に示す。
【０００９】逆に、制御電圧Ｖ１を０Ｖとし、制御電圧
Ｖ２を−３．０Ｖにすると、ＦＥＴ１００，４００がオ
ンし、ＦＥＴ２００，３００がオフする。それにより、
端子Ａ，Ｂ間で信号の伝送が行われる。
【００１０】
【発明が解決しようとする課題】従来のＦＥＴを用いた
スイッチ回路装置では、ドレイン電流（Ｉｄ）−ソース
・ドレイン間電圧（Ｖｄｓ）特性のゲート電圧Ｖｇｓが
０Ｖの線形領域（オン状態）とゲート電圧Ｖｇｓをピン
チオフ電圧以下に印加した状態（オフ状態）を利用して
伝送経路を切り替える。
【００１１】しかし、ＦＥＴでは、図１１に示すよう
に、Ｖｇｓ＞０でもゲートに順方向電流が流れるまで印
加することができる（図１１ではＶｇｓ＝０．５Ｖ）。
この状態をオン状態として利用することができるなら
ば、Ｖｇｓ＝０の場合よりも大きな電流を流すことがで
きるとともに、線形領域の傾き（オン抵抗Ｒｏｎ）を小
さくすることができるため、高いパワーハンドリングが
能力および低挿入損失を実現できる。
【００１２】ところで、図９に示した従来のスイッチ回
路装置では、ＦＥＴ１００，２００，３００，４００を
オンオフさせるために、負の制御電圧を印加する必要が
あるので、負の電源回路を設けなければならない。その
ため、スイッチ回路装置の小型化を図れない。
【００１３】スイッチ回路装置を正の制御電圧を用いて
動作させる場合、スイッチ回路装置を構成するＦＥＴを
正の電圧でプルアップする必要がある。ＦＥＴを正の電
圧にプルアップする方法としては、電源電圧を用いてＦ
ＥＴをプルアップする手法と、電源電圧を用いないでＦ
ＥＴをプルアップする手法とがある。
【００１４】図１２は電源電圧を用いてＦＥＴをプルア
ップするスイッチ回路装置の回路図である。
【００１５】図１２のスイッチ回路装置においては、ノ
ードＮ１，Ｎ３間にＦＥＴ１が接続され、ノードＮ２，
Ｎ４間にＦＥＴ２が接続され、ノードＮ３，Ｎ５間にＦ
ＥＴ３が接続され、ノードＮ４，Ｎ５間にＦＥＴ４が接
続されている。ＦＥＴ１，４のゲートはそれぞれ抵抗を
介して制御端子Ｄに接続され、ＦＥＴ２，３のゲートは
それぞれ抵抗を介して制御端子Ｅに接続されている。
【００１６】これらのＦＥＴ１〜４は図１１に示した特
性を有する。端子ＡおよびノードＮ５はそれぞれ抵抗を
介して電源端子Ｆに接続されている。電源端子Ｆには＋
３．０Ｖの電源電圧Ｖｄｄが印加される。
【００１７】例えば、制御電圧Ｖ１を０Ｖにし、制御電
圧Ｖ２を＋３．０Ｖとすると、ＦＥＴ２，３がオンし、
ＦＥＴ１，４がオフする。このとき、ノードＮ１，Ｎ
２，Ｎ５は電源端子Ｆから直接＋３．０Ｖにプルアップ
され、ノードＮ３はＦＥＴ３を介して＋３．０Ｖにプル
アップされ、ノードＮ４はＦＥＴ２を介して＋３．０Ｖ
にプルアップされる。この動作時の電圧およびＦＥＴの
状態をかっこ内に示す。
【００１８】しかしながら、この場合、オン状態のトラ
ンジスタ２，３のゲート電圧Ｖｇｓが０Ｖとなり、ゲー
ト電圧Ｖｇｓを正に印加することができない。そのた
め、各ＦＥＴに大きな電流を流すことができない。すな
わち、正側にゲート電圧Ｖｇｓを印加できるというＦＥ
Ｔ１〜４の能力を発揮できない。
【００１９】図１３は電源電圧を用いないでＦＥＴをプ
ルアップするスイッチ回路装置を示す回路図である。
【００２０】図１３のスイッチ回路装置においても、ノ
ードＮ１，Ｎ３間にＦＥＴ１が接続され、ノードＮ２，
Ｎ４間にＦＥＴ２が接続され、ノードＮ３，Ｎ５間にＦ
ＥＴ３が接続され、ノードＮ４，Ｎ５間にＦＥＴ４が接
続されている。ＦＥＴ１，４のゲートはそれぞれ抵抗を
介して制御端子Ｄに接続され、ＦＥＴ２，３のゲートは
それぞれ抵抗を介して制御端子Ｅに接続されている。こ
れらのＦＥＴ１〜４は図１１に示した特性を有する。
【００２１】例えば、電源電圧Ｖ１を０Ｖにし、電源電
圧Ｖ２を＋３．０Ｖにすると、ＦＥＴ２，３がオンし、
ＦＥＴ１，４がオフする。このとき、＋３．０Ｖの制御
電圧Ｖ２によってＦＥＴ２，３に過渡的に流れる順方向
電流で外部容量Ｃ０，Ｃ１，Ｃ２および容量１３が充電
される。したがって、ノードＮ１，Ｎ２，Ｎ３，Ｎ４，
Ｎ５の電圧はＦＥＴのビルトイン電圧分低くなり、＋
２．５Ｖとなる。この動作時の電圧およびＦＥＴの状態
をかっこ内に示す。
【００２２】この場合、オン状態のＦＥＴ２，３には＋
０．５Ｖのゲート電圧Ｖｇｓが印加されたことになり、
大きなドレイン電流を流すことができる。すなわち、図
１３のスイッチ回路装置では、正側に大きなゲート電圧
Ｖｇｓを印加できるというＦＥＴ１〜４の能力を有効に
利用することができる。その結果、図１３のスイッチ回
路装置では、図１２のスイッチ回路装置に比べて挿入損
失を低くすることが可能となる。
【００２３】しかしながら、図１３のスイッチ回路装置
では次の問題が発生する。オフ状態のＦＥＴ１，４に印
加されるゲート電圧Ｖｇｓは−２．５Ｖとなる。ＦＥＴ
１〜４のピンチオフ電圧Ｖｐを−１．０Ｖとすると、オ
フ状態のＦＥＴ１，４のゲート電圧Ｖｇｓとピンチオフ
電圧Ｖｐとの差は１．５Ｖとなる。オフ状態のＦＥＴの
ゲート電圧Ｖｇｓとピンチオフ電圧Ｖｐとの差は耐電圧
特性を決定する。
【００２４】一方、図１２のスイッチ回路装置では、オ
フ状態のＦＥＴ１，４のゲート電圧Ｖｇｓは−３．０Ｖ
となる。この場合、オフ状態のＦＥＴ１，４のゲート電
圧Ｖｇｓとピンチオフ電圧Ｖｐとの差は２Ｖとなる。
【００２５】このように、図１３のスイッチ回路装置で
は、図１２のスイッチ回路装置に比べてオフ状態のＦＥ
Ｔの耐電圧特性が悪くなるため、信号の漏れが生じやす
く、入出力電力特性の線型性が劣化する。
【００２６】図１４は従来のスイッチ回路装置の他の例
を示す回路図である。図１４のスイッチ回路装置におい
ては、端子Ａ，Ｂ間に５個のＦＥＴ１１〜１５が直列に
接続され、端子Ａ，Ｃ間に５個のＦＥＴ２１〜２５が直
列に接続されている。ＦＥＴ１１〜１５のゲートはそれ
ぞれ抵抗を介して制御端子Ｄに接続され、ＦＥＴ２１〜
２５のゲートはそれぞれ抵抗を介して制御端子Ｅに接続
されている。制御端子Ｄ，Ｅには互いに相補な制御電圧
Ｖ１，Ｖ２が印加される。
【００２７】図１４のスイッチ回路装置において、制御
電圧Ｖ１を＋３．０Ｖとし、制御電圧Ｖ２を０Ｖとする
と、ＦＥＴ１１〜１５がオンし、ＦＥＴ２１〜２５がオ
フする。それにより、端子Ａ，Ｂ間で信号の伝送が行わ
れる。
【００２８】この場合、端子Ａ，Ｃ間の電圧がオフ状態
の５個のＦＥＴ２１〜２５により分配される。したがっ
て、端子Ａ，Ｂ間での信号の伝送時に、端子Ａ，Ｃ間で
信号の漏れが生じにくい。また、各ＦＥＴの大きさを小
さくすることができるので、歩留りが向上する。
【００２９】しかしながら、実際にはオフ状態のＦＥＴ
２１〜２５のうち一方の端部側に位置するＦＥＴ２１の
ゲート・ソース間に印加される電圧および他方の端部側
に配置されるＦＥＴ２５のゲート・ドレイン間に印加さ
れる電圧が等分配の値よりも大きくなる。それにより、
端子Ａ，Ｂ間で大電力の信号を伝送すると、端子Ａ，Ｃ
間で信号の漏れが生じやすいという問題が生じる。
【００３０】本発明の目的は、オン時に大きな電流を流
すことができるとともにオフ時に信号の漏れが生じない
スイッチ回路装置を提供することである。
【００３１】
【課題を解決するための手段および発明の効果】第１の
発明に係るスイッチ回路装置は、第１の電界効果トラン
ジスタ、第２の電界効果トランジスタおよび切替回路を
備える。第１の電界効果トランジスタは、共通端子と第
１の端子との間に一段または複数段に接続され、かつ第
１の制御電圧を受けるゲート電極を有する。第２の電界
効果トランジスタは、共通端子と第２の端子との間に一
段または複数段に接続され、かつ第１の制御電圧と相補
な第２の制御電圧を受けるゲート電極を有する。切替回
路は、第１および第２の電界効果トランジスタのうちオ
フ状態の電界効果トランジスタの共通端子側の一方電極
に所定のプルアップ電圧を印加するともにオン状態の電
界効果トランジスタの共通端子側の一方電極をプルアッ
プ電圧から切り離す。
【００３２】本発明に係るスイッチ回路装置において
は、オフ状態の電界効果トランジスタの共通端子側の一
方電極がプルアップ電圧にプルアップされるので、オフ
状態の電界効果トランジスタのゲート電圧が低くなる。
それにより、オフ状態の電界効果トランジスタの耐電圧
特性が高くなり、信号の漏れが生じにくくなる。したが
って、第１および第２の電界効果トランジスタの段数を
減らすことが可能となり、スイッチ回路装置の歩留りが
向上するとともに、小型化および低価格化が図られる。
また、同じ段数の電界効果トランジスタを有する従来の
スイッチ回路装置と比べて入出力電力特性が向上する。
【００３３】一方、オン状態の電界効果トランジスタの
共通端子側の一方電極はプルアップ電圧から切り離され
るので、ゲート電極の電位よりもビルトイン電圧分低く
なる。それにより、オン状態の電界効果トランジスタの
抵抗が低くなり、低挿入損失化が図られる。また、オン
状態の電界効果トランジスタに多くの電流を流すことが
可能となるので、ゲート幅を小さく形成することができ
る。したがって、スイッチ回路装置の歩留りが向上する
とともに小型化および低価格化が図られる。
【００３４】第２の発明に係るスイッチ回路装置は、第
１の発明に係るスイッチ回路装置の構成において、切替
回路が、第３の電界効果トランジスタおよび第４の電界
効果トランジスタを含むものである。第３の電界効果ト
ランジスタは、第１の電界効果トランジスタの共通端子
側の一方電極とプルアップ電圧を受ける共通ノードとの
間に接続され、かつ第２の制御電圧を受けるゲート電極
を有する。第４の電界効果トランジスタは、第２の電界
効果トランジスタの共通端子側の一方電極と共通ノード
との間に接続され、かつ第１の制御電圧を受けるゲート
電極を有する。
【００３５】この場合、第１の電界効果トランジスタが
オフし、第２の電界効果トランジスタがオンしたとき
に、第３の電界効果トランジスタがオンし、第４の電界
効果トランジスタがオフする。これにより、プルアップ
電圧を受ける共通ノードが第１の電界効果トランジスタ
の共通端子側の一方電極と接続され、かつ第２の電界効
果トランジスタの共通端子側の一方電極から遮断され
る。
【００３６】逆に、第１の電界効果トランジスタがオン
し、第２の電界効果トランジスタがオフしたときに、第
３の電界効果トランジスタがオフし、第４の電界効果ト
ランジスタがオンする。これにより、プルアップ電圧を
受ける共通ノードが第２の電界効果トランジスタの共通
端子側の一方電極と接続され、かつ第１の電界効果トラ
ンジスタの共通端子側の一方電極から遮断される。
【００３７】このようにして、オフ状態の電界効果トラ
ンジスタの共通端子側の一方電極がプルアップ電圧にプ
ルアップされ、オン状態の電界効果トランジスタの共通
端子側の一方電極がプルアップ電圧にプルアップされな
い。
【００３８】第３の発明に係るスイッチ回路装置は、第
２の発明に係るスイッチ回路装置の構成において、切替
回路が、共通端子と第１の電界効果トランジスタの一方
電極との間に介挿された第１のコンデンサと、共通端子
と第２の電界効果トランジスタの一方電極との間に介挿
された第２のコンデンサとをさらに含むものである。こ
の場合、プルアップ電圧による電流が共通端子側に流れ
ることが防止される。
【００３９】第４のスイッチ回路装置は、第１、第２ま
たは第３の発明に係るスイッチ回路装置の構成におい
て、第５の電界効果トランジスタおよび第６の電界効果
トランジスタをさらに備えたものである。第５の電界効
果トランジスタは、第１の端子と接地電位との間に一段
または複数段に接続され、かつ第２の制御電圧を受ける
ゲート電極を有する。第６の電界効果トランジスタは、
第２の端子と接地電位との間に一段または複数段に接続
され、かつ第１の制御電圧を受けるゲート電極を有す
る。
【００４０】この場合、第１の電界効果トランジスタが
オフし、第２の電界効果トランジスタがオンしたとき
に、第５の電界効果トランジスタがオンし、第６の電界
効果トランジスタがオフする。これにより、第１の電界
効果トランジスタの他方電極が接地電位に接続される。
【００４１】逆に、第１の電界効果トランジスタがオン
し、第２の電界効果トランジスタがオフしたときには、
第５の電界効果トランジスタがオフし、第６の電界効果
トランジスタがオンする。これにより、第２の電界効果
トランジスタの他方電極が接地電位に接続される。
【００４２】このように、オフ状態の電界効果トランジ
スタの他方電極が接地電位に接続されるので、信号の漏
れが十分に防止され、分離度が向上する。
【００４３】第５の発明に係るスイッチ回路装置は、第
１の電界効果トランジスタ、第２の電界効果トランジス
タ、複数の第１の抵抗および複数の第２の抵抗を備え
る。第１の電界効果トランジスタは、共通端子と第１の
端子との間に複数段に接続され、かつ第１の制御電圧を
受けるゲート電極を有する。第２の電界効果トランジス
タは、共通端子と第２の端子との間に複数段に接続さ
れ、かつ第１の制御電圧と相補な第２の制御電圧を受け
るゲート電極を有する。複数の第１の抵抗は、複数段に
接続された各第１の電界効果トランジスタの一方電極と
他方電極との間にそれぞれ接続される。複数の第２の抵
抗は、複数段に接続された各第２の電界効果トランジス
タの一方電極と他方電極との間にそれぞれ接続される。
【００４４】本発明に係るスイッチ回路装置において
は、複数段に接続された第１および第２の電界効果トラ
ンジスタの一方電極と他方電極との間にそれぞれ抵抗が
接続されているので、オフ状態の各電界効果トランジス
タの一方電極および他方電極が等電位となる。そのた
め、共通端子と第１または第２の端子との間に印加され
る電圧がオフ状態の複数の電界効果トランジスタに等分
配される。
【００４５】それにより、オフ状態の電界効果トランジ
スタの耐電圧特性が向上するので、第１および第２の電
界効果トランジスタの段数を減らすことができる。した
がって、スイッチ回路装置の歩留りが向上するととも
に、小型化および低価格化が図られる。また、同じ段数
の電界効果トランジスタを有する従来のスイッチ回路装
置に比べて入出力電力特性が向上する。
【００４６】
【発明の実施の形態】図１は本発明の第１の実施例にお
けるスイッチ回路装置の回路図である。
【００４７】図１のスイッチ回路装置は、端子Ａ，Ｂ，
Ｃ、制御端子Ｄ，Ｅおよび電源端子Ｆを有する。端子
Ａ，Ｂ，Ｃにはそれぞれ高周波信号ＲＸ０，ＲＸ１，Ｒ
Ｘ２が与えられる。制御端子Ｄ，Ｅには、互いに相補な
制御電圧Ｖ１，Ｖ２が印加される。本実施例では、制御
電圧Ｖ１，Ｖ２は＋３．０Ｖまたは０Ｖである。電源端
子Ｆには電源電圧Ｖｄｄが印加される。本実施例では、
電源電圧Ｖｄｄは＋３．０Ｖである。端子Ａ，Ｂ，Ｃに
はそれぞれ外部容量Ｃ０，Ｃ１，Ｃ２が接続される。
【００４８】ノードＮ１，Ｎ３間にはＦＥＴ１が接続さ
れ、ノードＮ２，Ｎ４間にはＦＥＴ２が接続され、ノー
ドＮ３，Ｎ５間にはＦＥＴ３が接続され、ノードＮ４，
Ｎ５間にはＦＥＴ４が接続されている。ＦＥＴ１，４の
ゲートはそれぞれ抵抗を介して制御端子Ｄに接続され、
ＦＥＴ２，３のゲートはそれぞれ抵抗を介して制御端子
Ｅに接続されている。これらのＦＥＴ１〜４は、図１１
に示したドレイン電流（Ｉｄ）−ソース・ドレイン間電
圧（Ｖｄｓ）特性を有する。ノードＮ３，Ｎ４はそれぞ
れ端子Ｂ，Ｃに接続されている。ノードＮ５は容量Ｃ１
３を介して接地されている。
【００４９】本実施例のスイッチ回路装置は、プルアッ
プ切替回路７を備える。プルアップ切替回路７は、ＦＥ
Ｔ５，６およびコンデンサＣ１１，Ｃ１２を含む。コン
デンサＣ１１は端子ＡとノードＮ１との間に接続され、
コンデンサＣ１２は端子ＡとノードＮ２との間に接続さ
れている。ＦＥＴ５のソースおよびドレインはそれぞれ
抵抗を介してノードＮ１，Ｎ６に接続され、ＦＥＴ６の
ソースおよびドレインはそれぞれ抵抗を介してノードＮ
２，Ｎ６に接続されている。
【００５０】ＦＥＴ５のゲートは抵抗を介して制御端子
Ｅに接続され、ＦＥＴ６のゲートは抵抗を介して制御端
子Ｄに接続されている。また、電源端子ＦはノードＮ６
に接続され、かつ抵抗を介してノードＮ５に接続されて
いる。
【００５１】例えば、制御電圧Ｖ１を０Ｖにし、制御電
圧Ｖ２を＋３．０Ｖとすると、ＦＥＴ２，３がオンし、
ＦＥＴ１，４がオフする。同時に、ＦＥＴ５がオンし、
ＦＥＴ６がオフする。これにより、ノードＮ１が電源端
子ＦからノードＮ６およびＦＥＴ５を介して＋３．０Ｖ
にプルアップされるとともに、ノードＮ３が電源端子Ｆ
からノードＮ５およびＦＥＴ３を介して＋３．０Ｖにプ
ルアップされる。
【００５２】一方、ノードＮ２，Ｎ４は制御電圧Ｖ２に
よってＦＥＴ２に過渡的に流れる順方向電流で充電され
る。したがって、ノードＮ２，Ｎ４の電圧は＋３．０Ｖ
の制御電圧Ｖ２からＦＥＴ２のビルトイン電圧分低下し
た＋２．５Ｖとなる。この動作時の電圧およびＦＥＴの
状態をかっこ内に示す。
【００５３】この場合、オン状態のＦＥＴ２，３のゲー
ト電圧Ｖｇｓは＋０．５Ｖとなるので、大きなドレイン
電流を流すことができる。一方、オフ状態のＦＥＴ１，
４のゲート電圧Ｖｇｓは−３．０Ｖとなる。したがっ
て、ＦＥＴのピンチオフ電圧Ｖｐを−１．０Ｖとする
と、オフ状態のＦＥＴ１，４のゲート電圧Ｖｇｓとピン
チオフ電圧Ｖｐとの差が２．０Ｖとなり、耐電圧特性が
高くなる。その結果、端子Ａ，Ｃ間で大きな電力の信号
を伝送した場合でも、端子Ａ，Ｂ間に信号の漏れが生じ
ない。このとき、ノードＮ３が接地されるので、分離度
が向上する。
【００５４】逆に、制御電圧Ｖ１を＋３．０Ｖにし、制
御電圧Ｖ２を０Ｖすると、ＦＥＴ１，４がオンし、ＦＥ
Ｔ２，３がオフする。同時に、ＦＥＴ５がオフし、ＦＥ
Ｔ６がオンする。この場合には、オン状態のＦＥＴ１，
４のゲート電圧Ｖｇｓが＋０．５Ｖとなり、オフ状態の
ＦＥＴ２，３のゲート電圧Ｖｇｓが−３．０Ｖとなる。
その結果、端子Ａ，Ｂ間で大きな電力の伝送を行って
も、端子Ａ，Ｃ間に信号の漏れが生じない。このとき、
ノードＮ４が接地されるので、分離度が向上する。
【００５５】図２に図１のスイッチ回路装置および図１
２の従来のスイッチ回路装置における挿入損失の周波数
依存性のシミュレーション結果を示す。図２において、
図１のスイッチ回路装置における挿入損失を実線Ｌ１で
示し、図１２のスイッチ回路装置における挿入損失を破
線Ｌ２で示す。図２に示すように、図１のスイッチ回路
装置では、図１２のスイッチ回路装置に比べて広い周波
数領域にわたって挿入損失が低くなっている。
【００５６】図３に図１のスイッチ回路装置および図１
２のスイッチ回路装置における分離度（アイソレーショ
ン）の周波数依存性のシミュレーション結果を示す。図
３において、図１のスイッチ回路装置における分離度を
実線Ｌ３で示し、図１２のスイッチ回路装置における分
離度を破線Ｌ４で示す。図３に示すように、図１のスイ
ッチ回路装置では、１ＧＨｚ以上の周波数領域で分離度
が高くなっている。
【００５７】なお、図１のスイッチ回路装置および図１
２のスイッチ回路装置の入出力電力特性はほぼ同じであ
った。
【００５８】図４に図１のスイッチ回路装置および図１
３の従来のスイッチ回路装置における入出力電力特性の
シミュレーション結果を示す。図４において、図１のス
イッチ回路装置の入出力電力特性を実線Ｌ５で示し、図
１３のスイッチ回路装置の入出力電力特性を破線Ｌ６で
示す。図４に示すように、図１の本実施例のスイッチ回
路装置では、入力電力が２２ｄＢｍを越えても直線性が
保たれている。
【００５９】なお、図１のスイッチ回路装置および図１
３のスイッチ回路装置の挿入損失および分離度はほぼ同
じであった。
【００６０】以上の結果から，図１の実施例のスイッチ
回路装置と図１２の従来のスイッチ回路装置との比較で
は、挿入損失および分離度については図１のスイッチ回
路装置が優れており、入出力電力特性についてはほぼ同
一である。また、図１のスイッチ回路装置と図１３の従
来のスイッチ回路装置との比較では、入出力電力特性に
ついては図１のスイッチ回路装置が優れており、挿入損
失および分離度についてはほぼ同一である。
【００６１】このように、本実施例のスイッチ回路装置
においては、高い挿入損失および分離度が得られ、かつ
入出力電力特性が向上している。
【００６２】図５は本発明の第２の実施例におけるスイ
ッチ回路装置の回路図である。図５のスイッチ回路装置
においては、ノードＮ１，Ｎ３間に３個のＦＥＴ１１，
１２，１３が直列に接続され、ノードＮ２，Ｎ４間に３
個のＦＥＴ２１，２２，２３が直列に接続されている。
また、ノードＮ３，Ｎ５間に３個のＦＥＴ３１，３２，
３３が直列に接続され、ノードＮ４，Ｎ５間に３個のＦ
ＥＴ４１，４２，４３が直列に接続されている。
【００６３】ＦＥＴ１１，１２，１３，４１，４２，４
３のゲートはそれぞれ抵抗を介して制御端子Ｄに接続さ
れ、ＦＥＴ２１，２２，２３，３１，３２，３３のゲー
トはそれぞれ抵抗を介して制御端子Ｅに接続されてい
る。これらのＦＥＴ１１〜１３，２１〜２３，３１〜３
３，４１〜４３は、図１１に示したドレイン電流（Ｉ
ｄ）−ソース・ドレイン間電圧（Ｖｄｓ）特性を有す
る。
【００６４】また、各ＦＥＴ１１，１２，１３のソース
・ドレイン間にはそれぞれ抵抗Ｒ１１，Ｒ１２，Ｒ１３
が接続され、各ＦＥＴ２１，２２，２３間のソース・ド
レイン間には抵抗Ｒ２１，Ｒ２２，Ｒ２３が接続されて
いる。また、各ＦＥＴ３１，３２，３３のソース・ドレ
イン間にはそれぞれ抵抗Ｒ３１，Ｒ３２，Ｒ３３が接続
され、各ＦＥＴ４１，４２，４３のソース・ドレイン間
にはそれぞれ抵抗Ｒ４１，Ｒ４２，Ｒ４３が接続されて
いる。
【００６５】図５のスイッチ回路装置の他の部分の構成
は図１のスイッチ回路装置の構成と同様である。
【００６６】本実施例のスイッチ回路装置においても、
第１の実施例のスイッチ回路装置と同様に、高い挿入損
失および分離度が得られ、かつ入出力電力特性が向上し
ている。
【００６７】特に、本実施例のスイッチ回路装置では、
多段に接続されたＦＥＴ１１〜１３，２１〜２３，３１
〜３３，４１〜４３が用いられているので、端子Ａ，Ｂ
または端子Ａ，Ｃ間に印加される電圧はオフ状態の各Ｆ
ＥＴに分配される。しかも、各ＦＥＴのソース・ドレイ
ン間に抵抗が接続されているので、オフ状態の各ＦＥＴ
のゲート・ソース間およびゲート・ドレイン間に印加さ
れる電圧が全て等しくなる。それにより、各ＦＥＴの耐
電圧特性がさらに向上し、入出力電力特性もさらに向上
する。
【００６８】図６は本発明の第３の実施例におけるスイ
ッチ回路装置の回路図である。図６のスイッチ回路装置
が図５のスイッチ回路装置と異なるのは、ＦＥＴ３１〜
３３，４１〜４３および抵抗Ｒ３１〜Ｒ３３，Ｒ４１〜
Ｒ４３が設けられていない点である。
【００６９】図６のスイッチ回路装置では、図５のスイ
ッチ回路装置に比べて分離度の点で劣るが，ＦＥＴの数
が低減される。したがって、スイッチ回路装置の小型化
を図ることができる。
【００７０】図７は本発明の第４の実施例におけるスイ
ッチ回路装置の回路図である。図７のスイッチ回路装置
において、端子Ａ，Ｂ間に５個のＦＥＴ１１〜１５が直
列に接続され、端子Ａ，Ｃ間に５個のＦＥＴ２１〜２５
が直列に接続されている。ＦＥＴ１１〜１５のゲートは
それぞれ抵抗を介して制御端子Ｄに接続され、ＦＥＴ２
１〜２５のゲートはそれぞれ抵抗を介して制御端子Ｅに
接続されている。
【００７１】また、各ＦＥＴ１１〜１５のソース・ドレ
イン間にはそれぞれ抵抗Ｒ１１〜Ｒ１５が接続され、各
ＦＥＴ２１〜２５のソース・ドレイン間にはそれぞれ抵
抗Ｒ２１〜Ｒ２５が接続されている。
【００７２】端子Ａ，Ｂ，Ｃにはそれぞれ高周波信号Ｒ
Ｘ０，ＲＸ１，ＲＸ２が与えられる。制御端子Ｄ，Ｅに
は互いに相補な制御電圧Ｖ１，Ｖ２が与えられる。本実
施例では、制御電圧Ｖ１，Ｖ２は＋３．０Ｖまたは０Ｖ
である。
【００７３】本実施例のスイッチ回路装置においては、
多段に接続されたＦＥＴが用いられているので、端子
Ａ，Ｂ間または端子Ａ，Ｃ間に印加される電圧がオフ状
態のＦＥＴに分配される。しかも、各ＦＥＴのソース・
ドレイン間に抵抗が接続されているので、オフ状態の各
ＦＥＴのゲート・ソース間およびゲート・ドレイン間に
印加される電圧が全て等しくなる。それにより、各ＦＥ
Ｔの耐電圧特性が向上し、入出力電力特性も向上する。
【００７４】図８に図７のスイッチ回路装置および図１
４の従来のスイッチ回路装置における入出力電力特性の
シミュレーション結果を示す。図８において、図７のス
イッチ回路装置における入出力電力特性を実線Ｌ７で示
し、図１４のスイッチ回路装置の入出力電力特性を破線
Ｌ８で示す。図８に示すように、図７のスイッチ回路装
置では、図１４のスイッチ回路装置に比べて入出力電力
特性が向上している。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるスイッチ回路装
置の回路図である。
【図２】図１のスイッチ回路装置および図１２のスイッ
チ回路装置における挿入損失の周波数依存性のシミュレ
ーション結果を示す図である。
【図３】図１のスイッチ回路装置および図１２のスイッ
チ回路装置における分離度の周波数依存性のシミュレー
ション結果を示す図である。
【図４】図１のスイッチ回路装置および図１３のスイッ
チ回路装置における入出力電力特性のシミュレーション
結果を示す図である。
【図５】本発明の第２の実施例におけるスイッチ回路装
置の回路図である。
【図６】本発明の第３の実施例におけるスイッチ回路装
置の回路図である。
【図７】本発明の第４の実施例におけるスイッチ回路装
置の回路である。
【図８】図７のスイッチ回路装置および図１４の従来の
スイッチ回路装置における入出力電力特性のシミュレー
ション結果を示す図である。
【図９】従来のスイッチ回路装置の一例を示す回路図で
ある。
【図１０】ＦＥＴのドレイン電流−ソース・ドレイン間
電圧特性の一例を示す図である。
【図１１】ＦＥＴのドレイン電流−ソース・ドレイン間
電圧特性の他の例を示す図である。
【図１２】電源電圧を用いてＦＥＴをプルアップするス
イッチ回路装置の回路図である。
【図１３】電源電圧を用いないでＦＥＴをプルアップす
るスイッチ回路装置の回路図である。
【図１４】従来のスイッチ回路装置の他の例を示す回路
図である。
【符号の説明】
１〜６，１１〜１５，２１〜２５，３１〜３３，４１〜
４３ ＦＥＴ Ｒ１１〜Ｒ１５，Ｒ２１〜Ｒ２５，Ｒ３１〜Ｒ３３，Ｒ
４１〜Ｒ４３ 抵抗 Ａ，Ｂ，Ｃ 端子 Ｄ，Ｅ 制御端子 Ｆ 電源端子 ＲＸ０，ＲＸ１，ＲＸ２ 高周波信号 Ｖ１，Ｖ２ 制御電圧 Ｖｄｄ 電源電圧 ７ プルアップ切替回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 共通端子と第１の端子との間に一段また
    は複数段に接続され、かつ第１の制御電圧を受けるゲー
    ト電極を有する第１の電界効果トランジスタと、 前記共通端子と第２の端子との間に一段または複数段に
    接続され、かつ前記第１の制御電圧と相補な第２の制御
    電圧を受けるゲート電極を有する第２の電界効果トラン
    ジスタと、 前記第１および第２の電界効果トランジスタのうちオフ
    状態の電界効果トランジスタの前記共通端子側の一方電
    極に所定のプルアップ電圧を印加するとともにオン状態
    の電界効果トランジスタの前記共通端子側の一方電極を
    前記プルアップ電圧から切り離す切替回路とを備えたこ
    とを特徴とするスイッチ回路装置。
  2. 【請求項２】 前記切替回路は、 前記第１の電界効果トランジスタの前記共通端子側の一
    方電極と前記プルアップ電圧を受ける共通ノードとの間
    に接続され、かつ前記第２の制御電圧を受けるゲート電
    極を有する第３の電界効果トランジスタと、 前記第２の電界効果トランジスタの前記共通端子側の一
    方電極と前記共通ノードとの間に接続され、かつ前記第
    １の制御電圧を受けるゲート電極を有する第４の電界効
    果トランジスタとを含むことを特徴とする請求項１記載
    のスイッチ回路装置。
  3. 【請求項３】 前記切替回路は、 前記共通端子と前記第１の電界効果トランジスタの前記
    一方電極との間に介挿された第１のコンデンサと、 前記共通端子と前記第２の電界効果トランジスタの前記
    一方電極との間に介挿された第２のコンデンサとをさら
    に含むことを特徴とする請求項２記載のスイッチ回路装
    置。
  4. 【請求項４】 前記第１の端子と接地電位との間に一段
    または複数段に接続され、かつ前記第２の制御電圧を受
    けるゲート電極を有する第５の電界効果トランジスタ
    と、 前記第２の端子と接地電位との間に一段または複数段に
    接続され、かつ前記第１の制御電圧を受けるゲート電極
    を有する第６の電界効果トランジスタとをさらに備えた
    ことを特徴とする請求項１、２または３記載のスイッチ
    回路装置。
  5. 【請求項５】 共通端子と第１の端子との間に複数段に
    接続され、かつ第１の制御電圧を受けるゲート電極を有
    する第１の電界効果トランジスタと、 前記共通端子と第２との端子との間に複数段に接続さ
    れ、かつ前記第１の制御電圧と相補な第２の制御電圧を
    受けるゲート電極を有する第２の電界効果トランジスタ
    と、 前記複数段に接続された各第１の電界効果トランジスタ
    の一方電極と他方電極との間にそれぞれ接続された複数
    の第１の抵抗と、 前記複数段に接続された各第２の電界効果トランジスタ
    の一方電極と他方電極との間にそれぞれ接続された複数
    の第２の抵抗とを備えたことを特徴とするスイッチ回路
    装置。
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