JPH08139014A - スイッチ回路装置 - Google Patents
スイッチ回路装置Info
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- JPH08139014A JPH08139014A JP27615294A JP27615294A JPH08139014A JP H08139014 A JPH08139014 A JP H08139014A JP 27615294 A JP27615294 A JP 27615294A JP 27615294 A JP27615294 A JP 27615294A JP H08139014 A JPH08139014 A JP H08139014A
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- JP
- Japan
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- circuit device
- substrate
- insertion loss
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Abstract
(57)【要約】
【目的】 回路面積を大きくすることなく挿入損失が低
減されたスイッチ回路装置を提供することである。 【構成】 ＧａＡｓ基板１００上に形成されるＦＥＴ１
〜１０からなるスイッチ回路装置において、ＧａＡｓ基
板１００の厚さを３００μｍ以上、好ましくは４００μ
ｍ以上、例えば４５０μｍに設定する。それにより、挿
入損失が低減され、かつ入出力電力特性の直線性が改善
されるとともに、歪み特性が改善される。
減されたスイッチ回路装置を提供することである。 【構成】 ＧａＡｓ基板１００上に形成されるＦＥＴ１
〜１０からなるスイッチ回路装置において、ＧａＡｓ基
板１００の厚さを３００μｍ以上、好ましくは４００μ
ｍ以上、例えば４５０μｍに設定する。それにより、挿
入損失が低減され、かつ入出力電力特性の直線性が改善
されるとともに、歪み特性が改善される。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ基板上に形成
された電界効果トランジスタ（ＦＥＴ）からなるスイッ
チ回路装置に関する。
された電界効果トランジスタ（ＦＥＴ）からなるスイッ
チ回路装置に関する。
【０００２】
【従来の技術】例えば、マイクロ波通信システムの送受
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のスイッチ回路装置が用いられる。このスイッチ回路
装置はＧａＡｓ基板上に形成されたＦＥＴからなる。増
幅器等の回路を含むＧａＡｓ系の集積回路装置では、５
０Ωのストリップ線路の作製の容易性および材料費の低
減を考慮して１００μｍ〜２００μｍ程度の薄いＧａＡ
ｓ基板を用いている。ＧａＡｓ系のスイッチ回路装置に
おいても、同様に１００μｍ〜２００μｍ程度の厚さの
ＧａＡｓ基板を用いている。
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のスイッチ回路装置が用いられる。このスイッチ回路
装置はＧａＡｓ基板上に形成されたＦＥＴからなる。増
幅器等の回路を含むＧａＡｓ系の集積回路装置では、５
０Ωのストリップ線路の作製の容易性および材料費の低
減を考慮して１００μｍ〜２００μｍ程度の薄いＧａＡ
ｓ基板を用いている。ＧａＡｓ系のスイッチ回路装置に
おいても、同様に１００μｍ〜２００μｍ程度の厚さの
ＧａＡｓ基板を用いている。
【０００３】このようなスイッチ回路装置の挿入損失
（ｉｎｓｅｒｔｉｏｎ ｌｏｓｓ）は、周波数が高くな
る程大きくなる。マイクロ波通信システムの発達に伴っ
て高い周波数領域での挿入損失の低減が要求されるよう
になってきた。挿入損失の低減を図る場合には、従来
は、スイッチのオン抵抗値を小さくするために大きいゲ
ート幅を有するＦＥＴを使用していた。
（ｉｎｓｅｒｔｉｏｎ ｌｏｓｓ）は、周波数が高くな
る程大きくなる。マイクロ波通信システムの発達に伴っ
て高い周波数領域での挿入損失の低減が要求されるよう
になってきた。挿入損失の低減を図る場合には、従来
は、スイッチのオン抵抗値を小さくするために大きいゲ
ート幅を有するＦＥＴを使用していた。
【０００４】
【発明が解決しようとする課題】しかしながら、大きい
ゲート幅を有するＦＥＴを用いてスイッチ回路装置を構
成すると、回路面積が大きくなり、送受信装置が大型化
するという問題があった。
ゲート幅を有するＦＥＴを用いてスイッチ回路装置を構
成すると、回路面積が大きくなり、送受信装置が大型化
するという問題があった。
【０００５】本発明の目的は、回路面積を大きくするこ
となく挿入損失が低減されたスイッチ回路装置を提供す
ることである。
となく挿入損失が低減されたスイッチ回路装置を提供す
ることである。
【０００６】
【課題を解決するための手段】本発明者は、スイッチ回
路装置の挿入損失の低減を図るために接地容量に着目
し、種々のシミュレーションおよび測定を行った結果、
ＧａＡｓ基板の厚さの制御により挿入損失の低減が可能
であることを見出し、以下の本発明を創作した。
路装置の挿入損失の低減を図るために接地容量に着目
し、種々のシミュレーションおよび測定を行った結果、
ＧａＡｓ基板の厚さの制御により挿入損失の低減が可能
であることを見出し、以下の本発明を創作した。
【０００７】本発明に係るスイッチ回路装置は、ＧａＡ
ｓ基板上に形成された電界効果トランジスタからなるス
イッチ回路装置において、ＧａＡｓ基板の厚さを３００
μｍ以上に設定したものである。
ｓ基板上に形成された電界効果トランジスタからなるス
イッチ回路装置において、ＧａＡｓ基板の厚さを３００
μｍ以上に設定したものである。
【０００８】好ましくは、ＧａＡｓ基板の厚さを４００
μｍ以上に設定する。
μｍ以上に設定する。
【０００９】
【作用】本発明に係るスイッチ回路装置においては、Ｇ
ａＡｓ基板の厚さを３００μｍ以上に設定することによ
り、挿入損失が低減される。特に、ＧａＡｓ基板の厚さ
を４００μｍ以上に設定すると、従来のスイッチ回路装
置に比べて挿入損失が大幅に低減される。このようにＧ
ａＡｓ基板の厚さを３００μｍ以上に設定した場合に
は、周波数が高くなっても挿入損失の増加が少なく抑え
られる。
ａＡｓ基板の厚さを３００μｍ以上に設定することによ
り、挿入損失が低減される。特に、ＧａＡｓ基板の厚さ
を４００μｍ以上に設定すると、従来のスイッチ回路装
置に比べて挿入損失が大幅に低減される。このようにＧ
ａＡｓ基板の厚さを３００μｍ以上に設定した場合に
は、周波数が高くなっても挿入損失の増加が少なく抑え
られる。
【００１０】
【実施例】図１は本発明の一実施例によるスイッチ回路
装置の回路図である。図１のスイッチ回路装置はＧａＡ
ｓ基板１００上に形成された１０個のＦＥＴ１〜１０お
よび１０個の抵抗Ｒ１〜Ｒ１０により構成される。Ｇａ
Ａｓ基板１００の厚さは３００μｍ以上、より好ましく
は４００μｍ以上に設定される。本実施例では、ＧａＡ
ｓ基板１００の厚さを４５０μｍとする。
装置の回路図である。図１のスイッチ回路装置はＧａＡ
ｓ基板１００上に形成された１０個のＦＥＴ１〜１０お
よび１０個の抵抗Ｒ１〜Ｒ１０により構成される。Ｇａ
Ａｓ基板１００の厚さは３００μｍ以上、より好ましく
は４００μｍ以上に設定される。本実施例では、ＧａＡ
ｓ基板１００の厚さを４５０μｍとする。
【００１１】入力信号ＩＮを受ける入力端子と出力信号
Ｏ１が導出される第１の出力端子３０との間に５個のＦ
ＥＴ１，２，３，４，５が直列に接続されている。ま
た、入力端子２０と出力信号Ｏ２が導出される第２の出
力端子４０との間に５個のＦＥＴ６，７，８，９，１０
が直列に接続されている。
Ｏ１が導出される第１の出力端子３０との間に５個のＦ
ＥＴ１，２，３，４，５が直列に接続されている。ま
た、入力端子２０と出力信号Ｏ２が導出される第２の出
力端子４０との間に５個のＦＥＴ６，７，８，９，１０
が直列に接続されている。
【００１２】ＦＥＴ１，２，３，４，５のゲートはそれ
ぞれ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５を介して第１の
制御端子５０に接続されている。また、ＦＥＴ６，７，
８，９，１０のゲートはそれぞれ抵抗Ｒ６，Ｒ７，Ｒ
８，Ｒ９，Ｒ１０を介して第２の制御端子６０に接続さ
れている。第１および第２の制御端子５０，６０には互
いに相補な第１および第２の制御電圧ＶCTL ，Ｖ/CTLが
与えられる。
ぞれ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５を介して第１の
制御端子５０に接続されている。また、ＦＥＴ６，７，
８，９，１０のゲートはそれぞれ抵抗Ｒ６，Ｒ７，Ｒ
８，Ｒ９，Ｒ１０を介して第２の制御端子６０に接続さ
れている。第１および第２の制御端子５０，６０には互
いに相補な第１および第２の制御電圧ＶCTL ，Ｖ/CTLが
与えられる。
【００１３】例えば、第１の制御電圧ＶCTL が０Ｖのと
きには、第２の制御電圧Ｖ/CTLは−１０Ｖとなる。この
場合には、ＦＥＴ１〜５がオンし、ＦＥＴ６〜１０がオ
フし、入力端子２０に与えられる入力信号ＩＮが第１の
出力端子３０から出力信号Ｏ１として出力される。逆
に、第１の制御電圧ＶCTL が−１０Ｖのときには、ＦＥ
Ｔ１〜５がオフし、ＦＥＴ６〜１０がオンし、第２の制
御電圧Ｖ/CTLが０Ｖとなる。この場合には、入力端子２
０に与えられる入力信号ＩＮが第２の出力端子４０から
出力信号Ｏ２として出力される。
きには、第２の制御電圧Ｖ/CTLは−１０Ｖとなる。この
場合には、ＦＥＴ１〜５がオンし、ＦＥＴ６〜１０がオ
フし、入力端子２０に与えられる入力信号ＩＮが第１の
出力端子３０から出力信号Ｏ１として出力される。逆
に、第１の制御電圧ＶCTL が−１０Ｖのときには、ＦＥ
Ｔ１〜５がオフし、ＦＥＴ６〜１０がオンし、第２の制
御電圧Ｖ/CTLが０Ｖとなる。この場合には、入力端子２
０に与えられる入力信号ＩＮが第２の出力端子４０から
出力信号Ｏ２として出力される。
【００１４】ＦＥＴ１〜１０のゲート幅はそれぞれ５６
００μｍ（＝５．６ｍｍ）であり、電力１０Ｗ級のスイ
ッチが構成される。図２は図１のスイッチ回路装置の等
価回路図である。図２において、回路部分１００Ａはス
イッチ回路装置のチップの等価回路を示し、１００Ｂ，
１００Ｃはボンディングワイヤおよびパッケージの等価
回路を示す。図２は、ＦＥＴ１，２，３，４，５がオン
状態であり、かつＦＥＴ６，７，８，９，１０がオフ状
態である場合の等価回路を示している。
００μｍ（＝５．６ｍｍ）であり、電力１０Ｗ級のスイ
ッチが構成される。図２は図１のスイッチ回路装置の等
価回路図である。図２において、回路部分１００Ａはス
イッチ回路装置のチップの等価回路を示し、１００Ｂ，
１００Ｃはボンディングワイヤおよびパッケージの等価
回路を示す。図２は、ＦＥＴ１，２，３，４，５がオン
状態であり、かつＦＥＴ６，７，８，９，１０がオフ状
態である場合の等価回路を示している。
【００１５】回路部分１００Ａにおいて、オン状態のＦ
ＥＴ１は、２つの接地容量Ｃeon および１つのオン抵抗
Ｒonにより構成される。ＦＥＴ２，３，４，５も、ＦＥ
Ｔ１と同様に構成される。一方、オフ状態のＦＥＴ６
は、２つの接地容量Ｃeoff、１つの接地抵抗Ｒe および
３つの容量Ｃ１，Ｃ２，Ｃ３により構成される。ＦＥＴ
７，８，９，１０も、ＦＥＴ６と同様に構成される。
ＥＴ１は、２つの接地容量Ｃeon および１つのオン抵抗
Ｒonにより構成される。ＦＥＴ２，３，４，５も、ＦＥ
Ｔ１と同様に構成される。一方、オフ状態のＦＥＴ６
は、２つの接地容量Ｃeoff、１つの接地抵抗Ｒe および
３つの容量Ｃ１，Ｃ２，Ｃ３により構成される。ＦＥＴ
７，８，９，１０も、ＦＥＴ６と同様に構成される。
【００１６】図３にＧａＡｓ基板１００の厚さ（以下、
基板厚と呼ぶ）と接地容量との関係を示す。図３の
（ａ）はオン状態の１つのＦＥＴの等価回路を示し、図
３の（ｂ）はオフ状態の１つのＦＥＴの等価回路を示
し、図３の（ｃ）は基板厚と接地容量との関係を示す。
基板厚と呼ぶ）と接地容量との関係を示す。図３の
（ａ）はオン状態の１つのＦＥＴの等価回路を示し、図
３の（ｂ）はオフ状態の１つのＦＥＴの等価回路を示
し、図３の（ｃ）は基板厚と接地容量との関係を示す。
【００１７】図３の（ａ）の等価回路における１つの接
地容量Ｃeon および図３の（ｂ）の等価回路における１
つの接地容量Ｃeoffを等しく設定した場合、基板厚と１
つの接地容量との関係は図３の（ｃ）に示すようにな
る。基板厚が１２５μｍの場合には、接地容量は０．０
９６ｐＦとなり、基板厚が３００μｍの場合には、接地
容量は０．０７７ｐＦとなり、基板厚が４５０μｍの場
合には、接地容量は０．０６４ｐＦとなる。このよう
に、基板厚が厚くなるほど接地容量は低くなる。
地容量Ｃeon および図３の（ｂ）の等価回路における１
つの接地容量Ｃeoffを等しく設定した場合、基板厚と１
つの接地容量との関係は図３の（ｃ）に示すようにな
る。基板厚が１２５μｍの場合には、接地容量は０．０
９６ｐＦとなり、基板厚が３００μｍの場合には、接地
容量は０．０７７ｐＦとなり、基板厚が４５０μｍの場
合には、接地容量は０．０６４ｐＦとなる。このよう
に、基板厚が厚くなるほど接地容量は低くなる。
【００１８】図４に図１のスイッチ回路装置における挿
入損失の周波数依存性のシミュレーション結果を示す。
このシミュレーションには図２の等価回路を用いた。図
４において、Ｌ１は接地容量Ｃeon （＝Ｃeoff）を０．
０５ｐＦとした場合のシミュレーション結果を示し、Ｌ
２は接地容量Ｃeon （＝Ｃeoff）を０．１ｐＦとした場
合のシミュレーション結果を示す。また、Ｌ３は接地容
量Ｃeon （＝Ｃeoff）を０．１５ｐＦとした場合のシミ
ュレーション結果を示し、Ｌ４は接地容量Ｃeon （＝Ｃ
eoff）を０．２ｐＦとした場合のシミュレーション結果
を示す。
入損失の周波数依存性のシミュレーション結果を示す。
このシミュレーションには図２の等価回路を用いた。図
４において、Ｌ１は接地容量Ｃeon （＝Ｃeoff）を０．
０５ｐＦとした場合のシミュレーション結果を示し、Ｌ
２は接地容量Ｃeon （＝Ｃeoff）を０．１ｐＦとした場
合のシミュレーション結果を示す。また、Ｌ３は接地容
量Ｃeon （＝Ｃeoff）を０．１５ｐＦとした場合のシミ
ュレーション結果を示し、Ｌ４は接地容量Ｃeon （＝Ｃ
eoff）を０．２ｐＦとした場合のシミュレーション結果
を示す。
【００１９】図４のシミュレーション結果から、接地容
量が大きい場合には周波数が高くなるに従って挿入損失
が大きくなるが、接地容量が小さい場合には周波数が高
くなっても挿入損失の増加が小さいことがわかる。
量が大きい場合には周波数が高くなるに従って挿入損失
が大きくなるが、接地容量が小さい場合には周波数が高
くなっても挿入損失の増加が小さいことがわかる。
【００２０】図５に基板厚が４５０μｍの場合および基
板厚が１２５μｍの場合における挿入損失の周波数依存
性の測定結果を示す。図５において、Ａは厚さ４５０μ
ｍのＧａＡｓ基板１００上に図１のスイッチ回路装置を
形成した場合の挿入損失を示し、Ｂは厚さ１２５μｍの
ＧａＡｓ基板１００上に図１と同じ構成のスイッチ回路
装置を構成した場合の挿入損失を示す。
板厚が１２５μｍの場合における挿入損失の周波数依存
性の測定結果を示す。図５において、Ａは厚さ４５０μ
ｍのＧａＡｓ基板１００上に図１のスイッチ回路装置を
形成した場合の挿入損失を示し、Ｂは厚さ１２５μｍの
ＧａＡｓ基板１００上に図１と同じ構成のスイッチ回路
装置を構成した場合の挿入損失を示す。
【００２１】図５に示すように、基板厚が１２５μｍの
場合には周波数が高くなるに従って挿入損失が大きくな
るが、基板厚が４５０μｍの場合には周波数が高くなっ
ても挿入損失の増加が小さいことがわかる。
場合には周波数が高くなるに従って挿入損失が大きくな
るが、基板厚が４５０μｍの場合には周波数が高くなっ
ても挿入損失の増加が小さいことがわかる。
【００２２】図６に基板厚が１２５μｍの場合における
入出力電力特性を示し、図７に基板厚が４５０μｍの場
合における入出力電力特性を示す。これらの特性は、周
波数が１．９ＧＨｚ、第１および第２の制御電圧
ＶCTL ，Ｖ/CTLがそれぞれ０Ｖおよび−１０Ｖである場
合の測定結果である。
入出力電力特性を示し、図７に基板厚が４５０μｍの場
合における入出力電力特性を示す。これらの特性は、周
波数が１．９ＧＨｚ、第１および第２の制御電圧
ＶCTL ，Ｖ/CTLがそれぞれ０Ｖおよび−１０Ｖである場
合の測定結果である。
【００２３】図６に示すように、基板厚が１２５μｍの
場合には入力電力が４０ｄＢｍを超えると直線性が悪く
なるが、図７に示すように、基板厚が４５０μｍの場合
には入力電力が４０ｄＢｍを超えても直線性が保たれて
いる。
場合には入力電力が４０ｄＢｍを超えると直線性が悪く
なるが、図７に示すように、基板厚が４５０μｍの場合
には入力電力が４０ｄＢｍを超えても直線性が保たれて
いる。
【００２４】表１に基板厚が４５０μｍの場合および基
板厚が１２５μｍの場合における挿入損失および歪み特
性の測定結果を示す。表１の測定結果は、周波数が１．
９ＧＨｚ、第１および第２の制御電圧がそれぞれ０Ｖお
よび−１０Ｖという測定条件で得られたものである。歪
み特性としては、４Ｗ出力時の第２高調波および第３高
調波の抑圧比および１０Ｗ入力時の第２高調波および第
３高調波の抑圧比を測定した。
板厚が１２５μｍの場合における挿入損失および歪み特
性の測定結果を示す。表１の測定結果は、周波数が１．
９ＧＨｚ、第１および第２の制御電圧がそれぞれ０Ｖお
よび−１０Ｖという測定条件で得られたものである。歪
み特性としては、４Ｗ出力時の第２高調波および第３高
調波の抑圧比および１０Ｗ入力時の第２高調波および第
３高調波の抑圧比を測定した。
【００２５】
【表１】
【００２６】表１に示すように、基板厚が４５０μｍの
場合には挿入損失が０．８９ｄＢとなり、基板厚が１２
５μｍの場合の挿入損失１．０ｄＢに比べて大幅に減少
している。
場合には挿入損失が０．８９ｄＢとなり、基板厚が１２
５μｍの場合の挿入損失１．０ｄＢに比べて大幅に減少
している。
【００２７】また、歪み特性については、４Ｗ出力時お
よび１０Ｗ入力時のいずれにおいても、基板厚が４５０
μｍの場合には、基板厚が１２５μｍの場合に比べて第
２高調波および第３高調波の抑圧比が大きく、歪み特性
が改善されている。
よび１０Ｗ入力時のいずれにおいても、基板厚が４５０
μｍの場合には、基板厚が１２５μｍの場合に比べて第
２高調波および第３高調波の抑圧比が大きく、歪み特性
が改善されている。
【００２８】上記のように、基板厚を４５０μｍにする
ことにより、基板厚が１２５μｍの場合に比べて、高周
波領域での挿入損失が小さくなり、入出力電力特性にお
ける直線性が改善され、さらに歪み特性が改善されてい
る。
ことにより、基板厚が１２５μｍの場合に比べて、高周
波領域での挿入損失が小さくなり、入出力電力特性にお
ける直線性が改善され、さらに歪み特性が改善されてい
る。
【００２９】上述したように、本発明は、ゲート幅が数
ｍｍのＦＥＴを直列接続した数Ｗ以上の信号を伝送可能
な高出力用スイッチ回路装置に適用した場合に特に顕著
な効果を有する。
ｍｍのＦＥＴを直列接続した数Ｗ以上の信号を伝送可能
な高出力用スイッチ回路装置に適用した場合に特に顕著
な効果を有する。
【００３０】
【発明の効果】上記のように本発明によれば、ＧａＡｓ
基板の厚さを３００μｍ以上に設定することにより、回
路面積を大きくすることなく、スイッチ回路装置の挿入
損失が低減され、かつ入出力電力特性における直線性お
よび歪み特性が改善される。
基板の厚さを３００μｍ以上に設定することにより、回
路面積を大きくすることなく、スイッチ回路装置の挿入
損失が低減され、かつ入出力電力特性における直線性お
よび歪み特性が改善される。
【図１】本発明の一実施例によるスイッチ回路装置の回
路図である。
路図である。
【図２】図１のスイッチ回路装置の等価回路図である。
【図３】１つのＦＥＴにおける基板厚と接地容量との関
係を示す図である。
係を示す図である。
【図４】異なる接地容量における挿入損失の周波数依存
性のシミュレーション結果を示す図である。
性のシミュレーション結果を示す図である。
【図５】基板厚が４５０μｍおよび１２５μｍの場合に
おける挿入損失の周波数依存性の測定結果を示す図であ
る。
おける挿入損失の周波数依存性の測定結果を示す図であ
る。
【図６】基板厚が１２５μｍの場合における入出力電力
特性の測定結果を示す図である。
特性の測定結果を示す図である。
【図７】基板厚が４５０μｍの場合における入出力電力
特性の測定結果を示す図である。
特性の測定結果を示す図である。
１，２，３，４，５，６，７，８，９，１０ ＦＥＴ ２０ 入力端子 ３０ 第１の出力端子 ４０ 第２の出力端子 ５０ 第１の制御端子 ６０ 第２の制御端子 １００ ＧａＡｓ基板 Ｃeon ，Ｃeoff 接地容量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/693 Ａ 9184−5Ｋ (72)発明者 平井 利和 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (1)
- 【請求項１】 ＧａＡｓ基板上に形成された電界効果ト
ランジスタからなるスイッチ回路装置において、前記Ｇ
ａＡｓ基板の厚さを３００μｍ以上に設定したことを特
徴とするスイッチ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27615294A JPH08139014A (ja) | 1994-11-10 | 1994-11-10 | スイッチ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27615294A JPH08139014A (ja) | 1994-11-10 | 1994-11-10 | スイッチ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139014A true JPH08139014A (ja) | 1996-05-31 |
Family
ID=17565489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27615294A Pending JPH08139014A (ja) | 1994-11-10 | 1994-11-10 | スイッチ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139014A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0903855A1 (en) * | 1997-02-24 | 1999-03-24 | Sanyo Electric Co., Ltd. | High frequency switching device |
| WO2003098805A1 (fr) * | 2002-05-17 | 2003-11-27 | Nec Corporation | Circuit de commutation haute frequence |
| JP2006278813A (ja) * | 2005-03-30 | 2006-10-12 | Eudyna Devices Inc | スイッチ回路並びに半導体装置及びその製造方法 |
| US7423499B2 (en) | 2005-10-14 | 2008-09-09 | Matsushita Electric Industrial Co., Ltd. | High-frequency switching apparatus |
| US7915946B2 (en) | 2006-05-23 | 2011-03-29 | Nec Corporation | Switch circuit for high frequency signals wherein distortion of the signals are suppressed |
-
1994
- 1994-11-10 JP JP27615294A patent/JPH08139014A/ja active Pending
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| EP0903855A1 (en) * | 1997-02-24 | 1999-03-24 | Sanyo Electric Co., Ltd. | High frequency switching device |
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