JP3002555B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JP3002555B2 JP3002555B2 JP3052623A JP5262391A JP3002555B2 JP 3002555 B2 JP3002555 B2 JP 3002555B2 JP 3052623 A JP3052623 A JP 3052623A JP 5262391 A JP5262391 A JP 5262391A JP 3002555 B2 JP3002555 B2 JP 3002555B2
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- electronic volume
- circuit
- input
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
- H03G5/02—Manually-operated control
- H03G5/025—Equalizers; Volume or gain control in limited frequency bands
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
- H03G3/001—Digital control of analog signals
Description
【０００１】
【産業上の利用分野】この発明はＢｉＣＭＯＳ構造の半
導体装置において信号処理を行う全ての分野に関するも
のである。
導体装置において信号処理を行う全ての分野に関するも
のである。
【０００２】
【従来の技術】図１１は従来の電子ボリューム回路の一
例を示す回路図である。
例を示す回路図である。
【０００３】ラダー抵抗４は抵抗Ｒ1 ，Ｒ2 ，…，Ｒn
から成り、アナログスイッチ群３はアナログスイッチＳ
1 ，Ｓ2 ，…，Ｓn から成る。アナログスイッチ群３は
ラダー抵抗４と共に電子ボリューム１００を形成してい
る。演算増幅器（以下「オペアンプ」）１，２には＋Ｖ
CCと−ＶCCから電源電圧を供給され、入力信号の直流成
分の電位を設定するための抵抗５，６がそれぞれに設け
られている。オペアンプ１，２は電子ボリューム１００
のバッファアンプとして働く。
から成り、アナログスイッチ群３はアナログスイッチＳ
1 ，Ｓ2 ，…，Ｓn から成る。アナログスイッチ群３は
ラダー抵抗４と共に電子ボリューム１００を形成してい
る。演算増幅器（以下「オペアンプ」）１，２には＋Ｖ
CCと−ＶCCから電源電圧を供給され、入力信号の直流成
分の電位を設定するための抵抗５，６がそれぞれに設け
られている。オペアンプ１，２は電子ボリューム１００
のバッファアンプとして働く。
【０００４】コンデンサ７，８，９は交流的結合を行う
ために設けられている。
ために設けられている。
【０００５】この様な電子ボリューム１００をオーディ
オ回路に用いる際には、その取扱う信号は通常−７Ｖ〜
＋７Ｖの間で振幅するものであり、そのためにここでは
正の電源電圧＋ＶCCとして＋７Ｖを、負の電源電圧−Ｖ
CCとして−７Ｖと設定し、アナログスイッチ群３にも電
源電圧＋ＶCC、−ＶCCを印加している。
オ回路に用いる際には、その取扱う信号は通常−７Ｖ〜
＋７Ｖの間で振幅するものであり、そのためにここでは
正の電源電圧＋ＶCCとして＋７Ｖを、負の電源電圧−Ｖ
CCとして−７Ｖと設定し、アナログスイッチ群３にも電
源電圧＋ＶCC、−ＶCCを印加している。
【０００６】図１２においてこれを概念的に示すと、オ
ーディオ回路の信号は電源電圧＋ＶCC、−ＶCCに対して
その中間値である０Ｖ即ち接地（ＧＮＤ）レベルを中心
として振幅する。波形Ｗ1 は比較的小振幅の、波形Ｗ2
はほぼ最大振幅の信号をそれぞれ示す。最大振幅（−７
Ｖ〜＋７Ｖ）を有する信号であっても、バッファアンプ
１，２で消耗する電圧があるため、消耗する電圧が１Ｖ
程度であれば波形Ｗ2 の様に１２ＶP-P の振幅が最大限
度となる。
ーディオ回路の信号は電源電圧＋ＶCC、−ＶCCに対して
その中間値である０Ｖ即ち接地（ＧＮＤ）レベルを中心
として振幅する。波形Ｗ1 は比較的小振幅の、波形Ｗ2
はほぼ最大振幅の信号をそれぞれ示す。最大振幅（−７
Ｖ〜＋７Ｖ）を有する信号であっても、バッファアンプ
１，２で消耗する電圧があるため、消耗する電圧が１Ｖ
程度であれば波形Ｗ2 の様に１２ＶP-P の振幅が最大限
度となる。
【０００７】
【発明が解決しようとする課題】ここでオペアンプ１，
２はバイポーラ半導体構造で形成するのが最も一般的で
あり、また優れた性能を出し易いことは良く知られてい
る。バイポーラ半導体構造では一般に１６〜２０Ｖの耐
圧が得られるので、オーディオ回路のように電源電圧の
差即ち１４Ｖ程度の耐圧が要求されても容易に対処する
ことができる。
２はバイポーラ半導体構造で形成するのが最も一般的で
あり、また優れた性能を出し易いことは良く知られてい
る。バイポーラ半導体構造では一般に１６〜２０Ｖの耐
圧が得られるので、オーディオ回路のように電源電圧の
差即ち１４Ｖ程度の耐圧が要求されても容易に対処する
ことができる。
【０００８】一方、アナログスイッチＳ1 ，Ｓ2 ，…，
Ｓn は後述するようにＣＭＯＳ半導体構造で形成するこ
とがその性能上望ましい。しかし一般にはＣＭＯＳ半導
体構造の耐圧は８Ｖ程度であり、上記のように１４Ｖ程
度の耐圧が必要な場合には素子寸法を大きくするなど、
特に高耐圧のプロセスが必要となる。
Ｓn は後述するようにＣＭＯＳ半導体構造で形成するこ
とがその性能上望ましい。しかし一般にはＣＭＯＳ半導
体構造の耐圧は８Ｖ程度であり、上記のように１４Ｖ程
度の耐圧が必要な場合には素子寸法を大きくするなど、
特に高耐圧のプロセスが必要となる。
【０００９】そのため、オペアンプ１，２と電子ボリュ
ーム１００とを集積化していわゆるＢｉＣＭＯＳ半導体
構造を作成する際、そのプロセスが複雑になってしまう
という問題点があった。
ーム１００とを集積化していわゆるＢｉＣＭＯＳ半導体
構造を作成する際、そのプロセスが複雑になってしまう
という問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、耐圧が小さな信号処理部を有し
ていてもその耐圧よりも大きな信号処理を可能とする信
号処理装置を提供することを目的としている。
ためになされたもので、耐圧が小さな信号処理部を有し
ていてもその耐圧よりも大きな信号処理を可能とする信
号処理装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】この発明の信号処理装置
は、アナログ交流信号である入力信号の交流成分を減衰
させ、前記入力信号の直流成分を第１の方向へシフトさ
せて第１の処理信号を作成するバイポーラ半導体構造の
第１の演算増幅器と、前記第１の処理信号に信号処理を
施して第２の処理信号を作成するＣＭＯＳ構造の電子ボ
リューム回路と、前記第２の処理信号の直流成分を前記
第１の方向とは逆の第２の方向へシフトさせ、前記第２
の処理信号の交流成分を増幅して第３の処理信号を作成
するバイポーラ半導体構造の第２の演算増幅器とを備え
るＢｉＣＭＯＳ構造の半導体装置である。
は、アナログ交流信号である入力信号の交流成分を減衰
させ、前記入力信号の直流成分を第１の方向へシフトさ
せて第１の処理信号を作成するバイポーラ半導体構造の
第１の演算増幅器と、前記第１の処理信号に信号処理を
施して第２の処理信号を作成するＣＭＯＳ構造の電子ボ
リューム回路と、前記第２の処理信号の直流成分を前記
第１の方向とは逆の第２の方向へシフトさせ、前記第２
の処理信号の交流成分を増幅して第３の処理信号を作成
するバイポーラ半導体構造の第２の演算増幅器とを備え
るＢｉＣＭＯＳ構造の半導体装置である。
【００１２】
【００１３】
【作用】第１の演算増幅器は、ＣＭＯＳ構造の電子ボリ
ューム回路の有する耐圧（ドレイン・バックゲート間耐
圧を含む）以下となるように入力信号を減衰、レベルシ
フトさせて電子ボリューム回路における信号処理を可能
とする。
ューム回路の有する耐圧（ドレイン・バックゲート間耐
圧を含む）以下となるように入力信号を減衰、レベルシ
フトさせて電子ボリューム回路における信号処理を可能
とする。
【００１４】
【００１５】
【００１６】
【実施例】図１はこの発明を二電源方式の電子ボリュー
ムに適用した第１の実施例の回路図である。オペアンプ
１は抵抗１１，１２によって負帰還回路を構成している
ので、その増幅度は
ムに適用した第１の実施例の回路図である。オペアンプ
１は抵抗１１，１２によって負帰還回路を構成している
ので、その増幅度は
【００１７】
【数１】
【００１８】となり、入力端子ＩＮに入力される信号Ｖ
1 は−６ｄＢに減衰される。更にオペアンプ１の正入力
端子は−３Ｖに固定されているために、振幅の中心は−
３Ｖにまでシフトダウンされることになる。
1 は−６ｄＢに減衰される。更にオペアンプ１の正入力
端子は−３Ｖに固定されているために、振幅の中心は−
３Ｖにまでシフトダウンされることになる。
【００１９】例えば振幅が１２ＶP-P の信号が、結合コ
ンデンサ２０を介して入力端子ＩＮに入力された場合、
直流成分がカットされているためにその振幅の中心が０
である信号Ｖ1 が得られる。そして信号Ｖ1はオペアン
プ１，抵抗１１，１２によって−６ｄＢだけ減衰されて
６ＶP-P の振幅を有し、−３Ｖだけシフトダウンされて
振幅中心が−３Ｖである信号Ｖ2 となる。この様子を図
２に示す。図２において斜線を施した部分は互いに対応
していることを示し、例えば信号Ｖ1 の正半分の波形は
オペアンプ１によって反転されて信号Ｖ2 の−３Ｖ以下
の波形となったことを示している。
ンデンサ２０を介して入力端子ＩＮに入力された場合、
直流成分がカットされているためにその振幅の中心が０
である信号Ｖ1 が得られる。そして信号Ｖ1はオペアン
プ１，抵抗１１，１２によって−６ｄＢだけ減衰されて
６ＶP-P の振幅を有し、−３Ｖだけシフトダウンされて
振幅中心が−３Ｖである信号Ｖ2 となる。この様子を図
２に示す。図２において斜線を施した部分は互いに対応
していることを示し、例えば信号Ｖ1 の正半分の波形は
オペアンプ１によって反転されて信号Ｖ2 の−３Ｖ以下
の波形となったことを示している。
【００２０】このように減衰、シフトダウンされた信号
Ｖ2 は、常に０Ｖ以下で振幅することになり、−Ｖ
CC（＝−７Ｖ）からみても７Ｖの範囲に収まっている。
従って通常のＣＭＯＳ半導体構造の耐圧以下となり、こ
れによって信号処理することが可能となる。
Ｖ2 は、常に０Ｖ以下で振幅することになり、−Ｖ
CC（＝−７Ｖ）からみても７Ｖの範囲に収まっている。
従って通常のＣＭＯＳ半導体構造の耐圧以下となり、こ
れによって信号処理することが可能となる。
【００２１】信号Ｖ2 はコンデンサ７を介して電子ボリ
ューム１００に入力される。ここではラダー抵抗４によ
る分圧をアナログスイッチ群３が制御することにより、
信号Ｖ2 の減衰が行われる。
ューム１００に入力される。ここではラダー抵抗４によ
る分圧をアナログスイッチ群３が制御することにより、
信号Ｖ2 の減衰が行われる。
【００２２】アナログスイッチの働きを簡単に説明す
る。図８は抵抗Ｒ1 〜Ｒ4 による分圧をスイッチＳ1 〜
Ｓ4 がどのように制御するかを説明する回路図である。
図８ではスイッチＳ1 〜Ｓ3 が開き、スイッチＳ4 のみ
が閉じているので入力電圧ｖ ｉは、数２に従って分圧さ
れ、出力電圧ｖ ｏとなる。
る。図８は抵抗Ｒ1 〜Ｒ4 による分圧をスイッチＳ1 〜
Ｓ4 がどのように制御するかを説明する回路図である。
図８ではスイッチＳ1 〜Ｓ3 が開き、スイッチＳ4 のみ
が閉じているので入力電圧ｖ ｉは、数２に従って分圧さ
れ、出力電圧ｖ ｏとなる。
【００２３】
【数２】
【００２４】スイッチＳ1 〜Ｓ4 の開閉状態によりその
分圧状態は変化する。
分圧状態は変化する。
【００２５】このようなスイッチの開閉を電気的に行う
にはアナログスイッチが通常用いられ、トランスミッシ
ョンゲートと呼ばれるＣＭＯＳ素子で構成される。図３
はトランスミッションゲートの回路記号を通常のスイッ
チＳＷの回路記号と並べて示したものである。端子ＩＮ
／ＯＵＴと端子ＯＵＴ／ＩＮはそれぞれスイッチＳＷの
両端Ｔ1 ，Ｔ2 に対応する。ゲート入力φがＨレベル
（ゲート入力φの反転信号φ＊がＬレベル）のときに端
子ＩＮ／ＯＵＴと端子ＯＵＴ／ＩＮは互いに相方向に導
通し、ゲート入力φがＬレベル（反転信号φ＊がＨレベ
ル）のときには非導通となる。具体的には図４に示すよ
うに制御端子ＣＯＮＴＲＯＬの信号をそのままゲート入
力φとして、またインバータで反転してゲート入力φ＊
とすることにより、トランスミッションゲートの制御を
行う。
にはアナログスイッチが通常用いられ、トランスミッシ
ョンゲートと呼ばれるＣＭＯＳ素子で構成される。図３
はトランスミッションゲートの回路記号を通常のスイッ
チＳＷの回路記号と並べて示したものである。端子ＩＮ
／ＯＵＴと端子ＯＵＴ／ＩＮはそれぞれスイッチＳＷの
両端Ｔ1 ，Ｔ2 に対応する。ゲート入力φがＨレベル
（ゲート入力φの反転信号φ＊がＬレベル）のときに端
子ＩＮ／ＯＵＴと端子ＯＵＴ／ＩＮは互いに相方向に導
通し、ゲート入力φがＬレベル（反転信号φ＊がＨレベ
ル）のときには非導通となる。具体的には図４に示すよ
うに制御端子ＣＯＮＴＲＯＬの信号をそのままゲート入
力φとして、またインバータで反転してゲート入力φ＊
とすることにより、トランスミッションゲートの制御を
行う。
【００２６】このようなトランスミッションゲートを用
いたアナログスイッチはＣＭＯＳ構造を有する４０１６
Ｐなどが一般的であり、広くアナログスイッチの原形と
して用いられている。図５にＣＭＯＳ素子を以てアナロ
グスイッチを構成する例を示す。図に示されるように、
ＰチャネルＭＯＳＦＥＴのバックゲートには電位Ｖ
DD が、ＮチャネルＭＯＳＦＥＴのバックゲートには電位
Ｖ SS が、それぞれ与えられる。図５に示された構成を第
１の実施例に適用するのであれば、図１に示されるよう
にＶ DD ＝ＧＮＤ，Ｖ SS ＝−Ｖ CC ＝−７Ｖに設定されるこ
とになる。
いたアナログスイッチはＣＭＯＳ構造を有する４０１６
Ｐなどが一般的であり、広くアナログスイッチの原形と
して用いられている。図５にＣＭＯＳ素子を以てアナロ
グスイッチを構成する例を示す。図に示されるように、
ＰチャネルＭＯＳＦＥＴのバックゲートには電位Ｖ
DD が、ＮチャネルＭＯＳＦＥＴのバックゲートには電位
Ｖ SS が、それぞれ与えられる。図５に示された構成を第
１の実施例に適用するのであれば、図１に示されるよう
にＶ DD ＝ＧＮＤ，Ｖ SS ＝−Ｖ CC ＝−７Ｖに設定されるこ
とになる。
【００２７】図６にドレイン電流の平方根ＩDS 1/2 とゲ
ート・ソース電圧ＶGSの関係をグラフで示した。エンハ
ンスメントタイプのＮチャネルＭＯＳＦＥＴにおいてゲ
ート・ソース電圧を閾値電圧Ｖth(N) 以下にすればドレ
イン電流ＩDSは流れない（ノーマルオフ領域）。エンハ
ンスメントタイプのＰチャネルＭＯＳＦＥＴにおいても
同様に、閾値電圧Ｖth(P) を境にしてゲート・ソース電
圧ＶGSによってＯＮ状態となったりならなかったりす
る。ＮチャネルＭＯＳＦＥＴや、ＰチャネルＭＯＳＦＥ
Ｔのみでは、ＯＮ状態のソース・ドレイン間の抵抗（Ｏ
Ｎ抵抗ＲON）はソース・ドレイン間の印加電圧ＶDSに依
存するが、図５のような構成をとることにより合成され
るＯＮ抵抗は、図７のグラフ（ａ）のように端子ＩＮ／
ＯＵＴと端子ＯＵＴ／ＩＮの間の印加電圧ＶINにあまり
依存せず、平坦な特性が得られて、スイッチの特性上望
ましい。これは、図６に示したようにＮチャネルＭＯＳ
ＦＥＴとＰチャネルＭＯＳＦＥＴが相補対称的に動作
し、図７に併記したような特性（グラフ（ｂ），グラフ
（ｃ））をそれぞれのＭＯＳＦＥＴが呈するためであ
る。
ート・ソース電圧ＶGSの関係をグラフで示した。エンハ
ンスメントタイプのＮチャネルＭＯＳＦＥＴにおいてゲ
ート・ソース電圧を閾値電圧Ｖth(N) 以下にすればドレ
イン電流ＩDSは流れない（ノーマルオフ領域）。エンハ
ンスメントタイプのＰチャネルＭＯＳＦＥＴにおいても
同様に、閾値電圧Ｖth(P) を境にしてゲート・ソース電
圧ＶGSによってＯＮ状態となったりならなかったりす
る。ＮチャネルＭＯＳＦＥＴや、ＰチャネルＭＯＳＦＥ
Ｔのみでは、ＯＮ状態のソース・ドレイン間の抵抗（Ｏ
Ｎ抵抗ＲON）はソース・ドレイン間の印加電圧ＶDSに依
存するが、図５のような構成をとることにより合成され
るＯＮ抵抗は、図７のグラフ（ａ）のように端子ＩＮ／
ＯＵＴと端子ＯＵＴ／ＩＮの間の印加電圧ＶINにあまり
依存せず、平坦な特性が得られて、スイッチの特性上望
ましい。これは、図６に示したようにＮチャネルＭＯＳ
ＦＥＴとＰチャネルＭＯＳＦＥＴが相補対称的に動作
し、図７に併記したような特性（グラフ（ｂ），グラフ
（ｃ））をそれぞれのＭＯＳＦＥＴが呈するためであ
る。
【００２８】図１にもどって、電子ボリューム１００は
通常のＣＭＯＳ構造によって構成することができ、信号
Ｖ2 の減衰、例えば音量調整等を行なう。図２の信号Ｖ
3 はその様子を示したものであり、例えば、例えば信号
Ｖ2 を１／６に減衰することにより、１ＶP-P の振幅を
有する信号Ｖ3 が得られる。但し、信号Ｖ2 はコンデン
サ７で一旦その直流成分がカットされているので、通常
のＣＭＯＳ構造を有する電子ボリューム１００の耐圧
（８Ｖ程度）の範囲内で常に電子ボリューム１００を動
作させるためには最下段の抵抗Ｒn を−３Ｖの電位に固
定する。
通常のＣＭＯＳ構造によって構成することができ、信号
Ｖ2 の減衰、例えば音量調整等を行なう。図２の信号Ｖ
3 はその様子を示したものであり、例えば、例えば信号
Ｖ2 を１／６に減衰することにより、１ＶP-P の振幅を
有する信号Ｖ3 が得られる。但し、信号Ｖ2 はコンデン
サ７で一旦その直流成分がカットされているので、通常
のＣＭＯＳ構造を有する電子ボリューム１００の耐圧
（８Ｖ程度）の範囲内で常に電子ボリューム１００を動
作させるためには最下段の抵抗Ｒn を−３Ｖの電位に固
定する。
【００２９】なお、電子ボリューム１００において、抵
抗Ｒn をオペアンプ１の正入力端子と同電位に固定する
ことは必ずしも要求されない。例えばコンデンサ７を用
いず、信号Ｖ2 を直接（直流成分をカットせず）電子ボ
リューム１００に入力させてもよい。但しその場合には
電子ボリューム１００の電位が決定されるように、最下
段の抵抗Ｒn をコンデンサを介して接地すればよい。
抗Ｒn をオペアンプ１の正入力端子と同電位に固定する
ことは必ずしも要求されない。例えばコンデンサ７を用
いず、信号Ｖ2 を直接（直流成分をカットせず）電子ボ
リューム１００に入力させてもよい。但しその場合には
電子ボリューム１００の電位が決定されるように、最下
段の抵抗Ｒn をコンデンサを介して接地すればよい。
【００３０】電子ボリューム１００で減衰された信号Ｖ
3 は、オペアンプ１による減衰、シフトダウンを補償す
るために、オペアンプ２で増幅、シフトアップの処理を
受ける。信号Ｖ3 はコンデンサ８を介して抵抗１３に入
力するので、その直流成分はカットされ、更にオペアン
プ２の正入力端子は接地（ＧＮＤ）されているので全体
的に（直流成分が）シフトアップされることとなる。ま
た、抵抗１３，１４は負帰還回路を構成しているので、
その増幅度は
3 は、オペアンプ１による減衰、シフトダウンを補償す
るために、オペアンプ２で増幅、シフトアップの処理を
受ける。信号Ｖ3 はコンデンサ８を介して抵抗１３に入
力するので、その直流成分はカットされ、更にオペアン
プ２の正入力端子は接地（ＧＮＤ）されているので全体
的に（直流成分が）シフトアップされることとなる。ま
た、抵抗１３，１４は負帰還回路を構成しているので、
その増幅度は
【００３１】
【数３】
【００３２】となる。即ちオペアンプ１と抵抗１１，１
２が形成する回路と、オペアンプ２と抵抗１３，１４が
形成する回路は互いに相補的に働き、電子ボリューム１
００における信号処理の電圧範囲のみその耐圧に対して
小さくなるようにするのである。そのため、入力端子Ｉ
Ｎと出力端子ＯＵＴからみると、あたかも耐圧の高い電
子ボリュームであるかのように取扱うことができる。こ
れを図２で説明すると、電子ボリューム１００によって
信号Ｖ2 を減衰させない場合には６ＶP-P の振幅を有す
る信号Ｖ2 が６ｄＢ増幅され、かつ直流成分が０Ｖへと
シフトアップして、１２ＶP-P の振幅を有する信号Ｖ4
が出力端子ＯＵＴから得られる。つまり入力信号Ｖ1 と
同じ信号が得られ、入力端子ＩＮと出力端子ＯＵＴ間の
減衰量は電子ボリューム１００の減衰量（ゼロ）と同じ
になる。
２が形成する回路と、オペアンプ２と抵抗１３，１４が
形成する回路は互いに相補的に働き、電子ボリューム１
００における信号処理の電圧範囲のみその耐圧に対して
小さくなるようにするのである。そのため、入力端子Ｉ
Ｎと出力端子ＯＵＴからみると、あたかも耐圧の高い電
子ボリュームであるかのように取扱うことができる。こ
れを図２で説明すると、電子ボリューム１００によって
信号Ｖ2 を減衰させない場合には６ＶP-P の振幅を有す
る信号Ｖ2 が６ｄＢ増幅され、かつ直流成分が０Ｖへと
シフトアップして、１２ＶP-P の振幅を有する信号Ｖ4
が出力端子ＯＵＴから得られる。つまり入力信号Ｖ1 と
同じ信号が得られ、入力端子ＩＮと出力端子ＯＵＴ間の
減衰量は電子ボリューム１００の減衰量（ゼロ）と同じ
になる。
【００３３】また、電子ボリューム１００によって信号
Ｖ2 を１／６に減衰させた場合には１ＶP-P の振幅を有
する信号Ｖ3 を６ｄＢ増幅して振幅を２ＶP-P とし、そ
の直流成分を０Ｖへとシフトアップさせた信号Ｖ5 が出
力端子ＯＵＴから得られる。これは入力端子ＩＮに入力
した信号Ｖ1 を基準とすると、１／６だけ減衰した信号
と見ることができ、その減衰量は電子ボリューム１００
によるものと同一となる。
Ｖ2 を１／６に減衰させた場合には１ＶP-P の振幅を有
する信号Ｖ3 を６ｄＢ増幅して振幅を２ＶP-P とし、そ
の直流成分を０Ｖへとシフトアップさせた信号Ｖ5 が出
力端子ＯＵＴから得られる。これは入力端子ＩＮに入力
した信号Ｖ1 を基準とすると、１／６だけ減衰した信号
と見ることができ、その減衰量は電子ボリューム１００
によるものと同一となる。
【００３４】以上からわかるように、この発明の特徴は
入力信号の直流成分をある方向へシフトさせ、かつ交流
成分を減衰させる処理部と、これを補償する処理部とで
耐圧の低い信号処理部をはさむように構成するところに
あり、耐圧の低い信号処理部は電子ボリュームに限定さ
れない。すなわちこの発明は、グラフィックイコライザ
やトーンコントロールなどのあらゆるレベルコントロー
ルに適用できるし、さらにレベルコントロール以外のあ
らゆる信号処理にも適用可能である。
入力信号の直流成分をある方向へシフトさせ、かつ交流
成分を減衰させる処理部と、これを補償する処理部とで
耐圧の低い信号処理部をはさむように構成するところに
あり、耐圧の低い信号処理部は電子ボリュームに限定さ
れない。すなわちこの発明は、グラフィックイコライザ
やトーンコントロールなどのあらゆるレベルコントロー
ルに適用できるし、さらにレベルコントロール以外のあ
らゆる信号処理にも適用可能である。
【００３５】図９はこの発明の第２の実施例の回路図で
ある。グラフィックイコライザＧＥはブーストカット切
換スイッチＢＣＳ、ラダー部ＬＤ、共振回路ＲＳとから
構成されている。その前段にはオペアンプ１により構成
された、図１と同様に信号の交流成分を半分に減衰さ
せ、信号の直流成分を−３Ｖへとシフトダウンする回路
Ｋ1 が設けられている。グラフィックイコライザ部ＧＥ
の後段には、図１と同様に信号の交流成分を増幅し、信
号の直流成分をシフトアップさせて回路Ｋ1 を補償する
回路Ｋ2 が設けられている。回路Ｋ1 ，Ｋ2 によりグラ
フィックイコライザ部ＧＥは、見かけ上その耐圧の２倍
までの大きさの信号を処理できるグラフィックイコライ
ザとして取扱うことができる。
ある。グラフィックイコライザＧＥはブーストカット切
換スイッチＢＣＳ、ラダー部ＬＤ、共振回路ＲＳとから
構成されている。その前段にはオペアンプ１により構成
された、図１と同様に信号の交流成分を半分に減衰さ
せ、信号の直流成分を−３Ｖへとシフトダウンする回路
Ｋ1 が設けられている。グラフィックイコライザ部ＧＥ
の後段には、図１と同様に信号の交流成分を増幅し、信
号の直流成分をシフトアップさせて回路Ｋ1 を補償する
回路Ｋ2 が設けられている。回路Ｋ1 ，Ｋ2 によりグラ
フィックイコライザ部ＧＥは、見かけ上その耐圧の２倍
までの大きさの信号を処理できるグラフィックイコライ
ザとして取扱うことができる。
【００３６】また、この発明は、二電源方式のみなら
ず、単一電源方式にも適用可能である。図１０は、この
発明の第３の実施例として、単一電源方式に適用した場
合の回路図である。図１と異なり、ＶCCを１４Ｖとし、
−ＶCC電源を用いず、代わりに電子ボリューム１００の
一端の電位ＶSSを接地（ＧＮＤ）している。しかし電子
ボリューム１００のもう一端の電位ＶDDにはＶCC／２即
ち７Ｖを印加しており、電位ＶDDとＶSSとの電位差は７
Ｖであって図１の場合と等しい。
ず、単一電源方式にも適用可能である。図１０は、この
発明の第３の実施例として、単一電源方式に適用した場
合の回路図である。図１と異なり、ＶCCを１４Ｖとし、
−ＶCC電源を用いず、代わりに電子ボリューム１００の
一端の電位ＶSSを接地（ＧＮＤ）している。しかし電子
ボリューム１００のもう一端の電位ＶDDにはＶCC／２即
ち７Ｖを印加しており、電位ＶDDとＶSSとの電位差は７
Ｖであって図１の場合と等しい。
【００３７】コンデンサ２０を介して入力された信号Ｖ
1 は、通常、電源ＶCCと接地ＧＮＤの中間値である電位
ＶCC／２を直流成分のレベルとして振幅する。しかしオ
ペアンプ１の正入力端子の電位が４Ｖに固定されている
ので、その直流成分は４Ｖへとシフトダウンする。また
その交流成分は−６ｄＢの減衰をうけて信号Ｖ2 とな
る。信号Ｖ2 はコンデンサ７によって交流成分のみ電子
ボリューム１００に伝えられる。電子ボリューム１００
において抵抗Ｒn の一端が４Ｖに固定されているので、
信号Ｖ2 は４Ｖを中心に振幅することになる。
1 は、通常、電源ＶCCと接地ＧＮＤの中間値である電位
ＶCC／２を直流成分のレベルとして振幅する。しかしオ
ペアンプ１の正入力端子の電位が４Ｖに固定されている
ので、その直流成分は４Ｖへとシフトダウンする。また
その交流成分は−６ｄＢの減衰をうけて信号Ｖ2 とな
る。信号Ｖ2 はコンデンサ７によって交流成分のみ電子
ボリューム１００に伝えられる。電子ボリューム１００
において抵抗Ｒn の一端が４Ｖに固定されているので、
信号Ｖ2 は４Ｖを中心に振幅することになる。
【００３８】電子ボリューム１００で減衰を受けた信号
Ｖ3 は更にコンデンサ８を介してオペアンプ２から構成
される回路に入力する。オペアンプ２の正入力端子の電
位は７Ｖに固定されているのでその直流成分は７Ｖへと
シフトアップし、信号Ｖ3 は７Ｖを中心に振幅すること
になる。またその交流成分は６ｄＢの増幅をも受ける。
結局電子ボリューム１００は見け上その耐圧が２倍にな
ったことになる。
Ｖ3 は更にコンデンサ８を介してオペアンプ２から構成
される回路に入力する。オペアンプ２の正入力端子の電
位は７Ｖに固定されているのでその直流成分は７Ｖへと
シフトアップし、信号Ｖ3 は７Ｖを中心に振幅すること
になる。またその交流成分は６ｄＢの増幅をも受ける。
結局電子ボリューム１００は見け上その耐圧が２倍にな
ったことになる。
【００３９】なお、単一電源方式において７Ｖや４Ｖの
固定電位を得るには、図示のように抵抗分割によるレベ
ルシフト回路ＬＳを設けておけばよい。
固定電位を得るには、図示のように抵抗分割によるレベ
ルシフト回路ＬＳを設けておけばよい。
【００４０】
【発明の効果】以上に説明したように、この発明の信号
処理装置はアナログ交流信号である入力信号の交流成分
を減衰させ、前記入力信号の直流成分を第１の方向へシ
フトさせて第１の処理信号を作成するバイポーラ半導体
構造の第１の演算増幅器と、前記第１の処理信号に信号
処理を施して第２の処理信号を作成するＣＭＯＳ構造の
電子ボリューム回路と、前記第２の処理信号の直流成分
を前記第１の方向とは逆の第２の方向へシフトさせ、前
記第２の処理信号の交流成分を増幅して第３の処理信号
を作成するバイポーラ半導体構造の第２の演算増幅器と
を備えるので、ＢｉＣＭＯＳ構造を採用しても電子ボリ
ューム回路の耐圧よりも大きな信号処理を行なうことが
できる。
処理装置はアナログ交流信号である入力信号の交流成分
を減衰させ、前記入力信号の直流成分を第１の方向へシ
フトさせて第１の処理信号を作成するバイポーラ半導体
構造の第１の演算増幅器と、前記第１の処理信号に信号
処理を施して第２の処理信号を作成するＣＭＯＳ構造の
電子ボリューム回路と、前記第２の処理信号の直流成分
を前記第１の方向とは逆の第２の方向へシフトさせ、前
記第２の処理信号の交流成分を増幅して第３の処理信号
を作成するバイポーラ半導体構造の第２の演算増幅器と
を備えるので、ＢｉＣＭＯＳ構造を採用しても電子ボリ
ューム回路の耐圧よりも大きな信号処理を行なうことが
できる。
【００４１】
【図１】この発明の第１の実施例の回路図である。
【図２】第１図の回路の動作を説明する、信号の波形図
である。
である。
【図３】アナログスイッチの説明図である。
【図４】アナログスイッチの説明図である。
【図５】アナログスイッチの説明図である。
【図６】アナログスイッチの説明図である。
【図７】アナログスイッチの説明図である。
【図８】電子ボリュームの説明図である。
【図９】この発明の第２の実施例の回路図である。
【図１０】この発明の第３の実施例の回路図である。
【図１１】従来の技術を説明する回路図である。
【図１２】電子ボリュームの耐圧を説明する回路図であ
る。
る。
１，２ 演算増幅器（オペアンプ） ７，８，２０ コンデンサ １１，１２，１３，１４ 抵抗 １００ 電子ボリューム Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ5 信号 Ｋ1 ，Ｋ2 回路 ＧＥ グラフィックイコライザ部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−214655（ＪＰ，Ａ) 特開 平２−7466（ＪＰ，Ａ) 特開 平１−101710（ＪＰ，Ａ) 特開 平１−238309（ＪＰ，Ａ) 実開 昭58−59220（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/24 H03G 3/02 H03G 5/02
Claims (1)
- 【請求項１】 アナログ交流信号である入力信号の交流
成分を減衰させ、前記入力信号の直流成分を第１の方向
へシフトさせて第１の処理信号を作成するバイポーラ半
導体構造の第１の演算増幅器と、 前記第１の処理信号に信号処理を施して第２の処理信号
を作成するＣＭＯＳ構造の電子ボリューム回路と、 前記第２の処理信号の直流成分を前記第１の方向とは逆
の第２の方向へシフトさせ、前記第２の処理信号の交流
成分を増幅して第３の処理信号を作成するバイポーラ半
導体構造の第２の演算増幅器と、 を備えるＢｉＣＭＯＳ構造の信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052623A JP3002555B2 (ja) | 1991-03-18 | 1991-03-18 | 信号処理装置 |
| US07/764,845 US5201009A (en) | 1991-03-18 | 1991-09-24 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052623A JP3002555B2 (ja) | 1991-03-18 | 1991-03-18 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313907A JPH04313907A (ja) | 1992-11-05 |
| JP3002555B2 true JP3002555B2 (ja) | 2000-01-24 |
Family
ID=12919937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052623A Expired - Lifetime JP3002555B2 (ja) | 1991-03-18 | 1991-03-18 | 信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5201009A (ja) |
| JP (1) | JP3002555B2 (ja) |
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|---|---|---|---|---|
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| US5394476A (en) * | 1992-12-17 | 1995-02-28 | Motorola, Inc. | Volume control device |
| US5398005A (en) * | 1993-09-28 | 1995-03-14 | National Semiconductor Corporation | Voss tone control circuit with reduced distortion and reduced DC offset |
| DE69414367T2 (de) * | 1994-02-25 | 1999-04-01 | St Microelectronics Srl | Steuerung von Frequenz- und/oder Phaseneigenschaften in einem (Audio) Verstärker |
| US5602925A (en) * | 1995-01-31 | 1997-02-11 | Etymotic Research, Inc. | Hearing aid with programmable resistor |
| US5640460A (en) * | 1995-04-03 | 1997-06-17 | Motorola Inc. | Amplitude adjust circuit and method thereof |
| US6239655B1 (en) * | 1999-04-08 | 2001-05-29 | Peavey Electronics Corporation | Microphone amplifier with digital gain control |
| JP2002280849A (ja) * | 2001-03-15 | 2002-09-27 | Toshiba Corp | 電子ボリューム回路 |
| EP1258986B1 (en) * | 2001-05-15 | 2006-01-11 | STMicroelectronics Limited | Mute switch |
| US20040251946A1 (en) * | 2001-11-13 | 2004-12-16 | Hiroshi Miyagi | Analog delay circuit |
| US7390960B1 (en) | 2003-07-18 | 2008-06-24 | Jeffrey Arnold | Electronic signal processor |
| US7102441B2 (en) * | 2003-12-31 | 2006-09-05 | Realtek Semiconductor Corp. | Variable gain amplifying circuit |
| TWI257202B (en) | 2005-05-04 | 2006-06-21 | Realtek Semiconductor Corp | Filter of tunable bandwidth |
| JP2008218911A (ja) * | 2007-03-07 | 2008-09-18 | Mitsumi Electric Co Ltd | 発光ダイオード駆動回路 |
| JP2013502186A (ja) * | 2009-08-14 | 2013-01-17 | ザット コーポレーション | 低歪みのプログラマブルゲインアンプ用の動的スイッチドライバ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119113A (ja) * | 1983-12-01 | 1985-06-26 | Sony Corp | 利得制御回路 |
| JPS61189800A (ja) * | 1985-02-18 | 1986-08-23 | Sony Corp | グラフイツクパランサ |
| US4731851A (en) * | 1986-09-24 | 1988-03-15 | Rca Corporation | Digital signal gain control circuitry for varying digital signals in substantially equal db steps |
| JPS63238723A (ja) * | 1987-03-26 | 1988-10-04 | Yamaha Corp | デイジタル信号処理回路 |
-
1991
- 1991-03-18 JP JP3052623A patent/JP3002555B2/ja not_active Expired - Lifetime
- 1991-09-24 US US07/764,845 patent/US5201009A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5201009A (en) | 1993-04-06 |
| JPH04313907A (ja) | 1992-11-05 |
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