JPS614310A - レベルシフト回路 - Google Patents
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- JPS614310A JPS614310A JP60126369A JP12636985A JPS614310A JP S614310 A JPS614310 A JP S614310A JP 60126369 A JP60126369 A JP 60126369A JP 12636985 A JP12636985 A JP 12636985A JP S614310 A JPS614310 A JP S614310A
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- H03F2203/45722—Indexing scheme relating to differential amplifiers the LC comprising one or more source followers, as post buffer or driver stages, in cascade in the LC
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- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコレクタが負荷抵抗を経て給電端子に夫々接続
された第１バイポーラトランジスタ及び第２バイポーラ
トランジスタを有する差動増幅器と、エミッタ、・フォ
ロワとして配置され且つベースが第１バイポーラトラン
ジスタのコレクタに接続された第３バイポーラトランジ
スタを有する第１電圧フォロワ回路と、エミッタ・フォ
ロワとして配置され且つベースが第２バイポーラトラン
ジスタのコレクタに接続された第４バイポーラトランジ
スタを有する第２電圧フォロワ回路とを具えるレベルシ
フト回路に関するものである。
された第１バイポーラトランジスタ及び第２バイポーラ
トランジスタを有する差動増幅器と、エミッタ、・フォ
ロワとして配置され且つベースが第１バイポーラトラン
ジスタのコレクタに接続された第３バイポーラトランジ
スタを有する第１電圧フォロワ回路と、エミッタ・フォ
ロワとして配置され且つベースが第２バイポーラトラン
ジスタのコレクタに接続された第４バイポーラトランジ
スタを有する第２電圧フォロワ回路とを具えるレベルシ
フト回路に関するものである。
斯る回路は、一般に、その回路の出力側の直流電圧レベ
ルを次段の回路の入力端の直流電圧レベルに整合するた
めに使用されている。特に、斯る回路は、ビデオ装置に
使用する高周波プリスケーリング回路の連続する分周器
段の間に配置する。
ルを次段の回路の入力端の直流電圧レベルに整合するた
めに使用されている。特に、斯る回路は、ビデオ装置に
使用する高周波プリスケーリング回路の連続する分周器
段の間に配置する。
斯るレベルシフト回路は、特に米国特許第４．２３７，
３８８号明細書から既知である。
３８８号明細書から既知である。
一般に、斯る回路の″差動増幅器によれば電圧利得が追
加され、これにより回路が用いられるシステムの総合利
得を好適なものとし、且つ直流電圧レベルの実際のシフ
トは、エミソータ・フォロワ回路により行う。
加され、これにより回路が用いられるシステムの総合利
得を好適なものとし、且つ直流電圧レベルの実際のシフ
トは、エミソータ・フォロワ回路により行う。
しかし、この従来の回路には、十分大きな帯域幅を得る
ため、特定の利得に対する電力消費が比較的大きくなる
欠点がある。原理的には、この電力消費は、差動増幅器
のトランジスタに流れる零入力端子を減少させることに
より低減することができるが、これは、所望の利得を得
るために負荷抵抗を増大する必要があることを意味する
。実際のところ、利得は負荷抵抗と零入力電流との積に
比例する。しかし、負荷抵抗を増大すると、回路４
′）帯域幅が減少するようになる・帯域幅
・は時定数により決定され、時定数は、負荷抵抗と、エ
ミッタ・フォロワ回路の入力端子間の有効キャパシタン
スとの積に主として依存する。このキャパシタンスはエ
ミッタ・フォロワトランジスタのキャパシタンスと、エ
ミッタ・フォロワに負荷として接続する回路の入力キャ
パシタンスとにより決定される。
ため、特定の利得に対する電力消費が比較的大きくなる
欠点がある。原理的には、この電力消費は、差動増幅器
のトランジスタに流れる零入力端子を減少させることに
より低減することができるが、これは、所望の利得を得
るために負荷抵抗を増大する必要があることを意味する
。実際のところ、利得は負荷抵抗と零入力電流との積に
比例する。しかし、負荷抵抗を増大すると、回路４
′）帯域幅が減少するようになる・帯域幅
・は時定数により決定され、時定数は、負荷抵抗と、エ
ミッタ・フォロワ回路の入力端子間の有効キャパシタン
スとの積に主として依存する。このキャパシタンスはエ
ミッタ・フォロワトランジスタのキャパシタンスと、エ
ミッタ・フォロワに負荷として接続する回路の入力キャ
パシタンスとにより決定される。
これがため、本発明の目的は、利得及び帯域幅が従来の
回路の場合と同一であっても電力消費が従来の場合より
も少ないレベルシフト回路を提供せんとするにある。
回路の場合と同一であっても電力消費が従来の場合より
も少ないレベルシフト回路を提供せんとするにある。
本発明のレベルシフト回路は、第３ハイポ−、ラトラン
ジスタのコレクタを第２バイポーラトランジスタの負荷
抵抗の口出しタップに接続し、第４バイポーラトランジ
スタのコレクタを第１バイポーラトランジスタの負荷抵
抗の口出しタップに接続するようにしたことを特徴とす
る。
ジスタのコレクタを第２バイポーラトランジスタの負荷
抵抗の口出しタップに接続し、第４バイポーラトランジ
スタのコレクタを第１バイポーラトランジスタの負荷抵
抗の口出しタップに接続するようにしたことを特徴とす
る。
本兇廟において、エミッタ・フォロワトランジスタのコ
レクタを、差動増幅器のコレクタにおける負荷抵抗の口
出しタップに交叉接続するため、従来の回路では利得が
すでにロールオフする範囲の高い周波数の個所に追加の
増幅率が得られるようになる。この追加の増幅率のため
、回路の帯域幅が拡大する。帯域幅を大きくせずに従来
と同じ値に維持する場合には、トランジスタの零入力電
流を減少させることにより電力消費を低減することがで
きる。
レクタを、差動増幅器のコレクタにおける負荷抵抗の口
出しタップに交叉接続するため、従来の回路では利得が
すでにロールオフする範囲の高い周波数の個所に追加の
増幅率が得られるようになる。この追加の増幅率のため
、回路の帯域幅が拡大する。帯域幅を大きくせずに従来
と同じ値に維持する場合には、トランジスタの零入力電
流を減少させることにより電力消費を低減することがで
きる。
図面につき本発明を説明する。
第１図は、従来のレベルシフト回路を示す図である。斯
る従来のレベルシフト回路は、２個のトランジスタＴ１
及びＴ２を有し、その共通エミッタ端子を電流源１．を
経て負の給電端子２に接続して形成した差動増幅器を具
える。トランジスタＴ、及びＴ２のコレクタを負荷抵抗
Ｒ０を経て正の給電端子３に夫々接続する。トランジス
タＴ。
る従来のレベルシフト回路は、２個のトランジスタＴ１
及びＴ２を有し、その共通エミッタ端子を電流源１．を
経て負の給電端子２に接続して形成した差動増幅器を具
える。トランジスタＴ、及びＴ２のコレクタを負荷抵抗
Ｒ０を経て正の給電端子３に夫々接続する。トランジス
タＴ。
のコレクタをエミッタ・フォロワトランジスタＴ３のベ
ースに接続し、このトランジスタＴ、のエミッタを電流
源Ｉ２を経て負の給電端子２に接続し、そのコレクタを
正の給電端子３に接続する。同様にして、１ランジスタ
Ｔ２のコレクタをエミ・ツタ・フォロワトランジスタＴ
、のベースに接続し、このトランジスタＴ４のエミッタ
通路には電流源Ｉ３を配設する。トランジスタＴ２のベ
ースには基準電圧Ｖ ｒｅｔを供給する。人力信号■、
をトランジスタＴ１のベースに供給する。この人力信号
Ｖｉを、出力側が基準電圧Ｖｒｅｆに等しい直流電圧と
なる前段の回路から受ける。回路の出力電圧はトランジ
スタＴ３及びＴ４のエミッタに夫々接続されている出力
端子４及び５から取り出す。従って、差動増幅器Ｔ、、
Ｔ、は、シングルエンド形で駆動され、２個の相補出力
信号は出力端子４及び５に得ることができる。この出力
信号は、例えば２個の分周器を相互接続するために回路
を用いる場合に必要である。これら分周器は、一般に２
個の相補入力端子及び１個の出力端子を具える。
ースに接続し、このトランジスタＴ、のエミッタを電流
源Ｉ２を経て負の給電端子２に接続し、そのコレクタを
正の給電端子３に接続する。同様にして、１ランジスタ
Ｔ２のコレクタをエミ・ツタ・フォロワトランジスタＴ
、のベースに接続し、このトランジスタＴ４のエミッタ
通路には電流源Ｉ３を配設する。トランジスタＴ２のベ
ースには基準電圧Ｖ ｒｅｔを供給する。人力信号■、
をトランジスタＴ１のベースに供給する。この人力信号
Ｖｉを、出力側が基準電圧Ｖｒｅｆに等しい直流電圧と
なる前段の回路から受ける。回路の出力電圧はトランジ
スタＴ３及びＴ４のエミッタに夫々接続されている出力
端子４及び５から取り出す。従って、差動増幅器Ｔ、、
Ｔ、は、シングルエンド形で駆動され、２個の相補出力
信号は出力端子４及び５に得ることができる。この出力
信号は、例えば２個の分周器を相互接続するために回路
を用いる場合に必要である。これら分周器は、一般に２
個の相補入力端子及び１個の出力端子を具える。
差動増幅器Ｔ、 、 Ｔ、は、入力差動電圧Ｖ、＝■Ｈ
−Ｖｒｅｆを増幅し、増幅された電圧■２は、出力端子
４及び５の間に現われる。実際の直流電圧レベルのシフ
トは、エミッタ・フォロワトランジスタＴ３及びＴ４に
よりほぼ完全に行う。出力端子４及び５の直流電圧は、
トランジスタＴ、及びＴ２のコレクタ直流電圧より小さ
い１ベース・エミッタ電圧であり、この電圧はこれらト
ランジスタＴ、及びＴｔのベースでの直流電圧にほぼ等
しい。
−Ｖｒｅｆを増幅し、増幅された電圧■２は、出力端子
４及び５の間に現われる。実際の直流電圧レベルのシフ
トは、エミッタ・フォロワトランジスタＴ３及びＴ４に
よりほぼ完全に行う。出力端子４及び５の直流電圧は、
トランジスタＴ、及びＴ２のコレクタ直流電圧より小さ
い１ベース・エミッタ電圧であり、この電圧はこれらト
ランジスタＴ、及びＴｔのベースでの直流電圧にほぼ等
しい。
このレベルシフト回路の特性を説明するため、第２図に
は、差動入力段を具える回路を負荷として出力側に接続
した場合のレベルシフト回路の電圧対周波数４性１を示
す。周波数Ｆは対数目盛りにて示し、利得Ａはデシベル
にて示す。第２図の特性曲線■は、この回路が本例に従
って構成された場合の詳細を示す。この場合には利得Ａ
を少くとも３ｄＢとし、帯域幅を少くとも１２０ ＭＨ
ｚとし、出力側の電圧掃引を約１２０ ｍＶとすること
ができた利得はこの周波数以下ではすでにロールオフし
ているためこの詳細に実際に合致し得る回路の利得は、
低い周波数で一層高くなり、更に厳密に必要な周波数範
囲より広い周波数範囲にわたって、この回路は動作する
ものである。供給電圧が５ｖの４ 場合
には、特性■の場合の回路の消費電力及び最適な設計は
、５．５１にほぼ等しいことである。
は、差動入力段を具える回路を負荷として出力側に接続
した場合のレベルシフト回路の電圧対周波数４性１を示
す。周波数Ｆは対数目盛りにて示し、利得Ａはデシベル
にて示す。第２図の特性曲線■は、この回路が本例に従
って構成された場合の詳細を示す。この場合には利得Ａ
を少くとも３ｄＢとし、帯域幅を少くとも１２０ ＭＨ
ｚとし、出力側の電圧掃引を約１２０ ｍＶとすること
ができた利得はこの周波数以下ではすでにロールオフし
ているためこの詳細に実際に合致し得る回路の利得は、
低い周波数で一層高くなり、更に厳密に必要な周波数範
囲より広い周波数範囲にわたって、この回路は動作する
ものである。供給電圧が５ｖの４ 場合
には、特性■の場合の回路の消費電力及び最適な設計は
、５．５１にほぼ等しいことである。
第３図は、本発明のレベルシフト回路を示し、同一の部
分には、第１図と同一の符号を付して示す。
分には、第１図と同一の符号を付して示す。
トランジスタＴ、及びＴ２の負荷抵抗を、２個の抵抗ａ
Ｒ，及び（１’ａ）Ｒｅに夫々分割する。
Ｒ，及び（１’ａ）Ｒｅに夫々分割する。
トランジスタＴ、のコレクタをトランジスタＴ２の負荷
抵抗の口出しタップ７に接続し、トランジスタＴ、のコ
レクタをトランジスタＴ１の負荷抵抗の口出しタップ６
に接続する。この回路は、低周波数では第１図に示した
回路と同様な動作を行なう。しかし、高い周波数では追
加の増幅率が得られ、これを第４図につき説明する。こ
のレベルシフト回路には差動人力段を具える回路が負荷
として接続されているものとする。高い周波数での回路
の作動を解析するため、この回路には、差動入力段の入
力キャパシタンスが容量性負荷として接続されているも
のとし、これを第３図に出力端子４及び５の間のキャパ
シタンスいとして破線にて示す。したがってトランジス
タＴ３のベースにおける有効キャパシタンスは、トラン
ジスタＴ、の接合キャパシタンス及び空乏キャパシタン
スに依存し、これを第３図ではキャパシタンスＣ２とし
て破線で示す。さらにこの有効キャパシタンスはキャパ
シタンスＣ１に依存する。同様にして、トランジスタＴ
４のベースにおける有効キャパシタンスはトランジスタ
Ｔ４のベース及びエミッタの間のキャパシタンスＣ５に
依存し、これを第３図には破線で示し、さらにこの有効
キャパシタンスはキャパシタンスＣ１に依存する。これ
がため、回路に差動負荷を設ける必要がな、くなる。
抵抗の口出しタップ７に接続し、トランジスタＴ、のコ
レクタをトランジスタＴ１の負荷抵抗の口出しタップ６
に接続する。この回路は、低周波数では第１図に示した
回路と同様な動作を行なう。しかし、高い周波数では追
加の増幅率が得られ、これを第４図につき説明する。こ
のレベルシフト回路には差動人力段を具える回路が負荷
として接続されているものとする。高い周波数での回路
の作動を解析するため、この回路には、差動入力段の入
力キャパシタンスが容量性負荷として接続されているも
のとし、これを第３図に出力端子４及び５の間のキャパ
シタンスいとして破線にて示す。したがってトランジス
タＴ３のベースにおける有効キャパシタンスは、トラン
ジスタＴ、の接合キャパシタンス及び空乏キャパシタン
スに依存し、これを第３図ではキャパシタンスＣ２とし
て破線で示す。さらにこの有効キャパシタンスはキャパ
シタンスＣ１に依存する。同様にして、トランジスタＴ
４のベースにおける有効キャパシタンスはトランジスタ
Ｔ４のベース及びエミッタの間のキャパシタンスＣ５に
依存し、これを第３図には破線で示し、さらにこの有効
キャパシタンスはキャパシタンスＣ１に依存する。これ
がため、回路に差動負荷を設ける必要がな、くなる。
或いは又、回路の出力のうちの１つのみに負荷をかける
こができる。周波数の高い場合の回路の作動を説明する
ため、第４ａ図に示すように、段階状に減少する入力端
子ｖｉを、トランジスタＴ１のベースに供給する。この
入力電圧ＶｉによりトランジスタＴ１のコレクタにステ
ップ状の電圧増加が起り、従ってトランジスタＴ、のベ
ース電圧もステップ状に増加し、これと相補的に、トラ
ンジスタＴ２のコレクタ電圧がステップ状に減少し、従
って、トランジスタＴ４のベース電圧がステップ状に減
少する。かかる状態を第４ｂ、４ｃ図に夫々破線にて示
す。これら電圧ステップは、差動増幅器の漂遊容量によ
り、入力信号の電圧ステップより１頃きがなだらかとな
る。トランジスタＴ、のベース電圧がステップ状に変化
することによってトランジスタＴ３のコレクタ電流が正
のステップ状となり、このためトランジスタＴ３のベー
スに有効に作用するキャパシタンスを充電すると共に出
力端子４の電圧がトランジスタＴ、のベース電圧に伴っ
て変化する。かかる状態を第４ｄ図に破線で示す。さら
に、トランジスタＴ４のコレクタ電流が負のピークとな
り、次に出力端子５の電圧がトランジスタＴ４のベース
電圧に伴って変化する。
こができる。周波数の高い場合の回路の作動を説明する
ため、第４ａ図に示すように、段階状に減少する入力端
子ｖｉを、トランジスタＴ１のベースに供給する。この
入力電圧ＶｉによりトランジスタＴ１のコレクタにステ
ップ状の電圧増加が起り、従ってトランジスタＴ、のベ
ース電圧もステップ状に増加し、これと相補的に、トラ
ンジスタＴ２のコレクタ電圧がステップ状に減少し、従
って、トランジスタＴ４のベース電圧がステップ状に減
少する。かかる状態を第４ｂ、４ｃ図に夫々破線にて示
す。これら電圧ステップは、差動増幅器の漂遊容量によ
り、入力信号の電圧ステップより１頃きがなだらかとな
る。トランジスタＴ、のベース電圧がステップ状に変化
することによってトランジスタＴ３のコレクタ電流が正
のステップ状となり、このためトランジスタＴ３のベー
スに有効に作用するキャパシタンスを充電すると共に出
力端子４の電圧がトランジスタＴ、のベース電圧に伴っ
て変化する。かかる状態を第４ｄ図に破線で示す。さら
に、トランジスタＴ４のコレクタ電流が負のピークとな
り、次に出力端子５の電圧がトランジスタＴ４のベース
電圧に伴って変化する。
この状態を第４ｅ図に示す。トランジスタＴ３のコレク
タをトランジスタＴｔの負荷抵抗の口出しタップ７に接
続するため、トランジスタＴ、のコレクタ電流が正のピ
ークとなり、口出しタップ７の電圧が負の電圧ピークと
なる。この電圧ピークにより、トランジスタＴ２のコレ
クタ電圧に追加のステップが現われ、これにより、トラ
ンジスタＴ、のコレクタの実際の電圧ステップは傾きが
急になる。この状態を第４Ｃ図の実線で示す。これがた
め、トランジスタＴ４のベースの有効キャパシタンスは
急速に放電し、出力端子５の電圧も急速に減少する。こ
の状態を第４ｅ図の実線で示す。トランジスタＴ４のコ
レクタをトランジスタＴ１の負荷抵抗の口出しタップ６
に接続するため、トランジスタＴ１のコレクタ電圧にも
追加電圧ステップが現われ、出力端子４の電圧は急速に
増加する。
タをトランジスタＴｔの負荷抵抗の口出しタップ７に接
続するため、トランジスタＴ、のコレクタ電流が正のピ
ークとなり、口出しタップ７の電圧が負の電圧ピークと
なる。この電圧ピークにより、トランジスタＴ２のコレ
クタ電圧に追加のステップが現われ、これにより、トラ
ンジスタＴ、のコレクタの実際の電圧ステップは傾きが
急になる。この状態を第４Ｃ図の実線で示す。これがた
め、トランジスタＴ４のベースの有効キャパシタンスは
急速に放電し、出力端子５の電圧も急速に減少する。こ
の状態を第４ｅ図の実線で示す。トランジスタＴ４のコ
レクタをトランジスタＴ１の負荷抵抗の口出しタップ６
に接続するため、トランジスタＴ１のコレクタ電圧にも
追加電圧ステップが現われ、出力端子４の電圧は急速に
増加する。
この状態を第４ｂ及び４ｄ図の実線で示す。
周波数の高い場合には、これは利得が更に増加されたこ
ととなり、出力電圧の縁部がより急峻となる。既知のよ
うに、これは回路の帯域幅の増加に相当する。しかし、
回路の消費電力を減少させることも可能で・ある。負荷
抵抗を増加することにより、帯域幅は当初の値に減少し
得、電流源Ｉ。
ととなり、出力電圧の縁部がより急峻となる。既知のよ
うに、これは回路の帯域幅の増加に相当する。しかし、
回路の消費電力を減少させることも可能で・ある。負荷
抵抗を増加することにより、帯域幅は当初の値に減少し
得、電流源Ｉ。
の電流を、利得を減らすことなく、減少させることがで
きる。。
きる。。
第３図に示す回路の特性を第１図に示した回路−の特性
と比較するため、第５図に回路の利得対周波数特性を示
す。この回路も同一の条件、即ち少なくとも３ｄＢの利
得と少なくとも１２０ ＭＨｚの帯域幅を有すること
を、満足する必要がある。この特性曲線Ｉから明らかな
ように、利得Ａの立ち上りが高周波数で発生し、その範
囲は既知の回路の利得がロール・オフする範囲である。
と比較するため、第５図に回路の利得対周波数特性を示
す。この回路も同一の条件、即ち少なくとも３ｄＢの利
得と少なくとも１２０ ＭＨｚの帯域幅を有すること
を、満足する必要がある。この特性曲線Ｉから明らかな
ように、利得Ａの立ち上りが高周波数で発生し、その範
囲は既知の回路の利得がロール・オフする範囲である。
この立ち上りは、負荷抵抗の口出しタップ６及び７の位
置を制限する要因ａに依存する。この主要因ａのため利
得は急峻に立ち上がる。抵抗Ｒ０及び電流■１をそのま
まにする場合には、この立ち上りにより第１図に示す回
路と比べて第３図の回路の帯域幅は大きくなる。しか乙
、第３図に示す回路の帯域幅は、負荷抵抗Ｒ０を増加す
ることによって、当初の回路の帯域幅に等しくすること
ができる。、実際のところ帯域幅は負荷抵抗Ｒ０の値に
逆比例する。
置を制限する要因ａに依存する。この主要因ａのため利
得は急峻に立ち上がる。抵抗Ｒ０及び電流■１をそのま
まにする場合には、この立ち上りにより第１図に示す回
路と比べて第３図の回路の帯域幅は大きくなる。しか乙
、第３図に示す回路の帯域幅は、負荷抵抗Ｒ０を増加す
ることによって、当初の回路の帯域幅に等しくすること
ができる。、実際のところ帯域幅は負荷抵抗Ｒ０の値に
逆比例する。
しかし、負荷抵抗Ｒ０が増加しても電流Ｉ、をそのまま
にする場合には利得は増加する。当初の回路の利得と同
一な利得を得るために、電流ｌ、を減少する必要がある
。この結果゛、利得の立ち上りに対しては、負荷抵抗Ｒ
０の抵抗を増加し、差動増幅器の電流源１１の電流を減
少して、消費電力を減少する一方で、利得及び帯域幅を
ほぼ同一に維持するようにする。５Ｖの供給電圧の場合
、特性曲線Ｉにおける回路の消費電力はほぼ０．７５ｍ
Ｗであり１．この値は当初の消費電力の約１５％である
。
にする場合には利得は増加する。当初の回路の利得と同
一な利得を得るために、電流ｌ、を減少する必要がある
。この結果゛、利得の立ち上りに対しては、負荷抵抗Ｒ
０の抵抗を増加し、差動増幅器の電流源１１の電流を減
少して、消費電力を減少する一方で、利得及び帯域幅を
ほぼ同一に維持するようにする。５Ｖの供給電圧の場合
、特性曲線Ｉにおける回路の消費電力はほぼ０．７５ｍ
Ｗであり１．この値は当初の消費電力の約１５％である
。
さらにこの回路の利点は、電流■１を減少させることに
より、回路の入力インピーダンスを増加できることであ
る。その理由は、トランジスタＴ。
より、回路の入力インピーダンスを増加できることであ
る。その理由は、トランジスタＴ。
及びＴ２の工夫ツタ抵抗が、電流の増加につれて増大す
るからである。
るからである。
この回路に、２個の分周器を共に接続して使用する場合
には、周波数の極めて高い周波数で利得のロール・オフ
が生じるため、奇数分周器に高調波の一定のフィルタ作
用を得ることができる。
には、周波数の極めて高い周波数で利得のロール・オフ
が生じるため、奇数分周器に高調波の一定のフィルタ作
用を得ることができる。
本発明は、図に示した実施例にだけ限定されるものでは
ない。例えば、入力トランジスタ及びエミッタ・フォロ
ワトランジスタを複合トランジスタ及び１個以上のダイ
オードをエミッタ・ヅオロワトランジスタのエミッタ通
路に配置して構成し、レベルの大きなシフトを得る。本
発明はバイポーラトランジスタを使用する実施例につい
て説明した。しかし、トランジスタを電界効果トランジ
スタとすることもでき、この場合には明細書の記載の「
エミッタ」、「コレクタ」及び「べ一不」を「ソース」
「ドレイン」及び「ゲート」と夫々読み代える必要が
ある。
ない。例えば、入力トランジスタ及びエミッタ・フォロ
ワトランジスタを複合トランジスタ及び１個以上のダイ
オードをエミッタ・ヅオロワトランジスタのエミッタ通
路に配置して構成し、レベルの大きなシフトを得る。本
発明はバイポーラトランジスタを使用する実施例につい
て説明した。しかし、トランジスタを電界効果トランジ
スタとすることもでき、この場合には明細書の記載の「
エミッタ」、「コレクタ」及び「べ一不」を「ソース」
「ドレイン」及び「ゲート」と夫々読み代える必要が
ある。
第１図は、従来のレベルシフト回路を示す回路図、
第２図は、第１図の回路の利得対周波数特性を示す特性
図、 第３図は、本発明Ｇレベルシフト回路を示す回路図、 第４図は、第３図の回路の数個所の電圧波形を示す波形
図、 第５図は第３図の回路の利得対周波数特性を示す特性図
である。 Ｔ１〜Ｔ４・・・バイポーラトランジスタ■、・・・入
力信号 Ｖｒｅｆ・・・基準電圧１＋、Ｉｚ、’
Ｉｓ・・・電流源 Ｒｏ・・・負荷抵抗 Ｃｌ−Ｃ８・・・キャパシタン
ス２・・・負の給電端子 ３・・・正の給電端子４
．５・・・出力端子 ６，７・・・口出しタップ
特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン
図、 第３図は、本発明Ｇレベルシフト回路を示す回路図、 第４図は、第３図の回路の数個所の電圧波形を示す波形
図、 第５図は第３図の回路の利得対周波数特性を示す特性図
である。 Ｔ１〜Ｔ４・・・バイポーラトランジスタ■、・・・入
力信号 Ｖｒｅｆ・・・基準電圧１＋、Ｉｚ、’
Ｉｓ・・・電流源 Ｒｏ・・・負荷抵抗 Ｃｌ−Ｃ８・・・キャパシタン
ス２・・・負の給電端子 ３・・・正の給電端子４
．５・・・出力端子 ６，７・・・口出しタップ
特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、コレクタが負荷抵抗を経て給電端子に夫々接続され
た第１バイポーラトランジスタ及び第２バイポーラトラ
ンジスタを有する差動増幅器と、エミッタ・フォロワと
して配置され且つベースが第１バイポーラトランジスタ
のコレクタに接続された第３バイポーラトランジスタを
有する第１電圧フォロワ回路と、エミッタ・フォロワと
して配置され且つベースが第２バイポーラトランジスタ
のコレクタに接続された第４バイポーラトランジスタを
有する第２電圧フォロワ回路とを具えるレベルシフト回
路において、第３バイポーラトランジスタのコレクタを
第２バイポーラトランジスタの負荷抵抗の口出しタップ
に接続し、第４バイポーラトランジスタのコレクタを第
１バイポーラトランジスタの負荷抵抗の口出しタップに
接続するようにしたことを特徴とするレベルシフト回路
。 ２、前記第１乃至第４バイポーラトランジスタを電界効
果トランジスタとしたことを特徴とする特許請求の範囲
第１項記載のレベルシフト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8401847A NL8401847A (nl) | 1984-06-12 | 1984-06-12 | Niveauverschuivingsschakeling. |
| NL8401847 | 1984-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS614310A true JPS614310A (ja) | 1986-01-10 |
| JPH0523522B2 JPH0523522B2 (ja) | 1993-04-05 |
Family
ID=19844065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60126369A Granted JPS614310A (ja) | 1984-06-12 | 1985-06-12 | レベルシフト回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4642482A (ja) |
| EP (1) | EP0171095B1 (ja) |
| JP (1) | JPS614310A (ja) |
| CA (1) | CA1243367A (ja) |
| DE (1) | DE3569177D1 (ja) |
| NL (1) | NL8401847A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444421A (ja) * | 1990-06-11 | 1992-02-14 | Mitsubishi Electric Corp | 論理回路 |
| JP2009089140A (ja) * | 2007-10-01 | 2009-04-23 | Casio Comput Co Ltd | Ｃｃｄ出力信号処理回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| JP2766264B2 (ja) * | 1987-10-12 | 1998-06-18 | 株式会社東芝 | 差動増幅回路 |
| US4806800A (en) * | 1987-11-20 | 1989-02-21 | Tandem Computers Incorporated | TTL-to-ECL input translator/driver circuit |
| US5075567A (en) * | 1989-06-26 | 1991-12-24 | Nec Corporation | Electronic switch circuit |
| US5073729A (en) * | 1990-06-22 | 1991-12-17 | Actel Corporation | Segmented routing architecture |
| US5087837A (en) * | 1990-08-06 | 1992-02-11 | North American Philips Corp., Signetics Div. | Electronic circuit with capacitively enhanced switching |
| DE4109893A1 (de) * | 1991-03-26 | 1992-10-01 | Philips Patentverwaltung | Integrierte schaltungsanordnung mit einem differenzverstaerker |
| EP0544917B1 (en) * | 1991-06-21 | 1999-12-08 | Citizen Watch Co. Ltd. | Capacitive load driving circuit |
| US5298808A (en) * | 1992-01-23 | 1994-03-29 | Vitesse Semiconductor Corporation | Digital logic protocol interface for different semiconductor technologies |
| JPH0637626A (ja) * | 1992-03-27 | 1994-02-10 | Toshiba Corp | バイアス電流供給回路 |
| JP2708333B2 (ja) * | 1992-09-02 | 1998-02-04 | 株式会社東芝 | レベルシフタ回路 |
| US5392045A (en) * | 1992-11-06 | 1995-02-21 | National Semiconductor Corporation | Folder circuit for analog to digital converter |
| DE69615638T2 (de) * | 1995-11-29 | 2002-08-01 | Koninkl Philips Electronics Nv | Spannungsverstärker mit grossen dynamischen Bereich und A/D-Konverter damit |
| CN100395678C (zh) * | 2004-12-28 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 带有改进电源范围的低功率快响应稳压器的器件与方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS606576B2 (ja) * | 1979-09-20 | 1985-02-19 | ソニー株式会社 | 信号変換回路 |
| JPS5883434A (ja) * | 1981-11-13 | 1983-05-19 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-06-12 NL NL8401847A patent/NL8401847A/nl not_active Application Discontinuation
-
1985
- 1985-06-07 EP EP85200902A patent/EP0171095B1/en not_active Expired
- 1985-06-07 CA CA000483396A patent/CA1243367A/en not_active Expired
- 1985-06-07 DE DE8585200902T patent/DE3569177D1/de not_active Expired
- 1985-06-11 US US06/743,252 patent/US4642482A/en not_active Expired - Fee Related
- 1985-06-12 JP JP60126369A patent/JPS614310A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444421A (ja) * | 1990-06-11 | 1992-02-14 | Mitsubishi Electric Corp | 論理回路 |
| JP2009089140A (ja) * | 2007-10-01 | 2009-04-23 | Casio Comput Co Ltd | Ｃｃｄ出力信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0523522B2 (ja) | 1993-04-05 |
| EP0171095B1 (en) | 1989-03-29 |
| US4642482A (en) | 1987-02-10 |
| NL8401847A (nl) | 1986-01-02 |
| EP0171095A1 (en) | 1986-02-12 |
| DE3569177D1 (en) | 1989-05-03 |
| CA1243367A (en) | 1988-10-18 |
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