JPH02305110A

JPH02305110A - インタフエース受信回路及びレベル変換回路

Info

Publication number: JPH02305110A
Application number: JP2115378A
Authority: JP
Inventors: Allan H Dansky; アレン・ハーヴエイ・ダンスキイ; Chris J Rebeor; クリス・ジヨセフ・リベオア; Dennis C Reedy; デニス・コンウエイ・リーデイ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-05-04
Filing date: 1990-05-02
Publication date: 1990-12-18
Anticipated expiration: 2010-09-06
Also published as: JPH0783247B2; US5030856A; EP0396486A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、受信／レベル変換回路、ならびに、このよう
な回路を用いたチップ及びシステムに関する。より詳し
くは、本発明は、論理回路やメモリ回路などから低レベ
ル信号を受け取り、このような信号を別の回路に出力す
るため、より高レベルの信号に変換するのに使用される
回路に関する。

Ｂ、従来技術及び発明が解決しようとする課題いくつか
の状況では、受信回路またはレベル変換回路あるいはそ
の両方の必要が生じる。第１の状況は、集積回路チップ
が物理的にある距離だけ分離されていて、回線抵抗、干
渉その他の要因のために両者間を移動する信号が減衰す
る場合である。したがって、次の処理に進めるようにす
るため、信号をもとのレベルに復元する（すなわち高利
得をもたらす）受信回路を一方または両方のチップ上に
組み込むことが必要となる。

組合せ受信／レベル変換装置が必要となる第２の状況は
、異なる応用技術を使用したチップを相互接続する必要
がある場合である。たとえば、論理回路及びメモリ回路
は、ＥＣＬ（エミッタ結合論理回路）、ＴＴＬ（）ラン
シスタートランジスタ論理回路）、ＦＥＴまたは０ＭＯ
８（相補型金属酸化膜半導体）及びＢＩＣＭＯＳ（バイ
ポーラＣＭＯ８）ランジスタ）など、いくつかの技術の
いずれかを使用している。それぞれの技術は、通常、異
なる電圧レベルの信号、及び「高」レベルと「低」レベ
ルの間の電圧スイングで動作する。

たとえば、典型的なＥＣＬ信号は、０．８Ｖ以下の比較
的小さなスイングを示す。これに反して、ＣＭＯ８信号
は、約５．ＯＶというより大きなスイングを示すことが
ある。こうした違いがあるため、異なる技術の２つの回
路を相互接続すると、通常、少なくとも１個、通常は２
個のレベル変換回路が必要となる。

受信回路がどんな環境で使用されようと、高利得をもた
らすだけでなく、入力線の雑音に比較的影響されない（
すなわち、雑音マージンが高い）回路を実現することが
望ましい。ここでは、「雑音」は、たとえば電圧源や温
度の変動により入力信号中に生じる不規則なゆらぎ、あ
るいは半導体デバイスの処理のばらつきに起因する回路
デバイス・パラメータの違いを意味する。理想的には、
受信回路はあらゆる種類の雑音に耐えることができるべ
きである。

種々の信号受信／レベル変換回路が、当技術分野で知ら
れている。ＥＣＬ論理レベルをＣＭＯＳ論理レベルに変
換する論理レベル変換回路の１例が、米国特許４７７９
０１８号明細書に開示されている。この例では、変換を
行なうため、バイポーラ形差動増幅器が、ＦＥＴ構成に
結合されている。

同様な実施態様が、米国特許第４４５３０９！５号明細
書に開示されている。

別の配置構成では、米国特許第４４３８３４９号明細書
は、信号をあるレベルから別のレベルに変換するＣＭＯ
８差動増幅器を開示している。米国特許第３９８８５９
５号及び第４７８２２５１号明細書も、信号レベルを変
換する回路を開示している。

しかし、上記の従来技術の回路は、差動増幅器の出力と
入力の間にフィードバックが設けられていす、あるいは
１個のフィードバック・ループによる限られたフィード
バックしか設けられていないという欠点を有する。この
限られたフィードバック構成では、入力の雑音が出力の
信号に比較的大きな影響を及ぼす。回路の全体的利得も
またごく限られているように思われる。

差動増幅受信回路の利得ならびに雑音マージンを増大さ
せる１方法は、入力信号に応答して幅広いヒステリシス
を示す出力信号を供給するのに充分なフィードバックを
導入することである。ヒステリシス回路は、既に開発さ
れているが、通常２個のフィードバック・ループを用い
ておらず、あるいは受信回路またはレベル変換回路で、
特に、小レベルの信号（ＥＣＬなど）をより大レベルの
信号（０ＭＯ８やＢＩＣＭＯＳなど）に変換しなければ
ならない環境または雑音マージンの改善が望まれる環境
で用いられてきた。

本発明は、上記の欠点を矯正して、低レベル信号を高利
得で、雑音マージンが大きく、遅延が最小のより高レベ
ルの信号に変換するのに適した、信号受信回路またはレ
ベル変換回路あるいはその両方の回路として機能できる
回路を提供することを意図するものである。

Ｃ１課題を解決するための手段いくつかの異なる実施例を開示する。ある好ましい実施
例は、利得を増加させ、雑音マージンを改善し、補償を
行なうため、ヒステリシス特性を示す出力信号を供給す
るための２個のフィードバック・ループを有する差動増
幅器を含んでいる。各フィードバック・ループには、非
線形差分回路が含まれている。別の実施例では、差動増
幅器に１個のフィードバック・ループが設けられている
。

すべての実施例は、ＢＩＣＭＯＳ技術で実施することが
でき、高い利得と優れた雑音マージンをもたらし、入力
のＥＣＬレベル信号を出力のＣＭＯＳまたはＢＩＣＭＯ
Ｓ信号に変換するのに適している。

より具体的に言うと、本発明の１実施例は、入力信号線
、少なくとも第１及び第２入力線を有し、出力信号を生成
するための少なくとも１つの１出力線を有する差動増幅
器、差動増幅器からの出力信号と信号源からの基準信号を受
け取り、出力信号と基準信号の関数である第１フィード
バック信号を差動増幅器の第１入力線に供給する第１フ
ィードバック手段、及び差動増幅器からの出力信号と入
力信号線からの入力信号を受け取り、反転された出力信
号を生成し、反転出力信号と入力信号の関数である第２
フィードバック信号を差動増幅器の第２入力線に供給す
る第２フィードバック手段、を含む受信回路を含んでいる。

別の実施例では、本発明は、第１のタイプの技術による回路素子と、データ信号を送
信する手段とを有する第１チップ、第２のタイプの技術
による回路素子と、上記のデータ信号を受信する手段と
を有する第２チップ、及び少なくとも第１及び第２入力線を有し、出力信号を生成
するための少なくとも１本の出力線を有する差動増幅器
と、差動増幅器からの出力信号と信号源からの基準信号を受
け取り、出力信号と基準信号の関数である第１フィード
バック信号を差動増幅器の第１入力線に供給する第１フ
ィードバック手段と、差動増幅器からの出力信号と第１
チップからのデータ信号を受け取り、反転された出力信
号を生成し、反転出力信号とデータ信号の関数である第
２フィードバック信号を差動増幅器の第２入力線に供給
する第２フィードバック手段とを含む、上記のデータ信号を受信する手段、を含む、異
なる技術による集積回路チップを一緒に結合するための
電気インタフェース・システムを含んでいる。

さらに別の実施例では、本発明は、メモリ・セル・アレイ、及ヒ入力信号線と、少なくとも第１及び第２入力線を有し、出力信号を生成
するための少なくとも１本の出力線を有する差動増幅器
と、差動増幅器からの出力信号と信号源からの基準信号を受
け取り、出力信号と基準信号の関数である第１フィード
バック信号を差動増幅器の第１入力線に供給する第１フ
ィードバック手段と、差動増幅器からの出力信号と入力
信号線からの入力信号を受け取り、反転された出力信号
を生成し、反転出力信号と入力信号の関数である第２フ
ィードバック信号を差動増幅器の第２入力線に供給する
第２フィードバック手段とを含む、上記アレイに結合された受信回路、を含む、異
なる技術による外部回路に接続するためのメモリ・チッ
プを含んでいる。

もう一つの実施例では、本発明は、入力信号線、第１及び第２フィードバック信号を受け取る第１及び第
２入力線と、出力信号を生成する１出力線を有する差動
増幅器、出力信号を受け取るように差動増幅器の出力線に結合さ
れた第１入力線と、反転された出力信号を受け取るよう
に配置された第２入力線を有し、増幅された出力信号を
生成するように配置された出力線を有する信号増幅回路
、出力信号を受け取るように差動増幅器の出力線に結合さ
れた入力線と、信号増幅器の第２入力線に結合された出
力線を有し、その出力線に反転された出力信号を生成す
るように配置された位相反転回路、定信号源に結合され、定基準信号を受け取るように配置
された第１入力線と、出力信号を受け取るように差動増
幅器の出力線に結合された第２入力線を有し、差動増幅
器の第１入力線に結合された出力線を有する、第１差分
回路を含み、上記第１差分回路が、基準信号から上記出
力信号の非線形関数を差し引いたものからなる第１フィ
ードバック信号をその出力線上で生成するように配置さ
れている第１フィードバック回路、入力信号線から可変入力信号を受け取るように入力信号
線に結合された第１入力線と、反転された出力信号を受
け取るように位相反転回路の出力線に結合された第２入
力線、及び１出力線を有する第２差分回路を含み、上記
第２差分回路が、入力信号から反転出力信号の非線形関
数を差し引いたものからなる第２フィードバック信号を
その出力線上で生成するように配置されている、第２フ
ィードバック回路、出力信号が所定のレベルを超えるのを防止するように差
動増幅器の出力線に結合されたクランプ回路を含み、増幅された出力信号が可変入力信号の増幅され
た形となる、複式フィードバック受信／レベル変換回路を含んでいる
。

要約すると、たとえば低レベルの論理信号その他の信号
を高レベルの信号に変換するのに使用できる受信／レベ
ル変換回路を開示する。ある実施例では、この回路は、
利得を増加させ、雑音マージンを改善し、補償を行なう
ため、ヒステリシスを有する出力信号を供給するための
２個のフィードバック・ループを有する差動増幅器を含
んでいる。ある好ましい実施例では、この回路は、ＢＩ
ＣＭＯＳ技術で実施され、位相外れＦＥＴをプルダウン
・デバイスとして使用し、ＥＣＬレベルの信号をＣＭＯ
ＳレベルまたはＢ　Ｉ　ＣＭＯＳのレベルの信号に変換
するのに使用できる。

Ｄ、実施例第４図に、本発明が適用できる環境全体の見取図を示す
。ただし、本発明は、この特定の応用例や、他のいずれ
かの図面に示されている応用例あるいは構成のみに限定
されるものではない。

第４図は、複数のカード１２．１４を装着した電気装着
板などの回路板１０を示している。各カードは、１個ま
たは複数の集積回路・チップ１６（「チップ１」）及び
２２（「チップＮＪ）を担持する複数のモジュール１１
を支持している。データ処理産業でよく見られるこの一
般的構成では、チップ１がチップＮからある物理的距離
だけ分離していることが図かられかる。さらに、ピン１
３と１５の間に接続された線２０で示されているものな
ど、チップ相互間の相互接続には複雑な配線パターンが
必要になることがあるので、信号はチップ１とチップＮ
の間で比較的長い距離を進まなければならない。このよ
うな長い距離から発生する伝送損失を補償するため、チ
ップ１上に信号ドライバ１７を設け、チップＮ上に受信
回路２３を設けることがある。本発明は、これら１個ま
たは複数の受信回路２３として実に有効に使用すること
ができる。

第２図は、本発明が有効に適用できる、別の環境を示す
。この図でも、第１図と同様に、チップ１は線２０を介
してチップＮに接続されている。

この場合、チップエは、ＥＣＬなど、ある種の技術を利
用したメモリ回路または論理回路を含んでいる。また、
２進データ・ワードを含む信号を伝送するためにメモリ
回路または論理回路を線２０に結合する働きをする複数
のドライバ１７も含んでいる。信号は、円内に示すよう
な小さなスイングを有する。チップＮは、ＦＥＴ　（０
ＭＯ８）やＢ　Ｉ　０ＭＯ８などの第２の技術を用いた
メモリ回路または論理回路を含んでいる。

８１０Ｍ０８回路は通常、適正な動作のためＥＣＬ信号
よりもスイングの大きな信号を必要とするので、レベル
を増加させるため、図に示すように、受信回路２３を設
けるべきである。

受信回路とレベル変換回路の両方の使用を示す第３の環
境を、第３図に示す。この図では、メモリ・チップ４０
は、メモリ・セル・アレイ４１に記憶するデータ信号を
受け取るための複数の入力端子４２を備えている。ただ
し、一般に信号は、記憶する前に、受信回路４５で強度
を上げ、デコーダ４８で復号し、レベル変換回路４７で
変換し、おそらくはさらにバッフ１４８で処理、すなわ
ちバッファ記憶しなければならない。入力データ信号が
比較的弱い場合には、受信回路４５が必要となる。端子
４２に接続された外部回路やデコーダ４θがバッファ４
８やメモリ・セルのアレイ４１と異なる技術を使用して
いる場合には、レベル変換回路４７も必要となる。本発
明は、この種の代表的な応用例で、受信回路４５または
レベル変換回路４７、あるいはその両方の回路に利用す
ることができる。

本発明の好ましい実施例の機能構成図を、第１図に示す
。差動増幅器５０（電流スイッチ回路でよい）は、２本
の入力線５２．５４及び１本の能動出力線５６を有する
。従来の電流スイ、２チ回路は通常、標準出力線と補出
力線を有するが、この構成では電流スイッチ５０の補出
力線を使用する必要はない。電流スイッチ５０は、通常
の差動増幅器として動作して、入力線５２．５４を介し
て入力信号を受け取り、これに応答して出力線５６上に
出力信号を生成する。

電流スイッチの出力線５６と入力線５４の間に、２本の
入力線６１．６２及び１本の出力線５４を仔する第１差
分回路６０が結合されている。入力線６２は電流スイッ
チ５０の出力線５６に結合され、入力線６１は信号源Ｋ
に結合され、出力線５４は電力スイッチの入力線５４と
同一である。

この配置構成では、出力線５６から入力線６２、差分回
路６０、出力線５４を経て電流スイッチに戻る第１フィ
ードバック・ループが設けられる。

差分回路６０は、信号Ｋから電流スイッチの出力線５６
上の出力信号の非線形関数（後述）を差し引いたものに
等しい第１フィードバック信号をその出力線５４上で生
成するように構成されている。

好ましい実施例では、電流スイッチの出力線５Ｂと入力
線５２０間に、第２フィードバック・ループが結合され
ている。この第２フィードバック・ループは、好ましい
実施例では、第２差分回路５８に結合されたインバータ
６６からなる。インバータ６６は、１本の入力線６７と
１本の反転出力信号を生成する出力線６４を有する通常
の位相反転回路である。差分回路５８は、２本の入力線
６３．６４と１本の出力線５２を有する。入力線６４は
インバータ６８の出力線と同一であり、出力線５２は電
流スイッチ５０の入力線５２と同一である。

差分回路の入力線６３は、外部回路から入力信号を受け
取るように配置されている。差分回路５８は、線６３上
の入力信号からインバータの出力線６４上の反転出力信
号の非線形関数（後述）を差し引いたものに等しい第２
フィードバック信号を出力線５２上で生成するように構
成されている。

第１図における本発明の詳細な説明の最後に、増幅器７
０は、出力線７２上で増幅された出力信号を生成するよ
うに電流スイッチ５０の出力線６６に結合されている。

希望する場合は、電流スイッチの出力線５６上の信号レ
ベルを制限するために、任意選択のクランプ回路６８を
電流スイッチの出力線５６に結合することもできる。増
幅器７０は、出力線が１本でも２本でもよく、第２の入
力線はインバータ６８からの線７１として破線で示しで
ある。この第２入力線は、インバータから反転出力信号
を受け取って増幅を増大させるのに使用できる。

第１図の回路の特定の実施例が第５図に示されている。

破線は第１図の機能ブロックを表している。この図で、
差動増幅器（電流スイッチ）５０は、２個のトランジス
タ８２．８３と２個の抵抗８４．８５を含んでいる。好
ましい実施例では、トランジスタ８２及び８３はバイポ
ーラＮＰＮ型のものであり、それらのエミッタは相互に
接続され、かつ抵抗８４に接続され、抵抗８４の他端は
電圧源ｖＥＥに接続されている。トランジスタ８３のコ
レクタは抵抗８５に接続され、抵抗８６の他端は別の電
圧源ＶＣＣに接続され、トランジスタ８２のコレクタは
第３の電圧源ＶＲに接続されている。トランジスタ８２
のベースは電流スイッチの入力６２を受け取り、トラン
ジスタ８３０ベースは電流スイッチの入力５４を受け取
る。電流スイッチの出力５６は、トランジスタ８３のコ
レクタから取られる。

第５図の好ましい実施例で、第１差分回路６０は、ＮＰ
Ｎバイポーラ・トランジスタ８６及びＮチャネルＦＥＴ
８７を含んでいる。トランジスタ８６のコレクタ及びベ
ースは相互に接続され、かつ入力端子６１で定信号源Ｋ
からなる電圧源ＶＲに接続されている。トランジスタ８
６のエミッタは出力線５４、及びＦＥＴ８７のドレイン
に接続されている。ＦＥＴ８７のソースは電圧源ＶＥＨ
に接続され、ゲートは電流スイッチの出力線５６に接続
されている。したがって、電流スイッチの出力線５８と
入力線５４の間に第１フィードバック・ループが形成さ
れることがわかる。

第２フィードバック・ループは、第２差分回路６８と直
列になったインバータ６６を含んでいる。

インバータ６６は、それらのドレインが相互に直列に接
続されたＰチャネルＦＥＴ８９とＮチャネルＦＥＴ９０
から構成される通常のＣＭＯＳインバータである。ＦＥ
Ｔ８９のソースは電圧源Ｖｃｃに接続され、ＦＥＴ９０
のソースは別の電圧源Ｖ丁に接続されている。インバー
タへの入力を受け取るＦＥＴ８９及び９０のゲートは相
互に結合され、入力線６７を介して電流スイッチの出力
線５６に接続されている。インバータの出力６４は、Ｆ
ＥＴ８９と９０の共通ドレイン接続から取られる。

第２差分回路５８（第５図）は、そのエミッタがＮチャ
ネルＦＥＴ８１のドレインに接続されたＮＰＮバイポー
ラ・トランジスタ８０からなる点で、第１差分回路６０
と同様である。ＦＥＴ８１のソースは電圧源ＶＥＥに接
続されているが、差分回路６０と異なって、トランジス
タ８０のコレクタはＶｃｃに結合され、ベースは入力線
８３に結合されている。差分回路５８の他方の入力線６
４はＦＥＴ８１のゲートに接続され、出力５２はトラン
ジスタ８０のエミッタから取られる。

第５図の好ましい実施例で、増幅器７０は、Ｎチャネル
ＦＥＴ９２にプッシュプル構成で接続されたＮＰＮバイ
ポーラ・トランジスタ９１を含んでいる。トランジスタ
９１のコレクタは電圧源ＶＣＣに接続され、ベースは電
流スイッチの出力線５６に接続され、エミッタはＦＥＴ
９２のドレインに接続されている。ＦＥＴ９２のソース
は電圧源ＶＥＨに接続され、ゲートは線７１を介してイ
ンバータ６６の出力線に接続されている。つまり、この
配置構成では、増幅器７０は、電流スイッチからの出力
信号を受け取る入力線とインバータからの反転信号を受
け取る入力線の２本の入力線を有する。増幅器の出カフ
２はトランジスタ９１のエミッタから取られる。

最後に、任意選択のクランプ回路６８は、そのエミッタ
が電流スイッチの出力線５６に接続され、ベースとエミ
ッタが相互に接続され、かつ電圧源６１、ＶＲに接続さ
れた、ＮＰＮバイポーラ・トランジスタ８８を含んでい
る。

上記のように、トランジスタ８６と８７を含む第１差分
回路６０は、信号Ｋから電流スイッチの出力信号ＶＳＳ
の非線形関数を差し引いたものに等しい第１フィードバ
ック信号Ｖ５４をその出力線上で生成する。より詳しく
述べると、第５図を参照して、ＶＳ２の値は、次式で与
えられる。

Ｖ５４＝に−ｆ　Ｉ（ｆ２（ＶＳＳ））ただし、Ｋは電
圧ＶＲ１ｆｔはトランジスタ８６のＶＢＥをエミッタ電
流の関数として決定するトランジスタ８６の増幅特性曲
線（出力対入力）、ｆ２はトランジスタ８７のドレイン
電流をＶＳＳの関数として決定するトランジスタ８７の
増幅特性曲線である。

トランジスタ８０及び８１を含む第２差分回路５８は、
入力信号ＶいまたはＶＢ２から電流スイッチの反転出力
信号Ｖ６４の非線形関数を差し引いたものに等しい第２
フィードバック信号Ｖ５２をその出力線上で生成する。

より詳しく述べると、第５図を参照して、■５２の値は
、次式で与えられる。

Ｖ５□＝Ｖ＋、、−ｆ＋　（ｆ＋　（ＶＳ２）　）ただ
しＶｌｎは入力電圧Ｖ６３、ｆ３はトランジスタ８０の
ＶＢ６をエミッタ電流の関数として決定するトランジス
タ８０の増幅特性曲線、ｆ４はトランジスタ８１のドレ
イン電流をＶ６４の関数として決定するトランジスタ８
１の増幅特性曲線である。

関数ｆ１、ｆ２、ｆ３、ｆ４のより詳しい定義は、次式
で与えられる。

ただし、ｌ９０８７は、トランジスタ８７中を流れるソ
ース・ドレイン電流、μは電子移動度、εは誘電率、Ｗ
はチャネル幅、Ｌはチャネル長、Ｄは酸化物の厚さ、ｖ
ｔｈ８７はしきい値電圧（すべてトランジスタ８７のも
の）。

ただし、ＶＢＥ８Ｇはトランジスタ８６のベース対エミ
ッタ電圧降下、ｋはボルツマン定数（１，３８ｘ１０−
２３Ｊ／Ｋ）　、Ｔは絶対温度（Ｋ）、ｑは電子の電荷
（１，６Ｘ　１０−１９°Ｃ）、Ｉ　３０１１□はトラ
ンラスタ８フ中を流れるソース・ドレイン電流、１６４
は出力線５４中を流れる電流（トランジスタ８３中を流
れるベース電流と同じ）である。

ただし、ｌ９Ｄ８１はトランジスタ８１中を流れるソー
ス・ドレイン電流、μは電子移動度、εは誘電率、Ｗは
チャネル幅、Ｌはチャネル長、Ｄは酸化物の厚さ、Ｖい
８１はしきい値電圧（すべてトランジスタ８１のもの）
である。

ただし、ＶＢＥａＯはトランジスタ８０のベース対エミ
ッタ電圧降下、ｋはボルツマン定数、Ｔは絶対温度、ｑ
は電子の電荷、ｌ５Ｄ８□はトランジスタ８１中を流れ
るソース・ドレイン電流、Ｉ５□は出力線５２中を流れ
る電流（トランジスタ８２中を流れるベース電流と同じ
）である。

本発明の回路がどのように動作するかよりよく理解する
ため、まず、フィードバックのない電流スイッチ回路の
増幅特性を検討するのが宵月である。第７図はこのよう
な回路を示し、第８図はその増幅特性曲線（すなわち、
出力電圧Ｖ。ｕｔを入力電圧ｖＩｎの関数として表した
曲線）を示している。第７図の回路は、たとえば端子８
３におけるスイングが０．２Ｖの入力信号（ｖｌｎ）を
端子７２におけるスイングが２，２Ｖの出力信号（ｖｏ
ｕｔ）に変換する。

第８図に示すように、増幅特性曲線はＮｖｌｎの増加に
応じてＶ。ｕｔが比較的徐々に増加していくため、低い
利得を有する。別の面から見ると、Ｖ　ｏ　ｕ　ｔの遷
移領域は比較的広い。Ｖ　ｏ　ｕ　ｔは、「高レベル状
態」である定常状態領域に達したとき、依然として、ｖ
Ｉｒｌの変化に基づいて変化する。第７図でデバイスの
パラメータが工程または環境の変動（すなわち、雑音）
に応じて変化する場合、Ｖ　ｏ　ｕ　ｔは悪影響を受け
、おそらく、対応するＶ　＋　ｎノ「高」レベルに応答
して充分「高」レベルのＶ　ｏ　ｕ　ｔが実現されるの
が妨げられ、デバイスの適正な動作が妨げるまでに至る
。

フィードバックを回路中に導入して利得を増加させた場
合、より良い雑音マージンが得られる。

第６図は、第７図の回路中に単式フィードバック・ルー
プを導入した場合の変化を示している。このループは、
出力線５６からトランジスタ８７のゲートに入り、トラ
ンジスタ８７のドレインからトランジスタ８３のベース
に入る経路から形成される。

この回路の対応する増幅特性曲線を第９図に示す。

第８図と比較すると、この増幅特性曲線は、第８図の曲
線よりも急勾配であり、より急速に定常状態に達するこ
とがわかる。これは、利得が増大し、下向雑音マージン
が改善されたことを意味する。

次に第６図の回路の動作について説明する。Ｎチャネル
・プルダウン・トランジスタ８７を用いて、トランジス
タ８３のベース（ノード５４）での基準電圧をトランジ
スタ８２のベース（入力線５２）での動きと反対方向に
変動させ、それによって、望ましいことに、電流スイッ
チ５０への差動入力電圧（Ｖｓ。−Ｖｓ４）を増加させ
る。トランジスタ８７のゲート電圧は、トランジスタ８
６のエミッタ電圧（Ｖｓ４）と位相外れである。トラン
ジスタ８６は、（レベル・シフト・エミッタ・フォロア
ーと同様な）レベル・シフト・ダイオードとして働き、
ｖＲ（たとえば、接地電圧でよい）よりＩＶｂ−降下し
た値の基準電圧をトランジスタ８Ｂのベースで発生させ
るのに使用される。したがって、この基準電圧は、入力
線５２上の電圧中間点を中心とするようになる。

第２フィードバック・ループを導入すれば、さらに大き
な利得と雑音マージンが得られる。具体的には第２フィ
ードバック・ループを加えると利得が増大し、また回路
にヒステリシスが加わることが判明した。第５図に示す
ように、インバータ６６と差分回路５８から形成される
この第２フィードバック・ループは、入力レベル（ｖＩ
ｒｌ）をＩＶｂ。

たけ下方にシフトさせるため、入カニミッタ・フォロア
・トランジスタに結合したＮチャネル・プルダウンＦＥ
Ｔ８１を用いている。このＦＥＴのゲートは、ＣＭＯＳ
インバータ６６の出力線からそのフィードバック信号を
受け取り、その結果トランジスタ８１のゲートにおける
信号がトランジスタ８０のエミッタにおける信号と位相
外れになる。

インバータ８６の入力は電流スイッチ５０の同位相出力
（線５６）によってドライブされる。

第１０図は、第５図での増幅特性曲線を示している。第
９図と比較すると、利得が増大し、雑音マージン（特に
上向雑音マージン）がさらに改善されていることがわか
る。増幅特性曲線は、第８図や第９図の増幅特性曲線よ
りも急勾配であり、より急速に定常状態に達し、またか
なりのヒステリシスが存在し、上向遷移と下向遷移の両
方で雑音マージンの増加が達成されることを意味する。

この本実施例では、出力電圧Ｖ。Ｕ、は、入力電圧Ｖ　
１ｎの変化の方向に応じて、２通りの値を有する。

Ｖｌｎが「低」から「高」に変化する場合、ａ″をラベ
ルをつけた経路をたどり、ＶＩｎが「高」から「低」に
変化する場合は、ｂ″とラベルをつけた経路をたどる。

フィードバックのない回路と比較すると、遷移領域がど
ちらの経路でも定常状態からより離れているので、入力
信号の変動は出力信号に比較的小さな影響しか与えない
。

次に、第１図及び第５図の回路の動作について説明する
。（増幅特性曲線を示した第１０図も参照されたい。）
この回路は論理回路なので、その動作は、次の３つのケ
ースに分けられる。

（Ａ）　　”１″すなわち「高」出力状態にある直流定
常状態出力、（Ｂ）　　”０”すなわち「低」出力状態にある直流定
常状態出力、（Ｃ）（１）”Ｏ″から″１″状態へ、及び（２）″１
ｎ状態からｎ　Ｏｎ状態への遷移領域（Ａ）及び（Ｂ）の場合、遷移領域から遠く離れた入力
電圧の小さな変化に対する電流スイッチＳＯの利得はＯ
に等しいので、フィードバック・ループの効果は無視で
きる。（Ｃ）の場合、２つのフィードバック・ループの
効果は、出力電圧が″Ｏｒルベルと″１″レベルの間の
その遷移の中間領域で大きい。

ケース（Ａ）：高レベルの出力（及び入力）まず、入力
線６３上の信号が高レベル状態にあり、それによって電
流スイッチの入力線５２が高レベル状態になると仮定す
る。入力５２は電流スイッチの入力５４よりも高い電圧
レベルを有し、したがってトランジスタ８２をオンにし
、トランジスタ８３をオフにする。トランジスタ８３が
オフなので、電流スイッチの出力５６は■。０まで上昇
し、端子７２における出力を高レベルにする。

上記のように、遷移領域から遠く離れている直流高レベ
ルからの入力電圧の変化が小さい場合、差動増幅器の信
号利得は０と小さいので、フィードバック・ループは影
響を及ぼさない。第１０図は、ｖＩｎの高レベル値に対
する信号利得が低く小さいことを示している。

ケ−Ｘ（Ｂ）：低レベルの出力（及び入力）次に、入力
６３が低レベル状態にあり、それによって電流スイッチ
の入力５２が低レベル状態になるものと仮定する。入力
５２は、電流スイッチの入力５４よりも低い電圧レベル
をとり、したがうて、トランジスタ８２をオフにし、ト
ランジスタ８３をオンにする。トランジスタ８３がオン
なので、電流スイッチの出力５８はクランプ回路６８に
よって制御されて低レベルまで降下する。上記のように
、直流低レベルからの入力電圧の変化が小さい場合、差
動増幅器は信号利得が０と小さいので、フィードバック
・ループは影響を及ぼさない。第１０図は、ｖＩｎの低
レベル値に対する信号利得が低く小さいことを示してい
る。

ケース（Ｃ）：遷移領域第１図及び第５図の回路はヒステリシスをもたないので
、ｖＩｎの絶対値は、出力電圧Ｖ。ｕｔの値を決定する
のに充分ではない。出力電圧の値は、Ｖｌｎの以前の値
、言い換えれば、Ｖｌ。の変化の方向に依有する。ヒス
テリシスの効果については、第１０図を参照されたい。

下記のケース（１）はａ１１とラベルをつけた増幅特性
曲線の領域に対応し、ケース（２）はｂ”とラベルをつ
けた領域に関連する。

１）”Ｏ″から１″に変化する入力差動増幅器５０の出力は、入力線５２と５４上の電圧の
差の関数である。入力線５４上の電圧は出力線５８上の
電圧の関数である。入力電圧が低いため出力線５６上の
電圧は低いので、入力線５４上の電圧はその最高値をと
る。入力線５４上のこの高い値は、入力電圧ｖ、ｎ１シ
たがってＶＳ２は、トランジスタ８２をオンにし、トラ
ンジスタ８３をオフにするため、より高い値にならなけ
ればならない。これが、′ａ″とラベルをつけた曲線が
右方へ（ｖＩ、、のより高い値へ）シフトしている理由
である。

Ｖｌｎの小さな増加によってトランジスタ８３中の電流
が僅かに減少して、電流スイッチの出力線５６上の電圧
を少し増加させ、もって出力電圧Ｖ　ｏ　ｕ　ｔを少し
増加させる。

次に、フィードバック・ループの効果について説明し、
この効果が回路全体の利得及び雑音マージンを増加させ
ることを示す（第１図及び第５図）。インバータ６６を
含む第２フィードバック・ループについてまず考察する
。出力線５８上の電圧が増加すると、インバータの出力
線６４上の電圧が減少し、そのためにトランジスタ８１
のゲート電圧が下がり、したがって１、そのドレイン電
流が減少する。このドレイン電流はトランジスタ８０の
エミッタ電流と同じであるが、それが減少すると、トラ
ンジスタ８０のベース対エミッタ電圧を減少させ、した
がって電流スイッチの入力線５２上の電圧を増加させる
。この電圧増加によって、電流スイッチの出力線５６上
の電圧が上昇し、それにより、出力線５８上の仮定され
た最初の電圧増加が増強される。

次に、差分回路８０を含む第１フィードバック・ループ
を考察する。この場合も、出力電圧５６が増加すると、
トランジスタ８７のゲー）１［圧が増加し、トランジス
タ８６のエミッタ電流も増加し、これにより、トランジ
スタ８６のベース対エミッタ電圧が増加して、入力線５
４上の電圧を減少させる。したがって、トランジスタ８
３がオフになって、出力５６をさらに上昇させる。この
ため、出力線５６上の仮定された最初の電圧増加が増強
され、したがって、フィードバックは正となる。こうし
て、両ループとも正のフィードバックを有し、よって、
回路全体の利得及び雑音マージンを増加させる。図を見
ると分かるように、第１０図で”ａ”とラベルのつけた
曲線は非常に大きな勾配を何する。

２）１”から０″に変化する入力分析は、上記のケース（０″から１１”に変化する入力
のケース）と同様であるが、方向が逆になる。この例で
は、第１０図の増幅特性曲線は、Ｖｌｎが高レベルから
低レベルに変化するので、”ｂ”の経路をたどる。

■いは、Ｖｏｕｔが切り換わる前に、上向曲線（”ａ”
）上を定常状態レベルからさらに進まなければならない
ので、両フィードバック・ループによってもたらされる
ヒステリシスが雑音マージンを増加させる。下向曲線（
ｂ″）では逆である。ヒステリシスのため、それぞれ対
応する定常状態レベルに近い２つの異なる基準レベルが
差動増幅器５０に与えられるので、この回路は、依然と
して、入力線上の小さな信号のスイングを処理すること
ができる。

Ｅ１発明の効果雑音マージンが増加し、利得が高いため、本発明は、比
較的大きなプロセス及び温度の変動にわたって、非常に
低い入力信号のスイングを扱うことができる。トランジ
スタ８２及び８３（第５図）は大きな入力信号から飽和
しないので、本発明は、必要ならば、高い入力信号のス
イングを扱うこともできる。

【図面の簡単な説明】

第１図は、複式フィードバック・ループを示す、本発明
の第１実施例の構成図である。第２図は、本発明が適用できる、別の全体的環境を示す
構成図である。第３図は、第２図の応用例の一例の構成図である。第４図は、本発明が適用できる、１つの全体的環境を示
す構成図である。第５図は、第１図の第１実施例の概略回路図である。第６図は、単式フィードバック・ループを示す、本発明
の第２実施例の概略回路図である。第７図は、フィードバック・ループを除去した、第６図
の実施例の概略回路図である。第８図は、第７図の回路の増幅特性曲線（電圧応答曲線
）のグラフである。第９図は、第６図の回路の増幅特性曲線（電圧応答曲線
）のグラフである。第１０図は、第５図の回路の増幅特性曲線（電圧応答曲
線）のグラフである。１０・・・・回路板、１１・・・・モジュール、１２．
１４・・・・カード、１３．１５・・・・ピン、ＩＥ３
１２２・・・・集積回路チップ、１７・・・・ドライバ
、２３・・・・受信回路、５０・・・・差動増幅器、５
８．８０・・・・差分回路、６８・・・・インバータ、
６８・・・・クランプ回路、７０・・・・信号増幅器。

Claims

【特許請求の範囲】

（１）入力信号線と、少なくとも第１及び第２入力線を有し、出力信号を生成
するための少なくとも１つの出力線を有する差動増幅器
と、差動増幅器からの出力信号と信号源からの基準信号を受
け取り、出力信号と基準信号の関数である第１フィード
バック信号を差動増幅器の第１入力線に供給する第１フ
ィードバック手段と、差動増幅器からの出力信号と入力
信号線からの入力信号を受け取り、反転された出力信号
を生成し、反転出力信号と入力信号の関数である第２フ
ィードバック信号を差動増幅器の第２入力線に供給する
第２フィードバック手段と、を含む受信回路。
（２）第１のタイプの技術による回路素子と、データ信
号を送信する手段とを有する第１チップ、第２のタイプ
の技術による回路素子と、上記データ信号を受信する手
段とを有する第２チップ、を結合するため上記データ信
号を受信する手段は、少なくとも第１及び第２入力線を
有し、第２チップ上の他の回路に入力される出力信号を
生成するための少なくとも１本の出力線を有する差動増
幅器と、差動増幅器からの出力信号と信号源からの基準信号を受
け取り、出力信号と基準信号の関数である第１フィード
バック信号を差動増幅器の第１入力線に供給する第１フ
ィードバック手段と、差動増幅器からの出力信号と第１
チップからのデータ信号を受け取り、反転された出力信
号を生成し、反転出力信号とデータ信号の関数である第
２フィードバック信号を差動増幅器の第２入力線に供給
する第２フィードバック手段とを含むことを特徴とする、異なる技術による集積回路チ
ップを結合するためのインタフェース受信回路と共にメ
モリ・チップ上に実装される受信回路であって、
（３）メモリ・セル・アレイ入力信号線と、少なくとも第１及び第２入力線を有し、メモリ・セル・
アレイに送られる出力信号を生成するための少なくとも
１本の出力線を有する差動増幅器と、差動増幅器からの
出力信号と信号源からの基準信号を受け取り、出力信号
と基準信号の関数である第１フィードバック信号を差動
増幅器の第１入力線に供給する第１フィードバック手段
と、差動増幅器からの出力信号と入力信号線からの入力
信号を受け取り、反転された出力信号を生成し、反転出
力信号と入力信号の関数である第２フィードバック信号
を差動増幅器の第２入力線に供給する第２フィードバッ
ク手段と、を含む、異なる技術による外部回路に接続するための受
信回路を備えたメモリ・チップ。
（４）入力信号線と、第１及び第２フィードバック信号を受け取る第１及び第
２入力線と、出力信号を生成する１出力線を有する差動
増幅器と、出力信号を受け取るように差動増幅器の出力線に結合さ
れた第１入力線と、反転された出力信号を受け取るよう
に配置された第２入力線を有し、増幅された出力信号を
生成するように配置された出力線を有する信号増幅回路
と、出力信号を受け取るように差動増幅器の出力線に結合さ
れた入力線と、信号増幅器の第２入力線に結合された出
力線を有し、その出力線上で反転出力信号を生成するよ
うに配置された位相反転回路と、定信号源に結合され、定基準信号を受け取るように配置
された第１入力線と、出力信号を受け取るように差動増
幅器の出力線に結合された第２入力線を有し、差動増幅
器の第１入力線に結合された出力線を有する、第１差分
回路を含み、上記第１差分回路が、基準信号から出力信
号の非線形関数を差し引いたものからなる第１フィード
バック信号をその出力線上で生成するように配置されて
いる第１フィードバック回路と、入力信号線から可変入力信号を受け取るように入力信号
線に結合された第１入力線と、反転された出力信号を受
け取るように位相反転回路の出力線に結合された第２入
力線、及び１出力線を有する第２差分回路を含み、上記
第２差分回路が、入力信号から反転出力信号の非線形関
数を差し引いたものからなる第２フィードバック信号を
その出力線上で生成するように配置されている、第２フ
ィードバック回路と、出力信号が所定のレベルを超えるのを防止するように差
動増幅器の出力線に結合されたクランプ回路と、を含み、増幅された出力信号が可変入力信号の増幅され
た形となる、複式フィードバック受信／レベル変換回路
。
（５）入力端子及び出力端子と、第１、第２、第３、第４の電圧端子と、そのベースが入力端子に接続され、コレクタ・エミッタ
経路が第１電圧端子、第１ノード、第１ＦＥＴのソース
・ドレイン経路、及び第２電圧端子と直列に接続された
、第１バイポーラ・トランジスタと、それらのエミッタが共通接続され、かつ第１抵抗を介し
て第２電圧端子に接続され、第２バイポーラ・トランジ
スタのコレクタが第３電圧端子に接続され、そのベース
が第１ノードに接続され、第３バイポーラ・トランジス
タのコレクタが第２ノードに接続され、そのベースが第
３ノードに接続され、第２抵抗が第１電圧端子と第２ノ
ードの間に接続されている、第２及び第３バイポーラ・
トランジスタと、そのコレクタとベースが相互に接続され、かつ第３電圧
端子に接続され、エミッタが第３ノード、第２ＦＥＴの
ソース・ドレイン経路、及び第２電圧端子と直列に接続
され、第２ＦＥＴのゲートが第２ノードに接続されてい
る、第４バイポーラ・トランジスタと、それらのソース・ドレイン経路が第１電圧端子、第４ノ
ード、及び第４電圧端子の間に直列に接続され、それら
のゲートが相互に接続され、かつ第２ノードに接続され
、第４ノードが第１ＦＥＴのゲートに接続されている、
相補型の第４及び第５ＦＥＴと、そのコレクタが第１電圧端子に接続され、ベースが第２
ノードに接続され、エミッタが出力端子及び第３ＦＥＴ
のドレインに接続され、第３ＦＥＴのソースが第２電圧
端子に接続され、ゲートが、第４ノードに接続されてい
る第６バイポーラ・トランジスタと、を含み、入力端子におけるＥＣＬレベル信号を出力端子
におけるＣＭＯＳまたはＢＩＣＭＯＳレベル信号に変換
するように構成されている、ＥＣＬレベル信号をＣＭＯ
ＳまたはＢＩＣＭＯＳレベル信号に変換するための、Ｂ
ＩＣＭＯＳ複式フィードバック・エミッタ・フォロア受
信／レベル変換回路。
（６）入力端子及び出力端子と、第１、第２、第３の電圧端子と、そのコレクタ・エミッタ経路が第１電圧端子、第１ノー
ド、第１ＦＥＴのソース・ドレイン経路、及び第２電圧
端子と直列に接続され、ベースが入力端子に接続され、
第１ＦＥＴのゲートが第１ノードに接続されている、第
１バイポーラ・トランジスタと、それらのエミッタが共通接続され、かつ第１抵抗を介し
て第２電圧端子に接続され、第２バイポーラ・トランジ
スタのコレクタが第３電圧端子に接続され、そのベース
が第１ノードに接続され、第３バイポーラ・トランジス
タのコレクタが第２ノードに接続され、そのベースが第
３ノードに接続され、第２抵抗が第１電圧端子と第２ノ
ードの間に接続されている、第２及び第３バイポーラ・
トランジスタと、そのコレクタとベースが相互に接続され、かつ第３電圧
端子に接続され、エミッタが第３ノード、第２ＦＥＴの
ソース・ドレイン経路、及び第２電圧端子と直列に接続
され、第２ＦＥＴのゲートが第２ノードに接続されてい
る、第４バイポーラ・トランジスタと、そのコレクタとベースが相互に接続され、かつ第３電圧
端子に接続され、エミッタが第２ノードに接続されてい
る、第５バイポーラ・トランジスタと、そのコレクタ・エミッタ経路が第１電圧端子と直列に接
続され、かつ第３抵抗を介して第２電圧端子に接続され
、エミッタが出力端子にも接続されている、第６バイポ
ーラ・トランジスタと、を含み、入力端子におけるＥＣ
Ｌレベル信号を出力端子におけるＣＭＯＳまたはＢＩＣ
ＭＯＳレベル信号に変換するように構成されている、Ｅ
ＣＬレベル信号をＣＭＯＳまたはＢＩＣＭＯＳレベル信
号に変換するための、ＢＩＣＭＯＳ単式フィードバック
・エミッタ・フォロア受信／レベル変換回路。