KR910008521B1 - 반도체집적회로 - Google Patents

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아끼라 우라가미
마사요시 요시무라
도시아끼 마쯔바라
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Abstract

내용 없음.

Description

반도체집적회로
제1도는 본 발명에 앞서서 본 발명자에 의해 검토된 논리용 반도체 집적회로 IC의 블록도.
제2도는 본 발명에 앞서서 본 발명자에 의해서 검토된 입력 버퍼의 회로도.
제3도는 제2도에서 입력버퍼의 전파 지연시간의 출력 용량 의존성을 표시한 도면.
제4도는 본 발명에 앞서서 본 발명자에 의해서 검토된 출력버퍼의 회로도.
제5도는 제4도에서 출력버퍼의 전파지연시간의 출력 부하용량 의존성을 표시한 도면.
제6도는 본 발명의 실시예에 의한 논리용 반도체 집적회로의 블록도.
제7도 및 제8도는 제6도의 회로에서 CMOS NAND 게이트(211)의 회로의 예를 도시한 도면.
제9도 및 제10도는 제6도의 회로 CMOS NOR게이트(211)의 회로의 예를 도시한 도면.
제11도 및 제12도는 제6도의 회로의 내부 논리 블록(21)내의 CMOS R-S 플립플롭회로의 예를 도시한 도면.
제13도는 제6도의 회로의 내부 논리 블럭(21)내의 CMOS 게이티드 R-S 플립플롭의 회로의 예를 도시한 도면.
제14도 내지 제31도는 본 발명의 실시예에 의한 입력 버퍼(20)의 레벨 변환기(201)의 여러 가지의 회로도.
제32도 내지 제34도 및 제36도는 본 발명의 실시예에 의한 출력버퍼(22)의 레벨 변환기(221)의 여러 가지 회로도.
제35도는 제1과 제2의 전파지연시간 tPHL, tPLH를 정의하는 입출력의 파형도.
제37도는 본 발명의 실시예에 의한 논리용 반도체 집적회로의 반도체 칩 표면에서 각 회로 블록의 배치도.
제38도는 본 발명의 실시예에 의한 논리용 반도체 집적회로의 반도체 칩의 리이드 프레임 LF의 탭 리이드 LF로의 접속 및 본딩 와이어의 접속상태를 도시한 구조도.
제39도는 본 발명의 실시예에 의한 회로의 수지로 충전한 후의 완성도.
제40도는 본 발명의 실시예에 의한 회로 및 다른 회로를 프린트 기판에 내장하는 것에 의해 구성된 전자시스템의 블록도.
* 도면의 주요부분에 대한 부호의 설명
20 : TTL-CMOS : 레벨 변환용 입력버퍼
21 : 내부 논리 블럭 22 : CMOS-TTL 레벨 변환용 출력버퍼
300 : 반도체 칩 30 : 전원용 본딩패드
301 : 수지 201, 221 : 레벨 변환기
211 : CMOS NAND 게이트
본 발명은 반도체 집적회로, 예를들면 입출력 레벨이 TTL 레벨, 내부 논리레벨이 CMOS 레벨인 논리용 반도체 집적회로에 적용해서 유효한 기술에 관한 것이다.
제1도는 본 발명에 앞서서 본 발명자에 의해 검토된 입출력 레벨이 TTL 레벨, 내부 논리 레벨이 CMOS 레벨인 논리용 반도체 집적회로 IC의 블록도를 도시한다.
이와 같은 회로 IC는 TTL 레벨의 입력신호 IN1, IN2,…INn을 CMOS 레벨의 신호로 레벨 변환을 하기 위한 입력버퍼(10), CMOS 레벨로 논리 연산동작을 실행하기 위한 내부 논리 블럭(11), 이 내부 논리 블럭(11)의 CMOS 레벨의 출력 신호를 TTL 레벨의 출력신호로 레벨변환하기 위한 출력버퍼(12)를 포함하고, 각 회로(10),(11),(12)는 5볼트의 전원전압 VCC가 공급되고, 적정하게 접지되어 있다.
입력버퍼(10)의 입력단자 IN1, IN2,…INn에 공급되는 하이레벨 입력전압 ViH10은 2.0볼트 이상, 로우레벨 입력전압 ViL10은 0.8볼트 이하로 설정된다. 따라서, 입력버퍼(10)의 입력단자 IN1, IN2,…INn에 관한 입력 임계전압 Vith10은 0.8볼트와 2.0볼트 사이인 1.3∼1.5볼트로 설정된다.
한편, 입력버퍼(10)의 출력으로부터 얻어지는 하이레벨 출력전압 VOH10은 내부 논리 블럭(11)의 하이레벨 입력전압 ViH11과 동일하게 설정되며, 입력버퍼(10)의 출력으로부터 얻어지는 로우레벨 입력전압 ViOL10은 내부 논리 블럭(11)의 로우레벨 입력전압 VIL11과 동일하게 설정된다. 따라서, 내부 논리 블럭(11)내의 CMOS인버터를 구성하는 P채널 MOSFET의 임계전압 VTP, N채널 MOSFET의 임계전압을 VTN, 전원전압을 VCC로 하면, 상기 전압 VOH11, ViH11, VOL10, ViL11은 각각 다음과 같이 설정된다.
ViH10= ViH11〉VCC-|VTP|
VOL11= ViL11〈VTN
VCC를 5볼트, |VTP|를 0.6볼트, VTN을 0.6볼트로 설정하면, VOH10과 ViH11은 4.4볼트 이상으로, VOL10과 ViL11은 0.6볼트 이하로 설정된다.
따라서, 내부 논리 블럭(11)내의 CMOS인버터의 입력논리 임계전압 Vith11은 0.6볼트와 4.4볼트 사이인 약 2.5볼트로 설정된다.
마찬가지로 내부논리블록(11)의 하이레벨 출력전압 VOH11과 출력버퍼(12)의 하이레벨 입력전압 ViH12는 4.4볼트 이상으로 설정되고, 내부 논리 블럭(11)의 로우레벨 출력전압 VOL과 출력버퍼(12)의 로우레벨 입력전압 ViL12는 0.6볼트 이하로 설정되며, 출력버퍼(12)의 입력논리 임계전압 Vith12는 0.6볼트와 4.4볼트 사이인 약 2.5볼트로 설정되어 있다.
출력버퍼(12)가 TTL 레벨의 출력신호를 발생하도록 출력버퍼(12)의 하이레벨 출력전압 VOH12는 2.7볼트 이상으로 로우레벨 출력전압 VOH12는 0.5볼트 이하로 설정되어 있다.
제2도는 본 발명에 앞서서 본 발명자에 의해서 검토된 하나의 입력버퍼(10)을 도시한 회로도이며, P 채널 MOSFET MP1, MP2, N채널 MOSFET Mn1, Mn2, Mn3저항RP로 구성되어있다. 각 MOSFET의 게이트, 소오스, 드레인은 각각 기호 g, s, d로 표시되어 있다.
MP1과 Mn1로 구성된 제1단 CMOS 인버터와 MP2와 Mn2로 구성된 제2단 CMOS 인버터는 종속 접속되고, RP와 Rn3은 Mp1과 Mn1의 게이트 절연막을 보호하기 위한 게이트 보호회로를 구성한다. 제2단 CMOS 인버터의 MP2와 Mn2의 드레인에 접속된 출력용량 CS는 실질적으로 MP2와 Mn2의 드레인 용량, 입력버퍼(10)의 출력과 내부논리 블록(11)의 입력사이의 배선 부유용량, 내부 논리 블럭의 입력용량(11)에 의해서 그 값이 결정된다.
각 MOSFET MP1, MP2, Mn1, Mn2Mn3의 채널 폭 W와 채널 길이 L의 비 W/L은 각각 27/3.5, 42/3, 126/3.5, 42/3, 15/3으로 설정되고, 저항 RP는 2㏀으로 설정되어 있다.
제3도는 제2도의 입력버퍼(10)의 전파지연시간 tPHL, tPLH의 상기 출력용량 CS의 의존성을 표시하고, 가로축은 전파지연시간, 세로축은 출력용량 CS를 표시하고 있다.
제35도는 도시한 것과 같이 제1전파지연시간 tPHL은 입력 INPUT가 50%값을 경계로 하여 변화하고 나서, 출력 OUTPUT가 하이레벨에서 로우레벨로 변화할 때 그 50%값을 경계로 해서 변화할 때가지의 시간으로서 정의되며, 제2전파지연시간 tPLH은 입력 INPUT가 50%값을 경계로 하여 변화하고 나서, 출력 OUTPUT가 로우레벨에서 하이레벨로 변화하는데 그 50%값을 경계로 해서 변화할 때가지의 시간으로서 정의된다. 그리고, 제35도에 있어서 tf는 하강시간, tr은 상승시간으로 정의된다.
따라서, 제3도에서 이해된 바와 같이 제2도의 입력버퍼(10)의 제1전파지연시간 tPHL의 출력용량 의존성 KHL(=ΔtPHL/ΔCS)은 약 0.8nsec/pF, 제2전파지연시간 tPLH이 출력용량 의존성 KLH(=ΔtPHL/ΔCS)는 약 1.4nsec/pF로 모두가 큰 것으로 된다.
제2도의 입력버퍼(10)에 있어서는 입력 임계전압 Vith10을 약 1.3 내지 1.5볼트로 설정하기 위하여 제1단 CMOS 인버터의 MP1과 Mn1의 채널폭과 채널길이의 비 W/L을 매우 다르게 하고 있으며, 전파지연시간 tPHL, tPLH의 출력용량 의존성 KHL, KLH를 작게하기 위해 제2단 CMOS 인버터의 MP2와 Mn2의 비 W/L을 모두 42/3의 큰 값으로 해서 MP2와 Mn2의 채널 콘덕턴스를 크게 하고 있다.
양 출력용량 의존성 KHL, KLH를 적게하기 위해서는 제2단 CMOS 인버터의 MP2와 Mn2의 비 W/L을 더욱더 크게 하면 좋으나, 이것은 다음의 이유에 의해 집적 회로 칩 표면상에서의 입력버퍼(10)의 점유면적의 많은 증대를 초래하여 집적밀도 향상에 대한 장해로 된다.
즉, 집적회로의 제조기술에 있어서 현재 미세화가 활발히 진행되고 있으나. 현재의 자외선 노출에 의한 포토리도그래피로써 MOSFET의 채널길이 L은 3㎛가 하한치이며, MOSFET의 비 W/L 을 매우 큰 수치로 하기 위해서는 그 채널폭 W를 매우 큰 수치로 하지 않으면 안되며, 최종적으로는 그 MOSFET의 소자영역의 면적의 현저한 증대를 초래하기 때문이다.
한편, 제4도는 본 발명에 앞서서 본 발명자에 의해서 검토된 하나의 출력버퍼를 도시한 회로도이며, P 채널 MOSFET MP4, N채널 MOSFET Mn4로 구성되어 있다.
각 MOSFET의 게이트, 소오스, 드레인은 각각 기호 g, s, d로 표시되어 있다.
집적회로 IC내에서 내부 논리 블럭(11)의 CMOS 레벨의 출력신호는 출력버퍼(12)의 MP4와 Mn4의 게이트에 인가되어 있다. 30번 단자에는 5볼트의 전원전압 VCC가 공급되어 있다. 따라서, 출력버퍼(12)의 입력논리임계전압 Vith12를 약 2.5볼트로 설정하기 위해서 MP4와 Mn4의 비 W/L은 서로 동일한 값으로 설정된다.
제4도에는 마찬가지로 TTL 회로(14)가 표시되어 있고, 그 회로(14)에는 35번 단자를 거쳐서 5볼트의 전원전압 VCC가 공급되어 있다. 20번 단자에서 TTL 레벨의 출력버퍼(12)의 출력신호가 얻어져, 32번 단자를 거쳐서 TTL 회로(14)의 멀티-이미터 트랜지스터 Q1의 하나의 이미터에 공급되어 있다.
한편, TTL 회로로서는 표준형 TTL 회로, 쇼트키 TTL 회로, 저전력 쇼트키 TTL 회로, 어드밴스드 저전력 쇼트키 TTL 회로가 발표되고 있으며, 이들이 특성은 서로가 다소 다르게 되어 있다.
또한, 출력버퍼(12)의 출력은 다수의 TTL 회로(14)의 입력을 동시에, 또한 병렬로 구동할 필요가 있다. 이 구동 능력의 하나의 표준으로서는 저전력 쇼트키 TTL 회로의 20개의 입력을 병렬로 구동 가능한 것이다.
출력버퍼(12)의 출력이 로우레벨일 때 저전력 쇼트키 TTL 회로이 1개의 입력으로부터 0.4mA의 로우레벨 입력전류 IIL가 출력버퍼(12)의 N채널 MOSFET Mn4의 드레인, 소오스 경로로 흘러간다. 따라서, 상술한 바와 같이 20개의 입력을 출력버퍼(12)가 로우레벨로 구동하기 위해서 Mn4는 합계 8mA로 흐르게 해야 한다.
한편, 출력버퍼(12)의 로우레벨 출력전압 VOL12는 상술한 바와 같이 0.5볼트 이하이여야만 되기 때문에, 출력버퍼(12)의 N채널 MOSFET Mn4의 ON 저항 RON은 0.5볼트/8mA=62.5Ω정도의 적은 값으로 설정하지 않으면 안된다.
이와 같이 Mn4의 ON 저항 RON을 적은 값으로 하기 위해서는 Mn4의 비 W/L를 700/3 내지 1000/3이라는 매우 큰 값으로 하지 않으면 안된다. 한편, 상술한 바와 같이 출력버퍼(12)의 입력논리 임계전압 Vith를 약 2.5볼트에 설정하기 위해서는 MP4와 Mn4의 비 W/L을 모두 같은 값으로 할 필요가 있기 때문에 출력버퍼(12)의 P채널 MOSFET MP4의 비 W/L도 700/3 내지 1000/3이라는 매우 큰 값으로 하지 않으면 안된다.
이것은 마찬가지로 집적회로 칩 표면 위에서의 출력버퍼(12)의 점유면적의 현저한 증대를 초래하고, 집적밀도 향상에 대해서 방해될 뿐만 아니라, 다음의 이유에 의해 내부 논리 블럭(11)의 스위칭속도이 현저한 저하를 일으킨다.
즉, 출력버퍼(12)에서 두 개의 MOSFET MP4, Mn4비 W/L을 모두 큰 값으로 하면, 두 개의 MOSFET MP4, Mn4의 게이트 용량도 비례해서 큰 값으로 된다. 이들 MP4, Mn4의 게이트 용량은 내부 논리 블럭(11)의 출력 부하 용량으로 되기 때문에, 내부 논리 블럭(11)의 출력 저항과 이들 게이트용량이 내부 논리 블럭(11)의 스위칭 속도의 저하를 일으킨다.
한편, 출력버퍼(12)의 출력은 집적회로 IC의 외부출력단자(20번 단자)에서 출력될 뿐만 아니라, 외부배선을 거쳐서 다수의 TTL 회로(14)의 입력단자에 접속되기 때문에, 출력버퍼(12)의 출력부하용량 CX는 매우 큰 값으로 될 때도 있다.
제5도는 제4도의 출력버퍼(12)의 출력부하용량 CX에 대한 전파지연시간 tPHL, tPLH의 의존성을 나타내며, 가로축은 전파지연시간, 세로축은 출력부하용량을 표시하고 있다.
따라서, 제5도에서 이해되는 것과 같이 제4도의 출력버퍼(12)의 제1전파지연시간 tPHL의 용량 의존성 KHL(=ΔTPHL/…CX)은 약 0.3nsec/pF, 제2전파지연시간 TPLH의 용량 의존성 KLH(=ΔtPLH/…CX)는 약 0.17nsec/pF로 모두가 큰 것으로 된다.
따라서, 본 발명의 배경기술로 된 제2도의 입력버퍼(10)의 문제점을 요약하면 다음과 같이 된다.
입력버퍼(10)의 전파지연시간의 출력용량 의존성을 작게 하기 위해서는 입력버퍼(10)의 제2단 CMOS 인버터에서 두 개의 MOSFET MP2, Mn2의 비 W/L을 크게 하지 않으면 안되고, 집적밀도의 향상에 대해서도 방해가 된다. 특히, 집적회로 IC가 마스터 슬라이드 방식 또는 세미 커스텀의 게이트 어레이 방식일 때는 입력버퍼(10)의 출력에 내부논리 블록(11)내의 매우 많은 게이트 입력단자가 접속될 가능성이 있으며 입력버퍼(10)의 출력용량 CS가 매우 크게될 때 상기의 문제점은 매우 증대하게 된다.
더우기, 입력버퍼(10)의 제1단은 CMOS 인버터 MP1, Mn1로 구성되어 있기 때문에 RP와 Mn3으로 구성된 게이트 보호회로를 접속하여도 입력단자 IN1에 인가되는 서지전압에 대한 두 개의 MOSFET의 게이트 절연막의 파괴강도는 충분하지 않다.
또한, 본 발명의 배경기술로된 제4도의 출력버퍼(12)의 문제점을 요약하면 다음과 같이 된다.
출력버퍼(12)의 입력 논리 임계전압 Vith12를 약 2.5볼트에 설정함과 동시에 출력버퍼(12)의 로우 레벨 출력시의 전류 흡입능력을 높이기 위해서는 두 개의 MOSFET MP4, Mn4의 비 W/L을 모두 서로 동일하게 또한 큰 수치로 하지 않으면 안되고, 집적밀도 향상에 대해서도 방해가 된다.
출력버퍼(12)의 양 MOSFET MP4, Mn4의 비 W/L을 크게 하면, 두 개의 MP4, Mn4의 게이트 용량도 커진다. 따라서, 내부 논리 블럭의 출력저항과 이들 게이트 용량이 내부논리블록(11)의 스위칭 속도의 저하를 초래한다. 특히, 내부 논리 블럭(11)의 출력단이 출력 저항이 큰 MOSFET으로 구성되어 있을 때는 그 스위칭 속도의 저하가 큰 문제로 된다.
출력버퍼(12)가 MOSFET MP4, Mn4로 구성되어 있기 때문에, 전파지연시간의 출력 부하용량 CX에 대한 의존성이 크다. 특히, 출력버퍼(12)의 출력에 다수 TTL 회로의 입력단자가 접속될 때는 이 문제점이 중요하게 된다.
본 발명의 목적은 CMOS 레벨의 입력신호가 인가되는 것에 의해 CMOS 레벨의 출력신호를 발생하는 내부 논리 블럭, 그 내부 논리 블럭을 위한 TTL-CMOS 레벨 변환과 같은 레벨 변환용 입력버퍼, CMOS-TTL 레벨 변환과 같은 레벨 변환용 출력버퍼를 갖는 반도체 집적회로장치에 있어서, 집적밀도의 향상을 가능하게 함과 동시에, 상기 입력버퍼 및 상기 출력버퍼의 동작속도의 출력용량 의존성을 적게 하며, 또 이러한 동작속도를 향상시키는데 있다.
본 발명의 상기와 그 외의 목적과 새로운 특징은 본 발명 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
본 발명에 있어서, 기술되는 발명중에서 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, CMOS 레벨로 동작하는 내부 논리 블럭을 위한 TTL-CMOS 레벨 변환용 입력버퍼의 레벨 변환기에 있어서는 그 레벨 변환기의 출력용량의 충전 또는 방전을 실행하는 출력 트랜지스터를 바이폴라 트랜지스터로 구성하는 것에 의해, MOSFET와 비교해서 바이폴라 트랜지스터는 작은 소자 치수로도 출력저항이 작고 전류 증폭율이 크며, 큰 충전 전류 또는 방전 전류가 얻어지는 작용에 의해 입력버퍼의 전파 지연시간 및 그 용량 의존성을 작게 한다는 목적을 달성할 수 있다.
또한, CMOS 레벨로 동작하는 내부 논리 블럭을 위한 CMOS-TTL 레벨 변환용 출력버퍼의 레벨 변환기에 있어서는 레벨 변환기의 출력 부하용량의 충전 또는 방전을 실행하는 출력 트랜지스터를 바이폴라 트랜지스터로 구성하므로 MOSFET와 비교해서 바이폴라 트랜지스터는 작은 소자 치수로도 출력 저항이 작고 전류증폭율이 크며, 큰 충전전류 또는 방전전류가 얻어지는 작용에 의해 입력버퍼의 전파지연시간 및 그 용량 의존성을 작게 한다는 목적을 달성할 수가 있다.
다음에 본 발명의 실시예를 도면에 따라 설명한다.
제6도는 본 발명의 실시예에 의한 논리용 반도체 집적회로 IC의 블록도를 도시하고, 제1도의 입력버퍼(10)의 동작과 동일한 동작을 실행하는 TTL-CMOS 레벨 변환용 입력버퍼(20), 제1도의 내부 논리 블럭(11)과 마찬가지로 CMOS 레벨로 동작하는 내부 논리 블럭(21), 제1도의 출력버퍼(12)의 동작과 동일한 동작을 실행하는 CMOS-TTL 레벨 변환용 출력버퍼(22)를 포함하고, 각 회로 (20),(21),(22)는 30번 단자를 거쳐서 5볼트의 전원전압 VCC가 공급됨과 동시에 31번 단자를 거쳐서 적정하게 접지되어 있다.
입력버퍼(20)은 다수개의 TTL-CMOS 레벨 변환기(201),(202),…(20n)이 있고, 각 입력은 1번 단자, 2번 단자 …19번 단자에 각각 접속되고, 각 출력은 내부 논리 블럭(21)과 회로 IC 내부에서 알루미늄 배선층에 의해 접속되어 있다.
내부 논리 블럭(21)은 CMOS NAND 게이트(211), (212), (213), (214), CMOS NOR 게이트(21(l-1)), (21 l)또한 필요에 따라서는 CMOS 배타적 논리합 게이트, CMOS 트랜스미션 게이트, CMOS 인버터등을 포함하고 있다.
CMOS NAND 게이트(211)은, 예를들면 제7도에 도시한 것과 같이 P 채널 MOSFET M1, M2와 N 채널 MOSFET M3, M4를 포함한 순 CMOS(pure CMOS)회로로 구성되어 있다. 또한 CMOS NAND 게이트(211)의 다른예로서는 제8도에 도시한 것과 같이 NPN 트랜지스터 Q1, Q2, 저항 R1, R2를 포함한 준 CMOS(quasi-CMOS) 회로로 구성될 수도 있고, 이러한 준 CMOS 회로는 그 출력단이 바이폴라 트랜지스터 Q1, Q2로 구성되어 있기 때문에, 출력구동능력이 향상되어, 전파 지연시간의 출력부하 용량의존성을 적게 할 수가 있다.
또한, CMOS NOR 게이트(21l)은, 예를들면 제9도에 도시한 것과 같이 P채널 MOSFET M1, M2와 N채널 MOSFET M3, M4를 포함한 순 CMOS 회로로 구성되어 있다. 또한, CMOS NOR 게이트(21l)은, 다른 예로서는 제10도에 도시한 것과 같이 NPN 트랜지스터 Q1, Q2, 저항 R1, R2를 포함한 준 CMOS 회로에 구성될 수도 있고, 이러한 준 CMOS 회로는 그 출력단이 바이폴라 트랜지스터 Q1, Q2에 의해 구성되어 있기 때문에, 출력 구동능력이 향상되고, 전파지연 시간의 출력부하용량 의존성을 적게 할 수가 있다.
내부 논리 블럭(21)에 있어서, 이들의 CMOS NAND 게이트, CMOS NOR 게이트는 마스터 슬라이스방식 또는 세미 커스텀의 게이트 어레이 방식에 따라서 여러 형태로 접속된다.
예를들면 제11도에 도시한 것과 같이 2개의 CMOS NAND 게이트를 조합시키는 것에 의해, 또는 제12도에 도시한 것과 같이 2개의 CMOS NOR 게이트를 조합시키는 것에 의해 R-S 플립플롭이 구성되고, 제13도에 도시한 것과 같이 4개의 CMOS NOR 게이트를 조합시키는 것에 의해 클럭신호 C에 의해 제어되는 게이티드 R-S 플립플롭이 구성된다.
이와 같이 사용자의 필요에 대응하는 마스터 슬라이드 방식 또는 게이트 어레이 방식의 논리용 반도체 집적회로 IC에 있어서 그 배선 패턴만을 변경하는 것에 의해 입력버퍼(20)의 레벨 변환기(201),(202)…(20n)의 출력과 내부 논리 블럭(21)의 여러 가지의 게이트 또는 인버터의 입력의 사이는 여러형태로 접속되고, 마찬가지로 내부 논리 블럭(21)의 여러 가지의 게이트 또는 인버터의 출력과 출력버퍼(22)의 레벨 변환기(221),(222)…(22m)의 입력의 사이는 여러 가지 형태로 접속된다.
출력버퍼(22)는 다수개의 CMOS-TTL 레벨 변환기(221),(222),…(22m)이 있고, 각 출력은 20번 단자, 21번 단자, …29번 단자에 접속되어 있다.
입력버퍼(20)의 레벨 변환기(201),(202)…,(20n)의 본질적 특징은 다음과 같다.
(1) 각 레벨 변환기(201),(202)…,(20n)의 입력 임계전압 Vith는 TTL 로우 레벨 입력전압 0.8볼트와 TTL 하이레벨 입력전압 20볼트 사이에 설정되어 있다.
(2) 그 입력단자에 공급되는 입력신호에 응답해서 각 레벨 변환기(201),(202)…,(20n)의 출력용량 CS의 충전 또는 방전을 실행하는 출력 트랜지스터는 바이폴라 트랜지스터로 구성되어 있다.
더우기, 입력버퍼(20)의 레벨 변환기(201), (202), … ,(20n)의 바람직한 실시형태상의 가장 적합한 특징은 다음과 같다.
(3) 상기(2)의 출력용량 CS의 방전을 실행하는 바이폴라 출력 트랜지스터 Q1의 베이스와 콜렉터 사이에 쇼트키 배리어 다이오드가 접속되어 있다.
(4) 각 레벨 변환기(201),(202)…,(20n)의 입력단자에 공급되는 입력신호에 응답해서 그 출력에 의해 바이폴라 출력 트랜지스터 Q1의 베이스를 구동하기 위한 구동트랜지스터 Q2의 베이스와 콜렉터 사이에 제2의 쇼트키 배리어 다이오드가 접속되어 있다.
(5) 각 레벨 변환기(201),(202)…,(20n)의 출력 용량 CS의 충전을 실행하는 출력 트랜지스터도 바이폴라 트랜지스터 Q3로 구성되어 있다.
(6) 고입력 임피던스 및 증폭작용을 갖는 MOS 버퍼를 거쳐서 구동 트랜지스터 Q2의 베이스 또는 콜렉터 신호가 충전용 바이폴라 출력 트랜지스터 Q3의 베이스에 전달된다.
(7) 각 레벨 변환기(201),(202)…,(20n)의 입력단자와 구동 트랜지스터 Q2의 베이스 사이에는 레벨 시프트용의 쇼트키 배리어 다이오드 D1이 접속되어 있다.
(8) 각 레벨 변환기(201),(202)…,(20n)의 입력단자와 구동 트랜지스터 Q2의 베이스 사이에는 PNP에 이미터 플로워 트랜지스터 Q4와 레벨 시프트용의 PN 접합 다이오드 D2가 접속되어 있다.
제14도 내지 제31도는 본 발명의 실시예에 의한 입력버퍼(20)의 레벨 변환기(201)의 여러 가지 회로도를 도시하고, 이들 전체의 레벨 변환기는 상기 (1) 및 (2)의 본질적 특징을 가지고 있다. 더우기, 이들의 레벨 변환기는 상기 (3) 내지 (8)의 가장 적합한 특징중 적어도 1가지를 갖고 있다.
제14도의 레벨 변환기(201)에 있어서, 입력단자 IN1은 레벨시프트용 쇼트키 배리어 다이오드 D1의 캐소드에 접속되고, 다이오드 D1의 애노드는 구동트랜지스터 Q2의 베이스에 접속되어 있다. 이 다이오드 D1의순방향 전압 VF는0.35볼트 내지 0.41볼트에 설정될 수 있도록 배리어 금속의 종류 및 배리어 면적이 정해진다. 제15도 내지 제31도의 레벨 변환기의 쇼트키 배리어 다이오드 D1의 순방향 전압 VF도 마찬가지로 0.35볼트 내지 0.41볼트에 설정되어 있다.
더우기, 제14도에 있어서 구동트랜지스터 Q2의 방전용 출력 트랜지스터 Q1은 그 후크형상의 베이스 전극신호로 표시되는 것과 같이, 그 베이스와 콜렉터 사이에는 쇼트키 배리어 다이오드D가 접속되어 있다. 이와 같이 쇼트키 배리어 다이오드가 접속된 클램프드 트랜지스터(clamped transistor)는 잘 알려진 바와 같이 매우 작은 축적시간을 갖는다. 다음의 실시예에 있어서 후크형상의 베이스 전극 신호가 있는 트랜지스터는 이러한 클램프드 트랜지스터라는 것을 표시하고 있다. 그리고, 방전용 출력 트랜지스터 Q1의 베이스는 그 베이스 전하 방전용의 5㏀의 저항 R10을 거쳐서 접지 전위점에 접속되어 있다.
또, 제14도에 있어서 전원전압 VCC와 쇼트키 배리어 다이오드 D1의 애노드 사이에는 18㏀의 저항 R11와 2㏀의 저항 R12가 직렬 접속되어 있다.
저항 R11, R12의 공통 접속점은 위상 반전기로서의 P채널 MOSFET MP10의 게이트에 접속되고 MOSFET MP10의 드레인은 충전용 출력 트랜지스터 Q3의 베이스에 접속되어 있다.
더우기, 레벨 변환기(201)이 로우레벨출력을 발생할 때 출력 트랜지스터 Q3을 확실하게 "OFF"시키기 위해서, 다이오드 D3이 접속되어 있다. 충전용 트랜지스터 Q3의 이미터에 있어서의 레벨 변환기(201)의 출력은 출력 용량 CS에 접속됨과 동시에 내부 논리 블럭(21)의 CMOS NAND 게이트(211)의 입력에 접속되어 있다.
또, 바이폴라 트랜지스터 Q1, Q2, Q3의 각 이미터 면적은 100㎛²내지 144㎛²으로 설정되며, 더우기 이것보다 적은 먼적으로 하는 것도 가능하다. 또한 MOSFET의 비 W/L은 32/3내지 64/3의 수치로 되어 있다.
이상의 구성으로 된 제14도의 실시예에 있어서는 다음의 전파지연시간 및 그 출력용량 의존성이 있는 것이 본 발명자에 의해 확인되었다.
tPHL(단, CS=OpF일 때) : 1.6nsec
tPLH(단, CS=OpF일 때) : 5.7nsec
KHL: 0.4nsec/pF
KLH: 0.4nsec/pF
상기의 전파지연시간 tPHL, tPLH및 출력용량 의존성 KHL, KLH의 특성과 비교해서 우수한 것이라고 이해된다.
더우기, 제14도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.
(1) 쇼트키 배리어 다이오드 D1의 순방향 전압은 VF는 0.35내지 0.41볼트에 설정되고 트랜지스터 Q1,Q2의 베이스-이미터 사이의 접압 VBE1,VBE2는 약 0.75볼트이기 때문에, 레벨 변환기(201)의 입력 임계전압 Vith는 다음과 같이 설정된다.
Vith= -VF+VBE1+VBE2
=1.09∼1.15[V]
(2) 레벨 변환기(201)의 출력 용량 CS의 방전 또는 충전을 실행하는 출력 트랜지스터 Q1, Q3을 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 동작속도 또는 전파지연시간 및 그 출력용량 의존성을 적게 할 수가 있다.
(3) 포화영역으로 구동되는 트랜지스터 Q1, Q2의 각 베이스와 각 콜렉터 사이에는 각 쇼트키 배리어 다이오드가 접속되어 있기 때문에, 두 개의 트랜지스터 Q1, Q2가 "ON"에서 "OFF"으로 스위칭 동작을 할 때 그 축적시간을 작게할 수가 있다.
(4) 저항 R11, R12의 공통 접속점의 전위가 상승해서 위상 반전용 MOSFET MP10충전용 출력 트랜지스터 Q3이 "OFF로 될때, MOSFET MP10의 게이트의 입력 임피던스는 매우 높기 때문에, 상기 공통 접속점에서 MP10의 게이트에 유입하는 전류는 대단히 적게 된다. 따라서 MOSFET MP10이 아니고, 바이폴라 트랜지스터로 위상 반전기를 구성할 때와 비교하면, 충전용 출력 트랜지스터 Q3를 "OFF에서 "ON"으로 스위칭 하기위한 동작 속도가 향상된다.
제15도의 레벨 변환기(201)은 다른 PN 접합 다이오드 D4가 추가되어 있는 점만이 제14도와 다르며, 이러한 D4의 추가에 의해 레벨 변환기의 로우레벨 출력전압을 더욱 저하할 수가 있다.
제15도의 레벨 변환기(201)에 대해서는 그 전파지연시간 및 그 출력용량 의존성이 본 발명자에 의해 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 1.89sec
tPLH(단, CS=OpF일 때) : 6.37nsec
KHL: 0.4nsec/pF
KLH: 0.4nsec/pF
더우기, 제15도의 레벨 변환기(201)에 있어서도 제14도일때와 같은 이유에서 바라는 특성을 얻을 수가 있었다.
제16도의 레벨 변환기(201)은 구동 트랜지스터 Q2의 콜렉터 접속방법만이 제14도와 다르며, 이러한 제16도의 레벨 변환기의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 1.81sec
tPLH(단, CS=OpF일 때) : 5.08nsec
KHL: 0.4nsec/pF
KLH: 0.4nsec/pF
또, 제16도의 레벨 변환기(201)에 있어서도 제14도와 같은 이유에서 바라는 특성을 얻을 수가 있었다
제17도의 레벨 변환기(201)은 위상 반전용 MOSFET MP10의 드레인과 충전용 출력 트랜지스터 Q3의 베이스 사이에 따른 NPN 트랜지스터 Q5가 접속되어 있는 점만이 제15도와 다르며, 이러한 제17도의 레벨 변환기의 전파지연시간 및 그 출력용량 의존성은 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 2.01nsec
tPLH(단, CS=OpF일 때) : 7.30nsec
KHL: 0.4nsec/pF
KLH: 0.4nsec/pF
제18도의 레벨 변환기(201)에 있어서는 트랜지스터 Q1, Q2는 쇼트키 배리어 다이오드가 부가된 클램프드 트랜지스터이며, 방전용 출력 트랜지스터 Q1의 베이스는 베이스 전하 방전용의 5㏀의 저항 R10을 거쳐서 접지 전위점에 접속되어 있다. 또 트랜지스터 Q2의 콜렉터에는 콜렉터 전류 제한용의 20㏀의 저항 R13이 접속되어 있다.
전원전압 VCC와 쇼트키 배리어 다이오드 D1의 애노드 사이에는 18㏀의 저항 R11과 2㏀의 저항 R12가 직렬로 접속되어 있다. 두 개의 저항 R11, R12의 공통 접속점은 충전용 출력 트랜지스터로서 의 P채널 MOSFET MP11의 게이트에 접속되어 있다. 또한, 이 MP11의 비 W/L는 64/3이다.
이러한 제18도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 1.9nsec
tPLH(단, CS=OpF일 때) : 2.9nsec
KHL: 0.4nsec/pF
KLH: 1.3nsec/pF
더우기, 제18도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있었다
(1) 제14도일때와 같이 레벨 변환기(201)의 입력임계전압 Vith를 1.09 내지 1.15볼트에 설정할 수가 있다.
(2) 레벨 변환기(201)의 출력 용량 CS의 방전을 실행하는 출력 트랜지스터 Q1은 출력저항이 적은 바이폴라 트랜지스터에 구성되어 있기 때문에, 출력용량 방전시의 스위칭 동작속도 또는 전파지연시간 및 그 출력용량의존성을 작게 할 수가 있다.
(3) 제14도일때와 같이 트랜지스터 Q1, Q2의 축적시간을 적게 할 수가 있다.
제19도의 레벨 변환기(201)에 있어서는 트랜지스터 Q1, Q2는 쇼트키 배리어 다이오드가 부가된 클램프드 트랜지스터이며, 방전용 출력 트랜지스터 Q1의 베이스는 베이스 전하 방전용의 5㏀의 저항 R10을 거쳐서 접지 전위점에 접속되어 있다. 트랜지스터 Q2의 콜렉터에는 8㏀의 저항 R15가 접속되고, 전원전압 VCC와 쇼트키 배리어 다이오드 D1의 애노드 사이에는 20㏀의 저항 R14가 접속되어 있다. 구동 트랜지스터 Q2의 콜렉터 신호는 충전용 출력 트랜지스터로써 N채널 MOSFET Mn12의 게이트에 접속되어 있다. 또한 이 Mn12의 비 W/L는 64/3로 설정되어 있다.
이러한 제19도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 1.1nsec
tPLH(단, CS=OpF일 때) : 8.6nsec
KHL: 0.3nsec/pF
KLH: 2.0nsec/pF
더우기, 제19도의 레벨 변환기(201)은 제18도일때와 같은 이유에 의해 바라는 특성을 얻을 수가 있었다.
제20도의 레벨 변환기(201)에 있어서 트랜지스터 Q1, Q2는 마찬가지로 클램프드 트랜지스터이며, 방전용 출력 트랜지스터 Q1의 베이스는 베이스 전하 방전용의 5㏀의 저항 R10을 거쳐서 접지 전위점에 접속되어 있다. 트랜지스터 Q2의 콜렉터에는 10㏀의 부하저항 R16이 접속되고, 전원전압 VCC와 쇼호키 배리어 다이오드 D1의 애노드 사이에는 20㏀의 저항 R14가 접속되어 있다. 구동 트랜지스터 Q2의 콜렉터 신호는 증폭용 트랜지스터로써 N채널 MOSFET Mn13의 게이트에 인가되고, Mn13의 비 W/L는 32/3로 설정되고, Mn13의 드레인에는 20㏀의 부하저항 R17이 접속되어 있다. Mn13의 드레인 신호는 증폭용 트랜지스터로써 P채널 MOSFET MP13의 게이트에 인가되고, MP13의 비 W/L는 64/3로 설정되고, Mn13의 드레인에는 10㏀의 부하저항 또는 충전용 바이폴라 출력 트랜지스터 Q3의 베이스 전하 방전용 저항으로써의 R18이 접속되어 있다.
이러한 제20도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 2.2nsec
tPLH(단, CS=OpF일 때) : 7.5nsec
KHL: 0.4nsec/pF
KLH: 0.4nsec/pF
더우기, 제20도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있었다
(1) 제14도일때와 같이 레벨 변환기(201)의 입력임계전압 Vith를 1.09 내지 1.15볼트에 설정할 수가 있다.
(2) 제14도일때와 같이 출력 용량 CS의 충방전에 있어서 스위칭 동작속도 또는 전파 지연시간 및 그 출력용량의존성을 적게 할 수가 있다.
(3) 제14도일때와 같이 트랜지스터 Q1, Q2의 축적시간을 적게할 수가 있다.
(4) 구동 트랜지스터 Q2의 콜렉터 전위가 상승해서 충전용 출력 트랜지스터 Q3이 "OFF에서 "ON"으로 스위치동작할 때, 증폭용 MOSFET Mn13과Mp13은 Q2의 콜렉터 전위변화를 증폭해서 Q3의 베이스에 전달할 뿐만 아니라, MOSFET Mn13의 게이트 입력 임피던스가 매우 큰 것에 의해 Q2의 콜렉터로부터 Q3의 베이스로의 큰 베이스 전류의 직접 유입을 금지하기 때문에 , 출력 트랜지스터 Q3의 스위칭 속도를 향상할 수 있다.
제21도의 레벨 변환기(201)에 있어서 Q1, Q2는 클램프드 트랜지스터, D1은 레벨 시프트용의 쇼트키 배리어 다이오드이고, 저항 R10, R14, R15은 각각 5㏀, 20㏀ ,8㏀로 설정되어 있다. 구동 트랜지스터 Q2의 콜렉터신호는 전압 증폭기로써 CMOS 인버터를 구성하는 P채널 MOSFET MP14와 N채널 MOSFET Mn14의 양 게이트에 인가되어, 두개의 MOSFET MP11, Mn14의 드레인 신호는 충전용 트랜지스터로서 P채널 MOSFET MP14의 게이트에 인가된다. MP14, Mn14, MP11의 각각의 비 W/L은 각각 24/3, 22/3, 64/3로 설정되어 있다.
이러한 제21도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 2.02nsec
tPLH(단, CS=OpF일 때) : 4.27nsec
KHL: 0.42nsec/pF
KLH: 1.32nsec/pF
더우기, 제21도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있었다
(1) 제14도일때와 같이 레벨 변환기(201)의 입력임계전압 Vith를 1.09 내지 1.15볼트에 설정할 수가 있다.
(2) 레벨 변환기(201)의 출력 용량 CS의 방전을 실행하는 출력 트랜지스터 Q1은 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 출력용량이 방전시의 스위칭 동작속도 또는 전파 지연시간 및 그 출력용량 의존성을 적게 할 수가 있다.
(3) 제14도일 때와 같이 트랜지스터 Q1, Q2의 축적시간을 적게할 수가 있다.
제22도의 레벨 변환기(201)에 있어서, Q1은 방전용 출력 트랜지스터로서의 클램프드 트랜지스터이며, 입력단자 IN1에는 레벨 시프트용 쇼트키 배리어 다이오드 D1의 캐소드가 접속되어 있다. D1의 애노드와 Q1의 베이스의 사이에는 레벨 시프트용의 PN 접합 다이오드 D5가 접속되고, 전원전압 VCC와 D1,D5의 양 애노드 사이에는 10㏀와 같은 저항값으로 정해진 저항 R19, R20이직렬로 접속되고, 입력단자 IN1과 Q1의 베이스의 사이에는 베이스 전하 방전용의 쇼트키 배리어 다이오드 D6이 접속되어 있다.
저항 R19, R20의 공통 접속점은 충전용 출력 트랜지스터로써 P채널 MOSFET Mp11의 게이트에 접속되고 Mp11의 비 W/L은 64/3으로 설정되어 있다.
이러한 제22도의 레벨 변환기의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 2.44nsec
tPLH(단, CS=OpF일 때) : 5.41nsec
KHL: 1.0nsec/pF
KLH: 5.3nsec/pF
더우기, 제22도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있었다.
(1) 쇼트키 배리어 다이오드 D1의 순방향 전압 VF는 0.35 내지 0.41볼트에 설정되고, PN 접합 다이오드D5의 순방향 전압은 VF는 0.75볼트에 설정되며, 트랜지스터 Q1의 베이스이미터 사이의 전압 VBE1는 약 0.75볼트이기 때문에, 트랜지스터 Q1이 "ON"으로 되기 위한 레벨 변환기(201)의 입력 임계전압 Vith는 다음과 같이 설정된다.
Vith= -VF1+VF5+VBE1
=1.09∼1.15[V]
(2) 출력 용량 CS의 방전을 실행하는 출력 트랜지스터 Q1, Q2은 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 시간 또는 전파 지연시간 및 출력용량 의존성을 적게할 수가 있다.
(3) 트랜지스터 Q1은 클램프드 트랜지스터이기 때문에 그 축적시간을 적게할 수가 있다.
제23도의 레벨 변환기(201)에 있어서 Q1, Q2는 클램프드 트랜지스터, D1은 레벨 시프트용의 쇼트키 배리어 다이오드이며, 저항 R10, R14, R15은 각각 5㏀, 20㏀ ,8㏀로 설정되어 있다. 구동 트랜지스터 Q2의 콜렉터신호는 전압 증폭기로써 CMOS 인버터를 구성하는 P채널 MOSFET MP14와 N채널 MOSFET Mn14의 두 개의 게이트 에 인가되고, 양 MOSFET의 드레인 출력은 스위치용 P채널 MOSFET MP15의게이트에 인가된다. MP14, Mn14, MP15의 각각의 비 W/L은 각각 24/3, 32/3, 64/3로 설정되어 있다. MOSFET MP15의 드레인 출력은 충전용 출력 트랜지스터로서의 바이폴라 트랜지스터 Q3의 베이스에 인가되어 있다.
이러한 제23도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 5.07nsec
tPLH(단, CS=OpF일 때) : 5.09nsec
KHL: 0.4nsec/pF
KLH: 1.3nsec/pF
더우기, 제23도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있었다
(1) 제14도일때와 같이 레벨 변환기(201)의 입력임계전압 Vith를 1.09 내지 1.15볼트에 설정할 수가 있다.
(2) 제14도일때와 같이 출력 용량 CS의 충방전에 있어서 스위칭 동작속도 또는 전파 지연속도 및 그 출력용량을 적게할 수가 있다.
(3) 제14도일때와 같이 트랜지스터 Q1, Q2의 축적시간을 적게할 수가 있다.
(4) 구동 트랜지스터 Q2의 콜렉터 전위가 상승해서 충전용 출력트랜지스터 Q3이 "OFF에서 "ON"으로 스위치 동작할 때, CMOS 인버터 Mp14, Mn14는 Q2의 콜렉터 전위를 증폭해서 Q3의 베이스에 전달할 뿐만 아니라 MOSFET Mp14,Mn14의게이트 입력 임피던스가 매우 큰 것에 의해 Q2의 콜렉터 Q3의 베이스로의 큰 베이스 전류의 직접 유입을 금지하기 위해, 출력 트랜지스터 Q3의 스위칭 속도를 향상시킬 수가 있다.
제24도의 레벨 변환기(201)은 충전용 출력 트랜지스터 Q3의 베이스 전하 방전용의 10㏀의 저항 R18이Q3의 베이스와 이미터 사이에 접속되어있는 점만이 제23도와 다르며, 이러한 제24도의 레벨 변환기(201)에 대해서도 그 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 6.2nsec
tPLH(단, CS=OpF일 때) : 4.9nsec
KHL: 0.4nsec/pF
KLH: 0.4nsec/pF
더우기, 제24도의 레벨 변환기(201)은 제23도일때와 같은 이유에 의해 바라는 특성을 얻을 수가 있었다.
제25도의 레벨 변환기(201)은 방전용 출력 트랜지스터 Q1의 베이스 전하 방전회로의 저항 R10이 1.5㏀의 저항 R19, 3㏀의 저항 R20, 클램프드 트랜지스터 Q6에 의해 구성된 액티브 풀 다운 (active pull-down)회로로 치환되고, 충전용 출력 트랜지스터 Q3의 베이스 전하를 방전하기 위한 쇼트키 배리어 다이오드 D7이 Q3의 베이스와 Q2의 콜렉터 사이의 접속되어 있는 점만이 제24도와 다르며, 이러한 제25도에 대해서도 그 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 6.6nsec
tPLH(단, CS=OpF일 때) : 5.3nsec
KHL: 0.4nsec/pF
KLH: 0.4nsec/pF
더우기, 제25도의 레벨 변환기(201)은 제23도일 때와 같은 이유에 의해 바라는 특성을 얻을 수가 있었다.
제26도의 레벨 변환기(201)은 제25도의 액티브 풀 다운 회로 R19, R20, Q6와 같은 액티브 풀 다운회로로 방전 저항이 R10이 치환되어 있는 점만이 제24도와 다르며, 이러한 제26도에 대해서도 그 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 8.62nsec
tPLH(단, CS=OpF일 때) : 4.7nsec
KHL: 0.4nsec/pF
KLH: 0.4nsec/pF
더우기, 제26도의 레벨 변환기(201)은 제23도일때와 같은 이유에 의해 바라는 특성을 얻을 수가 있었다.
제27도의 레벨 변환기(201)에 있어서, 바이폴라 트랜지스터 Q1, Q2및 Q3는 각각 방전용 출력 트랜지스터 , 구동 트랜지스터 및 충전용 출력 트랜지스터이며, D1과 D8은 각각 레벨 시프트용의 쇼트키 배리어 다이오드와 PN 접합 다이오드이고, R14, R16, R21및 R22는 각각 20㏀, 8㏀, 10㏀ 및 10㏀의 저항이며, MP16과 Mn16은각각P채널 MOSFET와 N채널 MOSFET이고, 두 개의 MP16, Mn16의 비 W/L은 모두가 32/3로 같은 값에 설정되어 있다.
특히, MP16,Mn16,Q1, Q3이 저출력 저항의 준 CMOS 인버터형의 증폭기라는 점에 특징이 있다.
이러한 제27도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성은 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 5.48nsec
tPLH(단, CS=OpF일 때) : 5.23nsec
KHL: 0.37nsec/pF
KLH: 0.38nsec/pF
더우기, 제27도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있었다.
(1) 쇼트키 배리어 다이오드 D1의 순방향 전압은 VF는 0.35 내지 0.41볼트, 트랜지스터 Q2의 베이스와 이미터 사이의 전압 VBE2는 0.75볼트, PN 접합 다이오드 D8의 순방향 전압은 VF8는 0.75볼트로 설정되어 있기 때문에, 트랜지스터 Q2의 ON-OFF동작에 관한 레벨 변환기(201)의 입력 임계전압 Vith는 다음과 같이 설정된다.
Vith= -VF1+VBE2+VBE+VF8
=1.09∼1.15[V]
(2) 출력 용량 CS의 방전 혹은 충전을 실행하는 출력 트랜지스터 Q1,Q3은 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 동작속도 또는 전파 지연시간 및 출력용량 의존성을 적게 할 수가 있다.
(3) Q1, Q2는 클램프드 트랜지스터이기 때문에, 그 축적시간을 적게할 수가 있다.
(4) 구동 트랜지스터 Q2의 콜렉터 전위 변화는 준 CMOS 인버터 MP16,Mn16,Q3, Q1에 의해 증폭된 출력으로 전달되어 있기 때문에 출력파 형 변화속도를 향상할 수가 있다.
제28도의 레벨 변환기(201)은 트랜지스터 Q2의 콜렉터 부하가 저항 R16이 아니라 PN 접합 다이오드 D9, D10과 5㏀의 저항 R23으로 구성되어 있는 점만이 제27도의 것과 다르며, 이러한 제28도의 레벨 변환기의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 6.66sec
tPLH(단, CS=OpF일 때) : 4.16nsec
KHL: 0.42nsec/pF
KLH: 0.37nsec/pF
더우기, 제28도의 레벨 변환기(201)은 제27도일 때와 같은 이유에 의해 바라는 특성을 얻을 수가 있었다.
제29도의 레벨 변환기(201)은 트랜지스터 Q3을 확실히 "OFF"시키기 위한 PN 접합다이오드 D3이 접속되고, 트랜지스터 Q3의 베이스 전하를 방전시키기 위한 쇼트키 배리어 다이오드 D7이 접속되어 있는 것만이 제23도의 것과 다르며, 이러한 제29도의 레벨 변환기(201)에 대해서도 그 전파지연시간 및 그 출력 용량의 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 1.72nsec
tPLH(단, CS=OpF일 때) : 5.44nsec
KHL: 0.32nsec/pF
KLH: 0.29nsec/pF
더우기, 제29도의 레벨 변환기(201)은 제23도일 때와 같은 이유에 의해 바라는 특성을 얻을 수가 있었다.
제30도의 레벨 변환기는 제29도에서의 저항 R14가 25㏀의 저항 R24와 5㏀의 저항 R25로 치환되고, 저항 R15가 비 W/L을 24/3으로 설정한 P채널 MOSFET MP17로 치환되어 있는 점만이 제29도와 다르다.
MP17은 Q2의 능동부하소자로써 동작하기 때문에 증폭기 Q2, MP17의 전압 이득은 매우 큰 값으로 된다. 이러한 제30도에 대해서도 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 2.2nsec
tPLH(단, CS=OpF일 때) : 5.2nsec
KHL: 0.4nsec/pF
KLH: 0.3nsec/pF
더우기, 제28도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있었다.
제31도의 레벨 변환기(201)에 있어서, 트랜지스터 Q1,Q2는 클램프드 트랜지스터, Q3은 충전용 출력 트랜지스터, Q4는 PNP 이미터 플로워 트랜지스터, D1은 레벨 시프트용의 쇼트키 배리어 다이오드, D2는 레벨 시프트용의 PN 접합 다이오드, D3은 트랜지스터 Q3을 확실하게 "OFF"시키기 위한 PN 접합 다이오드, D6은 입력단자의 부의 노이즈를 클램핑하기 위한 쇼트키 배리어 다이오드이다. 저항 R10, R15, R26은 각각 5㏀, 8㏀, 20㏀로 설정되어 있다. 구동 트랜지스터 Q2의 콜렉터신호는 전압 증폭기로서의 CMOS 인버터를 구성하는 P채널 MOSFET MP14와 N채널 MOSFET Mn14와 양 게이트에 인가되어, 두 개의 MOSFET의 드레인 출력은 스위치용의 P채널 MOSFET MP15의 게이트에 인가된다. MP14, Mn14,MP15의 각각의 비 W/L은 각각 24/3, 32/3, 64/3으로 설정되어 있다. MOSFET MP15의 드레인 출력은 충전용 출력 트랜지스터로서의 바이폴라 트랜지스터 Q3의 베이스에 인가되어 있다.
이러한 제31도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.
tPHL(단, CS=OpF일 때) : 1.94∼3.84nsec
tPLH(단, CS=OpF일 때) : 4.64∼5.44nsec
KHL: 0.3nsec/pF
KLH: 0.3nsec/pF
더우기, 제31도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있었다.
(1) 쇼트키 배리어 다이오드 D1의 순방향 전압 VF1는 0.35 내지 0.41볼트, PN 접합 다이오드 D2의 순방향 전압 VF2는 약 0.75볼트, 트랜지스터 Q1,Q2,Q4의 베이스와 이미터 사이의 전압 VBE1, VBE2, VBE4는약 0.75볼트이기 때문에 트랜지스터 Q1,Q2가 "ON"으로 되는 입력 임계전압 Vith는 다음과 같이 설정된다.
Vith= -VBE4+VF2+VBE2+VBE+=1.5V
(2) 출력 용량 CS의 방전 또는 충전을 실행하는 출력 트랜지스터 Q1,Q3은 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 동작속도 또는 전파 지연시간 및 출력용량 의존성을 적게할 수가 있다.
(3) Q1, Q2는 클램프드 트랜지스터이기 때문에, 그 축적시간을 적게할 수가 있다.
(4) 구동 트랜지스터 Q2의 콜렉터 전위가 상승해서 충전용 바이폴라 출력 트랜지스터 Q3의 "OFF"에서 "ON"으로 스위칭 동작을 할 때, CMOS 인버터 MP14, Mn14는 Q2의 콜렉터 전위의 변화를 증폭해서 Q3의 베이스에 전달할 뿐만 아니라, MOSFET MP14, MOSFET Mn14의 게이트 입력 임피던스가 매우 큰 것에 의해 Q2의 콜렉터에서 Q3의 베이스로의 큰 베이스 전류의 직접 유입을 금지함과 동시에 MP15의 적은 ON 저항을 거쳐서 Q3의 스위칭속도를 향상시킬 수가 있다.
제3도에는 제14도, 제19도 제22도 및 제31도의 레벨 변환기의 전파지연시간을 출력 용량 의존성이 1점쇄선으로 도시되어 있으며, 제1과 제2의 전파지연시간의 어느 한쪽의 출력용량 의존성이 개선되어 있는 것을 알 수 있다.
다음에, 제6도의 출력버퍼(22)와 다수개의 CMOS-TTL 레벨 변환기(221),(222),…,(22m)에 대해서 설명한다. 이들의 레벨 변환기(221),(222),…(22ｍ)의 본질적 특징은 다음과 같다.
(1) 각 레벨 변환기(221),(222),…(22ｍ)의 입력 임계전압 Vith는 CMOS 로우 레벨 출력전압 0.6볼트와 하이레벨 출력전압 4.4볼트 사이에 설정되어 있다.
(2) 그 입력 단자에 공급되는 입력신호에 응답해서 각 레벨 변환기(221),(222),…,(22m)의 출력 부하용량 CX의 방전을 실행하는 출력 트랜지스터는 바이폴라 트랜지스터로 구성되어 있다.
더우기, 출력 버퍼(22)의 레벨 변환기(221),(222),…,(22m)의 바람직한 실시 형태상의 가장 적합한 특징은 다음과 같다.
(3) 방전용 출력 트랜지스터 Q10의 베이스를 구동하는 구동 트랜지스터 Ｑ11의 베이스와 내부 논리 블럭(21)의 출력 사이에는 고입력 임피던스 회로가 접속되어 있다.
(4) 상기 (3)의 고입력 임피던스 회로는 내부 논리 블럭(21)의 다수개의 출력신호를 논리 처리하는 기능이 있다.
(5) 방전용 출력 트랜지스터 Ｑ10과 구동 트랜지스터 Q11은 쇼트키 배이어 다이오드가 부착된 클램프드 트랜지스터로 구성되어 있다.
(6) 출력 부하용량 CX를 충전하는 출력 트랜지스터 Q12는 바이폴라 트랜지스터로 구성되어 있다.
(7) 제어신호에 응답해서 방전용 출력 트랜지스터 Q10충전용 출력 트랜지스터 Q12를 동시에 "OFF"하는 것에 의해 출력단자 OUT1을 플로팅 상태로 제어하는 기능이 있다.
(8) 레벨 변환기(221),(222),…,(22m)은 오픈 콜렉터 출력형식으로 되어 있다.
제32도 내지 제34도 및 제36도는 본 발명의 실시예에 의한 출력버퍼(22)의 레벨 변환기(221)의 여러가지의 회로예를 도시하며, 이들의 모든 레벨 변환기는 상기(1) 및 (2)의 본질적 특징을 가지고 있다. 더우기, 이들의 레벨 변환기는 상기(3) 내지 (8)의 가장 적합한 특징중의 적어도 1가지를 가지고 있다.
제32도의 레벨 변환기(221)에 있어서, Q10은 출력부하 용량 CX을 방전하기 위한 출력 트랜지스터, Q11은 Q10을 구동하기 위한 구동 트랜지스터, Q12는 출력 부하용량 CX를 충전하기 위한 트랜지스터, Q13은 Q11의 콜렉터 신호 변화를 Q12의 베이스에 전달하기 위한 전류증폭 트랜지스터, R30,R31,Q14는 Q10의 베이스 전하를 방전하기 위한 액티브 풀 다운 회로, Q15는 멀티 에미터 트랜지스터, R32는 Q11의 콜렉터 저항, R33은 Q12의 베이스 전하를 방전시키기 위한 저항, D10은 Q12의 베이스 전하를 방전시키기 위한 쇼트키 배리어 다이오드, R34는 Q12,Q13의 콜렉터 전류를 제한하기 위한 저항, R35는 Q15베이스 저항이다.
더우기, 내부 논리 블럭(21)의 P채널 MOSFET M1,M2와 N채널 MOSFET M3,M4로 구성된 CMOS NAND 게이트(211)의 출력은 멀티 이미터 트랜지스터 Q15의 제1의 이미터에 인가되고, CMOS NAND 게이트(212)의 출력은 Q15의 제2의 이미터에 인가되고, CMOS NAND 게이트(213)의 출력은 Q15의 제3의 이미터에 인가되고 있다. 따라서, 레벨 변환기(221)은 레벨 변환기능이 있을 뿐만 아니라. 3입력 NAND 게이트로서의 논리처리 기능을 갖고 있다.
더우기, 제32도의 레벨 변환기(221)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.
(1) 트랜지스터 Q15의 베이스와 이미터 사이의 전압 VBE15는 약 0.75볼트, Q15의 베이스와 콜렉터 사이의 전압 VBC는 약 0.55볼트, 트랜지스터 Q10,Q11의 베이스와 이미터 사이의 전압 VBE10, VBE11은 각각 약 0.75볼트이기 때문에, 레벨 변환기(221)의 입력 임계전압 Vith는 다음과 같이 설정된다.
Vith= -VBE15+VBC15+VBC11+VBE10
= -0.75+0.55+0.75+0.75
= 1.3V
(2) 레벨 변환기(221)의 출력 부하용량 CX의 방전 또는 충전을 실행하는 출력트랜지스터 Q10,Q12는 출력저항이 적은 바이폴라 트랜지스터에 의해 구성되어 있기 때문에, 스위칭 동작 속도 또는 전파지연속도 및 그 출력 용량 의존성을 적게할 수가 있다.
(3) 트랜지스터 Q10,Q11,Q13,Q14,Q15는 클램프드 트랜지스터이기 때문에, 그 축적시간을 적게할 수가 있다.
(4) 멀티 이미터 트랜지스터 Q15는 논리처리 기능이 있기 때문에, 마스터 슬라이스 방식 또는 게이트 어레이 방식의 논리용 반도체 집적회로 IC의 설계자유도가 향상된다.
그러나, 이러한 제32도의 레벨 변환기(221)에 있어서, CMOS NAND게이트(221)의 출력이 로우 레벨일 때에는 저항 Q35, Q15의 베이스-이미터 접합을 거쳐서 전원전압 VCC로부터 CMOS NAND 게이트(211)의 출력에 0.4mA라는 큰 전류가 언제나 흐르기 때문에, CMOS NAND게이트(211)의 N채널 MOSFET M3, M4의 비 W/L이 100/3의 큰 값으로 되어, ON저항 RON을 적은 값으로 하지 않으면 안된다. 이것은 집적회로 IC의 집적밀도의 저하를 초래할 뿐만 아니라, 두개의 MOSFET M3,M4의 게이트 용량도 증대하기 때문에, CMOS NAND게이트(211)의 스위칭 속도가 저하된다는 문제가 본 발명자의 검토에 의해 명확하게 되었다.
제33도는 상기 문제를 해결하기 위하여 개발된 레벨 변환기(221)의 회로도이며, 제32도의 멀티 이미터 트랜지스터 Q15는 다음에 설명하는 고입력 임피던스 회로로 치환되어 있다.
즉, 제33도에 있어서, 이러한 고입력 임피던스 회로는 PNP입력 트랜지스터 Q17,Q18, NPN이미터 플로워 트랜지스터 Q16, 쇼트키 배리어 다이오드 D11,D12, 저항 R36,R37,R38로 구성되어 있다.
더우기, 레벨 변환기(221)은 PNP트랜지스터 Q20, NPN 트랜지스터 Q21, PN접합 다이오드 D14, 저항 R38로 구성됨과 동시에 출력단자 OUT1을 플로팅 상태로 제어하기 위한 제어회로를 포함한다.
이 제어회로 PNP트랜지스터 Q20의 베이스는 내부 논리블럭(21)내의 P 채널 MOSFET M5와 N 채널 MOSFET M6으로 구성된 CMOS인버터(21)의 인에이블 신호에 EN 의해서 구동된다. 그리고, 이러한 CMOS인버터(21)의 입력에는 반전 인 에이블 신호
Figure kpo00001
인가되어 있다.
더우기, 이 제어회로가 레벨 변환기(221)에 부가되어 있기 때문에, 상술의 고입력 임피던스 회로에는 더욱 PNP 입력 트랜지스터 Q19와 쇼트키 배리어 다이오드 D13이 부가되어 있다.
따라서, 인에이블 신호 EN이 로우레벨로 되는 변환기(221)의 트랜지스터 Q10,Q11,Q12,Q13이 동시에 "OFF"로 되기 때문에, 그 출력단자 OUT1은 플로팅 상태로 된다.
한편, 인에이블 신호 EN이 하이레벨로 되면, 레벨 변환기(221)은 2 입력 LAND게이트로써 논리 처기능도 동일하게 갖고 있기 때문에, 집적회로 IC의 설계자유도가 향상한다.
더우기, 쇼트키 배리어 다이오드 D11,D12,D13순방향 전압 VF11,VF12,VF12은 0.35 내지 0.41V, PNP입력 트랜지스터 Q17,Q18,Q19의 베이스와 이미터 사이의 전압 VBE17,VBE18,VBE19는 약 0.75V, NPN트랜지스터 Q10,Q11,Q12의 베이스와 이미터 사이의 전압 VBE10,VBE11,VBE16은 약 0.75V이기 때문에, 예를들면 PNP트랜지스터 Q17의 베이스에 인가되는 CMOS NAND 게이트(211)의 출력 전압에 대해서 트랜지스터 Q10,Q11이 "ON"이 되는 입력 임계전압 Vith는 다음과 같다.
Vith= -VBE17+VBE16+VBE11+VBE+0
=1.5V
더우기, 출력 부하용량 CX의 방전 또는 충전을 실행하는 출력 트랜지스터 Q10,Q12는 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 속도 또는 전파 지연 시간 및 그 출력용량 의존성을 적게할 수가 있다. 또, 트랜지스터 Q10,Q11,Q13,Q14,Q16은 클램프드 트랜지스터이기 때문에, 그 지연시간을 적게할 수가 있다.
그러나, 제33도의 레벨 변환기(221)에 있어서도 마찬가지로, CMOS NAND게이트(211)의 출력이 로우레벨일때에, PNP 입력 트랜지스터 Q17의 베이스에서 무시될 수 없는 전류가 그 게이트(211)의 출력에 흐르기 때문에, 상술한 문제가 완전하게 해결될 수 없는 것이 본 발명자의 검토에 의해 명확하게 되었다.
제34도는 이러한 문제를 대략 완전하게 해결하기 위하여 최종적으로 개발된 레벨 변환기(221)을 나타낸 도면이며, 제32도의 멀티 이미터 트랜지스터 Q15는 다음에 설명하는 것과 같이 MOSFET로 구성된 고입력 임피던스 회로에 의해서 치환되어 있다.
즉, 제34도에 있어서 이러한 고입력 임피던스 회로는 N채널 MOSFET M11,M12,M13PN접합 다이오드 D14로 구성되어 있다. M11,M12,M13의 드레인 소오스 경로는 병렬 접속되고, 각 게이트는 내부 논리블럭(21)의 CMOS NAND게이트(211),(212),(213)에 각각 접속되고, 또 이들의 드레인-소오스 경로에는 PN접합 다이오드 D14가 직렬로 접속되어 있다.
또, 저항 R30,R31,R32,R33,R34,R35는 각각 2㏀,4㏀,10㏀,50㏀ ∼75㏀,16㏀으로 설정되어 있다. 트랜지스터 Q10,Q11,Q12,Q13,Q14의 각 이미터 면적은 각각 672㎛²,132㎛²,363㎛²,187㎛²,242㎛²으로 설정되어 있다.
더우기, 이러한 레벨 변환기(221)에 있어서는 그 논리처리 기능을 더욱 향상하기 위해, 구동 트랜지스터 Q11과 동일한 이미터 면적이 있는 제2의 구동 트랜지스터 Q20이 Q11과 병렬로 접속되고, 상기 고입력 임피던스 회로와 마찬가지로 N채널 MOSFET M14,M15,M16PN접합 다이오드 D15, 저항 R39로 구성된 제2의 고입력 임피던스 회로를 구성하고, 그 레벨 변환기(221)을 6입력 복합 게이트회로로서의 논리 처리기능을 갖고 있다.
더우기, 이 레벨 변환기(221)에는 내부 논리블럭(21)로부터 로우 레벨의 인에이블신호 EN이 공급될때에 그 출력단자 OUT1을 플로팅 상태로 제어하기 위한 제어회로가 마찬가지로 부가되어 있다. 이 제어회로는 N 채널 MOSFET M17, 트랜지스터 Q21,Q22,Q23, 저항 R40,R41,R42,R43, 쇼트키 배리어 다이오드 D16,D17,D18,D19로 구성되어 있다.
더우기, 제34도의 레벨 변환기(221)에 있어서는 6개의 MOSFET M11,…,M16의 각 게이트에 있어서의 입력 임계전압을 CMOS 로우레벨 출력전압 0.6.볼트와 CMOS 하이레벨 출력전압 4.4볼트 사이의 중간치 2.5V에 설정하기 위하여 M11,…,M16의 비 W/L이 다음과 같이 설정되어 있다. 그리고, 이때 M11,…,M16의 임계전압 VTH는 약 0.75V로 설정되며, 또, M11,…,M16의 채널 콘덕턴스 β0은 60×10-6[1/Ω]으로 설정되어 있다.
MOSFET M11만이 "ON으로 되어 있을 때를 고려해서, 그 게이트 전압 VX, 게이트와 소오스 사이의 전압 VHS, 드레인 전류 ID, 드레인 전압 VY등에 대해서 계산한다. 그리고, 이때, M1은 포화영역으로 바이어스되어 있는 것으로 생각한다.
Figure kpo00002
Figure kpo00003
Figure kpo00004
(1)식과 (2)식에서,
Figure kpo00005
그런데, VX가 상승하는 것에 의해 VY가 저하하여, 트랜지스터 Q10,Q11이 "OFF"로 되는 것에 대응하는 VX가 입력 임계전압으로 생각된다.
트랜지스터 Q10,Q11이 "OFF"로 되는 드레인 전압 VY는 다음과 같이 구해진다.
Figure kpo00006
(3)식과(5)식에서,
Figure kpo00007
(4)식과 (6)식에서,
Figure kpo00008
VCC가 5볼트, VBE11과 VBE10이 0.75볼트, R35가 16㏀,β0가 60×10-1[1/Ω], VX가 2.5볼트, VF14가 0.75볼트, VTH가 0.75V의 조건을 상기(7)에 넣으면
Figure kpo00009
그렇게 해서, M11,…,M16의 비 W/L을 22/3으로 설정하는 것에 의해, 레벨 변환기(221)의 입력 임계전압을 2.5V로 설정할 수가 있다.
이상의 구성을 가진 제34도의 실시예에 있어서는 다음의 전파 지연시간 및 그 출력 용량 의존성을 가진 것이 본 발명자에 의해 확인되었다.
Figure kpo00010
Figure kpo00011
Figure kpo00012
Figure kpo00013
제5도에는 제34도의 실시예의 레벨 변환기(221)의 전파 지연시간의 출력 부하용량 의존성이 1점쇄선으로 표시되어 있으며, 제1과 제2의 전파 지연시간 tPHL,tPLH가 개선되어 있는 것이 이해된다.
또, 34도의 레벨 변환기(221)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.
(1) 상술한 것과 같이, 트랜지스터 Q10,Q11의 베이스-이미터 전압 VBE10,VBE11에 전원전압 VCC, 저항 R35, MOSFET M11,…,M16의 채널 콘덕턴스 β0및 임계전압 VTH, 다이오드 D14의 순방향 전압 VF14에 대응해서, MOSFET M11,…,M16의 비 W/L을 설정하는 것에 의해, 레벨 변환기(221)의 입력 임계전압을 0.6볼트와 4,4볼트 사이의 2.5볼트로 설정할 수 있다.
(2) 출력 부하용량 CX의 방전과 충전을 실행하는 출력 트랜지스터 Q10,Q11은 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 동작속도 또는 전파지연시간 및 그 출력용량 의존성을 적게 할 수가 있다.
(3) 구동 트랜지스터 Q11의 베이스와 내부 논리블럭(21)의 출력의 사이에는 MOSFET M11로 구성된 고입력 임피던스 회로가 접속되어 있기 때문에, MOSFET M11의 게이트로부터 내부 논리블럭(21)의 CMOS NAND 게이트(211)의 출력에 유입하는 전류를 무시할 수 있는 레벨까지 저감할 수가 있어, CMOS NAND 게이트(211)의 N 채널의 비 W/L의 많은 증대를 방지할 수가 있다.
(4) 고입력 임피던스회로의 MOSFET M11,M12,M13은 3입력 OR 논리를 실행하기 때문에, 레벨 변환기(221)의 논리처리 기능이 향상된다.
(5) 2개의 구동 트랜지스터 Q11,Q20도 AND 논리를 실행하기 때문에, 레벨 변환기(221)의 논리처리 기능이 더욱 향상된다.
(6) 트랜지스터 Q10,Q11,Q13,Q14,Q20은 클램프드 트랜지스터이기 때문에, 그 축적시간을 적게 할 수가 있다.
(7) 인에이블 신호 EN을 로우레벨로 하는 것에 의해 레벨 변환기(221)의 출력 트랜지스터 Q10,Q12가 동시에 "OFF"로 되어 출력단자 OUT1이 플로팅 상태로 되므로, 그 출력단자 OUT1과 도시하지 않은 다른 논리회로의 출력단자를 접속한 병렬조작을 할 때, 그 출력단자 OUT1의 신호레벨을 내부 논리블럭(21)의 출력과 무관하게 할 수가 있다.
제36도는 본 발명의 다른 실시예에 의한 레벨 변환기(221)의 회로예이며, 그 출력단자 OUT1은 오픈 콜렉터 출력형의 다른 TTL 레벨 논리용 반도체 집적회로IC'의 출력단자와 공통 접속되고, 그 공통 접속점은 2㏀의 부하저항 R100을 거쳐서 5V의 전원전압 VCC에 접속되어 있다.
오픈 콜렉터 출력형의 TTL레벨회로장치 IC'는, 특히 한정되지 않으나 쇼트키 배리어 다이오드 D1,D2,D3멀티 이미터 트랜지스터 Q40, 클램프드 트랜지스터 Q41내지 Q44저항 R40내지 R44, PN 접합 다이오드 D4로 구성되어 있다. 그러나, 출력 트랜지스터 Q43의 콜렉터는 오픈 콜렉터 출력으로서 출력 단자의 43번 단자에 접속되는 한편, 회로 IC' 의 내부에 있어서는 어떠한 회로소자도 전원전압 VCC와 출력 트랜지스터 Q43의 콜렉터 사이에 접속되어 있지 않다.
제36도의 레벨 변환기(221)에 있어서도, 회로 IC'의 내부에 어떠한 회로소자도 전원전압 VCC와 출력 트랜지스터 Q10의 콜렉터 사이에 접속되어 있지 않은 점을 제외하면, 제34도의 레벨 변환기(221)과 전부 동일하게 형성되어 있다.
이렇게 해서 회로 IC의 출력단자와 회로 IC'의 출력단자는 소위 와이어드 OR 회로의 형태로 접속되어 있다. 또, 인에이블 신호 EN을 로우레벨로 하는 것에 의해, 레벨 변환기(221)의 출력 트랜지스터 Q10을 강제적으로 "OFF"시켜서, 출력단자 OUT1의 레벨을 내부 논리블럭(21)의 출력과 관계없게 할 수 있다.
제37도는 본 발명의 실시예에 의한 논리용 반도체 집적회로 IC의 반도체 칩 표면에 있어서, 각 회로블럭의 배치도이다.
반도체 칩(300)의 중앙부(점선 l0으로 둘러싸여진 영역)에는 CMOS 회로 (순 CMOS 회로 또는 준 CMOS 회로)로 구성된 내부논리블럭(21)이 배치되고, 반도체 칩(300)의 상변부 (점선 l1로 둘러싸여진 영역)에는 제31도의 입력레벨 변환기(내부가 사선으로 된 삼각형으로 표시함) 여러개와 제34도의 출력레벨 변환기(내부가 흰삼각형으로 표시함) 여러개가 각각 교대로 배치되고, 마찬가지로 반도체 칩(300)의 우변부(점선 l2로 둘러싸여진 영역), 하변부(점선 l3으로 둘러싸여진 영역), 좌변부(점선 l4로 둘러싸여진 영역)에는 각각 제31도의 입력레벨 변환기 여러개와 제34도의 출력레벨 변환기 여러개가 교대로 배치되어 있다.
상변부 l1의 위에는 입력레벨 변환기의 개수에 대응한 개수의 입력용 본딩 패드(굵은 실선의 사각형으로 표시함)와 출력레벨 변환기의 개수에 출력용 본딩 패드(가는 실선의 사각형으로 표시함)가 배치되고, 각 입력레벨 변환기의 입력부는 각 입력용 본딩 패드와 마주보고, 각 입력레벨 변환기의 출력부는 내부 논리블럭(21)과 마주보고, 각 출력레벨 변환기의 입력부는 내부논리블럭(21)과 마주보며, 각 출력레벨 변환기의 출력부는 각 출력용 본딩 패드와 마주보고 있다.
우변부 l2의 오른쪽의 다수개의 입력용 본딩 패드와 다수개의 출력용 본딩패드, 하변부 l3의 아래의 다수개의 입력용 본딩 패드와 다수개의 출력용 본딩패드, 좌변부 l4의 왼쪽의 다수개의 입력용 본딩 패드와 다수개의 출력용 본딩 패드는 상변부 l1일때와 마찬가지로 배치되어 있다.
우변부 l2, 하변부 l3, 좌변부 l4내의 입력레벨 변환기의 입출력부의 방위와 출력레벨 변환기의 입출력부의 방위는 각각 상변부 l1일때와 마찬가지이다.
전원전압 VCC를 공급하기 위한 전원용 본딩패드(30)은 반도체 칩(300)의 4개의 코너중 적어도 1개에 배치되고, 접지 전위점에 접속하기 위한 접지용 본딩 패드(31)은 상기 4개의 코너중 적어도 1개에 배치되어 있다.
제37도에 도시한 배치도의 반도체 칩(300)의 이면은 제38도의 금속 리이드 프레임 LF의 탭 리이드 LT의 표면에 물리적이며 또한 전기적으로 밀착해서 접속된다.
제38도의 리이드 프레임 LF에 있어서, 이 리이드 프레임 LF는 반도체칩(300)의 우상부에 대응한 리이드 부분 L1∼L16, 프레임 부분 L0, 사선을 친 댐부분 LD를 가지고 있다. 그러나, 실제는 반도체 칩의 우하부, 좌하부, 좌상부에 대응한 부분에 대해서도 이것과 마찬가지이기 때문에, 리이드 프레임 LF는 사선을 친 댐부분에 의해서 프레임 부분 L0, 리이드 부분 L1∼ L64, 탭 리이드 LT가 서로 연결된 구조의 금속 피가공 박판이다.
반도체 칩(300)의 뒷면이 탭 리이드 LT의 표면에 접속된 후에, 다음의 본딩 와이어(예를들면 금선 또는 알루미늄선 등)의 배선이 행하여진다.
시판의 와이어 본당장치를 사용해서 와이어 l5에 의해 전원용 본딩 패드(30)과 리이드 부분 L24가 전기적으로 접속되고, 또 순차적으로 와이어 l6에 의해 입력용 패드와 리이드부분 L9가 와이어 l7에 의해 출력용 패드와 리이드부분 L8이, 와이어 l8에 의해 입력 패드와 리이드부분 L7이, 와이어 l9에 의해 출력용 패드와 리이드 부분 l6이 와이어 l10에 의해 입력용 패드와 리이드 부분 L5가, 와이어 l11에 의해 접지용 본딩 패드와 탭 리이드 LT사이가 각각 전기적으로 접속된다.
상술한 와이어의 배선이 완료된 후의 리이드 프레임 LT와 반도체 칩(300)은 수지 봉지용의 금형에 납입되어, 리이드 프레임 LF의 댐부 LD의 내측에 액체상태의 수지가 주입된다. 이러한 댐부 LD는 그 외부에 수지가 유출되는 것을 방지한다. 이러한 수지가 고체화된 후 일체의 구조로 된 리이드 프레임 LF, 반도체 칩(300)과 수지는 금형으로부터 꺼내지며, 또 프레스 기계등에 의해서 댐부 LD를 제거하는 것에 의해 각 리이드부분 L1∼L64의 사이가 전기적으로 분리되는 것이 된다.
고체화 수지의 외부에 돌출한 각 리이드 L1∼L64는 필요에 따라 아래쪽으로 휘어져서, 제39도에 도시한 것과 같이 수지(301)로 봉하여 막은 논리용 반도체 집적회로 IC가 완성된다. 제39도에 도시한 것과 같이, 이러한 회로 IC는 반도체 칩(300)으로부터 발생하는 열을 봉지구조의 외부에 적극적으로 보내기 위한 특별한 방열핀(fin)을 구비하고 있지 않다. 만일, 이러한 방열핀을 설치하면, 회로 IC의 생산원가가 바람직하지 않게 증대한다.
또, 반도체 칩의 봉지 방법으로는 상술한 수지 봉지 방법 이외에 세라믹 봉지 방법과 금속 게이트를 이용하는 방법이 고려되지만, 회로 IC의 코스트의 점에서 고려하면 상술한 수지 봉지 방법이 가장 유리하다.
제37도 내지 제39도의 도면을 이용한 실시예에 의한 논리용 반도체 집적회로 IC에 있어서는 입력버퍼(20)으로서의 입력레벨 변환기(201),(202),…,(20n)의 총수가 18 ∼ 50, 내부 논리블럭(21)로서의 CMOS 게이트(211),(212),…,(21l)의 총수가 200∼1530, 출력버퍼(30)으로서의 출력레벨 변환기(221),(222),…,(22m)의 총수가 18 ∼ 50으로, 반도체 칩(300)이 대규모 반도체 집적회로 장치로 되어 있는 데도 불구하고, 다음의 이유에 의해 회로 IC를 방열핀이 없는 구조로 할 수가 있었다.
즉, 내부 논리 블럭(21)으로서 각 CMOS 게이트(211),(212),…(22l)의 게이트마다 소비전력은 0.039㎽로 매우 작게 되기 때문에, 게이트 수 200 ∼ 1530의 내부 논리블럭(21) 전체의 소비전력은 7.8 내지 59.67㎽로 매우 적다. 제31도의 실시예에 의한 입력버퍼(20)으로서의 각 입력레벨 변환기(201),(202),…,(20n)은 많은 바이폴라 트랜지스터를 포함하고 있기 때문에, 각 변환기 1개당 소비전력은 2.6㎽로 크고, 변환기수 18 ∼ 50의 입력버퍼(20) 전체의 소비전력은 46.8 내지 130㎽로 크다.
제34도의 실시예에 의한 출력버퍼(20)으로서의 각 출력레벨 변환기(221),(222),…,(22m)도 많은 바이폴라 트랜지스터를 포함하고 있기 때문에 각 변환기 1개당 소비전력은 3.8㎽로 크며, 변환기수 18 ∼ 50의 출력버퍼(22) 전체의 소비전력은 68.4 ∼ 190㎽로 크다
상술한 데이터에서, 변환기수 18의 입력버퍼(20), 게이트수 200의 내부 논리 블럭(21), 변환기 수(18)의 출력버퍼(22)의 회로 IC에 있어서도 제37도의 반도체 칩 표면의 중앙부 l0에서는 전체의 6.4%의 열이 발생되는데 대하여 에지부 l1,l2,l3,l4에서는 총 93.6%의 열이 발생된다.
또, 변환기수 50의 입력버퍼(20), 게이트수 1530의 내부 논리블럭(21), 변환기수 50의 출력버퍼(22)의 회로 IC에 있어서, 제37도의 반도체 칩 표면의 중앙부 l0에서는 전체의 15.8%의 열이 발생되고, 각 에지부 l1,l2,l3,l4에서는 전체 84.2%의 열이 발생된다.
그런데, 제37도에 도시한 것과 같이, 약간의 열을 발생하는 내부 논리블럭(21)이 칩의 중앙부 l0에 배치되고, 대량의 열을 발생하는 입력버퍼(20)와 출력버퍼(22)가 칩의 각 에지부 l1,l2,l3,l4에 배치되기 위해, 제38도에서 각 에지부 l1,l2,l3,l4의 대량의 열을 탭 리이드 LT와 접지용 리이드로서의 리이드부분 L1을 거쳐서 회로 IC의 외부(특히 프린트 기판의 IC가 내장될 때, 프린트 기판의 접지선)에 꺼내질 뿐만 아니라, 다수의 본딩 와이어와 각 리이드 부분 L2,…,L64를 거쳐서 회로 IC의 외부(특히, 프린프 기판에 IC가 내장될 때, 프린트 기판의 신호선과 전원선)로 꺼내질 수가 있다.
상기 실시예와는 반대로 칩의 중앙부 l0에 대량의 열을 발생하는 입력버퍼(20)과 출력버퍼(22)를 배치하고 중앙부 l0의 주변에 내부 논리블럭(21)을 배치할 때는 중앙부 l0의 대량의 열이 회로 IC의 외부로 용이하게 꺼내지지 않는 것이 본 발명자에 의한 계산에서 확인되었다.
상기의 이유에 의해, 상기 실시예의 회로 IC를 방열핀이 없는 구조로 할 수가 있었다. 또 이러한 회로 IC를 수지 봉지 구조로 하였기 때문에 IC의 코스트를 크게 저감하는 것이 가능하게 되었다.
제40도는 제37도 내지 제39도의 도면을 이용한 실시예의 논리용 반도체 집적회로 IC 및 다른 TTL 레벨의 논리용 반도체 집적회로 장치(401),(402),…,(40n),(501) 내지 (505),(600)을 프린트 기판에 내장하는 것의 의해 구성된 전자 시스템 블록도이다.
제40도에 있어서, TTL 레벨의 출력장치를 가진 장치(401),(402),…,(40n)의 각 출력은 회로 IC의 및 입력 IN1, IN2,…INn에 각각 공급되고, 회로 IC의 출력은 TTL입력레벨의 장치(501) …(505)의 입력에 공급되어 있다.
더우기, 회로 IC의 출력 OUT1과 장치(600)의 출력이 공통 접속되는 것에 의해, 양쪽회로 IC와 (600)은 병렬조작을 실행한다.
회로 IC의 입력버퍼(20)과 출력버퍼(22)에 대량으로 발생하는 열은 프린트 기판의 접지선, 전원선, 입력신호선, 출력신호선으로 분산시킬 수가 있다.
또, 출력버퍼(22)에 공급되는 인에이블 신호 EN을 로우레벨에 설정하면, 그 출력 OUT1, OUT2,…,OUTn은 플로팅 상태로 되고, 장치(501),(502),(503)의 입력 레벨은 장치(600)의 출력레벨에 의해서 설정된다.
또, 입력버퍼(20)과 장치(401),(402),…,(40n)사이의 인터페이스로 고속도가 얻어지고, 내부 논리블럭(21)과 입력버퍼(20)사이의 인터페이스로 고속도가 얻어지며, 출력버퍼(22)와 내부 논리블럭(21) 사이의 인터페이스로 고속도가 얻어지고, 장치(501),…,(505)와 출력버퍼(20)사이의 인터페이스로도 고속도가 얻어진다.
이상의 실시예에 의하면, 다음과 같은 이유에서 바람직한 효과를 얻을 수가 있다.
(1) 입력레벨 변환기(201)의 출력용량 CS의 충전 또는 방전을 실행하는 출력트랜지스터를 바이폴라 트랜지스터로 구성하는 것에 의해 MOSFET와 비교해서 바이폴라 트랜지스터는 작은 소자치수로도 그 출력 저항이 적고, 그 전류 증폭율이 크고, 큰 충전전류 또는 방전전류를 얻을 수 있다는 작용에 의해, 입력레벨 변환기의 전파 지연시간 및 그 출력용량 의존성을 적게 할 수가 있다.
(2) 입력레벨 변환기(201)에 있어서, 포화영역으로 구동되는 바이폴라 트랜지스터의 베이스와 콜렉터 사이에는 다수 캐리어 동작을 실행하는 쇼트키 배리어 다이오드가 접속되어 있기 때문에, 콜렉터층으로부터 베이스층 안으로의 소수 캐리어의 주입을 저감할 수 있어 바이폴라 트랜지스터의 축적시간을 적게할 수가 있다.
(3) 바람직한 실시예에 의한 입력레벨 변화기(201)에 있어서는 고입력 임피던스 및 전압 증폭기능이 있는 MOS버퍼를 거쳐서 구동 트랜지스터 Q2의 베이스 신호 또는 콜렉터 신호가 충전용 바이폴라 출력 트랜지스터 Q3의 베이스에 전달되므로, 그 MOS 버퍼의 고입력 임피던스 및 전압증폭 기능의 작용에 의해 출력 트랜지스터 Q3의 동작속도가 향상된다.
(4) 바람직한 실시예에 의한 입력레벨 변환기(201)에 있어서는 입력단자 IN1과 구동 트랜지스터 Q2의 사이에는 PNP 이미터 플로워 트랜지스터 Q4와 PN 접합 다이오드 D2를 접속하는 것에 의해, 입력레벨 변환기(201)의 입력 임계전압을 적정하게 설정할 수 있을 뿐만 아니라, PNP 트랜지스터 Q4의 전류 증폭작용에 의해 그 베이스에서의 입력 임피던스가 향상되기 때문에, 입력단자 IN1에 접속되는 TTL레벨의 신호원 출력 임피던스의 영향을 저감할 수가 있다.
(5) 출력레벨 변환기(221)의 출력부하용량 CX의 충전 또는 방전을 실행하는 출력 트랜지스터를 바이폴라 트랜지스터로 구성하는 것에 의해 MOSFET와 비교해서 바이폴라 트랜지스터는 적은 소자치수라도 그 출력저항이 적고 그 전류 증폭률이 크며 큰 충전전류 또는 방전전류를 얻을 수 있다는 작용에 의해, 출력레벨 변환기의 전파 지연시간 및 그 출력용량 의존성을 적게 할 수가 있다.
(6) 출력레벨 변환기(221)에 있어서 포화 영역으로 구동되는 바이폴라 트랜지스터의 베이스와 콜렉터 사이에는 여러개의 캐리어 동작을 실행하는 쇼트키 배리어 다이오드가 접속되어 있기 때문에, 콜렉터층으로부터 베이스층 안으로의 소수 캐리어의 주입을 저감할 수 있어 그 축적시간을 적게 할 수가 있다.
(7) 바람직한 실시예에 의한 출력레벨 변환기(221)에 있어서, 내부 논리블럭(21)의 출력과 구동 트랜지스터 Q11의 베이스 사이에는 고입력 임피던스 MOS회로를 접속하는 것에 의해 그 MOS회로의 MOSFET의 게이트로부터 내부 논리블럭(21)의 출력에 유입하는 전류를 무시할 수 있는 레벨까지 저감할 수가 있기 때문에, 내부 논리블럭(21)의 출력회로의 집적밀도의 저하 및 스위칭 속도의 저하를 방지할 수가 있다.
(8) 바람직한 실시예에 의한 출력레벨 변환기(221)에 있어서 고입력 임피던스 MOS회로의 내부 논리블럭(21)의 다수개의 출력신호를 논리처리하는 기능을 갖게 하는 것에 의해, 마스터 슬라이스 방식 또는 게이트 어레이 방식의 논리용 반도체 집적회로 IC의 설계 자유도를 향상할 수가 있다.
(9) 바람직한 실시예에 의한 출력레벨 변환기(221)에 있어서는 인에이블 신호 EN에 의해 출력단자 OUT1을 플로팅 상태로 제어하기 위한 제어회로가 배치되어 있기 때문에, 그 출력단자 OUT1와 다른 논리회로의 출력단자가 공통 접속되었을때에 그 공통 출력단자의 레벨을 다른 논리회로의 출력에 의해서 설정될 수가 있다.
(10) 바람직한 실시예에 의하면, 순 CMOS회로 또는 준 CMOS회로로 구성하는 것에 의해 그 소비전력이 저감된 내부 논리블럭(21)을 반도체 칩 표면의 중앙부에 배치하여 다수개의 바이폴라 트랜지스터를 포함하고 그 소비전력의 큰 입력레벨 변환기(201)…과 출력레벨 변환기(221)…을 반도체 칩 표면의 주변부에 배치하는 것에 의해, 열 발산이 용이하게 되었기 때문에, 논리용 반도체 집적회로 장치 IC를 방열 핀이 없는 구조로 하고, 그 코스트를 저감할 수가 있었다.
(11) 바람직한 실시예에 의하면, 논리용 반도체 집적회로 장치 IC를 수지 봉지 구조로 하였기 때문에 그 코스트를 저감할 수가 있었다.
(12) 한편, 입력레벨 변환기(201)의 입력단자 IN1은 MOSFET의 게이트에 인가되는 것이 아니라, 쇼트키 배리어 다이오드 D1의 캐소드 또는 PNP트랜지스터 Q4의 베이스에 인가되어 있기 때문에, 입력단자 IN1에 인가되는 서지전압에 대한 파괴강도를 향상할 수가 있었다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였으나, 본 발명의 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러 가지가 변경이 가능하다는 것은 말할 필요도 없다.
예를들면, 제6도에 있어서 입력버퍼(20)의 레벨 변환기(201),(202),…,(20m)은 ECL-CMOS 레벨 변환을 실행하고, 출력버퍼(22)의 레별 변환기(221),(222),…,(22m)은 CMOS-ECL 레벨 변환을 실행하도록 구성하는 것도 가능하다. 이를 위해서, 입력버퍼(20), 내부 논리블럭(21), 출력버퍼(22)를 그라운드 레벨과 부의 전원전압 -VEE로 동작시키면 되는 것은 말할 것도 없다.
더우기, 마찬가지로 제6도에 있어서 입력버퍼(20)의 레벨 변환기(201),(202),…,(20n)은 I2L-CMOS 레벨 변환을 실행하고, 출력버퍼(22)의 레벨 변환기(221),(222),…,(22m)은 CMOS-I2L 레벨 변환을 실행하도록 구성하는 것도 가능하다.
더우기, 제14도 내지 제21도, 제23도 내지 제26도, 제29도 내지 제30도의 실시예에 있어서, 제31도의 PNP이미터 플로워 트랜지스터 Q4, PN 접합 다이오드 D2를 부가하여도 좋다.
또, MOSFET의 비 W/L의 분모 L을 3으로 하고 있는 것은 MOSFET의 채널길이 L을 3㎛로 하고 있기 때문이며, 현지 포토리도그래피의 개량에 의해 이 채널길이 L은 2㎛ ,1.5㎛, 더우기 1㎛ 이하로 미세화가 진행되고, 이에 대응해서 비 W/L의 분모는 적게 될 것이다.
또, 이 미세화에 수반해서 바이폴라 트랜지스터의 소자 치수의 축소화를 진행하여, 회로내의 저항의 저항치의 변경도 일어날 것이다.
또, 봉지 수지(301)에서 다수의 리이드 L1, …L64의 꺼내는 방법도 제39도의 실시예에 한정되지 않는다. 봉지 수지(301)의 외형을 장방형이 아니라 거의 정사각형으로 하고, 전체 4번에서 다수의 리이드 L1,…,L64를 꺼내는 것이 리이드 프레임 LT와 회로 IC의 소형화 적절하고, 프린트 기판위에서의 내장 밀도가 향상된다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 논리용 반도체 집적회로 장치에 적용할때에 대해서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면 반도체 칩위에는 입력버퍼(20), 내부 논리블럭(21), 출력버퍼(22)뿐만 아니라 필요에 따라서는 바이폴라 아날로그회로, MOS 아날로그회로, P채널 MOS 논리 또는 N 채널 MOS 논리 I2L 회로, ECL 회로의 어떤것이든 반도체 칩 위에 배치되는 것도 가능하다는 것은 말할 것도 없다.

Claims (45)

  1. 각각 P채널 및 N채널 MOSFET로 이루어진 다수의 CMOS 회로를 포함하여, 입력신호에 대한 논리연산을 실행하고 상기 논리연산에 따른 출력신호를 발생하는 내부 논리블럭(21), 각각 입출력 단자를 가지며, 적어도 하나가 그 입력단자에서 CMOS 레벨과 다른 레벨을 갖는 입력 디지털 신호를 받도록 결합되고, 상기 입력 논리블럭(21)에 상기 입력신호의 하나로서 결합된 그것의 출력단자에서 출력 디지털 신호를 마련하기 위한 수단을 포함하는 다수의 입력레벨 변환기(201∼20n)에 있어서, 상기 입력레벨 변환기중의 상기 하나에서 출력 디지탈 신호를 마련하기 위한 상기 수단은 베이스에서 상기 입력 디지털 신호에 대하여 응답하고, 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 입력레벨 변환기(201∼20n)중의 상기 하나의 출력용량(CS)를 충전 또는 방전하는 제1의 바이폴라 출력 트랜지스터(Q1), 베이스에는 상기 입력 디지털 신호에 응답하는 베이스 구동신호가 공급되고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 출력용량(CS)를 충전 또는 방전하는 제2의 바이폴라 출력 트랜지스터(Q3)으로 이루어지고, 상기 제2의 바이폴라 출력 트랜지스터(Q3)의 상기 콜렉터-이미터 통로는 제1의 동작전위와 제2의 동작전위 사이에서 상기 제1의 바이폴라 출력 트랜지스터(Q1)의 상기 콜렉터-이미터 통로와 직렬로 접속되어 있고, 상기 제2의 바이폴라 트랜지스터(Q3)에 의해 실행되는 상기 충전 또는 방전 동작은 상기 제1의 바이폴라 트랜지스터(Q1)에 의해 실행되는 충전 또는 방전 동작과 반대이며, 또 상기 입력레벨 변환기중의 상기 하나는 입력이 상기 입력 디지털신호에 응답하고 출력이 상기 제2바이폴라 출력 트랜지스터에 대한 상기 베이스 구동신호를 발생하는 CMOS 버퍼회로(R11,R12,MP10)으로 이루어진 다수의 입력레벨 변환기를 포함하는 반도체 집적회로.
  2. 특허청구의 범위 제1항에 있어서, 또 상기 제1의 바이폴라 출력 트랜지스터(Q1)의 상기 베이스와 상기 콜렉터 사이에 접속되어 있는 제1의 쇼트키 배리어 다이오드를 포함하는 반도체 집적회로.
  3. 특허청구의 범위 제2항에 있어서, 또 상기 입력레벨 변환기(201)의 상기 입력단자의 입력신호에 대한 응답으로 상기 입력레벨 변환기의 출력용량(CS)를 방전하기 위하여 상기 제1의 바이폴라 출력 트랜지스터(Q1)을 구동하도록 접속된 구동 트랜지스터(Q2), 상기 구동 트랜지스터(Q2)의 베이스와 콜렉터 사이에 접속된 제2의 쇼트키 배리어 다이오드를 포함하는 반도체 집적회로.
  4. 특허청구의 범위 제3항에 있어서, 상기 CMOS 버퍼회로(R11,R12,MP10)은 상기 입력레벨 변환기(201)의 출력용량(CS)의 충전을 실행하기 위하여 상기 구동 트랜지스터(Q2)의 베이스와 상기 제2의 바이폴라 출력 트랜지스터(Q3)의 상기 베이스 사이에 접속되는 반도체 집적회로.
  5. 특허청구의 범위 제3항 또는 제4항에 있어서, 또 상기 입력레벨 변환기(201)의 상기 입력단자(IN)과 상기 구동 트랜지스터(Q2)의 베이스 사이에 접속된 레벨 시프트용 쇼트키 배리어 다이오드(D1)을 포함하는 반도체 집적회로.
  6. 특허청구의 범위 제5항에 있어서, 상기 입력레벨 변환기(201)의 상기 입력단자와 상기 구동 트랜지스터(Q2)의 베이스 사이에 접속되고 레벨 시프트를 하기 위해 결합된 P-N-P 이미터 폴로워 트랜지스터와 P-N 접합 다이오드를 포함하는 반도체 집적회로.
  7. 특허청구의 범위 제5항에 있어서, 상기 입력레벨 변환기(201)의 상기 입력단자(IN)에 공급되는 입력신호는 TTL 레벨이며, 상기 입력레벨 변환기의 입력 스위칭 임계전압은 상기 TTL 레벨의 하이레벨 입력전압과 로우레벨 입력전압 사이에 설정되는 반도체 집적회로.
  8. 특허청구의 범위 제6항에 있어서, 상기 입력레벨 변환기(201∼20n)의 상기 입력단자중의 상기 하나에 공급되는 입력 디지털 신호는 TTL 레벨이며, 상기 입력레벨 변환기중의 상기 하나의 입력 스위칭 임계전압은 TTL 레벨의 하이레벌 입력전압과 로우레벨 입력전압 사이에 설정되는 반도체 집적회로.
  9. 특허청구의 범위 제1항에 있어서, 상기 내부 논리블럭(21)의 상기 CMOS 회로는 준 CMOS 회로로 구성되고, 그것의 입력단은 상기 P채널 및 N채널 MOSFET(M1∼M4)로 구성되며, 그것의 출력단은 바이폴라 트랜지스터(Q1,Q2)로 구성된 반도체 집적회로.
  10. 특허청구의 범위 제1항에 있어서, 상기 제1의 바이폴라 트랜지스터(Q1)의 베이스에는 상기 입력 디지털 신호에 응답으로 제1의 구동신호가 공급되고, 상기 제2의 바이폴라 트랜지스터(Q3)의 베이스에는 상기 입력 디지털 신호에 응답으로 제2의 베이스 구동신호가 공급되고, 또 상기 반도체 집적회로는 상기 입력 디지털 신호가 공급되는 입력단자, 상기 제1의 베이스 구동신호를 발생하는 제1의 출력단자, 상기 제2의 베이스 구동신호를 발생하는 제2의 출력단자, 버퍼회로를 포함하며, 상기 버퍼회로는 상기 CMOS 버퍼회로로 이루어진 반도체 집적회로.
  11. 특허청구의 범위 제10항에 있어서, 상기 버퍼회로는 서로 반대위상을 갖는 상기 제1의 베이스 구동신호와 상기 제2의 베이스 구동신호를 발생하기 위한 수단(MP10)으로 이루어진 반도체 집적회로.
  12. 각각 P채널 및 N채널 MOSFET로 이루어진 다수의 CMOS 회로를 포함하며, 입력신호에 대한 논리연산을 실행하고 상기 논리연산에 따른 출력신호를 발생하는 내부 논리블럭(21), 상기 내부 논리블럭(21)의 출력신호를 받도록 결합된 입력단자를 가지고, 출력단자에서 CMOS 레벨과 다른 소정의 레벨의 출력신호를 마련하기 위한 수단으로 이루어진 출력레벨 변환기(221∼22m)에서, 상기 출력레벨 변환기에 상기 소정의 레벨의 상기 출력신호를 마련하기 위한 상기 수단은 베이스에서 상기 내부 논리 블럭의 상기 출력신호에 응답하고 콜렉터-이미터를 통해서 흐르는 전류가 상기 출력레벨 변환기의 출력부하용량(CX)를 충전 또는 방전하는 제1의 바이폴라 출력 트랜지스터(Q10)으로 이루어지고, 상기 출력레벨 변환기는 또, 상기 제1의 바이폴라 출력 트랜지스터의 베이스와 사이 내부 논리블럭의 출력단자 사이에 접속되어 있는 고입력 임피던스 회로(M11∼M13,D14)를 포함하는 출력 레벨 변환기를 포함하는 반도체 집적회로.
  13. 특허청구의 범위 제14항에 있어서, 상기 내부 논리블럭(21)의 상기 CMOS 회로는 준 CMOS 회로로 구성되고, 그것의 입력단은 상기 P채널 및 N채널 MOSFET로 구성되며, 그것의 출력단은 바이폴라 트랜지스터로 구성된 반도체 집적회로.
  14. 특허청구의 범위 제14항에 있어서, 또 상기 출력 레벨 변환기(221)의 출력부하용량(CX)를 방전하기 위한 제1의 바이폴라 출력 트랜지스터(Q10)과 상기 출력 레벨 변환기의 상기 입력단자에서 받은 상기 내부 논리블럭의 상기 CMOS 레벨 출력신호에 대한 응답으로 상기 출력레벨 변환기의 상기 출력부하용량을 충전하기 위한 제2의 바이폴라 출력 트랜지스터(Q12)에 결합된 구동 트랜지스터(Q11)을 포함하는 반도체 집적회로.
  15. 특허청구의 범위 제35항에 있어서, 상기 고입력 임피던스회로(M11∼M13,D14)는 MOSFET로 구성된 반도체 집적회로.
  16. 특허청구의 범위 제14항에 있어서, 상기 출력레벨 변환기(221)은 상기 내부 논리블럭(21)의 다수의 출력신호를 받도록 결합된 다수의 입력단자로 이루어지고, 상기 고입력 임피던스 회로(M11∼M13,D14)는 상기 제1의 바이폴라 출력 트랜지스터(Q10)의 상기 베이스와 상기 논리블럭의 다수의 출력단자 사이에 접속되고, 상기 고입력 임피던스 회로는 상기 내부 논리블럭의 상기 다수의 출력신호를 논리적으로 처리하기 위한 수단(Q15)로 이루어진 반도체 집적회로.
  17. 특허청구의 범위 제14, 제15 또는 제16항중 어느 한항에 있어서, 또 상기 출력레벨 변환기(221)의 방전용 제1의 바이폴라 출력 트랜지스터(Q10)과 충전용 제2의 바이폴라 출력 트랜지스터(Q12)를 제어신호(EN)에 대한 응답으로 동시에 OFF되어 상기 출력레벨 변환기의 상기 출력단자를 플로팅 상태로 하는 제어회로(Q21∼Q23, R40∼R43, D16∼D19)를 포함하는 반도체 집적회로.
  18. 특허청구의 범위 제17항에 있어서, 상기 출력레벨 변환기(221)은 상기 출력단자(OUT)는 다른 반도체 직접회로(IC')의 출력단자와 공통으로 접속되어 있는 반도체 집적회로.
  19. 특허청구의 범위 제12항에 있어서, 상기 출력레벨 변환기(221)은 오픈 콜렉터형인 반도체 집적회로.
  20. 특허청구의 범위 제19항에 있어서, 또 상기 출력레벨 변환기(221)의 상기 제1의 바이폴라 출력 트랜지스터(Q10)을 제어신호(EN)에 대한 응답으로 OFF하기 위한 제어회로를 포함하는 반도체 집적회로.
  21. 특허청구의 범위 제20항에 있어서, 상기 출력레벨 변환기(221)의 상기 출력단자(OUT)는 오픈 콜렉터형의 다른 반도체 직접회로(IC')의 출력단자와 공통으로 접속되어 있고, 또 부하수단(R100)을 거쳐서 공급전압(VCC)에 접속되어 있는 반도체 집적회로.
  22. 특허청구의 범위 제12항에 있어서, 상기 출력레벨 변환기(221)의 상기 출력신호는 TTL 레벨로 마련된 반도체 집적회로.
  23. 특허청구의 범위 제12항에 있어서, 상기 출력레벨 변환기(221)은 또, 제1의 동작전위와 제2의 동작전위 사이에서 상기 제1의 바이폴라 출력 트랜지스터(Q10)의 콜렉터-이미터 통로와 직렬로 접속된 콜렉터-이미터 통로를 갖는 제2의 바이폴라 출력 트랜지스터(Q12)를 포함하며, 상기 제2의 바이폴라 출력 트랜지스터(Q12)의 베이스에서는 상기 내부 논리블럭(21)의 상기 출력신호에 응답하고, 상기 제2의 바이폴라 출력 트랜지스터의 콜렉터-이미터 통로를 통해서 흐르는 전류는 상기 출력레벨 변환기의 상기 출력 부하용량(CX)를 충전하며, 또 상기 제1의 바이폴라 출력 트랜지스터(Q10)의 콜렉터-이미터 통로를 통해서 흐르는 전류는 상기 출력 부하용량(CX)를 방전하는 반도체 집적회로.
  24. 특허청구의 범위 제23항에 있어서, 또 상기 출력레벨 변환기(221)의 방전용 제1의 바이폴라 트랜지스터(Q10)과 충전용 제2의 바이폴라 트랜지스터(Q12)를 제어신호(EN)에 대한 응답으로 동시에 OFF하는 제어회로(Q21∼Q23, R40∼R43, D16∼D19)를 포함하는 반도체 집적회로.
  25. 특허청구의 범위 제24항에 있어서, 상기 제어회로(Q21∼Q23, R40∼R43, D16∼D19)는 상기 제어신호(EN)을 받는 고입력 임피던스 회로(M11∼M13,D14)를 포함하는 반도체 집적회로.
  26. 특허청구의 범위 제12항에 있어서, 또 상기 제1의 바이폴라 출력 트랜지스터(Q10)을 제어신호에 대한 응답으로 OFF하는 제어회로를 포함하는 반도체 집적회로.
  27. 특허청구의 범위 제26항에 있어서, 상기 제어회로는 상기 제어신호를 받는 고입력 임피던스 회로를 포함하는 반도체 집적회로.
  28. 특허청구의 범위 제12항에 있어서, 상기 고입력 임피던스 회로(M11∼M13,D14)는 적어도 하나이 전계효과 트랜지스터로 이루어진 반도체 집적회로.
  29. 특허청구의 범위 제28항에 있어서, 상기 출력레벨 변환기(221)은 상기 내부 논리블럭(21)의 다수의 출력신호를 받도록 결합된 다수의 입력단자로 이루어지고, 상기 고입력 임피던스 회로(M11∼M13,D14)는 상기 제1의 바이폴라 출력 트랜지스터(Q10)의 상기 베이스와 상기 내부 논리블럭의 다수의 출력단자 사이에 접속되고, 상기 고입력 임피던스 회로는 상기 내부 논리블럭의 상기 다수의 출력신호를 논리적으로 처리하기 위한 수단(Q15)로 이루어진 반도체 집적회로.
  30. 각각 P채널 및 N채널 MOSFET로 이루어진 다수의 CMOS 회로를 포함하며, 입력신호에 대한 논리연산을 실행하고 상기 논리연산에 따른 출력신호를 발생하는 내부 논리블럭(21), 각각 입출력 단자를 가지며, 적어도 하나가 그 입력단자에서 CMOS 레벨과 다른 레벨을 갖는 입력 디지털 신호를 받도록 결합되고, 상기 입력 논리블럭(21)에 상기 입력신호의 하나로서 결합된 그것의 출력단자에서 출력 디지털 신호를 마련하기 위한 수단을 포함하는 다수의 입력레벨 변환기(201∼20n)에 있어서, 상기 입력레벨 변환기중의 상기 하나에서 출력 디지털 신호를 마련하기 위한 상기 수단은 베이스에서 상기 입력 디지털신호에 대하여 응답하고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 입력레벨 변환기(201∼20m)중의 상기 하나의 출력용량(CS)를 충전 또는 방전하는 제1의 바이폴라 출력 트랜지스터(Q1), 베이스에는 상기 입력 디지털신호에 응답하는 베이스 구동신호가 공급되고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 출력용량(CS)를 충전 또는 방전하는 제2의 바이폴라 트랜지스터(Q3)으로 이루어지고, 상기 제2의 바이폴라 출력 트랜지스터(Q3)의 상기 콜렉터-이미터 통로는 제1의 동작전위와 제2의 동작전위 사이에서 상기 제1의 바이폴라 트랜지스터(Q1)의 상기 콜렉터-이미터 통로와 직렬로 접속되어 있고, 상기 제2의 바이폴라 트랜지스터(Q3)에 의해 실행되는 상기 충전 또는 방전동작은 상기 제1의 바이폴라 트랜지스터(Q1)에 의해 실행되는 충전 또는 방전동작과 반대이며, 또 상기 입력레벨 변환기중의 상기 하나는 입력이 상기 입력 디지털 신호에 응답하고 출력이 상기 제2의 바이폴라 트랜지스터에 대한 상기 베이스 구동신호를 발생하는 CMOS 버퍼회로(R11,R12,MP10)으로 이루어진 다수의 입력레벨 변환기, 상기 내부 논리블럭(21)의 출력신호를 받도록 결합된 입력단자를 가지고, 출력단자에서 CMOS 레벨과 다른 소정의 레벨의 출력신호를 마련하기 위한 수단으로 이루어진 출력레벨 변환기(221∼22m)에서, 상기 출력레벨 변환기에 상기 소정의 레벨의 상기 출력신호를 마련하기 위한 상기 수단은 베이스에서 상기 내부 논리블럭의 상기 출력신호에 응답하고 콜렉터-이미터를 통해서 흐르는 전류가 상기 출력레벨 변환기의 출력 부하용량(CX)를 충전 또는 방전하는 제3의 바이폴라 출력 트랜지스터(Q10)으로 이루어지고, 상기 출력레벨 변환기는 또, 상기 제3의 바이폴라 출력 트랜지스터의 베이스와 상기 내부 논리블럭의 출력단자 사이에 접속되어 있는 고입력 임피던스 회로(M11∼M13,D14)를 포함하는 출력레벨 변환기를 포함하는 반도체 집적회로.
  31. 특허청구의 범위 제30항에 있어서, 상기 입력레벨 변환기(201∼20n)의 상기 입력단자중의 상기 하나에 공급되는 입력 디지털 신호는 TTL 레벨이며, 상기 입력레벨 변환기중의 상기 하나의 입력 스위칭 임계전압은 TTL 레벨의 하이레벨 입력전압과 로우레벨 입력전압 사이에 설정되는 반도체 집적회로.
  32. 특허청구의 범위 제30항에 있어서, 상기 내부 논리블럭(21)의 상기 CMOS 회로는 준 CMOS 회로로 구성되고, 그것의 입력단은 P채널 및 N채널 MOSFET(M1∼M4)로 구성되며, 그것의 출력단은 바이폴라 트랜지스터(Q1,Q2)로 구성된 반도체 집적회로.
  33. 특허청구의 범위 제30항에 있어서, 상기 출력레벨 변환기(221)은 또, 제1의 동작전위와 제2의 동작전위 사이에서 상기 제3의 바이폴라 출력 트랜지스터(Q10)의 콜렉터-이미터 통로와 직렬로 접속된 콜렉터-이미터 통로를 갖는 제4의 바이폴라 출력 트랜지스터(Q12)를 포함하며, 상기 제4의 바이폴라 출력 트랜지스터(Q12)의 베이스에서는 상부 내부 논리블럭(21)의 상기 출력신호에 응답하고, 상기 제4의 바이폴라 출력 트랜지스터의 콜렉터-이미터 통로를 통해서 흐르는 전류는 상기 출력레벨 변환기의 상기 출력 부하용량(CX)를 충전하며, 또 상기 제3의 바이폴라 출력 트랜지스터(Q10)의 콜렉터-이미터 통로를 통해서 흐르는 전류는 상기 출력 부하용량(CX)를 방전하는 반도체 집적회로.
  34. 특허청구의 범위 제33항에 있어서, 상기 출력레벨 변환기(221)은 제3의 바이폴라 트랜지스터(Q10)과 충전용 제4의 바이폴라 트랜지스터(Q12)를 제어신호(EN)에 대한 응답으로 동시에 OFF하는 제어회로(Q21∼Q23, R40∼R43, D16∼D19)를 포함하는 반도체 집적회로.
  35. 특허청구의 범위 제34항에 있어서, 상기 제어회로(Q21∼Q23, R40∼R43, D16∼D19)는 상기 제어신호(EN)을 받는 고입력 임피던스 회로(M11∼M13,D14)를 포함하는 반도체 집적회로.
  36. 특허청구의 범위 제30항에 있어서, 상기 출력레벨 변환기(221)은 상기 내부 논리블럭(21)의 다수의 출력신호를 받도록 결합된 다수의 입력단자로 이루어지고, 상기 고입력 임피던스 회로(M11∼M13,D14)는 상기 제3의 바이폴라 트랜지스터(Q|10)의 상기 베이스와 상기 내부 논리블럭의 다수의 출력단자 사이에 접속되고. 상기 고입력 임피던스 회로는 상기 내부 논리블럭의 상기 다수의 출력 신호를 논리적으로 처리하기 위한 수단(Q15)로 이루어진 반도체 집적회로.
  37. 특허청구의 범위 제30항에 있어서, 상기 고입력 임피던스 회로(M11∼M13,D14)는 적어도 하나의 FET 트랜지스터를 포함하는 반도체장치.
  38. 각각 P채널 및 N채널 MOSFET로 이루어진 다수의 CMOS 회로를 포함하며, 입력신호에 대한 논리연산을 실행하고 상기 논리연산에 따른 출력신호를 발생하는 내부 논리블럭(21), 각각 입출력 단자를 가지며, 적어도 하나가 그 입력단자에서 CMOS 레벨과 다른 레벨을 갖는 입력 디지털 신호를 받도록 결합되고, 상기 입력 논리블럭(21)에 상기 입력신호의 하나로서 결합된 그것의 출력단자에서 출력 디지털 신호를 마련하기 위한 수단을 포함하는 다수의 입력레벨 변환기(201∼20n)에 있어서, 상기 입력레벨 변환기중의 상기 하나에서 출력 디지털 신호를 마련하기 위한 상기 수단은 베이스에서 상기 입력 디지털 신호에 대하여 응답하고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 입력레벨 변환기(201∼20n)중의 상기 하나의 출력용량(CS)를 충전 또는 방전하는 제1의 바이폴라 트랜지스터(Q1), 베이스에는 상기 입력 디지털신호에 응답하는 베이스 구동신호가 공급되고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 출력용량(CS)를 충전 또는 방전하는 제2의 바이폴라 출력 트랜지스터(Q3)으로 이루어지고, 상기 제2의 바이폴라 출력 트랜지스터(Q3)의 상기 콜렉터-이미터 통로는 제1의 동작전위와 제2의 동작전위 사이에서 상기 제1의 바이폴라 트랜지스터(Q1)의 상기 콜렉터-이미터 통로와 직렬로 접속되어 있고, 상기 제2의 바이폴라 트랜지스터(Q3)에 의해 실행되는 상기 충전 또는 방전 동작은 상기 제1의 바이폴라 트랜지스터(Q1)에 의해 실행되는 충전 또는 방전동작과 반대이며, 또 상기 입력레벨 변환기중의 상기 하나는 입력이 상기 입력 디지털 신호에 응답하고 출력이 상기 제2의 바이폴라 출력 트랜지스터에 대한 상기 베이스 구동신호를 발생하는 CMOS 버퍼회로(R11,R12,MP10)으로 이루어진 다수의 입력레벨 변환기, 상기 내부 논리블럭(21)의 출력신호를 받도록 결합된 입력단자를 가지고, 출력단자에서 CMOS 레벨과 다른 소정의 레벨의 출력신호를 마련하기 위한 수단으로 이루어진 출력레벨 변환기(221∼22m)에서 상기 출력레벨 변환기에 상기 소정의 레벨의 상기 출력신호를 마련하기 위한 상기 수단은 베이스에서 상기 내부 논리블럭의 상기 출력신호에 응답하고 콜렉터-이미터를 통해서 흐르는 전류가 상기 출력레벨 변환기의 출력 부하용량(CX)를 충전 또는 방전하는 제3의 바이폴라 출력 트랜지스터(Q10)으로 이루어지고, 상기 출력레벨 변환기는 또, 상기 제3의 바이폴라 트랜지스터의 베이스와 상기 내부 논리블럭의 출력단자 사이에 접속되어 있는 고입력 임피던스 회로(M11∼M13,D14)를 포함하는 출력레벨 변환기를 포함하고, 상기 내부 논리블럭(21)은 반도체 칩 중앙부에 배치되고, 상기 다수의 입력레벨 변환기(201∼20n)과 다수의 출력레벨 변환기(221∼22m)은 상기 반도체 칩의 주변에 배열된 반도체 집적회로.
  39. 특허청구의 범위 제38항에 있어서, 상기 반도체 칩은 수지성형 패키지에 밀봉되며, 상기 패키지를 방사형 핀이 없는 구조로 하기 위해서, 상기 내부 논리블럭(21), 상기 다수의 입력레벨 변환기(201∼20n) 및 상기 다수의 출력레벨 변환기(221∼22m)의 소비전력을 상기 반도체 칩과 결합되고, 상기 패키지에서 돌출한 다수의 리이드의 열방사가능의 소정의 양에 따라 미리 설정하는 반도체 집적회로.
  40. 특허청구의 범위 제38항에 있어서, 반도체 칩상에서 상기 내부 논리블럭(21), 상기 다수의 입력레벨 변환기(201∼20n) 및 상기 다수의 출력레벨 변환기(221∼22m)의 배선은 마스터 슬라이스형 배열에 따라 접속되어 있는 반도체 집적회로.
  41. 특허청구의 범위 제38항에 있어서, 상기 반도체 칩상에서 상기 내부 논리블럭(21), 상기 다수의 입력레벨 변환기(201∼20n) 및 상기 다수의 출력레벨 변환기(221∼22m)의 배선은 게이트 어레이형 배열에 따라 접속되어 있는 반도체 집적회로.
  42. 특허청구의 범위 제38항에 있어서, 상기 출력레벨 변환기(221)은 상기 내부 논리블럭(21)의 다수의 출력신호를 받도록 결합된 다수의 입력단자로 이루어지고, 상기 고입력 임피던스 회로(M11∼M13,D14)는 상기 제3의 바이폴라 출력 트랜지스터(Q10)의 상기 베이스와 상기 내부 논리블럭의 다수의 출력단자 사이에 접속되고, 상기 고입력 임피던스 회로는 상기 내부 논리블럭의 상기 다수의 출력 신호를 논리적으로 처리하기 위한 수단(Q15)로 이루어진 반도체 집적회로.
  43. 각각 P채널 및 N채널 MOSFET로 이루어진 다수의 CMOS 회로를 포함하며, 입력신호에 대한 논리연산을 실행하고 상기 논리연산에 따른 출력신호를 발생하는 내부 논리블럭(21), 각각 입출력 단자를 가지며, 적어도 하나가 그 입력단자에서 CMOS 레벨과 다른 레벨을 갖는 입력 디지털 신호를 받도록 결합되고, 상기 입력 논리블럭(21)에 상기 입력신호의 하나로서 결합된 그것의 출력단자에서 출력 디지털 신호를 마련하기 위한 수단을 포함하는 다수의 입력레벨 변환기(201∼20n)에 있어서, 상기 입력레벨 변환기중의 상기 하나에서 출력 디지털 신호를 마련하기 위한 상기 수단은 베이스에서 상기 입력 디지털신호에 대하여 응답하고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 입력레벨 변환기(201∼20n)중의 상기 하나의 출력용량(CS)를 충전 또는 방전하는 제1의 바이폴라 트랜지스터(Q1), 베이스에는 상기 입력 디지털신호에 응답하는 베이스 구동신호가 공급되고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 출력용량(CS)를 충전 또는 방전하는 제2의 바이폴라 출력 트랜지스터(Q3)으로 이루어지고, 상기 제2의 바이폴라 출력 트랜지스터(Q3)의 상기 콜렉터-이미터 통로는 제1의 동작전위와 제2의 동작전위 사이에서 상기 제1의 바이폴라 트랜지스터(Q1)의 상기 콜렉터-이미터 통로와 직렬로 접속되어 있고, 상기 제2의 바이폴라 트랜지스터(Q3)에 의해 실행되는 상기 충전 또는 방전 동작은 상기 제1의 바이폴라 트랜지스터(Q1)에 의해 실행되는 충전 또는 방전동작과 반대이며, 또 상기 입력레벨 변환기중의 상기 하나는 입력이 상기 입력 디지털 신호에 응답하고 출력이 상기 제2의 바이폴라 트랜지스터에 대한 상기 베이스 구동신호를 발생하는 CMOS 회로로 이루어진 다수의 입력레벨 변환기를 포함하는 반도체 집적회로.
  44. 각각 P채널 및 N채널 MOSFET로 이루어진 다수의 CMOS 회로를 포함하며, 입력신호에 대한 논리연산을 실행하고 상기 논리연산에 따른 출력신호를 발생하는 내부 논리블럭(21), 상기 내부 논리블럭(21)의 출력신호를 받도록 결합된 입력단자를 가지고, 출력단자에서 CMOS 레벨과 다른 소정의 레벨의 출력신호를 마련하기 위한 수단으로 이루어진 출력레벨 변환기(221∼22m)에서, 상기 출력 레벨 변환기에서 상기 소정의 레벨의 상기 출력신호를 마련하기 위한 상기 수단은 베이스에서 상기 내부 논리블럭의 상기 출력신호에 응답하고 콜렉터-이미터를 통해서 흐르는 전류가 상기 출력레벨 변환기의 출력부하용량(CX)를 충전 또는 방전하는 제1의 바이폴라 출력 트랜지스터(Q10)으로 이루어지고, 상기 출력 레벨 변환기는 또, 상기 제1의 바이폴라 트랜지스터의 베이스와 상기 내부 논리블럭의 출력단자 사이에 접속되어 있는 MOS 회로를 포함하는 출력레벨 변환기를 포함하는 반도체 집적회로.
  45. 각각 P채널 및 N채널 MOSFET로 이루어진 다수의 CMOS 회로를 포함하며, 입력신호에 대한 논리연산을 실행하고 상기 논리연산에 따른 출력신호를 발생하는 내부 논리블럭(21), 각각 입출력 단자를 가지며, 적어도 하나가 그 입력단자에서 CMOS 레벨과 다른 레벨을 갖는 입력 디지털 신호를 받도록 결합되고, 상기 입력 논리블럭(21)에 상기 입력신호의 하나로서 결합된 그것의 출력단자에서 출력 디지털 신호를 마련하기 위한 수단을 포함하는 다수의 입력레벨 변환기(201∼20n)에 있어서, 상기 입력레벨 변환기중의 상기 하나에서 출력 디지털 신호를 마련하기 위한 상기 수단은 베이스에서 상기 입력 디지털신호에 대하여 응답하고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 입력레벨 변환기(201∼20n)중의 상기 하나의 출력용량(CS)를 충전 또는 방전하는 제1의 바이폴라 트랜지스터(Q1), 베이스에는 상기 입력 디지털신호에 응답하는 베이스 구동신호가 공급되고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 출력용량(CS)를 충전 또는 방전하는 제2의 바이폴라 트랜지스터(Q3)으로 이루어지고, 상기 제2의 바이폴라 출력 트랜지스터(Q3)의 상기 콜렉터-이미터 통로는 제1의 동작전위와 제2의 동작전위 사이에서 상기 제1의 바이폴라 트랜지스터(Q1)의 상기 콜렉터-이미터 통로와 직렬로 접속되어 있고, 상기 제2의 바이폴라 트랜지스터(Q3)에 의해 실행되는 상기 충전 또는 방전 동작은 상기 제1의 바이폴라 트랜지스터(Q1)에 의해 실행되는 충전 또는 방전동작과 반대이며, 또 상기 입력레벨 변환기중의 상기 하나는 입력이 상기 입력 디지털 신호에 응답하고 출력이 상기 제2의 바이폴라 트랜지스터에 대한 상기 베이스 구동신호를 발생하는 CMOS 회로(R11,R12,MP10)으로 이루어진 다수의 입력레벨 변환기, 상기 내부 논리블럭(21)의 출력신호를 받도록 결합된 입력단자를 가지고, 출력단자에서 CMOS 레벨과 다른 소정의 레벨의 출력신호를 마련하기 위한 수단으로 이루어진 출력레벨 변환기(221∼22m)에서 상기 출력레벨 변환기에 상기 소정의 레벨의 상기 출력신호를 마련하기 위한 상기 수단은 베이스에서 상기 내부 논리블럭의 상기 출력신호에 응답하고 콜렉터-이미터를 통해서 흐르는 전류가 상기 출력레벨 변환기의 출력 부하용량(CX)를 충전 또는 방전하는 제3의 바이폴라 트랜지스터(Q10)으로 이루어지고, 상기 출력레벨 변환기는 또, 상기 제3의 바이폴라 트랜지스터의 베이스와 상기 내부 논리블럭의 출력단자 사이에 접속되어 있는 MOS 회로를 포함하는 출력레벨 변환기를 포함하는 반도체 집적회로.
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