JPH05191263A - 半導体回路 - Google Patents
半導体回路Info
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- JPH05191263A JPH05191263A JP4005270A JP527092A JPH05191263A JP H05191263 A JPH05191263 A JP H05191263A JP 4005270 A JP4005270 A JP 4005270A JP 527092 A JP527092 A JP 527092A JP H05191263 A JPH05191263 A JP H05191263A
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- JP
- Japan
- Prior art keywords
- circuit
- ecl
- mis
- bimis
- input buffer
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 従来の回路構成では、論理振幅レベルが異な
る回路を混在して使用するときには、必ずレベル変換回
路が必要となり、高速化を妨げる要因となっている。ま
た、ＥＣＬインタフェースとＴＴＬインタフェースとを
共有化するときに、レベル変換回路が無駄になり、総面
積が大きくなってしまう。 【構成】 ＥＣＬインタフェースの信号振幅電圧を入力
とする入力バッファ１と、ＴＴＬインタフェースの信号
振幅電圧を入力とする入力バッファ３と、ＭＩＳドライ
バまたはＢｉＭＩＳドライバ２との混在する半導体回路
において、それぞれの信号振幅電圧を共通化することに
より、レベル変換回路が不要になり、レベル変換回路の
遅延時間だけ高速化できる。また、ＴＴＬ入力バッファ
３とＥＣＬ入力バッファ１との切り換えが、レベル変換
回路がないため総面積が小さくできＥＣＬ・ＴＴＬイン
タフェースを容易に混在できる。
る回路を混在して使用するときには、必ずレベル変換回
路が必要となり、高速化を妨げる要因となっている。ま
た、ＥＣＬインタフェースとＴＴＬインタフェースとを
共有化するときに、レベル変換回路が無駄になり、総面
積が大きくなってしまう。 【構成】 ＥＣＬインタフェースの信号振幅電圧を入力
とする入力バッファ１と、ＴＴＬインタフェースの信号
振幅電圧を入力とする入力バッファ３と、ＭＩＳドライ
バまたはＢｉＭＩＳドライバ２との混在する半導体回路
において、それぞれの信号振幅電圧を共通化することに
より、レベル変換回路が不要になり、レベル変換回路の
遅延時間だけ高速化できる。また、ＴＴＬ入力バッファ
３とＥＣＬ入力バッファ１との切り換えが、レベル変換
回路がないため総面積が小さくできＥＣＬ・ＴＴＬイン
タフェースを容易に混在できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路に関し、特
にＥＣＬ回路，ＭＩＳ回路，ＢｉＭＩＳ回路が混在する
回路技術に関する。
にＥＣＬ回路，ＭＩＳ回路，ＢｉＭＩＳ回路が混在する
回路技術に関する。
【０００２】
【従来の技術】近年、メモリの高速化及び高集積化の両
立を図るために、論理振幅を抑えて高速化を図ったＥＣ
Ｌ回路と、論理振幅は電源電圧付近まで及ぶが、低消費
電力なＭＩＳ回路やＢｉＭＩＳ回路の混在する半導体が
多数提案されている。しかし、ＥＣＬ回路の出力信号
で、直接にＭＩＳ回路またはＢｉＭＩＳ回路を駆動する
ことができない。
立を図るために、論理振幅を抑えて高速化を図ったＥＣ
Ｌ回路と、論理振幅は電源電圧付近まで及ぶが、低消費
電力なＭＩＳ回路やＢｉＭＩＳ回路の混在する半導体が
多数提案されている。しかし、ＥＣＬ回路の出力信号
で、直接にＭＩＳ回路またはＢｉＭＩＳ回路を駆動する
ことができない。
【０００３】そのため、ＥＣＬ回路とＭＩＳ回路または
ＢｉＭＩＳ回路の混在する半導体回路では、必ずレベル
変換回路が必要であった。
ＢｉＭＩＳ回路の混在する半導体回路では、必ずレベル
変換回路が必要であった。
【０００４】図３（ａ）は、ＥＣＬインタフェースを有
するＥＣＬ回路とＭＩＳ回路またはＢｉＭＩＳ回路の混
在する従来の構成図である。図３（ａ）において、入力
バッファ１１をＥＣＬ回路で構成し、レベル変換回路１
２，ドライバ１３をＭＩＳ回路またはＢｉＭＩＳ回路で
構成した例を示している。
するＥＣＬ回路とＭＩＳ回路またはＢｉＭＩＳ回路の混
在する従来の構成図である。図３（ａ）において、入力
バッファ１１をＥＣＬ回路で構成し、レベル変換回路１
２，ドライバ１３をＭＩＳ回路またはＢｉＭＩＳ回路で
構成した例を示している。
【０００５】図３（ｂ）は、図３（ａ）の入力バッファ
１１，レベル変換回路１２，ドライバ１３の具体的な回
路の一例を示す回路図である。図３（ｂ）においては、
ドライバ１３をＢｉＭＩＳ回路で構成している。
１１，レベル変換回路１２，ドライバ１３の具体的な回
路の一例を示す回路図である。図３（ｂ）においては、
ドライバ１３をＢｉＭＩＳ回路で構成している。
【０００６】図３（ａ），図３（ｂ）ともに、ＥＣＬ回
路とＭＩＳ回路またはＢｉＭＩＳ回路が接続される電源
電圧が、全てＶCC（高電位）とＶEE（低電位）になって
おり、ＥＣＬ回路とＭＩＳ回路またはＢｉＭＩＳ回路に
印加される電源電圧が全てＶCC−ＶEEと同じになってい
る。このように、ＥＣＬ回路とＭＩＳ回路またはＢｉＭ
ＩＳ回路に印加する電源電圧を同じにすると、ＥＣＬ回
路の信号振幅電圧がＭＩＳ回路またはＢｉＭＩＳ回路の
信号振幅電圧よりも小さくなるため、ＥＣＬ回路とＭＩ
Ｓ回路またはＢｉＭＩＳ回路との間に、必ずレベル変換
回路１２が必要となる。
路とＭＩＳ回路またはＢｉＭＩＳ回路が接続される電源
電圧が、全てＶCC（高電位）とＶEE（低電位）になって
おり、ＥＣＬ回路とＭＩＳ回路またはＢｉＭＩＳ回路に
印加される電源電圧が全てＶCC−ＶEEと同じになってい
る。このように、ＥＣＬ回路とＭＩＳ回路またはＢｉＭ
ＩＳ回路に印加する電源電圧を同じにすると、ＥＣＬ回
路の信号振幅電圧がＭＩＳ回路またはＢｉＭＩＳ回路の
信号振幅電圧よりも小さくなるため、ＥＣＬ回路とＭＩ
Ｓ回路またはＢｉＭＩＳ回路との間に、必ずレベル変換
回路１２が必要となる。
【０００７】また、図４（ａ）は、ＴＴＬインタフェー
スを有するＭＩＳ回路またはＢｉＭＩＳ回路の従来の構
成図である。図４（ａ）において、入力バッファ１４，
ドライバ１３をＭＩＳ回路またはＢｉＭＩＳ回路で構成
した例を示している。
スを有するＭＩＳ回路またはＢｉＭＩＳ回路の従来の構
成図である。図４（ａ）において、入力バッファ１４，
ドライバ１３をＭＩＳ回路またはＢｉＭＩＳ回路で構成
した例を示している。
【０００８】図４（ｂ）は、図４（ａ）の入力バッファ
１４，ドライバ１３の具体的な回路の一例を示す回路図
である。図４（ｂ）においては、入力バッファ１４，ド
ライバ１３をＢｉＭＩＳ回路で構成している。
１４，ドライバ１３の具体的な回路の一例を示す回路図
である。図４（ｂ）においては、入力バッファ１４，ド
ライバ１３をＢｉＭＩＳ回路で構成している。
【０００９】図４（ａ），図４（ｂ）ともに、ＭＩＳ回
路またはＢｉＭＩＳ回路が接続される電源電圧が、全て
ＶDD（高電位）とＶSS（低電位）になっている。
路またはＢｉＭＩＳ回路が接続される電源電圧が、全て
ＶDD（高電位）とＶSS（低電位）になっている。
【００１０】このように、ＥＣＬインタフェースを有す
るＥＣＬ回路とＭＩＳ回路またはＢｉＭＩＳ回路の混在
する従来の構成はレベル変換回路を含んでいる。また、
ＴＴＬインタフェースとＥＣＬインタフェースとを共有
化するためには、レベル変換回路は高速化及び面積の縮
小化を妨げる要因となっている。
るＥＣＬ回路とＭＩＳ回路またはＢｉＭＩＳ回路の混在
する従来の構成はレベル変換回路を含んでいる。また、
ＴＴＬインタフェースとＥＣＬインタフェースとを共有
化するためには、レベル変換回路は高速化及び面積の縮
小化を妨げる要因となっている。
【００１１】
【発明が解決しようとする課題】上述した従来の回路構
成では、論理振幅レベルが異なる回路を混在して使用す
るときには、必ずレベル変換回路が必要となり、高速化
を妨げる要因になっている。また、ＥＣＬインタフェー
スとＴＴＬインタフェースとを共有化するときに、レベ
ル変換回路は面積の縮小化を妨げる要因となっている。
成では、論理振幅レベルが異なる回路を混在して使用す
るときには、必ずレベル変換回路が必要となり、高速化
を妨げる要因になっている。また、ＥＣＬインタフェー
スとＴＴＬインタフェースとを共有化するときに、レベ
ル変換回路は面積の縮小化を妨げる要因となっている。
【００１２】本発明の目的は、上述のような問題点を解
決した半導体回路を提供することにある。
決した半導体回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体回路は、
ＥＣＬインタフェースの信号振幅電圧を入力とするＥＣ
Ｌ入力バッファと、ＴＴＬインタフェースの信号振幅電
圧を入力とするＴＴＬ入力バッファと、上記ＥＣＬ入力
バッファと上記ＴＴＬ入力バッファから出力される信号
振幅電圧を選択し入力とするＭＩＳ回路またはＢｉＭＩ
Ｓ回路とを有し、上記ＭＩＳ回路またはＢｉＭＩＳ回路
に印加する電源電圧を、上記ＥＣＬ入力バッファの出力
信号振幅電圧と、上記ＭＩＳ回路またはＢｉＭＩＳ回路
を構成するＭＩＳトランジスタのしきい値電圧との和の
電圧とするか、それ以下に設定し、かつ上記ＴＴＬ入力
バッファの出力信号振幅電圧と、上記ＭＩＳ回路または
ＢｉＭＩＳ回路を構成するＭＩＳトランジスタのしきい
値電圧との和の電圧とするか、それ以下に設定すること
を特徴とする。
ＥＣＬインタフェースの信号振幅電圧を入力とするＥＣ
Ｌ入力バッファと、ＴＴＬインタフェースの信号振幅電
圧を入力とするＴＴＬ入力バッファと、上記ＥＣＬ入力
バッファと上記ＴＴＬ入力バッファから出力される信号
振幅電圧を選択し入力とするＭＩＳ回路またはＢｉＭＩ
Ｓ回路とを有し、上記ＭＩＳ回路またはＢｉＭＩＳ回路
に印加する電源電圧を、上記ＥＣＬ入力バッファの出力
信号振幅電圧と、上記ＭＩＳ回路またはＢｉＭＩＳ回路
を構成するＭＩＳトランジスタのしきい値電圧との和の
電圧とするか、それ以下に設定し、かつ上記ＴＴＬ入力
バッファの出力信号振幅電圧と、上記ＭＩＳ回路または
ＢｉＭＩＳ回路を構成するＭＩＳトランジスタのしきい
値電圧との和の電圧とするか、それ以下に設定すること
を特徴とする。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の一実施例を示す回路図であ
る。ＥＣＬ回路とＭＩＳ回路またはＢｉＭＩＳ回路の混
在する構成図を示す。
る。ＥＣＬ回路とＭＩＳ回路またはＢｉＭＩＳ回路の混
在する構成図を示す。
【００１６】この実施例において、ＥＣＬインタフェー
スの信号振幅電圧を入力とする入力バッファ１をＥＣＬ
回路で構成し、ドライバ２、ＴＴＬインタフェースの信
号振幅電圧を入力とする入力バッファ３をＭＩＳ回路ま
たはＢｉＭＩＳ回路で構成している。
スの信号振幅電圧を入力とする入力バッファ１をＥＣＬ
回路で構成し、ドライバ２、ＴＴＬインタフェースの信
号振幅電圧を入力とする入力バッファ３をＭＩＳ回路ま
たはＢｉＭＩＳ回路で構成している。
【００１７】ＥＣＬ回路が接続される電源電圧がＶCCと
ＶEEになっているのに対し、ＭＩＳ回路またはＢｉＭＩ
Ｓ回路が接続される電源電圧がＶCC及びＶEEと異なる電
圧ＶDD及びＶSSとなっている。このように、ＥＣＬ回路
とＭＩＳ回路またはＢｉＭＩＳ回路に印加する電源電圧
を異ならせると、ＥＣＬ回路の信号振幅電圧とＭＩＳ回
路またはＢｉＭＩＳ回路の信号振幅電圧を一致させるこ
とができるので、ＥＣＬ回路とＭＩＳ回路またはＢｉＭ
ＩＳ回路との間にレベル変換回路を設ける必要がなくな
る。
ＶEEになっているのに対し、ＭＩＳ回路またはＢｉＭＩ
Ｓ回路が接続される電源電圧がＶCC及びＶEEと異なる電
圧ＶDD及びＶSSとなっている。このように、ＥＣＬ回路
とＭＩＳ回路またはＢｉＭＩＳ回路に印加する電源電圧
を異ならせると、ＥＣＬ回路の信号振幅電圧とＭＩＳ回
路またはＢｉＭＩＳ回路の信号振幅電圧を一致させるこ
とができるので、ＥＣＬ回路とＭＩＳ回路またはＢｉＭ
ＩＳ回路との間にレベル変換回路を設ける必要がなくな
る。
【００１８】また、ＴＴＬインタフェースの信号振幅電
圧を入力とする入力バッファ３とＥＣＬ入力バッファ１
との切り換えが、レベル変換回路部がないため総面積が
少なくできＥＣＬ・ＴＴＬインタフェースを容易に混在
できる。
圧を入力とする入力バッファ３とＥＣＬ入力バッファ１
との切り換えが、レベル変換回路部がないため総面積が
少なくできＥＣＬ・ＴＴＬインタフェースを容易に混在
できる。
【００１９】図２は、図１のＥＣＬ入力バッファ１，ド
ライバ２，ＴＴＬ入力バッファ３の具体的な回路の一例
を示す回路図である。
ライバ２，ＴＴＬ入力バッファ３の具体的な回路の一例
を示す回路図である。
【００２０】図２では、ＥＣＬ入力バッファ１が接続さ
れる電源電圧がＶCC（０Ｖ）とＶEE（−４．５Ｖ）にな
っているのに対し、ＢｉＭＩＳ回路のドライバ２が接続
される電源電圧がＶDD（０Ｖ）およびＶSS（−３．３
Ｖ）となっている。
れる電源電圧がＶCC（０Ｖ）とＶEE（−４．５Ｖ）にな
っているのに対し、ＢｉＭＩＳ回路のドライバ２が接続
される電源電圧がＶDD（０Ｖ）およびＶSS（−３．３
Ｖ）となっている。
【００２１】このように、ＥＣＬ入力バッファ１とドラ
イバ２に印加する電源電圧を異ならせると、ＥＣＬ入力
バッファ１の出力信号電圧（Ｈｉｇｈレベル＝−０．８
Ｖ、Ｌｏｗレベル＝−２．５Ｖ）とドライバ２の入力信
号電圧（Ｈｉｇｈレベル＝−０．８Ｖ、Ｌｏｗレベル＝
−２．５Ｖ）を一致させることができるので、ＥＣＬ入
力バッファとドライバ２との間にレベル変換回路を設け
る必要がなくなる。この時のＰＭＩＳＦＥＴのしきい値
電圧を−０．８Ｖ、ＮＭＩＳＦＥＴのしきい値電圧を＋
０．８Ｖとしている。
イバ２に印加する電源電圧を異ならせると、ＥＣＬ入力
バッファ１の出力信号電圧（Ｈｉｇｈレベル＝−０．８
Ｖ、Ｌｏｗレベル＝−２．５Ｖ）とドライバ２の入力信
号電圧（Ｈｉｇｈレベル＝−０．８Ｖ、Ｌｏｗレベル＝
−２．５Ｖ）を一致させることができるので、ＥＣＬ入
力バッファとドライバ２との間にレベル変換回路を設け
る必要がなくなる。この時のＰＭＩＳＦＥＴのしきい値
電圧を−０．８Ｖ、ＮＭＩＳＦＥＴのしきい値電圧を＋
０．８Ｖとしている。
【００２２】また、図１，図２におけるＥＣＬインタフ
ェースとＴＴＬインタフェースとの切り換えは、例とし
て「アルミ配線による切り換え」や、「論理ゲートによ
る切り換え」がある。
ェースとＴＴＬインタフェースとの切り換えは、例とし
て「アルミ配線による切り換え」や、「論理ゲートによ
る切り換え」がある。
【００２３】
【発明の効果】以上説明したように本発明は、ＥＣＬイ
ンタフェースの信号振幅電圧を入力とするＥＣＬ入力バ
ッファとＴＴＬインタフェースの信号振幅電圧を入力と
するＴＴＬ入力バッファとＭＩＳ回路またはＢｉＭＩＳ
回路の混在する半導体回路において、それぞれの信号振
幅電圧を共通化することによりレベル変換回路が不要に
なるので、ＥＣＬインタフェースをもつＥＣＬ入力バッ
ファとＭＩＳ回路またはＢｉＭＩＳ回路の混在するメモ
リ等をレベル変換回路の遅延時間の分だけ高速化するこ
とができる。また、ＴＴＬインタフェースの信号振幅電
圧を入力とするＴＴＬ入力バッファとＥＣＬ入力バッフ
ァとの切り換えが、レベル変換回路部がないため総面積
が少なくできＥＣＬ・ＴＴＬインタフェースを容易に混
在できる効果がある。
ンタフェースの信号振幅電圧を入力とするＥＣＬ入力バ
ッファとＴＴＬインタフェースの信号振幅電圧を入力と
するＴＴＬ入力バッファとＭＩＳ回路またはＢｉＭＩＳ
回路の混在する半導体回路において、それぞれの信号振
幅電圧を共通化することによりレベル変換回路が不要に
なるので、ＥＣＬインタフェースをもつＥＣＬ入力バッ
ファとＭＩＳ回路またはＢｉＭＩＳ回路の混在するメモ
リ等をレベル変換回路の遅延時間の分だけ高速化するこ
とができる。また、ＴＴＬインタフェースの信号振幅電
圧を入力とするＴＴＬ入力バッファとＥＣＬ入力バッフ
ァとの切り換えが、レベル変換回路部がないため総面積
が少なくできＥＣＬ・ＴＴＬインタフェースを容易に混
在できる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の実施例を更に具体化した回路図である。
【図３】従来例を示す回路図である。
【図４】他の従来例を示す回路図である。
１，１１ ＥＣＬ入力バッファ ２，１３ ＭＩＳまたはＢｉＭＩＳドライバ ３，１４ ＴＴＬ入力バッファ １２ レベル変換回路 ＶCC，ＶEE ＥＣＬ回路が接続される電源電圧 ＶDD，ＶSS ＭＩＳ回路またはＢｉＭＩＳ回路が接続さ
れる電源電圧
れる電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ａ 8941−5Ｊ １０１ Ｋ
Claims (1)
- 【請求項１】ＥＣＬインタフェースの信号振幅電圧を入
力とするＥＣＬ入力バッファと、ＴＴＬインタフェース
の信号振幅電圧を入力とするＴＴＬ入力バッファと、上
記ＥＣＬ入力バッファと上記ＴＴＬ入力バッファから出
力される信号振幅電圧を選択し入力とするＭＩＳ回路ま
たはＢｉＭＩＳ回路とを有し、上記ＭＩＳ回路またはＢ
ｉＭＩＳ回路に印加する電源電圧を、上記ＥＣＬ入力バ
ッファの出力信号振幅電圧と、上記ＭＩＳ回路またはＢ
ｉＭＩＳ回路を構成するＭＩＳトランジスタのしきい値
電圧との和の電圧とするか、それ以下に設定し、かつ上
記ＴＴＬ入力バッファの出力信号振幅電圧と、上記ＭＩ
Ｓ回路またはＢｉＭＩＳ回路を構成するＭＩＳトランジ
スタのしきい値電圧との和の電圧とするか、それ以下に
設定することを特徴とする半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005270A JPH05191263A (ja) | 1992-01-16 | 1992-01-16 | 半導体回路 |
| US08/004,995 US5300833A (en) | 1992-01-16 | 1993-01-15 | Low voltage biCMOS circuit having ECL and TTL input buffers and no intervening level-shift circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005270A JPH05191263A (ja) | 1992-01-16 | 1992-01-16 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191263A true JPH05191263A (ja) | 1993-07-30 |
Family
ID=11606541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005270A Pending JPH05191263A (ja) | 1992-01-16 | 1992-01-16 | 半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5300833A (ja) |
| JP (1) | JPH05191263A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0379121A (ja) * | 1989-08-23 | 1991-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| JP3208002B2 (ja) * | 1994-04-22 | 2001-09-10 | 三菱電機株式会社 | 信号処理装置及びレベル変換回路 |
| US5920729A (en) * | 1996-04-30 | 1999-07-06 | Vtc Inc. | Apparatus for providing pair of complementary outputs with first and subcircuits to convert non-complementary and complementary inputs to first and second pair of complementary output |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| JPH02246516A (ja) * | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 半導体装置 |
| US4939393A (en) * | 1989-10-02 | 1990-07-03 | Motorola Inc. | ECL to TTL/CMOS translator using a single power supply |
| JP2846372B2 (ja) * | 1989-11-09 | 1999-01-13 | 株式会社日立製作所 | 半導体回路 |
| JPH03166821A (ja) * | 1989-11-27 | 1991-07-18 | Hitachi Ltd | 半導体集積回路装置 |
| JP2545146B2 (ja) * | 1990-01-25 | 1996-10-16 | 富士通株式会社 | レベル変換回路 |
-
1992
- 1992-01-16 JP JP4005270A patent/JPH05191263A/ja active Pending
-
1993
- 1993-01-15 US US08/004,995 patent/US5300833A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5300833A (en) | 1994-04-05 |
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