JP3208002B2 - 信号処理装置及びレベル変換回路 - Google Patents

信号処理装置及びレベル変換回路

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JP3208002B2
JP3208002B2 JP08488294A JP8488294A JP3208002B2 JP 3208002 B2 JP3208002 B2 JP 3208002B2 JP 08488294 A JP08488294 A JP 08488294A JP 8488294 A JP8488294 A JP 8488294A JP 3208002 B2 JP3208002 B2 JP 3208002B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は信号処理装置に関し、
特に入力信号や出力信号のレベルと異なるレベルで信号
を処理するものに関する。また、当該処理に先立って入
力信号のレベルをレベル変換し、また当該処理によって
得られた信号のレベルをレベル変換して出力するレベル
変換回路に関するものである。
【０００２】
【従来の技術】広域ＩＳＤＮにおいてＡＴＭスイッチと
光通信網との間に設けられるユーザネットワークインタ
フェース（ＵＮＩ）において適用されるＬＳＩは、一般
にＥＣＬレベルとＴＴＬレベルとが混在して使用される
ことが多い。そして処理すべき信号の周波数は、１９Ｍ
Ｈｚ，７８ＭＨｚ，１５６ＭＨｚ，６２２ＭＨｚという
高い周波数にまで到っている。
【０００３】かかる信号を処理する場合、消費電力を低
下させるためにはＣＭＯＳトランジスタで構成された処
理回路を用いる必要がある。しかし、現状ではＣＭＯＳ
トランジスタで構成された処理回路のみで２００ＭＨｚ
を超える周波数の信号を処理するのは困難である。
【０００４】このため、２００ＭＨｚを超えるような高
い周波数の信号が入力される場合にはこれをＥＣＬレベ
ルの回路で受け、その後シリアル／パラレル変換を行っ
て周波数の低い中間信号を生成し、この中間信号をＣＭ
ＯＳトランジスタで構成された処理回路で所定の信号処
理を行う技術が提案されている。
【０００５】ところがＥＣＬレベルの論理の電位はＧＮ
Ｄレベルよりも低く、ＴＴＬレベルの論理はＧＮＤレベ
ルよりも高い。従って、何れの信号をもＣＭＯＳレベル
で信号処理するためには論理レベルを変換するレベル変
換回路が必要となる。
【０００６】図１２は比較的低い周波数、例えば１９Ｍ
Ｈｚの入力信号Ｓin1 と、比較的高い周波数、例えば６
２２ＭＨｚの入力信号Ｓin2 とを処理する信号処理装置
１０１の構成を示すブロック図である。
【０００７】信号処理回路１０１ｆはＣＭＯＳレベルで
の信号処理を行う。入力信号Ｓin1は周波数が低いので
シリアル／パラレル変換することなく、信号処理回路１
０１ｆにおいて信号処理が可能である。従って、入力信
号Ｓin1 はＴＴＬレベルからＣＭＯＳレベルへと変換す
るレベル変換回路１０１ａを介するのみで信号処理回路
１０１ｆに与えられる。そして所定の信号処理が行われ
た後、ＣＭＯＳレベルからＴＴＬレベルへと変換するレ
ベル変換回路１０１ｂを介して、出力信号Ｓout1として
外部に出力される。
【０００８】入力信号Ｓin2 は周波数が高いので、ＥＣ
Ｌレベルでこれを受ける必要がある。そのためＥＣＬ入
力バッファ１０１ｃが入力信号Ｓin2 を入力する。その
後、シリアル／パラレル変換回路１０１ｄにおいてＥＣ
Ｌレベルでシリアル／パラレル変換される。これによっ
て、信号処理回路１０１ｆが処理可能な周波数の信号が
得られる。更に信号処理回路１０１ｆにおいて処理可能
なレベルの信号に変換するために、ＥＣＬレベルからＣ
ＭＯＳレベルへと変換するレベル変換回路１０１ｅが設
けられている。
【０００９】信号処理回路１０１ｆで処理された信号は
ＣＭＯＳレベルからＥＣＬレベルへと変換するレベル変
換回路１０１ｇによってレベル変換され、更にパラレル
／シリアル変換回路１０１ｈにおいてＥＣＬレベルでパ
ラレル／シリアル変換され、元の周波数に戻される。そ
してＥＣＬ出力バッファ１０１ｉを介して出力信号Ｓ
out2が得られる。
【００１０】図１３は入力信号Ｓin1 ，Ｓin2 を処理す
る他の信号処理装置１０２の構成を示すブロック図であ
る。信号処理装置１０２では信号処理は擬ＣＭＯＳレベ
ルにおいて行われる。ここで擬ＣＭＯＳレベル（ＰＣＭ
ＯＳレベル）とは、ＧＮＤレベルよりも低い電位におい
てＣＭＯＳレベルと同じ電位差で論理の識別を行う論理
レベルを指している。
【００１１】ＴＴＬレベルの入力信号Ｓin1 はレベル変
換回路１０２ａによってＰＣＭＯＳレベルに変換されて
から信号処理回路１０２ｆに与えられ、所定の信号処理
を受けた後、レベル変換回路１０２ｂによってＴＴＬレ
ベルに変換され、出力信号Ｓout1が得られる。
【００１２】一方、ＥＣＬ入力バッファ１０２ｃが入力
信号Ｓin2 を入力する。その後、シリアル／パラレル変
換回路１０２ｄにおいてＥＣＬレベルでシリアル／パラ
レル変換される。ＥＣＬ入力バッファ１０２ｃ及びシリ
アル／パラレル変換回路１０２ｄは、それぞれ図１２で
示された信号処理装置１０１の有するＥＣＬ入力バッフ
ァ１０１ｃ及びシリアル／パラレル変換回路１０１ｄと
同一に構成する事ができる。
【００１３】更に、信号処理回路１０２ｆにおいて処理
可能なレベルの信号に変換するために、ＥＣＬレベルか
らＰＣＭＯＳレベルへと変換するレベル変換回路１０２
ｅが設けられている。信号処理回路１０２ｆで処理され
た信号はＰＣＭＯＳレベルからＥＣＬレベルへと変換す
るレベル変換回路１０２ｇによってレベル変換され、更
にパラレル／シリアル変換回路１０２ｈにおいてＥＣＬ
レベルでパラレル／シリアル変換され、元の周波数に戻
される。そしてＥＣＬ出力バッファ１０２ｉを介して出
力信号Ｓout2が得られる。
【００１４】上記信号処理装置１０１，１０２の構成に
関しては、例えば１９９４年電子情報通信学会春季大会
予稿集に開示されている（Ｃ−６２５，藤原他）。
【００１５】
【発明が解決しようとする課題】しかし、上記の信号処
理装置１０１，１０２においてはレベル変換において消
費される電力が大きいという問題点があった。
【００１６】信号処理装置１０１でシリアル／パラレル
変換回路１０１ｄによって得られた信号はパラレル信号
である。従ってレベル変換回路１０１ｅは複数の信号の
レベル変換を行わなければならない。その上論理レベル
の幅（電位差）が小さく、論理レベルが負の電位である
ＥＣＬレベルから、論理レベルの幅が大きく、論理レベ
ルが正の電位であるＣＭＯＳレベルへと変換しなければ
ならない。このため、レベル変換回路１０１ｅにおける
電力消費が大きくなる。
【００１７】信号処理装置１０２においては変換すべき
論理レベルの幅が異なる点においては信号処理装置１０
１と同様であるものの、ＥＣＬレベル及びＰＣＭＯＳレ
ベルのいずれも負の電位であるので、レベル変換回路１
０２ｅにおける電力消費は、レベル変換回路１０１ｅの
それよりも減少する。
【００１８】しかし、信号処理装置１０２においては、
論理レベルの幅が大きく、論理レベルが正の電位である
ＴＴＬレベルから、論理レベルの幅が大きく、論理レベ
ルが負の電位であるＰＣＭＯＳレベルへと変換しなけれ
ばならない。一方、信号処理装置１０１においてはＴＴ
ＬレベルからＣＭＯＳレベルへ変換するレベル変換回路
１０１ａはＣＭＯＳ回路で構成されるので殆ど電力を消
費しない。
【００１９】従って、レベル変換回路１０２ａにおける
電力消費は、レベル変換回路１０１ａのそれよりも大き
い。通常、ＩＳＤＮにおいて用いられる入力信号Ｓin1
を受けるために必要なポート数が多いため、信号処理装
置１０２の方が信号処理装置１０１よりも却って電力消
費が大きくなってしまう。
【００２０】この発明は上記の問題を解決するためにな
されたもので、ＣＭＯＳ信号処理回路で処理可能な周波
数よりも高い周波数の信号に対して信号処理を行うこと
ができ、しかも電力消費を低減することのできる信号処
理装置を呈示することを目的とする。
【００２１】
【課題を解決するための手段】この発明のうち請求項に
かかるものは、ＴＴＬレベルを有する第１入力信号と、
ＥＣＬレベルを有する第２入力信号とを受け、ＣＭＯＳ
レベルでの信号処理を行って、ＴＴＬレベルを有する第
１出力信号と、ＥＣＬレベルを有する第２出力信号とを
出力する信号処理装置である。そして（ａ）前記第１入
力信号をＣＭＯＳレベルの第１中間信号にレベル変換す
る第１レベル変換回路と、（ｂ）前記第２入力信号を擬
ＥＣＬレベルの第２中間信号にレベル変換する第２レベ
ル変換回路と、（ｃ）前記第２中間信号にシリアル／パ
ラレル変換をして擬ＥＣＬレベルの第３中間信号を生成
する前処理回路と、（ｄ）前記第３中間信号をＣＭＯＳ
レベルの第４中間信号にレベル変換する第３レベル変換
回路と、（ｅ）前記第１中間信号及び前記第４中間信号
に対して所定の信号処理を行い、それぞれに対応してい
ずれもＣＭＯＳレベルの第５中間信号及び第６中間信号
を生成する信号処理回路と、（ｆ）前記第５中間信号を
前記第１出力信号にレベル変換する第４レベル変換回路
と、（ｇ）前記第６中間信号を擬ＥＣＬレベルの第７中
間信号にレベル変換する第５レベル変換回路と、（ｈ）
前記第７中間信号にパラレル／シリアル変換をして擬Ｅ
ＣＬレベルの第８中間信号を生成する後処理回路と、
（ｉ）前記第８中間信号を前記第２出力信号にレベル変
換する第６レベル変換回路とを備える。
【００２２】この発明のうち請求項２にかかるものは、
ＥＣＬレベルの第１信号を擬ＥＣＬレベルの第２信号に
変換するレベル変換回路である。そして（ａ）第１電
位、前記第１電位よりも低い第２電位、及び前記第２電
位よりも低い第３電位をそれぞれ与える第１、第２、及
び第３電源と、（ｂ）前記第２電源と前記第３電源との
間に設けられ、前記第１信号の電位を受け、前記第１信
号の電位の変化に応じて変化する変換電流を生成する電
圧電流変換部と、（ｃ）前記第１の電源に接続され、前
記変換電流の変化を所定範囲内において変化する第１中
間電位に変換する電流電圧変換部と、（ｄ）前記第１中
間電位を入力し、第２中間電位を出力する第１ボルテー
ジフォロワ回路と、（ｅ）前記第２中間電位を入力し、
第３中間電位を出力する電流スイッチと、（ｆ）前記第
３中間電位を入力し、前記第２信号を出力する第２ボル
テージフォロワ回路とを備える。
【００２３】この発明のうち請求項３にかかるものは、
請求項２記載のレベル変換回路であって、前記電圧電流
変換部は（ｂ−１）前記第１信号を受けるベース、前記
第３電源に接続されたエミッタ、及びコレクタを含む入
力トランジスタと、（ｂ−２）前記第２電源に接続され
たベース、前記入力トランジスタの前記コレクタに接続
されたエミッタ、及び前記変換電流を流すコレクタとを
含む変換トランジスタとを有する。
【００２４】この発明のうち請求項４にかかるものは、
請求項２記載のレベル変換回路であって、前記電圧電流
変換部は（ｂ−１）コレクタ、エミッタ、及び前記第１
信号が与えられるベースを含む第１トランジスタと、
（ｂ−２）基準電位が与えられるベース、前記第１トラ
ンジスタの前記エミッタに接続されるエミッタ、及びコ
レクタを含む第２トランジスタと、（ｂ−３）前記第２
トランジスタの前記コレクタと、前記第２電源との間に
接続された抵抗と、（ｂ−４）前記第１トランジスタの
前記エミッタと、前記第２トランジスタの前記エミッタ
と共通に接続された定電流源と、（ｂ−５）前記第１ト
ランジスタの前記コレクタに接続されたエミッタ、前記
第２電源に接続されたベース、及び前記変換電流が流れ
るコレクタを含む変換トランジスタと、（ｂ−６）前記
変換トランジスタの前記ベースに接続されたソース、前
記変換トランジスタの前記エミッタに接続されたドレイ
ン、及び前記第２トランジスタの前記コレクタに接続さ
れたゲートを含む第３トランジスタとを有する。
【００２５】この発明のうち請求項５にかかるものは、
請求項２記載のレベル変換回路であって、前記電流スイ
ッチは（ｅ−１）コレクタ、エミッタ、及び前記第２中
間電位が与えられるベースを含む第１トランジスタと、
（ｅ−２）前記第３中間電位が与えられるコレクタ、前
記第１トランジスタの前記エミッタと接続されたエミッ
タ、及び基準電位が印加されるベースを含む第２トラン
ジスタと、（ｅ−３）前記第１トランジスタの前記コレ
クタと前記第１電源との間に接続された第１抵抗と、
（ｅ−４）前記第２トランジスタの前記コレクタと前記
第１電源との間に接続された第２抵抗と、（ｅ−５）前
記第１トランジスタのエミッタ及び前記第２トランジス
タのエミッタに共通して接続された定電流源とを有す
る。そして前記電流電圧変換部は（ｃ−１）前記第１電
源に接続されたアノード、及び前記第１中間電位が与え
られるカソードを含むダイオードと、（ｃ−２）前記ダ
イオードの前記アノードに接続されたソース、前記ダイ
オードの前記カソードに接続されたドレイン、及び前記
第１トランジスタの前記コレクタに接続されたゲートを
含む第３トランジスタとを有する。
【００２６】この発明のうち請求項６にかかるものは、
請求項５記載のレベル変換回路であって、前記電圧電流
変換部は（ｂ−１）前記第１信号が与えられるゲート、
前記第３電源に接続されたソース、及びドレインを含む
第４トランジスタと、（ｂ−２）前記第４トランジスタ
の前記ドレインと前記第２電源との間に接続された第３
抵抗とを有する。
【００２７】この発明のうち請求項７にかかるものは、
請求項６記載のレベル変換回路であって、前記電圧電流
変換部は（ｂ−３）前記第３抵抗と、前記電流電圧変換
部との間に接続された第４抵抗を更に有する。
【００２８】この発明のうち請求項８にかかるものは、
ＥＣＬレベルの第１信号を擬ＥＣＬレベルの第２信号に
変換するレベル変換回路である。そして、（ａ）第１電
位、前記第１電位よりも低い第２電位、及び前記第２電
位よりも低い第３電位をそれぞれ与える第１、第２、及
び第３電源と、（ｂ）前記第１電源と前記第２電源との
間に設けられ、前記第１信号を入力して第１中間信号を
生成する電流スイッチと、（ｃ）（ｃ−１）エミッタ、
前記第１中間信号が与えられるベース、及び前記第１電
源に接続されたコレクタを含む調整用トランジスタと、
（ｃ−２）一端、及び前記調整用トランジスタの前記エ
ミッタに接続された他端を含む調整用抵抗とを有し、前
記調整用抵抗の前記一端に第２中間信号を出力する信号
生成回路と、（ｄ）前記第２中間信号を受けて前記第２
信号を出力する出力部と、（ｅ）前記第２電源と前記第
３電源との間に設けられ、前記第２電位に対する前記第
３電位の変動に応じて変動する第１電流を前記調整用抵
抗に与える第１電位変動検出回路と、（ｆ）前記第１電
源と前記第３電源との間に設けられ、前記第３電位に対
する前記第１電位の変動に応じて変動する第２電流を前
記調整用抵抗に与える第２電位変動検出回路とを備え
る。
【００２９】この発明のうち請求項９にかかるものは、
ＥＣＬレベルの第１信号を擬ＥＣＬレベルの第２信号に
変換するレベル変換回路である。そして、（ａ）第１電
位、前記第１電位よりも低い第２電位、及び前記第２電
位よりも低い第３電位をそれぞれ与える第１、第２、及
び第３電源と、（ｂ）前記第１電源と前記第２電源との
間に設けられ、前記第１信号を入力して第１中間信号を
生成する電流スイッチと、（ｃ）（ｃ−１）エミッタ、
前記第１中間信号が与えられるベース、及び前記第１電
源に接続されたコレクタを含む調整用トランジスタと、
（ｃ−２）一端、及び前記調整用トランジスタの前記エ
ミッタに接続された他端を含む第１調整用抵抗と、（ｃ
−３）一端、及び前記第１調整用抵抗の前記一端に接続
された他端を含む第２調整用抵抗とを有し、前記第２調
整用抵抗の前記一端に第２中間信号を出力する信号生成
回路と、（ｄ）前記第２中間信号を受けて前記第２信号
を出力する出力部と、（ｅ）前記第１電源と前記第２電
源との間に設けられ、前記第２電位に対する前記第１電
位の変動に応じて変動する第１電流を前記第１調整用抵
抗に与える第１電位変動検出回路と、（ｆ）前記第２電
源と前記第３電源との間に設けられ、前記第２電位に対
する前記第３電位の変動に応じて変動する第２電流を前
記第２調整用抵抗に与える第２電位変動検出回路とを備
える。
【００３０】この発明のうち請求項１０にかかるもの
は、ＥＣＬレベルの第１信号を擬ＥＣＬレベルの第２信
号に変換するレベル変換回路である。そして、（ａ）第
１電位、前記第１電位よりも低い第２電位、及び前記第
２電位よりも低い第３電位をそれぞれ与える第１、第
２、及び第３電源と、（ｂ）前記第１電源と前記第２電
源との間に設けられ、前記第１信号を入力して第１中間
信号を生成する電流スイッチと、（ｃ）（ｃ−１）エミ
ッタ、前記第１中間信号が与えられるベース、及び前記
第１電源に接続されたコレクタを含む調整用トランジス
タと、（ｃ−２）一端、及び前記調整用トランジスタの
前記エミッタに接続された他端を含む第１調整用抵抗と
を有し、前記第１調整用抵抗の前記一端に第２中間信号
を出力する信号生成回路と、（ｄ）前記第２中間信号を
受けて前記第２信号を出力する出力部と、（ｅ）前記第
１電源と前記電流スイッチとの間に接続された第２調整
用抵抗と、（ｆ）前記第１電源と前記第２電源との間に
設けられ、前記第２電位に対する前記第１電位の変動に
応じて変動する第１電流を前記第２調整用抵抗に与える
第１電位変動検出回路と、（ｇ）前記第２電源と前記第
３電源との間に設けられ、前記第２電位に対する前記第
３電位の変動に応じて変動する第２電流を前記第１調整
用抵抗に与える第２電位変動検出回路とを備える。
【００３１】この発明のうち請求項１１にかかるもの
は、請求項９記載のレベル変換回路であって、前記第２
電位変動検出回路は（ｆ−１）（ｆ−１−１）第１枝、
及び前記第１枝に流れる電流に比例した電流を流す第２
枝を備え、前記第１枝と前記第２枝とは前記第３電源に
共通して接続されるカレントミラー回路と、（ｆ−１−
２）前記カレントミラー回路の前記第１枝と前記第２電
源との間に接続された第３調整用抵抗とを含むバイアス
設定回路と、（ｆ−２）前記第２電源と前記第３電源と
の間に設けられ、前記第３電位の変動に応じた電流を前
記第３調整用抵抗から引き抜く第３電位変動検出回路と
を有する。
【００３２】この発明のうち請求項１２にかかるもの
は、請求項１０記載のレベル変換回路であって、前記第
２電位変動検出回路は（ｇ−１）（ｇ−１−１）第１
枝、及び前記第１枝に流れる電流に比例した電流を流す
第２枝を備え、前記第１枝と前記第２枝とは前記第３電
源に共通して接続されるカレントミラー回路と、（ｇ−
１−２）前記カレントミラー回路の前記第１枝と前記第
２電源との間に接続された第３調整用抵抗とを含むバイ
アス設定回路と、（ｇ−２）前記第２電源と前記第３電
源との間に設けられ、前記第３電位の変動に応じた電流
を前記第３調整用抵抗から引き抜く第３電位変動検出回
路とを有する。
【００３３】この発明のうち請求項１３にかかるもの
は、請求項８乃至１０の何れか一つに記載のレベル変換
回路である。そして、前記出力部は（ｄ−１）前記第２
中間信号が与えられるベース、前記第１電源に接続され
たコレクタ、及びエミッタを含む第１出力トランジスタ
と、（ｄ−２）前記第１出力トランジスタの前記エミッ
タに接続されたベース、前記第２電源に接続されたコレ
クタ、及び前記第２信号が与えられるエミッタを含む第
２出力トランジスタとを有する。
【００３４】
【作用】この発明のうち請求項１にかかる信号処理装置
においては、信号処理回路がＣＭＯＳレベルで信号を処
理する。このため、ＴＴＬレベルの第１入力信号やＥＣ
Ｌレベルの第２入力信号を処理するためにはレベル変換
を行わなければならない。ここでＴＴＬレベルは０Ｖ以
上の電位において論理が規定され、ＥＣＬレベルは０Ｖ
以下の電位において論理が規定される。
【００３５】従って、ＴＴＬレベルからＣＭＯＳレベル
へのレベル変換を行う第１レベル変換回路においては殆
ど電力を消費しない。その一方、異なる２つの論理を示
す電位の振幅（論理振幅）の小さなＥＣＬレベルを、０
Ｖ以上の電位において論理が規定されＥＣＬレベルと同
じ論理振幅の擬ＥＣＬレベルへと変換する第２レベル変
換回路が消費する電力は少なくて済む。
【００３６】更に、周波数特性が低いＣＭＯＳレベルの
信号を得る前に、擬ＥＣＬレベルで第２中間信号よりも
周波数の低い第３中間信号が生成される。その後、ＣＭ
ＯＳレベルの第４中間信号が得られ、信号処理回路は第
４中間信号を処理することができる。
【００３７】信号処理回路で処理されて得られた第６中
間信号に基づいて、上記と逆の過程を経てＥＣＬレベル
の第２出力信号が得られる。
【００３８】この発明のうち請求項２にかかるレベル変
換回路においては、電圧電流変換部がＥＣＬレベルの第
１信号の遷移を変換電流の増減に変換し、変換電流の増
減は電流電圧変換部において第１中間電位に変換され
る。第１中間電位はＰＥＣＬレベルであり、これを更に
第１ボルテージフォロワ回路がインピダンス変換して第
２中間電位を生成する。第２中間電位の遷移に対応して
電流スイッチが機能し第３中間電位が求められる。
【００３９】この発明のうち請求項３にかかるレベル変
換回路においては、特に電圧電流変換部において、変換
トランジスタのベース電位が第２電位に固定されるの
で、入力トランジスタのコレクタ電位の変動も抑制され
る。
【００４０】この発明のうち請求項４にかかるレベル変
換回路においては、第１トランジスタ及び第２トランジ
スタ並びに定電流源が電流スイッチを構成している。そ
して第１信号が“Ｈ”の場合には第２トランジスタはオ
フし、そのために第３トランジスタもオフして変換トラ
ンジスタには変換電流が多く流れる。
【００４１】一方、第１信号が“Ｌ”の場合には第１ト
ランジスタがオフし、第２トランジスタがオンする。こ
の場合には第３トランジスタがオンする。
【００４２】この発明のうち請求項５にかかるレベル変
換回路においては、第１信号が“Ｈ”のときには変換電
流が大きくなり、第１中間電位が低下する。このため第
２中間電位も低下し、第１トランジスタのコレクタ電位
が上昇し、第３トランジスタはオフする。したがって、
第１中間電位はダイオードの支える電圧で決定する値ま
で急峻に低下する。
【００４３】一方、第１信号が“Ｌ”になると変換電流
が小さくなり、ダイオードの支える電圧が小さくなる。
よって第１中間電位が上昇する。このため第２中間電位
も上昇し、第３トランジスタがオンする。したがって、
第１中間電位は急峻に上昇する。
【００４４】この発明のうち請求項６にかかるレベル変
換回路においては、第１信号の電位が上昇しても第４ト
ランジスタのゲートに殆ど電流が流れない。一方、第１
信号の電位が低下して第４トランジスタがオフした場合
に第３抵抗が第４トランジスタのドレインの電位を決定
する。
【００４５】この発明のうち請求項７にかかるレベル変
換回路においては、第４抵抗の一端に第１中間電位が与
えられ、他端に第４トランジスタのコレクタ電位が与え
られる。
【００４６】この発明のうち請求項８にかかるレベル変
換回路においては、第２電位に対する第３電位の変動、
第３電位に対する第１電位の変動に応じて、信号生成回
路の調整用抵抗に流れる電流が変動する。
【００４７】この発明のうち請求項９にかかるレベル変
換回路においては、第２電位に対する第１電位の変動に
応じて第１調整用抵抗に流れる電流が、第２電位に対す
る第３電位の変動に応じて第２調整用抵抗に流れる電流
が、それぞれ変動する。
【００４８】この発明のうち請求項１０にかかるレベル
変換回路においては、第２電位に対する第１電位の変動
に応じて第２調整用抵抗に流れる電流が、第２電位に対
する第３電位の変動に応じて第１調整用抵抗に流れる電
流が、それぞれ変動する。
【００４９】この発明のうち請求項１１にかかるレベル
変換回路においては、第２電位に対する第３電位の変動
に応じて第３電位変動検出回路が第３調整用抵抗に流れ
る電流の一部を引き抜く。よってバイアス設定回路の第
１の枝に流れる電流は第３電位変動検出回路の流す電流
の影響を受ける。
【００５０】この発明のうち請求項１２にかかるレベル
変換回路においては、第２電位に対する第３電位の変動
に応じて第３電位変動検出回路が第３調整用抵抗に流れ
る電流の一部を引き抜く。よってバイアス設定回路の第
１の枝に流れる電流は第３電位変動検出回路の流す電流
の影響を受ける。
【００５１】この発明のうち請求項１３にかかるレベル
変換回路においては、第１出力トランジスタによって第
２出力トランジスタが駆動される。
【００５２】
【実施例】
Ａ．信号処理装置の実施例： （ａ−１）第１実施例：図１はこの発明にかかる信号処
理装置１００の構成を示すブロック図である。信号処理
装置１００は、ＴＴＬレベルを有する入力信号Ｓ
in1 と、ＥＣＬレベルを有する入力信号Sin2 とを受
け、ＣＭＯＳレベルでの信号処理を行って、ＴＴＬレベ
ルを有する出力信号Ｓout1と、ＥＣＬレベルを有する出
力信号Ｓout2とを出力する。信号処理装置１００は３種
の電源に接続されており、電位ＶCC，ＧＮＤ，ＶEEが与
えられている。ここでＶCC＞ＧＮＤ＞ＶEEであり、例え
ばＶCC＝３．３Ｖ、ＧＮＤ＝０Ｖ、ＶEE＝−２．０Ｖに
設定される。
【００５３】信号処理装置１００において、入力信号Ｓ
in1 がレベル変換回路１１によってレベル変換され、Ｃ
ＭＯＳレベルの中間信号Ｍ1 が得られる。中間信号Ｍ1
はＣＭＯＳレベルで信号処理が行われる信号処理回路１
０によって所定の信号処理がなされ、中間信号Ｍ5 が得
られる。そして中間信号Ｍ5 はレベル変換回路１４によ
ってレベル変換され、出力信号Ｓout1が出力される。
【００５４】一方、入力信号Ｓ in2 はレベル変換回路１
２によってレベル変換され、擬ＥＣＬ（ＰＥＣＬ）レベ
ルの中間信号Ｍ2 が得られる。ここでＰＥＣＬレベルと
は、ＧＮＤレベルよりも高い電位においてＥＣＬレベル
と同じ電位差で論理の識別を行う論理レベルを指してい
る。具体的には、ＥＣＬレベルの論理“Ｈ”，“Ｌ”が
それぞれＧＮＤ−０．８Ｖ、ＧＮＤ−１．６Ｖである場
合には、ＰＥＣＬレベルの論理“Ｈ”，“Ｌ”はそれぞ
れＶCC−０．８Ｖ、ＶCC−１．６Ｖに対応する。
【００５５】中間信号Ｍ2 は前処理回路３１においてシ
リアル／パラレル変換され、擬ＥＣＬレベルのままパラ
レルの態様を有する中間信号Ｍ3 に変換される。この後
レベル変換回路１３によってＣＭＯＳレベルの中間信号
Ｍ4 にレベル変換される。
【００５６】信号処理回路１０は中間信号Ｍ4 に対して
所定の信号処理を行い、中間信号Ｍ6 を生成する。中間
信号Ｍ6 はレベル変換回路１５によってＰＥＣＬレベル
の中間信号Ｍ7 にレベル変換され、更に後処理回路３２
によってパラレル／シリアル変換されて中間信号Ｍ8 が
得られる。
【００５７】中間信号Ｍ8 はレベル変換回路１６に与え
られ、ＥＣＬレベルにレベル変換されて出力信号Ｓout2
が出力される。
【００５８】信号処理装置１００においては比較的周波
数の低い、例えば１９ＭＨｚの信号は入力信号Ｓin1 と
して入力される。１９ＭＨｚ程度の周波数はＣＭＯＳト
ランジスタで構成された信号処理回路１０においても対
応できる周波数であるため、ＴＴＬレベルで入力され
る。しかもＴＴＬレベルからＣＭＯＳレベルへのレベル
変換は殆ど電力を消費しない。従って中間信号Ｍ1 ，Ｍ
5 を介して行われる、入力信号Ｓin1 から出力信号Ｓ
out1を生成する際の電力消費は小さい。
【００５９】一方、比較的周波数の高い、例えば６２２
ＭＨｚの信号は入力信号Ｓin2 として入力される。かか
る高い周波数に対してはＴＴＬレベルの回路動作では追
従が困難である為、ＥＣＬレベルで入力される。但し、
ＥＣＬレベルでの信号を直接には信号処理回路１０が処
理することができない。その第１の理由は信号処理回路
１０の周波数特性がかかる高い周波数に対応できないこ
とである。第２の理由は、論理レベルが異なることであ
る。
【００６０】第１の理由に対処するため、シリアル／パ
ラレル変換及びパラレル／シリアル変換が、それぞれ前
処理回路３１及び後処理回路３２において行われてい
る。例えば、シリアル／パラレル変換は中間信号Ｍ2 を
１：８の比率で変換し、中間信号Ｍ3 を生成する。また
パラレル／シリアル変換は中間信号Ｍ7 を８：１の比率
で変換して中間信号Ｍ8 を生成する。
【００６１】又、第２の理由に対処するため、ＥＣＬレ
ベルからＣＭＯＳレベルへの変換を２段階に分けて行っ
ている。第１段階としてレベル変換回路１２によってシ
リアル／パラレル変換を行う前のＥＣＬレベルからＰＥ
ＣＬレベルへの変換がなされ、第２段階としてレベル変
換回路１３によってシリアル／パラレル変換を行った後
のＰＥＣＬレベルからＣＭＯＳレベルへの変換がなされ
る。
【００６２】６２２ＭＨｚという高い周波数をシリアル
／パラレル変換するためにはシリアル／パラレル変換を
ＥＣＬレベルで行う必要がある。しかし、ＥＣＬレベル
でシリアル／パラレル変換した後でＥＣＬレベルからＣ
ＭＯＳレベルにレベル変換する際には（信号処理装置１
０１において説明されたとおり）大きな電力が消費され
る。
【００６３】そこで、信号処理装置１００では、ＥＣＬ
レベルと同じ論理レベルの幅を有するＰＥＣＬレベルに
おいてシリアル／パラレル変換が行われている。ＰＥＣ
Ｌレベルにおけるシリアル／パラレル変換は高い周波数
にも対応する事ができる。
【００６４】レベル変換回路１２は同じ論理レベルの幅
を有するＥＣＬレベルとＰＥＣＬレベルとの間の変換で
あり、レベル変換回路１０１ｅのように論理レベルの幅
の異なるＥＣＬレベルとＣＭＯＳレベルとの間の変換よ
りも消費電力は小さい。しかもパラレル信号に対してレ
ベル変換を行うのではなく、シリアル信号に対してレベ
ル変換を行うので消費電力が小さくて済む。
【００６５】そしてパラレル信号である中間信号Ｍ3 を
得た後で、ＣＭＯＳレベルへの変換がレベル変換回路１
３によって行われる。シリアル／パラレル変換によって
得られた中間信号Ｍ3 の周波数は例えば７８ＭＨｚであ
り、周波数という観点ではＣＭＯＳレベルにおける処理
が可能である。そこでレベルという観点からもＣＭＯＳ
レベルにおける処理を可能にするため、レベル変換回路
１３によって中間信号Ｍ4 が生成される。ＰＥＣＬレベ
ルからＣＭＯＳレベルへの変換に要する電力は、信号処
理装置１０２のレベル変換回路１０２ｅとほぼ等しい。
このため、入力信号Ｓin2 の処理のみから見ると、信号
処理装置１０２の方が本発明にかかる信号処理装置１０
０よりも電力消費が小さい。しかし、入力信号Ｓin1 の
処理に必要な電力は後述するように、信号処理装置１０
０の方が小さい。従って、信号処理装置全体としての観
点からは、信号処理装置１００の方が、信号処理装置１
０２よりも消費電力が小さいといえる。
【００６６】入力信号Ｓin1 の処理に関し、レベル変換
回路１１の動作とこれに必要な電力について説明する。
【００６７】図２はレベル変換回路１１の構成を例示す
る回路図である。レベル変換回路１１は２つのＣＭＯＳ
インバータ１１ａ，１１ｂの直列接続から構成されてい
る。ＴＴＬレベルとＣＭＯＳレベルとの差異は単にしき
い値電位の差異のみであるので、ＣＭＯＳインバータ１
１ｂを構成するトランジスタのサイズを調整することに
よりＴＴＬレベルからＣＭＯＳレベルへの変換を行うこ
とができる。レベル変換回路１１はこの様な構成を有し
ているので、必要な電力は小さい。なお、図３にレベル
変換回路１４の構成例を回路図で開示した。
【００６８】信号処理回路１０の処理によって得られた
中間信号Ｍ6 は、レベル変換回路１５によってＰＥＣＬ
レベルの中間信号Ｍ7 に変換される。６２２ＭＨｚとい
う高い周波数へとパラレル／シリアル変換するためには
ＰＥＣＬレベルでの処理が必要だからである。そして後
処理回路３２においてパラレル／シリアル変換が行わ
れ、更にレベル変換回路１６によってＥＣＬレベルの出
力信号Ｓout2が出力される。
【００６９】図４はレベル変換回路１３の構成を例示す
る回路図である。レベル変換回路１３は電流スイッチ１
３ａ、ボルテージフォロワ１３ｂ、ＣＭＯＳカレントミ
ラー回路１３ｃ、及びＣＭＯＳインバータ１３ｄを備え
ている。
【００７０】又、図５はレベル変換回路１５の構成を例
示する回路図である。レベル変換回路１５は入力部１５
ａ、電流スイッチ１５ｂ、及びアクティブプルダウン部
１５ｃを備えている。
【００７１】以上のようにして信号処理装置１００が動
作するので、信号処理回路１０における処理がＣＭＯＳ
レベルで行われていても、高い周波数で、しかもＥＣＬ
レベルで入力される入力信号Ｓin2 に対して所定の処理
を行って、出力信号Ｓout2を出力する事ができる。しか
も、消費電力は従来提案されていた信号処理装置１０
１，１０２よりも小さい。なお、入力信号Ｓin1 の周波
数よりも高く、入力信号Ｓin2 の周波数よりも低い周波
数、例えば７８ＭＨｚ，１５６ＭＨｚの周波数を有する
信号は、シリアル／パラレル変換することなく信号処理
回路１０において信号処理が可能である。その一方、伝
送はＥＣＬレベルで行われる。信号処理装置１００で
は、この様な信号も入力信号Ｓin3 として取り扱うこと
ができる。
【００７２】入力信号Ｓin3 はレベル変換回路１７によ
ってＥＣＬレベルからＣＭＯＳレベルへとレベル変換さ
れて信号処理回路１０において信号処理を受ける。その
後レベル変換回路１８によってＣＭＯＳレベルからＥＣ
Ｌレベルへとレベル変換されて出力信号Ｓout3が出力さ
れる。
【００７３】この第１実施例における各構成要素と請求
項１に示される構成要素との関係を述べる。入力信号Ｓ
in1 ，Ｓin2 ，Ｓin3 はそれぞれ請求項１に言う第１入
力信号、第２入力信号、第３入力信号に対応する。出力
信号Ｓout1，Ｓout2，Ｓout3はそれぞれ第１出力信号、
第２出力信号、第３出力信号に対応する。レベル変換回
路１１乃至１６はそれぞれ第１乃至第６レベル変換回路
に対応する。中間信号Ｍ1 〜Ｍ8 はそれぞれ第１乃至第
８中間信号に対応する。
【００７４】Ｂ．ＥＣＬ−ＰＥＣＬ変換を行うレベル変
換回路に関する発明： （ｂ−１）第２実施例： 図６は信号処理装置１００におけるレベル変換回路１２
の好適な一例である、レベル変換回路１２ａの構成を示
す回路図である。レベル変換回路１２ａは電圧電流変換
回路１２４、電流電圧変換回路１２５、ボルテージフォ
ロワ回路１２１，１２３及び電流スイッチ１２２から構
成されている。
【００７５】ＥＣＬレベルの入力信号Ｓin2 は電圧電流
変換回路１２４に与えられ、その“Ｈ”、“Ｌ”の変化
に対応して電流量が変化する変換電流が得られる。変換
電流は電流電圧変換回路１２５において所定の論理幅で
変動する第１中間電位Ｖ1 に変換される。第１中間電位
Ｖ1 はボルテージフォロワ回路１２１を介して第２中間
電位Ｖ2 に変換され、電流スイッチ１２２に入力され
る。電流スイッチ１２２は基準電位ＶBBと第２中間電位
Ｖ2 とを比較して第３中間電位Ｖ3 を発生する。第３中
間電位Ｖ3 はボルテージフォロワ回路１２３によってＰ
ＥＣＬレベルの第２中間信号Ｍ2 に変換される。
【００７６】電圧電流変換回路１２４は入力トランジス
タＱinと、そのコレクタに接続されたエミッタを有する
変換トランジスタＱT とを備えている。入力トランジス
タＱinのコレクタ及びエミッタはそれぞれ別々の抵抗が
一端が接続され、これらの抵抗の他端にはいずれも電位
ＶEEが与えられている。また変換トランジスタＱT のベ
ースは接地され（電位ＧＮＤが与えられ）、そのコレク
タから変換電流が出力される。
【００７７】入力信号Ｓin2 が“Ｈ”状態の場合には、
入力トランジスタＱinは大きな電流を変換トランジスタ
ＱT のエミッタに与える。このため変換トランジスタＱ
T のコレクタには大きな変換電流が流れることになる。
逆に入力信号Ｓin2 が“Ｌ”状態の場合には、変換トラ
ンジスタＱT のコレクタには小さな変換電流が流れる。
【００７８】電流電圧変換回路１２５はダイオードＤと
抵抗Ｒ0 との並列接続から構成されている。ダイオード
Ｄのアノードには電位ＶCCが与えられ、カソードには電
圧電流変換回路１２４の変換トランジスタＱT のコレク
タが接続される。そしてカソードにおいて第１中間電位
Ｖ1 が得られる。変換電流が小さい場合には、抵抗Ｒ0
における電圧降下分だけ電位ＶCCよりも低い電位が第１
中間電位Ｖ1 として得られる。逆に、変換電流が大きい
場合には、ダイオードＤの支える電圧だけ電位ＶCCより
も低い電位が第１中間電位Ｖ1 として得られる。従っ
て、変換電流が大きい程第１中間電位Ｖ1 は下降する。
【００７９】なお、変換トランジスタＱT のベース電位
が電位ＧＮＤに固定されているので、第１中間電位Ｖ1
の変動が入力トランジスタＱinの動作に影響を与えるこ
とはない。
【００８０】電流スイッチ１２２はその前段及び後段に
それぞれボルテージフォロワ回路１２１，１２３を設け
ており、これらにおいてインピダンス変換が行われる。
電流スイッチ１２２は第２中間電位Ｖ2 が与えられるベ
ースを有するトランジスタＱ1 と、基準電位ＶBBが与え
られるベースを有するトランジスタＱ2 とを備える。更
にトランジスタＱ1 のコレクタと電位ＶCCを与える電源
との間には抵抗Ｒ1 が、トランジスタＱ2 のコレクタと
電位ＶCCを与える電源との間には抵抗Ｒ2 が、それぞれ
設けられている。トランジスタＱ1 ，Ｑ2 のエミッタは
共通して定電流源に接続されている。そしてボルテージ
フォロワ回路１２３は抵抗Ｒ2 とトランジスタＱ2 のコ
レクタとの接続点に接続される。
【００８１】第１中間電位Ｖ1 が上昇すればトランジス
タＱ2 のコレクタ電位である第３中間電位Ｖ3 が上昇
し、第１中間電位Ｖ1 が下降すれば第３中間電位Ｖ3 も
下降するので、第２中間信号Ｍ2 の論理と入力信号Ｓ
in2 の論理とは相補的になる。即ちレベル変換回路１２
ａはインバータとして機能する入力バッファである。
【００８２】（ｂ−２）第３実施例： 図７は信号処理装置１００におけるレベル変換回路１２
の好適な他の例である、レベル変換回路１２ｂの構成を
示す回路図である。レベル変換回路１２ｂはレベル変換
回路１２ａの電圧電流変換回路１２４を電圧電流変換回
路１２８に置換した構成を有している。電圧電流変換回
路１２８は、入力信号Ｓin2 が入力するベースを有する
入力トランジスタＱin、基準電位ＶBBが与えられるトラ
ンジスタＱref 、変換トランジスタＱT 、及びＰＭＯＳ
トランジスタＱS を備えている。
【００８３】変換トランジスタＱT のエミッタは、レベ
ル変換回路１２ａと同様にして入力トランジスタＱinの
コレクタに接続されているので、入力信号Ｓin2 が
“Ｈ”の時に変換電流は大きくなり、“Ｌ”の時に変換
電流は小さくなる。一方、入力トランジスタＱin とトラ
ンジスタＱ ref のエミッタは共通して定電流源に接続さ
れ、これらは電流スイッチを構成しているので、入力信
号Ｓin2 の遷移に対応して変換電流が急峻に変化する。
従って動作の周波数特性が向上する。
【００８４】この場合には入力信号Ｓin2 が“Ｈ”から
“Ｌ”に遷移することによって入力トランジスタＱinは
オフするが、トランジスタＱS がオンするので、変換ト
ランジスタＱT のエミッタがフローティング状態になる
ことが防止される。
【００８５】（ｂ−３）第４実施例： 図８は信号処理装置１００におけるレベル変換回路１２
の好適な更に他の例である、レベル変換回路１２ｃの構
成を示す回路図である。レベル変換回路１２ｃはレベル
変換回路１２ａの電圧電流変換回路１２４を電圧電流変
換回路１２７に、また電流電圧変換回路１２５を電流電
圧変換回路１２６に、それぞれ置換した構成を有してい
る。
【００８６】電圧電流変換回路１２７は入力信号Ｓin2
が入力するゲートを有するＮＭＯＳトランジスタＱ4
と、そのドレインに共通して接続された一端を有する抵
抗Ｒ3，Ｒ4 とを備えている。抵抗Ｒ3 の他端には電位
ＧＮＤが与えられ、抵抗Ｒ4 の他端は電流電圧変換回路
１２６に接続されている。電圧電流変換回路１２７にお
いても、電圧電流変換回路１２４，１２８と同様に、入
力信号Ｓin2 の電位が高いほど大きな変換電流が得られ
る。変換電流は抵抗Ｒ4 を流れる。
【００８７】レベル変換回路１２ｃにおいては入力信号
Ｓin2 がＮＭＯＳトランジスタＱ4で受けられるので、
大きな電流が流れることはない。従って、入力信号Ｓ
in2 の“Ｈ”に対応する電位が規格よりも高くても、Ｎ
ＭＯＳトランジスタＱ4 が破壊されることはない。また
入力信号Ｓin2 が“Ｌ”となってＮＭＯＳトランジスタ
Ｑ4 がオフした場合にも、抵抗Ｒ3 を介してＮＭＯＳト
ランジスタＱ4 のドレインが接地されるので、ＮＭＯＳ
トランジスタＱ4 が破壊されることはない。
【００８８】電流電圧変換回路１２６はダイオードＤと
ＰＭＯＳトランジスタＱ3 との並列接続から構成されて
いる。即ちダイオードＤのアノードはＰＭＯＳトランジ
スタＱ3 のソースに、ダイオードＤのカソードはＰＭＯ
ＳトランジスタＱ3 のドレインに、それぞれ接続されて
いる。そしてダイオードＤのカソードには抵抗Ｒ4 の他
端が接続され、その接続点において第１中間電位Ｖ1 が
得られる。
【００８９】変換電流が大きく、第１中間電位Ｖ1 がダ
イオードＤの支える電圧だけ電位ＶCCよりも低い電位と
なっている場合、電流スイッチ１２２のトランジスタＱ
1 のコレクタ電位が上昇する。従って、ＰＭＯＳトラン
ジスタＱ3 はオフしており、第１中間電位Ｖ1 はダイオ
ードＤのカットイン電圧でのみ定まる。
【００９０】一方、変換電流が小さくなると、ダイオー
ドＤの支える電圧が低下し、第１中間電位Ｖ1 が上昇す
る。すると電流スイッチ１２２のトランジスタＱ1 のコ
レクタ電位が下降する。このためＰＭＯＳトランジスタ
Ｑ3 はオンし、第１中間電位Ｖ1 の電位を急激に上昇さ
せる。
【００９１】このように、ダイオードＤに並列に入る素
子の抵抗が第１中間電位Ｖ1 の大きさに対して正帰還が
かかるように変化するので、動作の周波数特性が向上す
る。
【００９２】なお、抵抗Ｒ4 がＰＭＯＳトランジスタＱ
3 のドレインとＮＭＯＳトランジスタＱ4 との間に接続
されているので、ＰＭＯＳトランジスタＱ3 がオンして
もＮＭＯＳトランジスタＱ4 のドレイン電位が上昇しす
ぎることがなく、ＮＭＯＳトランジスタＱ4 の破壊が防
止される。
【００９３】なお、第２乃至第４実施例における入力信
号Ｓin2 は、請求項２乃至７の第１信号に対応し、第２
中間信号Ｍ2 は第２信号に対応する。また、電位ＶCC，
ＧＮＤ，ＶEEはそれぞれ第１、第２及び第３電位に対応
する。
【００９４】Ｃ．ＰＥＣＬ−ＥＣＬ変換を行うレベル変
換回路に関する発明： （ｃ−１）第５実施例： 図９は信号処理装置１００におけるレベル変換回路１６
の好適な一例である、レベル変換回路１６ａの構成を示
す回路図である。レベル変換回路１６ａは、電流スイッ
チ１６１、出力部１６２、信号生成回路１６３、及び電
位変動検出回路１６４，１６５を備えている。
【００９５】電流スイッチ１６１はトランジスタ
Ｑ1611，Ｑ1612、抵抗Ｒ1611，Ｒ1612を有している。ト
ランジスタＱ1611のベースには第８中間信号Ｍ8 が与え
られる一方、トランジスタＱ1612のベースには基準電位
ＶBBが与えられている。そしてトランジスタＱ1611のコ
レクタには抵抗Ｒ1611の一端が、またトランジスタＱ
1612のコレクタには抵抗Ｒ1612の一端が、それぞれ接続
されている。抵抗Ｒ1611，Ｒ1612の他端は共通して接続
され、電位ＶCCが印加されている。またトランジスタＱ
1611，Ｑ1612のエミッタは共通して定電流源に接続され
ている。
【００９６】第８中間信号はＰＥＣＬレベルであり、電
流スイッチ１６１はこれを受けるバッファとして機能し
ている。そして電流スイッチ１６１は第１中間電位Ｔ1
を生成する。
【００９７】信号生成回路１６３は第１中間電位Ｔ1 を
受けて第２中間電位Ｔ2 を生成する。信号生成回路１６
３は調整用トランジスタＱR と、そのエミッタに接続さ
れた一端を有する調整用抵抗Ｒe とから構成されてい
る。調整用トランジスタＱR のベースには第１中間電位
Ｔ1 が与えられ、コレクタには電位ＶCCが与えられる。
第２中間電位Ｔ2 は調整用抵抗Ｒe の他端から得られ
る。
【００９８】第８中間信号Ｍ8 が論理“Ｈ”の時、電流
スイッチ１６１によって第１中間電位Ｔ1 も“Ｈ”とな
り、調整用トランジスタＱR のベース電位が上昇する。
そのため調整用抵抗Ｒe に流れる電流も増加し、第２中
間電位Ｔ2 は低下する。一方、第８中間信号Ｍ8 が論理
“Ｌ”の時、第１中間電位Ｔ1 も“Ｌ”となり、第２中
間電位Ｔ2 は上昇する。このように第２中間電位Ｔ2 は
第８中間信号Ｍ8 の論理によって上下し、これに対応し
て出力部１６２が第２出力信号Ｓout2を出力する。
【００９９】出力部１６２はトランジスタＱ1621，Ｑ
1622を備えており、トランジスタＱ1621のベースには第
２中間電位Ｔ2 が与えられる。そしてそのエミッタはト
ランジスタＱ1622のベースに接続され、コレクタには電
位ＶCCが与えられている。トランジスタＱ1622のコレク
タは接地されており、そのエミッタから第２出力信号Ｓ
out2が得られる。通常、ＥＣＬレベルの信号は５０Ωの
終端抵抗を介して−２Ｖの電位を有する電位点に接続さ
れるので、トランジスタＱ1622はオープンエミッタの構
成を採っている。
【０１００】出力部１６２は上記の構成を有しているの
で、トランジスタＱ1621のコレクタに流れる電流を用い
てトランジスタＱ1622をドライブすることができる。従
って、大きな電流を出力することができる。また、トラ
ンジスタＱ1622のコレクタ電位が電位ＧＮＤに等しいの
で、第２出力信号Ｓout2の電位は０Ｖよりも低くなり、
ＥＣＬレベルの信号を出力するのに適している。
【０１０１】レベル変換回路１６ａにおいては、電位Ｖ
CC，ＶEEの変動が第２出力信号Ｓout2の電位の変動を招
来しない工夫がなされている。電位変動検出回路１６
４，１６５はそれぞれ電位ＧＮＤに対する電位ＶEEの変
動、電位ＶEEに対する電位ＶCCの変動を検出し、これら
に応じて第２中間電位Ｔ2 に負帰還をかけて第２出力信
号Ｓout2の電位の変動を防止している。
【０１０２】電位変動検出回路１６４は２つのトランジ
スタＱ1641，Ｑ1642と、４つの抵抗Ｒ1641，Ｒ1642，Ｒ
1643，Ｒ1644から構成されている。以下、電位ＶCC，Ｇ
ＮＤ，ＶEEを与える電源をもそれぞれ電源ＶCC，ＧＮ
Ｄ，ＶEEと呼ぶことにする。トランジスタＱ1641のベー
スは抵抗Ｒ1641を介して、そのコレクタは抵抗Ｒ1643を
介して、それぞれ電源ＧＮＤに接続されている。また、
トランジスタＱ1641のベースは抵抗Ｒ1642を介して、そ
のエミッタは抵抗Ｒ1644を介して、それぞれ電源ＶEEに
接続されている。この様な構成において電位ＶEEが低下
した場合には、トランジスタＱ1641のコレクタ電流が増
加し、抵抗Ｒ1643における電圧降下が増大する。このた
めトランジスタＱ1641のコレクタ電位は低下する。
【０１０３】一方、トランジスタＱ1642のベースはトラ
ンジスタＱ1641のコレクタに接続され、トランジスタＱ
1642のエミッタは抵抗Ｒ1645を介して電源ＶEEに接続さ
れているので、トランジスタＱ1641のコレクタ電位が低
下すると、トランジスタＱ1642のコレクタ電流が減少す
る。
【０１０４】そしてトランジスタＱ1642のコレクタは調
整抵抗Ｒe に接続されているので、トランジスタＱ1642
のコレクタ電流が減少すると、調整抵抗Ｒe における電
圧降下が低下し、第２中間電位Ｔ2 が上昇する。従っ
て、トランジスタＱ1642のコレクタ電流を調整すること
により、電位ＶEEが低下しても第２中間電位Ｔ2 を上昇
させて電位ＶEEの低下を補償することができる。逆に電
位ＶEEが上昇した場合にはその上昇分を補償するように
調整用抵抗Ｒe に流す電流を増加させることができる。
【０１０５】電位変動検出回路１６５は２つのトランジ
スタＱ1651，Ｑ1652と、３つのダイオードＤ1 ，Ｄ2 ，
Ｄ3 と、２つの抵抗Ｒ1651，Ｒ1652を有している。３つ
のダイオードＤ1 ，Ｄ2 ，Ｄ3 と、トランジスタＱ1652
と、抵抗Ｒ1652とは、電源ＶCCと電源ＶEEとの間に直列
に接続されている。
【０１０６】トランジスタＱ1651のベースはトランジス
タＱ1652のコレクタと共に、トランジスタＱ1652のベー
スに接続されている。そしてトランジスタＱ1651のエミ
ッタは抵抗Ｒ1651を介して電源ＶEEに接続されている。
即ち、トランジスタＱ1651，Ｑ1652及び抵抗Ｒ1651，Ｒ
1652はカレントミラー回路を構成している。３つのダイ
オードＤ1 ，Ｄ2 ，Ｄ3 はトランジスタＱ1652に過大な
電圧が印加されないように設けられたものである。
【０１０７】今、電位ＶEEに対して電位ＶCCが上昇した
場合を考える。この場合には、トランジスタＱ1652に流
れるコレクタ電流が増加する。そのためトランジスタＱ
１６５１に流れるコレクタ電流も増加する。トランジス
タＱ１６５１のコレクタは調整用抵抗Ｒe に接続されて
いるので、トランジスタＱ1651のコレクタ電流の増加は
調整用抵抗Ｒe における電圧降下の増大をもたらす。従
って、第２中間電位Ｔ2 は低下する。即ち、電位ＶCCが
上昇したにも拘らず、第２中間電位Ｔ2 の電位が上昇し
ないように負帰還をかけることができる。逆に電位ＶCC
が低下した場合には第２中間電位Ｔ2 の電位が低下しな
いように負帰還がかかる。
【０１０８】この様に、レベル変換回路１６ａではＰＥ
ＣＬレベルからＥＣＬレベルへの変換ができるだけでな
く、電位変動検出回路１６４及び信号生成回路１６３に
よって、また電位変動検出回路１６５及び信号生成回路
１６３によって、それぞれ電位ＶEE，ＶCCの変動に起因
して第２中間電位Ｔ2 が変動する事を防止することがで
きる。
【０１０９】なお、第５実施例における第８中間信号Ｍ
8 は請求項８にいう第１信号に対応し、第２出力信号Ｓ
out2は第２信号に対応する。また、電位ＶCC，ＧＮＤ，
ＶEEはそれぞれ第１、第２及び第３電位に対応する。そ
して電位変動検出回路１６４，１６５はそれぞれ第１及
び第２電位変動検出回路に対応する。
【０１１０】（ｃ−２）第６実施例： 図１０は信号処理装置１００におけるレベル変換回路１
６の好適な他の例である、レベル変換回路１６ｂの構成
を示す回路図である。レベル変換回路１６ｂは、電流ス
イッチ１６１、出力部１６２、信号生成回路１６９、電
位変動検出回路１６４，１６８、及びバイアス設定回路
１６６を備えている。
【０１１１】信号生成回路１６９は、第５実施例の信号
生成回路１６３の調整用抵抗Ｒe を２つの直列接続され
た第１及び第２調整用抵抗Ｒe1，Ｒe2に分割した構成を
有している。
【０１１２】第６実施例においては電位変動検出回路１
６４が電位ＧＮＤに対する電位ＶＥＥの変動を検出し、
電位変動検出回路１６８が電位ＧＮＤに対する電位Ｖ
ＣＣの変動を検出する。
【０１１３】電位変動検出回路１６８は第５実施例で示
された電位変動検出回路１６４と同様の構成を有してい
る。そしてその出力端は抵抗Ｒe1と抵抗Ｒe2との接続点
に接続されている。従って、電位ＧＮＤに対して電位Ｖ
CCが上昇した場合には抵抗Ｒe1に流れる電流が増加し、
出力部のトランジスタＱ1621のベース電位（第２中間電
位Ｔ2 ）が低下する。逆に電位ＧＮＤに対して電位ＶCC
が下降した場合には第２中間電位Ｔ2 が上昇する。この
様にして電位変動検出回路１６８と信号生成回路１６９
とが、電位ＧＮＤに対する電位ＶCCの変動を補償する。
【０１１４】バイアス設定回路１６６は、２つのトラン
ジスタＱ1661，Ｑ1662、２つの抵抗Ｒ1661，Ｒ1662、及
び調整用抵抗Ｒe3から構成されている。トランジスタＱ
1662のベースはトランジスタＱ1661のコレクタと共に、
トランジスタＱ1661のベースに接続されている。そして
トランジスタＱ1661のエミッタは抵抗Ｒ1661を介して、
トランジスタＱ1662のエミッタは抵抗Ｒ1662を介して、
それぞれ電源ＶEEに接続されている。即ち、トランジス
タＱ1661，Ｑ1662及び抵抗Ｒ1661，Ｒ1662はカレントミ
ラー回路を構成している。トランジスタＱ1661のコレク
タには調整用抵抗Ｒe3が接続されている。
【０１１５】このように構成されたバイアス設定回路１
６６は電位ＧＮＤと電位ＶEEとを受けて、トランジスタ
Ｑ1662のコレクタ電流を設定し、信号生成回路の調整用
抵抗Ｒe1，Ｒe2に流れる電流を制御して第２中間電位Ｔ
2 の電位を適切な値に設定する。即ち、電位ＶEEが電位
ＧＮＤに対して正常な値を有するときに、出力信号Ｓ
out2が適切なＥＣＬレベルになるように、第２中間電位
Ｔ2 の値を設定するのである。
【０１１６】一方、調整用抵抗Ｒe3には電位変動検出回
路１６４のトランジスタＱ1642のコレクタも接続されて
いる。このため、調整用抵抗Ｒe3にはトランジスタＱ
1661のコレクタ電流のみならず、トランジスタＱ1642の
コレクタ電流も流れる。
【０１１７】今、電位ＶEEが上昇した場合を考える。こ
の時、トランジスタＱ1661のコレクタ電位も上昇しよう
とする。一方、トランジスタＱ1642のコレクタ電流は増
大する。すると調整用抵抗Ｒe3に流れる電流から電位変
動検出回路１６４へと流れ出す電流が増えるので、調整
用抵抗Ｒe3において生じる電圧降下も増大する。従っ
て、トランジスタＱ1661のコレクタ電位の上昇は抑制さ
れる。逆に電位ＶEEが下降した場合にはトランジスタＱ
1661のコレクタ電位も下降しようとするが、電位変動検
出回路１６４の動作によって抑制される。
【０１１８】この様にして電位変動検出回路１６４とバ
イアス設定回路１６６とが、電位ＧＮＤに対する電位Ｖ
EEの変動を補償し、トランジスタＱ1661のコレクタ電位
を一定にするので、トランジスタＱ1662の流す電流は電
位ＶEEの変動に対して安定である。このため第２中間電
位Ｔ2 、出力信号Ｓout2も安定である。
【０１１９】なお、第６実施例において電位変動検出回
路１６４とバイアス設定回路１６６とが合わさって、請
求項９にいう第２電位変動検出回路に対応し、電位変動
検出回路１６４そのものは請求項１１にいう第３電位変
動検出回路に対応する。
【０１２０】（ｃ−３）第７実施例： 図１１は信号処理装置１００におけるレベル変換回路１
６の好適な更に他の例である、レベル変換回路１６ｃの
構成を示す回路図である。レベル変換回路１６ｃは、レ
ベル変換回路１６ｂの電流スイッチ１６１を電流スイッ
チ１７０に、信号生成回路１６９を信号生成回路１６３
に、電位変動検出回路１６８を電位変動検出回路１７１
に、それぞれ置換した構成を有している。ここでは第６
実施例の電位変動検出回路１６４とバイアス設定回路１
６６とをまとめて回路１６７として示している。
【０１２１】電流スイッチ１７０は電流スイッチ１６１
に抵抗Ｒ1700を追加した構成を有している。抵抗Ｒ1700
の一端は抵抗Ｒ1611，Ｒ1612に共通して接続され、他端
は電源ＶCCに接続されている。
【０１２２】電位変動検出回路１７１は、抵抗Ｒ1700，
Ｒ1611，Ｒ1612に共通して接続されたコレクタを含むト
ランジスタＱ171 を備えている。そしてトランジスタＱ
171のベースは抵抗Ｒ1711，Ｒ1712を介してそれぞれ電
源ＶCC，ＧＮＤに接続され、またエミッタは抵抗Ｒ1713
を介して電源ＧＮＤに接続されている。
【０１２３】電位ＧＮＤに対して電位ＶCCが上昇した場
合、抵抗Ｒ1711，Ｒ1712，Ｒ1713によってトランジスタ
Ｑ171 のベース電位がエミッタ電位に対して上昇する。
このためトランジスタＱ171 のコレクタ電流が増加し、
抵抗Ｒ1700において生じる電圧降下が大きくなる。従っ
て、抵抗Ｒ1700，Ｒ1611，Ｒ1612の接続点の電位が低下
する。逆に電位ＧＮＤに対して電位ＶCCが下降した場合
には、抵抗Ｒ1700において生じる電圧降下が小さくな
り、抵抗Ｒ1700，Ｒ1611，Ｒ1612の接続点の電位が上昇
する。
【０１２４】この様にして、電位変動検出回路１７１と
電流スイッチ１７０の抵抗Ｒ1700とが電位ＶCCの変動の
影響を補償する。よって電流スイッチ１７０の出力する
第１中間電位Ｔ1 は電位ＶCCの変動の影響を受けず、信
号生成回路１６３の出力する第２中間電位Ｔ2 も電位Ｖ
CCの変動の影響を受けない。
【０１２５】電位検出回路１６７即ち電位変動検出回路
１６４及びバイアス設定回路１６６の動作は第６実施例
と同様であるので、電位ＧＮＤに対する電位ＶEEの変動
に対する安定性に関しても、第６実施例と同様の効果を
得ることができる。
【０１２６】
【発明の効果】この発明のうち請求項１にかかる信号処
理装置においては、電力消費を著しく増大させることな
く、ＥＣＬレベルの第２入力信号の周波数が高くても、
ＣＭＯＳレベルで処理を行う信号処理回路を用いて信号
の処理を行うことができる。またＴＴＬレベルの第１入
力信号の処理をも行うことができる。
【０１２７】この発明のうち請求項２にかかるレベル変
換回路においては、ＥＣＬレベルの信号をＰＥＣＬレベ
ルの信号に変換しつつ、入力バッファとして機能する。
【０１２８】この発明のうち請求項３にかかるレベル変
換回路においては、入力トランジスタのコレクタ電位の
上昇が抑えられるので、第１中間信号の大小が変換電流
に影響を与えることがない。
【０１２９】この発明のうち請求項４にかかるレベル変
換回路においては、第１信号の変化に対応して変換電流
が急峻に変化するので、応答性、即ち周波数特性が良
い。第１入力信号が“Ｌ”となって第１トランジスタが
オンしても変換トランジスタのエミッタがフローティン
グになることが回避できる。
【０１３０】この発明のうち請求項５にかかるレベル変
換回路においては、第１信号の変化に対応して急峻に第
１中間電位が変化するので応答性、即ち周波数特性が良
い。
【０１３１】この発明のうち請求項６にかかるレベル変
換回路においては、第１信号の“Ｈ”に対応する電位が
ＥＣＬレベルよりも高くても、第４トランジスタの破壊
が生じることがない。更に第３抵抗によって第４トラン
ジスタのオフ時のドレイン電位が決定されるので、これ
がフローティング状態になることを回避できる。
【０１３２】この発明のうち請求項７にかかるレベル変
換回路においては、第４抵抗が第４トランジスタのコレ
クタ電位の上昇を制限するので、第４トランジスタの破
壊を回避することができる。
【０１３３】この発明のうち請求項８乃至請求項１０に
かかるレベル変換回路においては、第２電位に対する第
１電位及び第３電位の変動に起因する第２信号の変動が
抑制される。
【０１３４】この発明のうち請求項１１及び請求項１２
にかかるレベル変換回路においては、第２電位に対する
第３電位の変動に起因する第２信号の変動が抑制され
る。
【０１３５】この発明のうち請求項１３にかかるレベル
変換回路においては、第２信号を出力するに際して第１
トランジスタと第２トランジスタの２段で出力するの
で、第２信号として大きな電流を取り出すことができ
る。
【図面の簡単な説明】
【図１】 この発明の第１実施例にかかる信号処理装置
１００の構成を示すブロック図である。
【図２】 レベル変換回路１１の構成を例示する回路図
である。
【図３】 レベル変換回路１４の構成を例示する回路図
である。
【図４】 レベル変換回路１３の構成を例示する回路図
である。
【図５】 レベル変換回路１５の構成を例示する回路図
である。
【図６】 この発明の第２実施例にかかるレベル変換回
路１２ａの構成を示す回路図である。
【図７】 この発明の第３実施例にかかるレベル変換回
路１２ｂの構成を示す回路図である。
【図８】 この発明の第４実施例にかかるレベル変換回
路１２ｃの構成を示す回路図である。
【図９】 この発明の第５実施例にかかるレベル変換回
路１６ａの構成を示す回路図である。
【図１０】 この発明の第６実施例にかかるレベル変換
回路１６ｂの構成を示す回路図である。
【図１１】 この発明の第７実施例にかかるレベル変換
回路１６ｃの構成を示す回路図である。
【図１２】 従来の技術を示すブロック図である。
【図１３】 従来の技術を示すブロック図である。
【符号の説明】
Ｍ1 〜Ｍ8 中間信号、１０ 信号処理回路、１１〜１
８ レベル変換回路、３１ 前処理回路、３２ 後処理
回路、Ｓin1 〜Ｓin3 入力信号、Ｓout1〜Ｓout3 出
力信号、１２５，１２６ 電流電圧変換回路、１２２，
１６１，１７０電流スイッチ、１２１，１２３ ボルテ
ージフォロワ回路、１２４，１２７，１２８ 電圧電流
変換回路、１６２ 出力部、１６３，１６８ 信号生成
回路、１６４，１６５，１６７ 電位変動検出回路。

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＴＴＬレベルを有する第１入力信号と、
    ＥＣＬレベルを有する第２入力信号とを受け、ＣＭＯＳ
    レベルでの信号処理を行って、ＴＴＬレベルを有する第
    １出力信号と、ＥＣＬレベルを有する第２出力信号とを
    出力する信号処理装置であって、 （ａ）前記第１入力信号をＣＭＯＳレベルの第１中間信
    号にレベル変換する第１レベル変換回路と、 （ｂ）前記第２入力信号を擬ＥＣＬレベルの第２中間信
    号にレベル変換する第２レベル変換回路と、 （ｃ）前記第２中間信号にシリアル／パラレル変換をし
    て擬ＥＣＬレベルの第３中間信号を生成する前処理回路
    と、 （ｄ）前記第３中間信号をＣＭＯＳレベルの第４中間信
    号にレベル変換する第３レベル変換回路と、 （ｅ）前記第１中間信号及び前記第４中間信号に対して
    所定の信号処理を行い、それぞれに対応していずれもＣ
    ＭＯＳレベルの第５中間信号及び第６中間信号を生成す
    る信号処理回路と、 （ｆ）前記第５中間信号を前記第１出力信号にレベル変
    換する第４レベル変換回路と、 （ｇ）前記第６中間信号を擬ＥＣＬレベルの第７中間信
    号にレベル変換する第５レベル変換回路と、 （ｈ）前記第７中間信号にパラレル／シリアル変換をし
    て擬ＥＣＬレベルの第８中間信号を生成する後処理回路
    と、 （ｉ）前記第８中間信号を前記第２出力信号にレベル変
    換する第６レベル変換回路とを備える信号処理装置。
  2. 【請求項２】 ＥＣＬレベルの第１信号を擬ＥＣＬレベ
    ルの第２信号に変換するレベル変換回路であって、 （ａ）第１電位、前記第１電位よりも低い第２電位、及
    び前記第２電位よりも低い第３電位をそれぞれ与える第
    １、第２、及び第３電源と、 （ｂ）前記第２電源と前記第３電源との間に設けられ、
    前記第１信号の電位を受け、前記第１信号の電位の変化
    に応じて変化する変換電流を生成する電圧電流変換部
    と、 （ｃ）前記第１の電源に接続され、前記変換電流の変化
    を所定範囲内において変化する第１中間電位に変換する
    電流電圧変換部と、 （ｄ）前記第１中間電位を入力し、第２中間電位を出力
    する第１ボルテージフォロワ回路と、 （ｅ）前記第２中間電位を入力し、第３中間電位を出力
    する電流スイッチと、 （ｆ）前記第３中間電位を入力し、前記第２信号を出力
    する第２ボルテージフォロワ回路とを備える、レベル変
    換回路。
  3. 【請求項３】 前記電圧電流変換部は （ｂ−１）前記第１信号を受けるベース、前記第３電源
    に接続されたエミッタ、及びコレクタを含む入力トラン
    ジスタと、 （ｂ−２）前記第２電源に接続されたベース、前記入力
    トランジスタの前記コレクタに接続されたエミッタ、及
    び前記変換電流を流すコレクタとを含む変換トランジス
    タとを有する、請求項２記載のレベル変換回路。
  4. 【請求項４】 前記電圧電流変換部は （ｂ−１）コレクタ、エミッタ、及び前記第１信号が与
    えられるベースを含む第１トランジスタと、 （ｂ−２）基準電位が与えられるベース、前記第１トラ
    ンジスタの前記エミッタに接続されるエミッタ、及びコ
    レクタを含む第２トランジスタと、 （ｂ−３）前記第２トランジスタの前記コレクタと、前
    記第２電源との間に接続された抵抗と、 （ｂ−４）前記第１トランジスタの前記エミッタと、前
    記第２トランジスタの前記エミッタと共通に接続された
    定電流源と、 （ｂ−５）前記第１トランジスタの前記コレクタに接続
    されたエミッタ、前記第２電源に接続されたベース、及
    び前記変換電流が流れるコレクタを含む変換トランジス
    タと、 （ｂ−６）前記変換トランジスタの前記ベースに接続さ
    れたソース、前記変換トランジスタの前記エミッタに接
    続されたドレイン、及び前記第２トランジスタの前記コ
    レクタに接続されたゲートを含む第３トランジスタとを
    有する、請求項２記載のレベル変換回路。
  5. 【請求項５】 前記電流スイッチは （ｅ−１）コレクタ、エミッタ、及び前記第２中間電位
    が与えられるベースを含む第１トランジスタと、 （ｅ−２）前記第３中間電位が与えられるコレクタ、前
    記第１トランジスタの前記エミッタと接続されたエミッ
    タ、及び基準電位が印加されるベースを含む第２トラン
    ジスタと、 （ｅ−３）前記第１トランジスタの前記コレクタと前記
    第１電源との間に接続された第１抵抗と、 （ｅ−４）前記第２トランジスタの前記コレクタと前記
    第１電源との間に接続された第２抵抗と、 （ｅ−５）前記第１トランジスタのエミッタ及び前記第
    ２トランジスタのエミッタに共通して接続された定電流
    源とを有し、 前記電流電圧変換部は （ｃ−１）前記第１電源に接続されたアノード、及び前
    記第１中間電位が与えられるカソードを含むダイオード
    と、 （ｃ−２）前記ダイオードの前記アノードに接続された
    ソース、前記ダイオードの前記カソードに接続されたド
    レイン、及び前記第１トランジスタの前記コレクタに接
    続されたゲートを含む第３トランジスタとを有する、請
    求項２記載のレベル変換回路。
  6. 【請求項６】 前記電圧電流変換部は （ｂ−１）前記第１信号が与えられるゲート、前記第３
    電源に接続されたソース、及びドレインを含む第４トラ
    ンジスタと、 （ｂ−２）前記第４トランジスタの前記ドレインと前記
    第２電源との間に接続された第３抵抗と、を有する、請
    求項５記載のレベル変換回路。
  7. 【請求項７】 前記電圧電流変換部は （ｂ−３）前記第３抵抗と、前記電流電圧変換部との間
    に接続された第４抵抗を更に有する、請求項６記載のレ
    ベル変換回路。
  8. 【請求項８】 ＥＣＬレベルの第１信号を擬ＥＣＬレベ
    ルの第２信号に変換するレベル変換回路であって、 （ａ）第１電位、前記第１電位よりも低い第２電位、及
    び前記第２電位よりも低い第３電位をそれぞれ与える第
    １、第２、及び第３電源と、 （ｂ）前記第１電源と前記第２電源との間に設けられ、
    前記第１信号を入力して第１中間電位を生成する電流ス
    イッチと、 （ｃ）（ｃ−１）エミッタ、前記第１中間電位が与えら
    れるベース、及び前記第１電源に接続されたコレクタを
    含む調整用トランジスタと、（ｃ−２）一端、及び前記
    調整用トランジスタの前記エミッタに接続された他端を
    含む調整用抵抗とを有し、前記調整用抵抗の前記一端に
    第２中間電位を出力する信号生成回路と、 （ｄ）前記第２中間電位を受けて前記第２信号を出力す
    る出力部と、 （ｅ）前記第２電源と前記第３電源との間に設けられ、
    前記第２電位に対する前記第３電位の変動に応じて変動
    する第１電流を前記調整用抵抗に与える第１電位変動検
    出回路と、 （ｆ）前記第１電源と前記第３電源との間に設けられ、
    前記第３電位に対する前記第１電位の変動に応じて変動
    する第２電流を前記調整用抵抗に与える第２電位変動検
    出回路とを備えるレベル変換回路。
  9. 【請求項９】 ＥＣＬレベルの第１信号を擬ＥＣＬレベ
    ルの第２信号に変換するレベル変換回路であって、 （ａ）第１電位、前記第１電位よりも低い第２電位、及
    び前記第２電位よりも低い第３電位をそれぞれ与える第
    １、第２、及び第３電源と、 （ｂ）前記第１電源と前記第２電源との間に設けられ、
    前記第１信号を入力して第１中間電位を生成する電流ス
    イッチと、 （ｃ）（ｃ−１）エミッタ、前記第１中間電位が与えら
    れるベース、及び前記第１電源に接続されたコレクタを
    含む調整用トランジスタと、 （ｃ−２）一端、及び前記調整用トランジスタの前記エ
    ミッタに接続された他端を含む第１調整用抵抗と、 （ｃ−３）一端、及び前記第１調整用抵抗の前記一端に
    接続された他端を含む第２調整用抵抗とを有し、前記第
    ２調整用抵抗の前記一端に第２中間電位を出力する信号
    生成回路と、 （ｄ）前記第２中間電位を受けて前記第２信号を出力す
    る出力部と、 （ｅ）前記第１電源と前記第２電源との間に設けられ、
    前記第２電位に対する前記第１電位の変動に応じて変動
    する第１電流を前記第１調整用抵抗に与える第１電位変
    動検出回路と、 （ｆ）前記第２電源と前記第３電源との間に設けられ、
    前記第２電位に対する前記第３電位の変動に応じて変動
    する第２電流を前記第２調整用抵抗に与える第２電位変
    動検出回路とを備えるレベル変換回路。
  10. 【請求項１０】 ＥＣＬレベルの第１信号を擬ＥＣＬレ
    ベルの第２信号に変換するレベル変換回路であって、 （ａ）第１電位、前記第１電位よりも低い第２電位、及
    び前記第２電位よりも低い第３電位をそれぞれ与える第
    １、第２、及び第３電源と、 （ｂ）前記第１電源と前記第２電源との間に設けられ、
    前記第１信号を入力して第１中間電位を生成する電流ス
    イッチと、 （ｃ）（ｃ−１）エミッタ、前記第１中間電位が与えら
    れるベース、及び前記第１電源に接続されたコレクタを
    含む調整用トランジスタと、 （ｃ−２）一端、及び前記調整用トランジスタの前記エ
    ミッタに接続された他端を含む第１調整用抵抗とを有
    し、前記第１調整用抵抗の前記一端に第２中間電位を出
    力する信号生成回路と、 （ｄ）前記第２中間電位を受けて前記第２信号を出力す
    る出力部と、 （ｅ）前記第１電源と前記電流スイッチとの間に接続さ
    れた第２調整用抵抗と、 （ｆ）前記第１電源と前記第２電源との間に設けられ、
    前記第２電位に対する前記第１電位の変動に応じて変動
    する第１電流を前記第２調整用抵抗に与える第１電位変
    動検出回路と、 （ｇ）前記第２電源と前記第３電源との間に設けられ、
    前記第２電位に対する前記第３電位の変動に応じて変動
    する第２電流を前記第１調整用抵抗に与える第２電位変
    動検出回路とを備えるレベル変換回路。
  11. 【請求項１１】 前記第２電位変動検出回路は （ｆ−１）（ｆ−１−１）第１枝、及び前記第１枝に流
    れる電流に比例した電流を流す第２枝を備え、前記第１
    枝と前記第２枝とは前記第３電源に共通して接続される
    カレントミラー回路と、（ｆ−１−２）前記カレントミ
    ラー回路の前記第１枝と前記第２電源との間に接続され
    た第３調整用抵抗とを含むバイアス設定回路と、 （ｆ−２）前記第２電源と前記第３電源との間に設けら
    れ、前記第３電位の変動に応じた電流を前記第３調整用
    抵抗から引き抜く第３電位変動検出回路とを有する請求
    項９記載のレベル変換回路。
  12. 【請求項１２】 前記第２電位変動検出回路は （ｇ−１）（ｇ−１−１）第１枝、及び前記第１枝に流
    れる電流に比例した電流を流す第２枝を備え、前記第１
    枝と前記第２枝とは前記第３電源に共通して接続される
    カレントミラー回路と、 （ｇ−１−２）前記カレントミラー回路の前記第１枝と
    前記第２電源との間に接続された第３調整用抵抗とを含
    むバイアス設定回路と、 （ｇ−２）前記第２電源と前記第３電源との間に設けら
    れ、前記第３電位の変動に応じた電流を前記第３調整用
    抵抗から引き抜く第３電位変動検出回路とを有する請求
    項１０記載のレベル変換回路。
  13. 【請求項１３】 前記出力部は （ｄ−１）前記第２中間電位が与えられるベース、前記
    第１電源に接続されたコレクタ、及びエミッタを含む第
    １出力トランジスタと、 （ｄ−２）前記第１出力トランジスタの前記エミッタに
    接続されたベース、前記第２電源に接続されたコレク
    タ、及び前記第２信号が与えられるエミッタを含む第２
    出力トランジスタとを有する、請求項８乃至１０の何れ
    か一つに記載のレベル変換回路。
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