JPH1166862A - 半導体メモリ - Google Patents

半導体メモリ

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JPH1166862A
JPH1166862A JP9219466A JP21946697A JPH1166862A JP H1166862 A JPH1166862 A JP H1166862A JP 9219466 A JP9219466 A JP 9219466A JP 21946697 A JP21946697 A JP 21946697A JP H1166862 A JPH1166862 A JP H1166862A
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JP
Japan
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sstl
lvttl
circuit
level
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JP9219466A
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English (en)
Inventor
Shunichi Akashi
俊一 赤司
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to US09/134,158 priority patent/US5917759A/en
Publication of JPH1166862A publication Critical patent/JPH1166862A/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
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    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract

(57)【要約】 （修正有） 【課題】 内部低電圧発生回路の出力レベルと基準電圧
入力ピンのレベルの比較結果に基づき、ＳＳＴＬ／ＬＶ
ＴＴＬの両モードを選別以降で切り替え可能とすること
で、組立以降でのＳＳＴＬモード品からＬＶＴＴＬ品へ
の転用を可能とする。 【解決手段】 定電圧Ｎは基準電圧ＶＲＥＦよりも小レ
ベルのとき、差動電圧ＭＤはＬレベルとなり、制御回路
１３はＬＶＴＴＬモードとする。定電圧Ｎが基準電圧Ｖ
ＲＥＦよりも大レベルである時は、トランジスタＮ１が
オン、トランジスタＮ２がオフとなり、差動電圧ＭＤは
Ｈレベルとなり、制御回路１３はＳＳＴＬモードとす
る。このように、組立工程までで決まっていたＳＳＴＬ
／ＬＶＴＴＬモードの選択が選別工程以降で行えるよう
になっているため、モールド後にＳＳＴＬモードからＬ
ＶＴＴＬモードに変更ができ、高周波動作対応のＳＳＴ
Ｌ品のグレード落ちをＬＶＴＴＬ品として使用すること
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリに係
り、特に入力信号のインターフェースに、ＬＶＴＴＬと
ＳＳＴＬの両モードを有する半導体メモリに関する。
【０００２】
【従来の技術】近年、入力信号のインターフェースとし
て、ＬＶＴＴＬ（Low Voltage Transistor Transistor
Logic)とＳＳＴＬ（Stub Series Terminated Logic）の
両モードを有する半導体メモリが知られている。通常、
ＬＶＴＴＬは周波数１００ＭＨｚまでの入力インターフ
ェースとして、また、ＳＳＴＬはそれ以上の周波数の入
力インターフェースとして提案されている。
【０００３】従来のＳＳＴＬ／ＬＶＴＴモードの製造区
別は、組立工程以前に行っている。ボンディングオプシ
ョン、ヒューズオプションやアルミオプションなどの製
造工程中での作り込みによって切り替えている。いずれ
も、選別工程前での切り替えのため、選別工程時に高周
波であるＳＳＴＬモードとしての特性（派生）が悪い場
合に、周波数の低いＬＶＴＴＬモードに切り替えて使用
しようとしても不可能になっている。
【０００４】
【発明が解決しようとする課題】しかるに、従来はＳＳ
ＴＬ／ＬＶＴＴモードの製造区別を選別以前の工程で切
り替えているため、選別工程時にＳＳＴＬモードとして
の特性（派生）が悪い場合に、ＬＶＴＴＬモードに切り
替えて使用しようとしても不可能である。このため、Ｓ
ＳＴＬ品として選別したときに特性の悪いデバイスが多
く発生した場合、グレードダウンし派生率の低下をまね
く。このとき、特性の悪いデバイスに対して、ＬＶＴＴ
Ｌ品としての再利用ができれば、製造良品の無駄を低減
することができることになる。しかし、従来の製造工程
での作り込みによるＳＳＴＬモードとＬＶＴＴＬモード
の使い分けでは不可能である。
【０００５】本発明は上記の点に鑑みなされたもので、
内部低電圧発生回路の出力レベルと基準電圧入力ピンの
レベルの比較結果に基づき、ＳＳＴＬ／ＬＶＴＴＬの両
モードを選別以降で切り替えることができるようにする
ことにより、組立以降でのＳＳＴＬモード品からＬＶＴ
ＴＬ品への転用が可能な半導体メモリを提供することを
目的とする。
【０００６】また、本発明の他の目的は、高周波対応の
ＳＳＴＬ品のグレードダウン品をＬＶＴＴＬに振り替え
られるようにすることにより、派生率の低下を軽減する
ようにした半導体メモリを提供することにある。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するため、図１に示す如き原理ブロック図の構成とし
たものである。同図に示すように、半導体メモリは、内
部定電圧発生回路１１と、内部定電圧発生回路１１から
の定電圧Ｎと外部入力ピンからの基準電圧ＶＲＥＦとを
レベル比較して得られた比較結果によって入力インター
フェースモードを切り替えるモード信号ＭＤを発生する
比較判定回路１２と、モード信号ＭＤにより入力インタ
ーフェースモードを切り替えてメモリ制御動作を行う制
御回路１３からなる。
【０００８】ここで、制御回路１３は、比較判定回路１
２の判定結果に基づいて、入力信号のインターフェース
をＳＳＴＬモードとＬＶＴＴＬレベルのいずれかに設定
する。本発明では、組み立て工程まで決まっていた、イ
ンターフェースモードを選別工程以降で上記のモード信
号に基づき選択できる。
【０００９】また、本発明は比較判定回路１２の判定結
果を、制御信号に基づいてラッチして制御回路１３へ出
力するラッチ回路を更に設けてもよい。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図２は本発明になる半導体メモ
リの一実施の形態のブロック図を示す。図２は、ＳＤＲ
ＡＭ／ＳＧＲＡＭのＳＳＴＬ／ＬＶＴＴＬモードのエン
トリー判定を実現する回路を示しており、内部定電圧発
生回路１１、比較判定回路１２及び制御回路１３からな
る。内部定電圧発生回路１１は、高電位側電源端子と接
地との間の抵抗Ｒ１とＲ２の抵抗分圧回路であり、定電
圧Ｎを発生する。
【００１１】比較判定回路１２は、ソースが共通接続さ
れて差動対を構成するＮチャネルトランジスタＮ１及び
Ｎ２と、トランジスタＮ１及びＮ２のドレイン側に負荷
として接続されたＰチャネルトランジスタＰ１及びＰ２
からなるカレントミラー回路と、トランジスタＮ１及び
Ｎ２のソースにドレインが接続され、ゲートに固定電圧
が印加されて定電流源を構成するＮチャネルトランジス
タＮ３とからなる差動増幅回路により構成されており、
トランジスタＮ１のゲートに印加される定電圧Ｎとトラ
ンジスタＮ２のゲートに印加される外部基準電圧ＶＲＥ
Ｆとを比較する。
【００１２】ＳＳＴＬ／ＬＶＴＴＬはＳＤＲＡＭ／ＳＧ
ＲＡＭデバイスを動作させる時、デバイスに対する入力
信号の与え方の相違であり、入力信号の振幅が外部基準
電圧ＶＲＥＦを中心に小振幅で与えるのがＳＳＴＬであ
り、外部基準電圧ＶＲＥＦが無く０Ｖ付近から２．４Ｖ
まで大振幅で与えるのがＬＶＴＴＬである。
【００１３】選別工程以降において、比較判定回路１２
は外部入力ピンからトランジスタＮ２のゲートに印加さ
れる基準電圧ＶＲＥＦと、内部定電圧発生回路１１の抵
抗Ｒ１とＲ２の接続点から取り出されてトランジスタＮ
１のゲートに印加される定電圧Ｎとをレベル比較し、Ｖ
ＲＥＦが定電圧Ｎより大なるときはトランジスタＮ２と
トランジスタＰ２の接続点から取り出される出力電圧Ｍ
Ｄが”Ｌ”レベル、小なるときは”Ｈ”レベルが出力さ
れて制御回路１３に供給される。制御回路１３は半導体
メモリの制御を行う回路である。
【００１４】ここで、比較結果を示す出力電圧ＭＤの”
Ｈ”レベルと”Ｌ”レベルのどちらがＳＳＴＬ及びＬＶ
ＴＴＬのどちらであるかは、回路を作成する時に決める
ことであるが、例えばＭＤが”Ｌ”レベルであるときは
ＬＶＴＴＬモード、”Ｈ”レベルであるときはＳＳＴＬ
モードであるものとすることにより、ＳＳＴＬ／ＬＶＴ
ＴＬモード切り換えが選別工程以降でできる。
【００１５】これにより、モールド後にＳＳＴＬモード
からＬＶＴＴＬモードに変更ができるため、高周波動作
対応のＳＳＴＬモードで高派生にならなかった半導体メ
モリを、ＬＶＴＴＬ品として使用して高速動作させるこ
とができ、不動在庫を作ることなく、有効な生産性が得
られる。
【００１６】次に、本発明の他の実施の形態について説
明する。図３は本発明になる半導体メモリの他の実施の
形態のブロック図を示す。図３は、ＳＤＲＡＭ／ＳＧＲ
ＡＭのＳＳＴＬ／ＬＶＴＴＬモードのエントリー判定を
実現する回路を示しており、図２と同一構成部分には同
一符号を付し、その説明を省略する。
【００１７】図３の実施の形態は、比較判定回路１２と
制御回路１３の間にラッチ回路１４を設けた点に特徴が
ある。このラッチ回路１４は、ドレイン、ソースがトラ
ンジスタＮ２とＰ２の接続点と、制御回路１３の入力端
子との間に接続されたＮチャネルトランジスタＮ４と、
一方の出力端子が他方の入力端子に接続されたインバー
タＩ１及びＩ２とから構成されており、インバータＩ１
の入力端子とインバータＩ２の出力端子がトランジスタ
Ｎ４と制御回路１３の接続点に接続されている。
【００１８】ところで、デバイスを使用するときに、Ｓ
ＳＴＬ／ＬＶＴＴＬの両モードが切り替わってしまう場
合、例えばデバイスを実装している基盤等からのノイズ
を受け、外部基準電圧ＶＲＥＦのレベルが不安定になっ
て、ＬＶＴＴＬで使用していた時に一時的にＳＳＴＬに
なってしまった場合（又はその逆の場合）には、デバイ
スに対する入力信号の振幅が異なる。
【００１９】本実施の形態は、このような動作途中での
モード切り替えを抑えるために、ラッチ回路１４を設け
ている。ＳＤＲＡＭ／ＳＧＲＡＭでは、レイテンシーや
バースト長を決めるためのモードレジスタセットサイク
ルを実施するように仕様上決めている。ここでは、ユー
ザがデバイスに対してモードをセットしたい時にのみ、
トランジスタＮ４のゲートに入力する制御信号を”Ｈ”
レベルとすることにより、トランジスタＮ４をオンと
し、差動増幅器で構成されている比較判定回路１２の出
力電圧ＭＤをトランジスタＮ４を通してインバータＩ１
及びＩ２よりなる回路部にラッチさせる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ＳＳＴＬ／ＬＶＴＴＬモードの選択が選別工程以降で行
えるため、モールド後にＳＳＴＬモードからＬＶＴＴＬ
モードに変更が可能になり、高周波動作対応のＳＳＴＬ
品からＬＶＴＴＬ品への転用ができ、製造良品の無駄を
低減することができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明になる半導体メモリの一実施の形態のブ
ロック図である。
【図２】本発明になる半導体メモリの他の実施の形態の
ブロック図である。
【符号の説明】
１１ 内部定電圧発生回路 １２ 比較判定回路 １３ 制御回路 Ｎ 内部定電圧 ＶＲＥＦ 外部基準電圧 ＭＤ 比較判定電圧 Ｒ１、Ｒ２ 抵抗 Ｎ１〜Ｎ４ Ｎチャネルトランジスタ Ｐ１〜Ｐ２ Ｐチャネルトランジスタ
【手続補正書】
【提出日】平成９年１１月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明になる半導体メモリの一実施の形態のブ
ロック図である。
【図３】本発明になる半導体メモリの他の実施の形態の
ブロック図である。
【符号の説明】 １１ 内部定電圧発生回路 １２ 比較判定回路 １３ 制御回路 Ｎ 内部定電圧 ＶＲＥＦ 外部基準電圧 ＭＤ 比較判定電圧 Ｒ１、Ｒ２ 抵抗 Ｎ１〜Ｎ４ Ｎチャネルトランジスタ Ｐ１〜Ｐ２ Ｐチャネルトランジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 定電圧を発生する内部定電圧発生回路
    と、 前記内部定電圧発生回路からの定電圧と外部入力ピンか
    らの外部基準電圧とを比較判定する比較判定回路と、 前記比較判定回路の判定結果に基づいて、入力信号のイ
    ンターフェースを複数のモードのいずれかにてメモリ制
    御する制御回路とを有することを特徴とする半導体メモ
    リ。
  2. 【請求項２】 前記制御回路は、前記比較判定回路の判
    定結果に基づいて、入力信号のインターフェースをＳＳ
    ＴＬモードとＬＶＴＴＬレベルのいずれかに設定したメ
    モリの制御を行うことを特徴とする請求項１記載の半導
    体メモリ。
  3. 【請求項３】 前記比較判定回路の判定結果を、制御信
    号に基づいてラッチして前記制御回路へ出力するラッチ
    回路を更に設けたことを特徴とする請求項１又は２記載
    の半導体メモリ。
JP9219466A 1997-08-14 1997-08-14 半導体メモリ Pending JPH1166862A (ja)

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