JPH07161190A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07161190A JPH07161190A JP5303725A JP30372593A JPH07161190A JP H07161190 A JPH07161190 A JP H07161190A JP 5303725 A JP5303725 A JP 5303725A JP 30372593 A JP30372593 A JP 30372593A JP H07161190 A JPH07161190 A JP H07161190A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cmos
- input
- gate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】ＣＭＯＳ型半導体集積回路の高速、低消費電力
化。 【構成】入力信号Ａｉ（但し０≦ｉ≦Ｎ−１）とチップ
イネーブル信号を受け、チップイネーブル時に、前記入
力信号Ａｉと同相になる出力信号Ａｉ´及び該信号Ａｉ
とは逆相の出力信号／Ａｉ´を生成するＮ個の入力バッ
ファ回路と、２Ｎ個の信号Ａｉ´、／Ａｉ´のうちのＭ
個の信号Ａｊ（但しＡｊ＝Ａｊ´またはＡｊ＝／Ａｊ´
の相補信号とし、０≦ｊ≦Ｍ−１≦Ｎ−１）を受けるＣ
ＭＯＳゲートとを具備し、前記ＣＭＯＳゲートの電源間
を貫通して流れるリーク電流は、前記信号Ａｊのすべて
の組み合わせに対して、該信号Ａｊがすべて低レベルの
ときに最小となり、前記入力バッファ回路は、前記チッ
プイネーブル信号がオフ状態のとき、前記信号Ａｉ´、
／Ａｉ´を低レベルにすることを特徴とする。
化。 【構成】入力信号Ａｉ（但し０≦ｉ≦Ｎ−１）とチップ
イネーブル信号を受け、チップイネーブル時に、前記入
力信号Ａｉと同相になる出力信号Ａｉ´及び該信号Ａｉ
とは逆相の出力信号／Ａｉ´を生成するＮ個の入力バッ
ファ回路と、２Ｎ個の信号Ａｉ´、／Ａｉ´のうちのＭ
個の信号Ａｊ（但しＡｊ＝Ａｊ´またはＡｊ＝／Ａｊ´
の相補信号とし、０≦ｊ≦Ｍ−１≦Ｎ−１）を受けるＣ
ＭＯＳゲートとを具備し、前記ＣＭＯＳゲートの電源間
を貫通して流れるリーク電流は、前記信号Ａｊのすべて
の組み合わせに対して、該信号Ａｊがすべて低レベルの
ときに最小となり、前記入力バッファ回路は、前記チッ
プイネーブル信号がオフ状態のとき、前記信号Ａｉ´、
／Ａｉ´を低レベルにすることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（相補ＭＯ
Ｓ）型の半導体集積回路に関し、特に電源電圧１Ｖ程度
の低電圧動作に向けて、しきい値電圧を複数種に振り分
けたＭＯＳトランジスタを用い、イネーブル端子を持つ
半導体集積回路に使用される。
Ｓ）型の半導体集積回路に関し、特に電源電圧１Ｖ程度
の低電圧動作に向けて、しきい値電圧を複数種に振り分
けたＭＯＳトランジスタを用い、イネーブル端子を持つ
半導体集積回路に使用される。
【０００２】
【従来の技術】この種の先行技術としては、図２のよう
なものが考えられる。この図においてＲはアドレス入力
バッファ、Ｓはプリデコーダである。入力バッファＲ0
はＮＯＲゲート１１、インバータ１２〜１５からなり、
入力バッファＲ1 はＮＯＲゲート１６、インバータ１７
〜２０からなる。
なものが考えられる。この図においてＲはアドレス入力
バッファ、Ｓはプリデコーダである。入力バッファＲ0
はＮＯＲゲート１１、インバータ１２〜１５からなり、
入力バッファＲ1 はＮＯＲゲート１６、インバータ１７
〜２０からなる。
【０００３】また、入力アドレスＡ0 、Ａ1 はそれぞれ
入力バッファＲ0 、Ｒ1 に入力され、バッファＲ0 はア
ドレスＡ0 と同相の出力信号Ａ0 ´と逆相の出力信号／
Ａ0´（図ではＡ0 ´の真上にバーが付されている。以
下同様）を生成する。同様にして、バッファＲ1 はアド
レスＡ1 を受けて、これと同相の出力信号Ａ1 ´、逆相
の出力信号／Ａ1 ´を生成する。
入力バッファＲ0 、Ｒ1 に入力され、バッファＲ0 はア
ドレスＡ0 と同相の出力信号Ａ0 ´と逆相の出力信号／
Ａ0´（図ではＡ0 ´の真上にバーが付されている。以
下同様）を生成する。同様にして、バッファＲ1 はアド
レスＡ1 を受けて、これと同相の出力信号Ａ1 ´、逆相
の出力信号／Ａ1 ´を生成する。
【０００４】ここでＮＡＮＤゲート１１、１６に入力さ
れる／ＣＥはチップイネーブル信号で、これは、チップ
ディスエーブル時（／ＣＥが高レベルつまり“Ｈ”の
時）に、ＮＯＲゲート１１、１６の電源間の貫通電流を
低減する役目を持っている。バッファＲ0 、Ｒ1 で生成
された信号Ａ0 ´、／Ａ0 ´、Ａ1 ´、／Ａ1 ´は、次
にプリデコーダＳｊ（ｊ＝０、１、２、３、）に入力さ
れる。プリデコーダＳｊは２入力ＮＡＮＤ型ＣＭＯＳゲ
ートで構成されている。これらのうちで代表して詳細に
示されたＣＭＯＳゲートＳ0 において、２１は電源端子
である。
れる／ＣＥはチップイネーブル信号で、これは、チップ
ディスエーブル時（／ＣＥが高レベルつまり“Ｈ”の
時）に、ＮＯＲゲート１１、１６の電源間の貫通電流を
低減する役目を持っている。バッファＲ0 、Ｒ1 で生成
された信号Ａ0 ´、／Ａ0 ´、Ａ1 ´、／Ａ1 ´は、次
にプリデコーダＳｊ（ｊ＝０、１、２、３、）に入力さ
れる。プリデコーダＳｊは２入力ＮＡＮＤ型ＣＭＯＳゲ
ートで構成されている。これらのうちで代表して詳細に
示されたＣＭＯＳゲートＳ0 において、２１は電源端子
である。
【０００５】ここで図２の回路は、相異なる２種類のし
きい値電圧Ｖtn1 、Ｖtn2 を持つＮＭＯＳトランジス
タ、同じく相異なる２種類のしきい値電圧Ｖtp1 、Ｖ
tp2 を持つＰＭＯＳトランジスタから構成されている。
きい値電圧Ｖtn1 、Ｖtn2 を持つＮＭＯＳトランジス
タ、同じく相異なる２種類のしきい値電圧Ｖtp1 、Ｖ
tp2 を持つＰＭＯＳトランジスタから構成されている。
【０００６】即ち、Ｖtn1 ＜Ｖtn2 、｜Ｖtp1 ｜＜｜Ｖ
tp2 ｜とする。このことは特に、電源電圧１Ｖ付近での
低電圧動作において、回路を高速動作させるために、通
常のしきい値電圧例えばＶtn2 ＝｜Ｖtp2 ｜＝０．８Ｖ
のＭＯＳトランジスタのほかに、低しきい値電圧例えば
Ｖtn1 ＝｜Ｖtp1 ｜＝０．５ＶのＭＯＳトランジスタ
を、回路の一部に導入することが目的（低しきい値電圧
で高速動作）である。
tp2 ｜とする。このことは特に、電源電圧１Ｖ付近での
低電圧動作において、回路を高速動作させるために、通
常のしきい値電圧例えばＶtn2 ＝｜Ｖtp2 ｜＝０．８Ｖ
のＭＯＳトランジスタのほかに、低しきい値電圧例えば
Ｖtn1 ＝｜Ｖtp1 ｜＝０．５ＶのＭＯＳトランジスタ
を、回路の一部に導入することが目的（低しきい値電圧
で高速動作）である。
【０００７】またこの時、プリデコーダＳｊ（ｊ＝０、
１、２、３）を構成するＮＭＯＳトランジスタＮ１、Ｎ
２、ＰＭＯＳトランジスタＰ１、Ｐ２については、ＮＭ
ＯＳはしきい値電圧Ｖtn2 （高い）を持ち、ＰＭＯＳは
しきい値電圧Ｖtp1 （低い）を持ち、ゲート、ソース間
電圧｜Ｖｇｓ｜＝０Ｖのときのドレイン電流をＩｐ（Ｐ
ＭＯＳ側）、Ｉｎ（ＮＭＯＳ側）とおくと、 Ｉｐ＞Ｉｎ が満たされるように設定されている（図３参照）。この
ことは特に、電源電圧１Ｖ付近での低電圧におけるＣＭ
ＯＳゲートの動作速度を向上させるために、一部のＭＯ
Ｓトランジスタを低しきい値電圧にしながら、プリデコ
ーダＳｊ（ｊ＝０、１、２、３）のうちの非選択状態に
ある３つにおけるリーク電流を抑制するためである。
１、２、３）を構成するＮＭＯＳトランジスタＮ１、Ｎ
２、ＰＭＯＳトランジスタＰ１、Ｐ２については、ＮＭ
ＯＳはしきい値電圧Ｖtn2 （高い）を持ち、ＰＭＯＳは
しきい値電圧Ｖtp1 （低い）を持ち、ゲート、ソース間
電圧｜Ｖｇｓ｜＝０Ｖのときのドレイン電流をＩｐ（Ｐ
ＭＯＳ側）、Ｉｎ（ＮＭＯＳ側）とおくと、 Ｉｐ＞Ｉｎ が満たされるように設定されている（図３参照）。この
ことは特に、電源電圧１Ｖ付近での低電圧におけるＣＭ
ＯＳゲートの動作速度を向上させるために、一部のＭＯ
Ｓトランジスタを低しきい値電圧にしながら、プリデコ
ーダＳｊ（ｊ＝０、１、２、３）のうちの非選択状態に
ある３つにおけるリーク電流を抑制するためである。
【０００８】しかしながら図２の例では、チップイネー
ブル信号が“Ｈ”レベルのスタンバイ時に、例えばデコ
ーダＳ0 のＰＭＯＳ側が非導通状態になるため、デコー
ダＳ0 では、しきい値電圧の高い側のＮＭＯＳトランジ
スタＮ１、Ｎ２ではなく、しきい値電圧の低いＰＭＯＳ
トランジスタＰ１、Ｐ２の方で貫通電流がカットされる
形になり、リーク電流が増大する傾向になるという問題
があった。
ブル信号が“Ｈ”レベルのスタンバイ時に、例えばデコ
ーダＳ0 のＰＭＯＳ側が非導通状態になるため、デコー
ダＳ0 では、しきい値電圧の高い側のＮＭＯＳトランジ
スタＮ１、Ｎ２ではなく、しきい値電圧の低いＰＭＯＳ
トランジスタＰ１、Ｐ２の方で貫通電流がカットされる
形になり、リーク電流が増大する傾向になるという問題
があった。
【０００９】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、前述のチップディスエーブル時
に、入力バッファの出力を入力とする一部の回路が、低
しきい値電圧のＭＯＳトランジスタによって貫通電流を
カットするためにリーク電流の増大を招くという問題を
改善し、チップディスエーブル時にチップの消費電流を
小さくできる半導体集積回路を提供するものである。
みてなされたもので、前述のチップディスエーブル時
に、入力バッファの出力を入力とする一部の回路が、低
しきい値電圧のＭＯＳトランジスタによって貫通電流を
カットするためにリーク電流の増大を招くという問題を
改善し、チップディスエーブル時にチップの消費電流を
小さくできる半導体集積回路を提供するものである。
【００１０】
【課題を解決するための手段と作用】本発明は、入力信
号Ａｉ（但し０≦ｉ≦Ｎ−１）とチップイネーブル信号
を受け、チップイネーブル時に、前記入力信号Ａｉと同
相になる出力信号Ａｉ´及び該信号Ａｉとは逆相の出力
信号／Ａｉ´を生成するＮ個の入力バッファ回路と、２
Ｎ個の信号Ａｉ´、／Ａｉ´のうちのＭ個の信号Ａｊ
（但しＡｊ＝Ａｊ´またはＡｊ＝／Ａｊ´とし、０≦ｊ
≦Ｍ−１≦Ｎ−１）を受けるＣＭＯＳゲートとを具備
し、前記ＣＭＯＳゲートの電源間を貫通して流れるリー
ク電流は、前記信号Ａｊの高レベル・低レベルに関する
すべての組み合わせに対して、該信号Ａｊがすべて低レ
ベルのときに最小となり、前記入力バッファ回路は、前
記チップイネーブル信号がオフ状態のとき、前記信号Ａ
ｉ´、／Ａｉ´を低レベルにすることを特徴とする半導
体集積回路である。
号Ａｉ（但し０≦ｉ≦Ｎ−１）とチップイネーブル信号
を受け、チップイネーブル時に、前記入力信号Ａｉと同
相になる出力信号Ａｉ´及び該信号Ａｉとは逆相の出力
信号／Ａｉ´を生成するＮ個の入力バッファ回路と、２
Ｎ個の信号Ａｉ´、／Ａｉ´のうちのＭ個の信号Ａｊ
（但しＡｊ＝Ａｊ´またはＡｊ＝／Ａｊ´とし、０≦ｊ
≦Ｍ−１≦Ｎ−１）を受けるＣＭＯＳゲートとを具備
し、前記ＣＭＯＳゲートの電源間を貫通して流れるリー
ク電流は、前記信号Ａｊの高レベル・低レベルに関する
すべての組み合わせに対して、該信号Ａｊがすべて低レ
ベルのときに最小となり、前記入力バッファ回路は、前
記チップイネーブル信号がオフ状態のとき、前記信号Ａ
ｉ´、／Ａｉ´を低レベルにすることを特徴とする半導
体集積回路である。
【００１１】すなわち本発明は、チップイネーブル時以
外のチップディスエーブル時に、入力バッファ回路の出
力である相補信号群を入力とする次段のＣＭＯＳゲート
回路（ＮＭＯＳトランジスタのしきい値電圧が深く、Ｐ
ＭＯＳトランジスタのしきい値電圧が浅くなる）を、し
きい値電圧の深いＮＭＯＳトランジスタでオフすること
によって、上記ＣＭＯＳゲートのリーク電流を減らし、
チップディスエーブル時の消費電流を低減するというも
のである。
外のチップディスエーブル時に、入力バッファ回路の出
力である相補信号群を入力とする次段のＣＭＯＳゲート
回路（ＮＭＯＳトランジスタのしきい値電圧が深く、Ｐ
ＭＯＳトランジスタのしきい値電圧が浅くなる）を、し
きい値電圧の深いＮＭＯＳトランジスタでオフすること
によって、上記ＣＭＯＳゲートのリーク電流を減らし、
チップディスエーブル時の消費電流を低減するというも
のである。
【００１２】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はこの実施例の回路構成図であるが、これは
図２のものと対応させた場合の例であるから、対応部分
には同一符号を用いる。
する。図１はこの実施例の回路構成図であるが、これは
図２のものと対応させた場合の例であるから、対応部分
には同一符号を用いる。
【００１３】図１において、Ｐはメモリのアドレス入力
バッファ、Ｓはプリデコーダである。アドレス入力バッ
ファＰ0 は、ＮＯＲゲート３１〜３３、インバータ３４
〜３９からなり、アドレス入力Ａ0 を受けてチップイネ
ーブル時にアドレスＡ0 と同相となる出力信号Ａ0 ´、
及びこれとは逆相の出力信号／Ａ0 ´を、信号線群３１
へ選択的に出力する。同様にアドレス入力バッファＰ1
も上記Ｐ0 と同様の構成で、このバッファＰ1 はアドレ
ス入力Ａ1 を受けてチップイネーブル時に、相補出力信
号Ａ1 ´、／Ａ1 ´を、信号線群３１へ選択的に出力す
る。
バッファ、Ｓはプリデコーダである。アドレス入力バッ
ファＰ0 は、ＮＯＲゲート３１〜３３、インバータ３４
〜３９からなり、アドレス入力Ａ0 を受けてチップイネ
ーブル時にアドレスＡ0 と同相となる出力信号Ａ0 ´、
及びこれとは逆相の出力信号／Ａ0 ´を、信号線群３１
へ選択的に出力する。同様にアドレス入力バッファＰ1
も上記Ｐ0 と同様の構成で、このバッファＰ1 はアドレ
ス入力Ａ1 を受けてチップイネーブル時に、相補出力信
号Ａ1 ´、／Ａ1 ´を、信号線群３１へ選択的に出力す
る。
【００１４】２入力ＮＡＮＤゲートＳ0 には、信号線群
３１から出力信号Ａ0 ´、Ａ1 ´が、相補ＭＯＳ素子の
ゲートに選択的に入力される。ＮＡＮＤゲートＳ1 〜Ｓ
3 についても、信号線群３１からの入力が異なるだけ
で、ゲートＳ0 と同様のことがいえる。
３１から出力信号Ａ0 ´、Ａ1 ´が、相補ＭＯＳ素子の
ゲートに選択的に入力される。ＮＡＮＤゲートＳ1 〜Ｓ
3 についても、信号線群３１からの入力が異なるだけ
で、ゲートＳ0 と同様のことがいえる。
【００１５】また図１の回路は、図２の場合と同様、低
電圧電源での高速動作のために、２種類のしきい値電圧
Ｖtn1 、Ｖtn2 （Ｖtn1 ＜Ｖtn2 ）を持つＮＭＯＳトラ
ンジスタと、２種類のしきい値電圧Ｖtp1 、Ｖtp2 （Ｖ
tp1 ＜Ｖtp2 ）を持つＰＭＯＳトランジスタとで構成さ
れている。
電圧電源での高速動作のために、２種類のしきい値電圧
Ｖtn1 、Ｖtn2 （Ｖtn1 ＜Ｖtn2 ）を持つＮＭＯＳトラ
ンジスタと、２種類のしきい値電圧Ｖtp1 、Ｖtp2 （Ｖ
tp1 ＜Ｖtp2 ）を持つＰＭＯＳトランジスタとで構成さ
れている。
【００１６】またプリデコーダＳｊ（この場合はｊ＝
０、１、２、３）において、ＰＭＯＳトランジスタ、Ｎ
ＭＯＳトランジスタの静特性も、図２の場合と同様で、
図３に示される通りである。すなわち、ＰＭＯＳトラン
ジスタＰ１、Ｐ２はしきい値電圧Ｖtp1 、ＮＭＯＳトラ
ンジスタＮ１、Ｎ２はしきい値電圧Ｖtn2 を持ち、｜Ｖ
tp1 ｜＜Ｖtn2 で、オフリーク電流はＩｐ＞Ｉｎとなっ
て、ＰＭＯＳトランジスタの方が大きくなるように設定
してある。その目的は、集積回路の電源電圧１Ｖ付近で
の低電圧におけるＣＭＯＳゲートＳの動作速度を向上さ
せるために、ＰＭＯＳトランジスタのしきい値電圧を低
く設定し、かつプリデコーダＳｊ（ｊ＝０、１、２、
３）のうち、非選択（２つの入力が一緒に“Ｈ”となら
ない）の３つにおけるリーク電流の増加を抑制するため
であり、このことは図２のは場合と同様である。
０、１、２、３）において、ＰＭＯＳトランジスタ、Ｎ
ＭＯＳトランジスタの静特性も、図２の場合と同様で、
図３に示される通りである。すなわち、ＰＭＯＳトラン
ジスタＰ１、Ｐ２はしきい値電圧Ｖtp1 、ＮＭＯＳトラ
ンジスタＮ１、Ｎ２はしきい値電圧Ｖtn2 を持ち、｜Ｖ
tp1 ｜＜Ｖtn2 で、オフリーク電流はＩｐ＞Ｉｎとなっ
て、ＰＭＯＳトランジスタの方が大きくなるように設定
してある。その目的は、集積回路の電源電圧１Ｖ付近で
の低電圧におけるＣＭＯＳゲートＳの動作速度を向上さ
せるために、ＰＭＯＳトランジスタのしきい値電圧を低
く設定し、かつプリデコーダＳｊ（ｊ＝０、１、２、
３）のうち、非選択（２つの入力が一緒に“Ｈ”となら
ない）の３つにおけるリーク電流の増加を抑制するため
であり、このことは図２のは場合と同様である。
【００１７】本実施例において、図２のものと比べて特
徴的なことは、チップディスエーブル時（／ＣＥ＝
“Ｈ”レベル）に、入力バッファＰ0 、Ｐ1 の相補出力
が皆“Ｌ”レベル（低レベル）となるように制御される
ことである。これにより、チップディスエーブル時に
は、プリデコーダＳｊ（ｊ＝０、１、２、３）のすべて
が、ＮＭＯＳトランジスタによってオフされ、オフリー
ク電流の大きなＰＭＯＳトランジスタによってオフされ
ることがなくなるので、スタンバイ時（ディスエーブル
時）の消費電流低減化に有効となるものである。
徴的なことは、チップディスエーブル時（／ＣＥ＝
“Ｈ”レベル）に、入力バッファＰ0 、Ｐ1 の相補出力
が皆“Ｌ”レベル（低レベル）となるように制御される
ことである。これにより、チップディスエーブル時に
は、プリデコーダＳｊ（ｊ＝０、１、２、３）のすべて
が、ＮＭＯＳトランジスタによってオフされ、オフリー
ク電流の大きなＰＭＯＳトランジスタによってオフされ
ることがなくなるので、スタンバイ時（ディスエーブル
時）の消費電流低減化に有効となるものである。
【００１８】
【発明の効果】以上説明したごとく本発明によれば、低
電圧電源のＣＭＯＳ型の集積回路動作の高速化を図るた
め、ＭＯＳトランジスタのしきい値電圧を異ならせる場
合において、低消費電力化が可能となる等の利点を有し
た半導体集積回路が提供できるものである。
電圧電源のＣＭＯＳ型の集積回路動作の高速化を図るた
め、ＭＯＳトランジスタのしきい値電圧を異ならせる場
合において、低消費電力化が可能となる等の利点を有し
た半導体集積回路が提供できるものである。
【図１】本発明の一実施例の回路構成図。
【図２】本発明に至る改良前の集積回路構成図。
【図３】ＭＯＳトランジスタの特性図。
Ｐ（Ｐ0 、Ｐ1 ）…アドレス入力バッファ、 Ｓ（Ｓ0 、Ｓ1 ）…プリデコーダ（ＣＭＯＳゲート）、 Ｐ１、Ｐ２…ＰＭＯＳトランジスタ、Ｎ１、Ｎ２…ＮＭ
ＯＳトランジスタ。
ＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8839−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (5)
- 【請求項１】入力信号Ａｉ（但し０≦ｉ≦Ｎ−１）とチ
ップイネーブル信号を受け、チップイネーブル時に、前
記入力信号Ａｉと同相になる出力信号Ａｉ´及び該信号
Ａｉとは逆相の出力信号／Ａｉ´を生成するＮ個の入力
バッファ回路と、２Ｎ個の信号Ａｉ´、／Ａｉ´のうち
のＭ個の信号Ａｊ（但しＡｊ＝Ａｊ´またはＡｊ＝／Ａ
ｊ´とし、０≦ｊ≦Ｍ−１≦Ｎ−１）を受けるＣＭＯＳ
ゲートとを具備し、前記ＣＭＯＳゲートの電源間を貫通
して流れるリーク電流は、前記信号Ａｊの高レベル・低
レベルに関するすべての組み合わせに対して、該信号Ａ
ｊがすべて低レベルのときに最小となり、前記入力バッ
ファ回路は、前記チップイネーブル信号がオフ状態のと
き、前記信号Ａｉ´、／Ａｉ´を低レベルにすることを
特徴とする半導体集積回路。 - 【請求項２】前記ＣＭＯＳゲートを構成するＰＭＯＳト
ランジスタ群とＮＭＯＳトランジスタ群とにおいて、該
ＮＭＯＳトランジスタ群の方が、ゲート、ソース間電圧
が零のときのオフ・リーク電流値が小さいことを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項３】前記ＣＭＯＳゲートは１個以上であること
を特徴とする請求項１に記載の半導体集積回路。 - 【請求項４】前記ＣＭＯＳゲートは、前記信号Ａｉ´、
／Ａｉ´の内の選択されたものが、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとの対として、これら対の選
択されたものに供給されるＣＭＯＳ型ＮＡＮＤゲートで
あることを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項５】前記入力バッファ回路は、メモリにおいて
信号Ａｉをアドレス入力とするアドレス入力バッファで
あり、前記ＣＭＯＳゲートは、プリデコーダであること
を特徴とする請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5303725A JPH07161190A (ja) | 1993-12-03 | 1993-12-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5303725A JPH07161190A (ja) | 1993-12-03 | 1993-12-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161190A true JPH07161190A (ja) | 1995-06-23 |
Family
ID=17924519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5303725A Pending JPH07161190A (ja) | 1993-12-03 | 1993-12-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161190A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001126486A (ja) * | 1999-10-28 | 2001-05-11 | Motorola Inc | プログラマブル遅延を利用しアドレス・バッファを制御するメモリ |
| JP2007019997A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 電界効果トランジスタ回路およびその設計方法 |
| JP2007312288A (ja) * | 2006-05-22 | 2007-11-29 | Denso Corp | Ａ／ｄ変換回路 |
| JP2009522711A (ja) * | 2006-01-04 | 2009-06-11 | クゥアルコム・インコーポレイテッド | メモリのための低電力ワード線論理回路のためのシステム及び方法 |
-
1993
- 1993-12-03 JP JP5303725A patent/JPH07161190A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001126486A (ja) * | 1999-10-28 | 2001-05-11 | Motorola Inc | プログラマブル遅延を利用しアドレス・バッファを制御するメモリ |
| JP4672116B2 (ja) * | 1999-10-28 | 2011-04-20 | フリースケール セミコンダクター インコーポレイテッド | プログラマブル遅延を利用しアドレス・バッファを制御するメモリ |
| JP2007019997A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 電界効果トランジスタ回路およびその設計方法 |
| JP2009522711A (ja) * | 2006-01-04 | 2009-06-11 | クゥアルコム・インコーポレイテッド | メモリのための低電力ワード線論理回路のためのシステム及び方法 |
| JP2007312288A (ja) * | 2006-05-22 | 2007-11-29 | Denso Corp | Ａ／ｄ変換回路 |
| JP4702179B2 (ja) * | 2006-05-22 | 2011-06-15 | 株式会社デンソー | Ａ／ｄ変換回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970010642B1 (ko) | 반도체 장치 | |
| US4725982A (en) | Tri-state buffer circuit | |
| US4970694A (en) | Chip enable input circuit in semiconductor memory device | |
| JPH0389624A (ja) | 半導体集積回路 | |
| JPH07161190A (ja) | 半導体集積回路 | |
| JP2003101397A (ja) | 半導体セル | |
| JP2689950B2 (ja) | 高速低電力型デコード回路 | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| JP2003249563A (ja) | 半導体集積回路 | |
| JPH11330942A (ja) | 出力バッファ回路 | |
| JP3402947B2 (ja) | アドレスデコーダ | |
| US5278465A (en) | Semiconductor integrated circuit device having ECL gate group circuits and gate voltage control circuits | |
| JP2985564B2 (ja) | ダイナミック回路 | |
| US6774697B2 (en) | Input and output port circuit | |
| JP3533151B2 (ja) | 半導体集積回路 | |
| KR100378336B1 (ko) | 반도체장치의기억회로 | |
| KR100233271B1 (ko) | 디코더 회로에서 전력 소비 감소 방법 | |
| JP3705526B2 (ja) | 半導体記憶装置 | |
| KR100444316B1 (ko) | 반도체 메모리장치의 입력버퍼 | |
| KR0170309B1 (ko) | 반도체 장치의 출력단 버퍼 | |
| JPH05191263A (ja) | 半導体回路 | |
| JPH05167432A (ja) | 論理回路 | |
| JPH06291636A (ja) | 半導体装置の出力回路 | |
| JPH0799288A (ja) | 基板バイアス電圧出力回路 | |
| JPH03283815A (ja) | 出力バッファ回路 |