JPH0799288A - 基板バイアス電圧出力回路 - Google Patents
基板バイアス電圧出力回路Info
- Publication number
- JPH0799288A JPH0799288A JP5263005A JP26300593A JPH0799288A JP H0799288 A JPH0799288 A JP H0799288A JP 5263005 A JP5263005 A JP 5263005A JP 26300593 A JP26300593 A JP 26300593A JP H0799288 A JPH0799288 A JP H0799288A
- Authority
- JP
- Japan
- Prior art keywords
- substrate bias
- bias voltage
- voltage
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 電流消費することなく、必要に応じて基板バ
イアス電圧を出力端子に供給できる基板バイアス電圧出
力回路を実現する。 【構成】 フリップフロップ回路２ｃが制御信号に応じ
たゲート制御電圧を発生し、トランジスタＮ５がゲート
制御電圧に応じて出力端子ＯＵＴへ基板バイアス電圧Ｖ
BBをオンオフ出力する。ここで、フリップフロップ回路
２ｃを構成するインバータの負荷トランジスタＰ３，Ｐ
４がオフ状態のＰチャネルＭＯＳトランジスタで構成さ
れているから、電流消費することなく、制御信号に応じ
て基板バイアス電圧ＶBBを出力端子に供給することが可
能になる。
イアス電圧を出力端子に供給できる基板バイアス電圧出
力回路を実現する。 【構成】 フリップフロップ回路２ｃが制御信号に応じ
たゲート制御電圧を発生し、トランジスタＮ５がゲート
制御電圧に応じて出力端子ＯＵＴへ基板バイアス電圧Ｖ
BBをオンオフ出力する。ここで、フリップフロップ回路
２ｃを構成するインバータの負荷トランジスタＰ３，Ｐ
４がオフ状態のＰチャネルＭＯＳトランジスタで構成さ
れているから、電流消費することなく、制御信号に応じ
て基板バイアス電圧ＶBBを出力端子に供給することが可
能になる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＣＭＯＳ・Ｉ
Ｃ等の半導体集積回路に用いて好適な基板バイアス電圧
出力回路に関する。
Ｃ等の半導体集積回路に用いて好適な基板バイアス電圧
出力回路に関する。
【０００２】
【従来の技術】周知のように、ＣＭＯＳ・ＩＣ等の半導
体集積回路にあっては、基板バイアス電圧を発生する基
板バイアス発生回路を具備するものが多い。基板バイア
ス発生回路を備えるＩＣでは、基板バイアス電圧を直接
外部へ出力する出力端子を備えるものと、出力端子を持
たず、基板バイアス電圧を内部回路に供給するものとが
ある。
体集積回路にあっては、基板バイアス電圧を発生する基
板バイアス発生回路を具備するものが多い。基板バイア
ス発生回路を備えるＩＣでは、基板バイアス電圧を直接
外部へ出力する出力端子を備えるものと、出力端子を持
たず、基板バイアス電圧を内部回路に供給するものとが
ある。
【０００３】
【発明が解決しようとする課題】ところで、基板バイア
ス電圧を外部に供給する半導体集積回路では、出力端子
を常に開放状態に設定しなければならず、この場合、出
力ステージで電流消費が生じる上、耐ノイズ性の劣化を
招致する。一方、基板バイアス電圧を外部出力しない半
導体集積回路では、出力端子が備えられていないことか
ら、外部から基板バイアス発生回路の動作をチェックで
きないという欠点がある。つまり、以上のを換言する
と、電流消費することなく、必要に応じて基板バイアス
電圧を出力端子に供給する基板バイアス電圧出力回路が
待望されている。そこで本発明は、電流消費することな
く、必要に応じて基板バイアス電圧を出力端子に供給す
ることができる基板バイアス電圧出力回路を提供するこ
とを目的としている。
ス電圧を外部に供給する半導体集積回路では、出力端子
を常に開放状態に設定しなければならず、この場合、出
力ステージで電流消費が生じる上、耐ノイズ性の劣化を
招致する。一方、基板バイアス電圧を外部出力しない半
導体集積回路では、出力端子が備えられていないことか
ら、外部から基板バイアス発生回路の動作をチェックで
きないという欠点がある。つまり、以上のを換言する
と、電流消費することなく、必要に応じて基板バイアス
電圧を出力端子に供給する基板バイアス電圧出力回路が
待望されている。そこで本発明は、電流消費することな
く、必要に応じて基板バイアス電圧を出力端子に供給す
ることができる基板バイアス電圧出力回路を提供するこ
とを目的としている。
【０００４】
【課題を解決するための手段】請求項１記載の発明にあ
っては、基板バイアス電圧を発生する基板バイアス発生
回路と、この基板バイアス電圧が印加される出力端子と
を有する半導体集積回路において、外部から供給される
制御信号に応じたゲート制御電圧を発生するゲート電圧
制御手段と、前記ゲート制御電圧に応じて前記出力端子
へ前記基板バイアス電圧をオンオフ出力するスイッチン
グ手段とを具備することを特徴としている。
っては、基板バイアス電圧を発生する基板バイアス発生
回路と、この基板バイアス電圧が印加される出力端子と
を有する半導体集積回路において、外部から供給される
制御信号に応じたゲート制御電圧を発生するゲート電圧
制御手段と、前記ゲート制御電圧に応じて前記出力端子
へ前記基板バイアス電圧をオンオフ出力するスイッチン
グ手段とを具備することを特徴としている。
【０００５】また、請求項２記載の発明によれば、前記
ゲート電圧制御手段は、前記基板バイアス電圧を低電位
側電源としたインバータを備えることを特徴としてい
る。さらに、請求項３記載の発明によれば、前記ゲート
電圧制御手段は、出力および入力を互いに交差結合した
一組のインバータからなり、一方のインバータ出力を前
記スイッチング手段のゲート端子に接続すると共に、他
方のインバータの低電位側電源を前記基板バイアス電圧
としつつ、両インバータの電源端子へ前記制御信号の反
転信号および非反転信号をそれぞれ印加することを特徴
としている。
ゲート電圧制御手段は、前記基板バイアス電圧を低電位
側電源としたインバータを備えることを特徴としてい
る。さらに、請求項３記載の発明によれば、前記ゲート
電圧制御手段は、出力および入力を互いに交差結合した
一組のインバータからなり、一方のインバータ出力を前
記スイッチング手段のゲート端子に接続すると共に、他
方のインバータの低電位側電源を前記基板バイアス電圧
としつつ、両インバータの電源端子へ前記制御信号の反
転信号および非反転信号をそれぞれ印加することを特徴
としている。
【０００６】
【作用】本発明では、ゲート電圧制御手段が外部から供
給される制御信号に応じたゲート制御電圧を発生し、ス
イッチング手段がゲート制御電圧に応じて出力端子へ基
板バイアス電圧をオンオフ出力する。ここで、ゲート電
圧制御手段を構成するインバータの負荷トランジスタが
オフ状態のＰチャネルＭＯＳトランジスタで構成されて
いるから、電流消費することなく、制御信号に応じて基
板バイアス電圧を出力端子に供給することが可能にな
る。
給される制御信号に応じたゲート制御電圧を発生し、ス
イッチング手段がゲート制御電圧に応じて出力端子へ基
板バイアス電圧をオンオフ出力する。ここで、ゲート電
圧制御手段を構成するインバータの負荷トランジスタが
オフ状態のＰチャネルＭＯＳトランジスタで構成されて
いるから、電流消費することなく、制御信号に応じて基
板バイアス電圧を出力端子に供給することが可能にな
る。
【０００７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明の一実施例による基板バイア
ス電圧出力回路の構成を示す回路図である。この図にお
いて、１は基板バイアス電圧ＶBBを発生する基板バイア
ス発生回路、２は本願発明の要旨となる基板バイアス電
圧出力回路である。この基板バイアス電圧出力回路２
は、Ｐチャネルエンハンスメント型ＭＯＳトランジスタ
Ｐ１〜Ｐ４（以下、トランジスタＰ１〜Ｐ４と略称す
る）と、Ｎチャネルエンハンスメント型ＭＯＳトランジ
スタＮ１〜Ｎ５（以下、トランジスタＮ１〜Ｎ５と略称
する）とから構成される。
て説明する。図１は本発明の一実施例による基板バイア
ス電圧出力回路の構成を示す回路図である。この図にお
いて、１は基板バイアス電圧ＶBBを発生する基板バイア
ス発生回路、２は本願発明の要旨となる基板バイアス電
圧出力回路である。この基板バイアス電圧出力回路２
は、Ｐチャネルエンハンスメント型ＭＯＳトランジスタ
Ｐ１〜Ｐ４（以下、トランジスタＰ１〜Ｐ４と略称す
る）と、Ｎチャネルエンハンスメント型ＭＯＳトランジ
スタＮ１〜Ｎ５（以下、トランジスタＮ１〜Ｎ５と略称
する）とから構成される。
【０００８】トランジスタＰ１，Ｎ１は、ゲート端子同
士が共通接続されて制御信号Ｓｃが入力される入力端子
ＩＮを有しており、ソース端子とドレイン端子とが直列
接続されて周知のインバータ回路２ａを構成する。ま
た、トランジスタＰ２，Ｎ２も同様に、ゲート端子同士
が共通接続されて上記インバータ回路２ａの出力が供給
される一方、ソース端子とドレイン端子とが直列接続さ
れて周知のインバータ回路２ｂを構成してなる。
士が共通接続されて制御信号Ｓｃが入力される入力端子
ＩＮを有しており、ソース端子とドレイン端子とが直列
接続されて周知のインバータ回路２ａを構成する。ま
た、トランジスタＰ２，Ｎ２も同様に、ゲート端子同士
が共通接続されて上記インバータ回路２ａの出力が供給
される一方、ソース端子とドレイン端子とが直列接続さ
れて周知のインバータ回路２ｂを構成してなる。
【０００９】これらインバータ回路２ａ，２ｂの出力
は、トランジスタＰ３，Ｎ３，Ｐ４，Ｎ４から構成され
るフリップフロップ回路２ｃに入力される。フリップフ
ロップ回路２ｃは、トランジスタＰ３，Ｎ３を直列接続
したインバータ回路と、トランジスタＰ４，Ｎ４を直列
接続したインバータ回路とを互いに交差結合して形成さ
れる。トランジスタＮ５は、ソース端子に基板バイアス
電圧ＶBBが供給されると共に、ゲート端子にフリップフ
ロップ回路２ｃの出力が供給される。したがって、この
トランジスタＮ５は、フリップフロップ回路２ｃの出力
に応じてドレイン端子と接続される出力端子ＯＵＴから
基板バイアス電圧ＶBBを出力する。
は、トランジスタＰ３，Ｎ３，Ｐ４，Ｎ４から構成され
るフリップフロップ回路２ｃに入力される。フリップフ
ロップ回路２ｃは、トランジスタＰ３，Ｎ３を直列接続
したインバータ回路と、トランジスタＰ４，Ｎ４を直列
接続したインバータ回路とを互いに交差結合して形成さ
れる。トランジスタＮ５は、ソース端子に基板バイアス
電圧ＶBBが供給されると共に、ゲート端子にフリップフ
ロップ回路２ｃの出力が供給される。したがって、この
トランジスタＮ５は、フリップフロップ回路２ｃの出力
に応じてドレイン端子と接続される出力端子ＯＵＴから
基板バイアス電圧ＶBBを出力する。
【００１０】出力端子ＯＵＴから基板バイアス電圧ＶBB
を出力する場合には、トランジスタＮ５のゲート電位
を、ＶBB＋ＶTHN（ＶTHN：ＮチャネルＭＯＳトランジス
タのしきい値）以上の値、例えば、正電源電圧＋Ｖccに
設定すれば良い。
を出力する場合には、トランジスタＮ５のゲート電位
を、ＶBB＋ＶTHN（ＶTHN：ＮチャネルＭＯＳトランジス
タのしきい値）以上の値、例えば、正電源電圧＋Ｖccに
設定すれば良い。
【００１１】すなわち、入力端子ＩＮに供給される制御
信号Ｓｃが低レベル電位「Ｌ」であると、インバータ回
路２ａの出力は反転されて高レベル電位「Ｈ」（正電源
電圧＋Ｖcc）となり、これがフリップフロップ回路２ｃ
のトランジスタＰ３（負荷抵抗トランジスタ）を介して
トランジスタＮ５のゲート端子に印加される。これによ
り、出力端子ＯＵＴから基板バイアス電圧ＶBBが出力さ
れる。
信号Ｓｃが低レベル電位「Ｌ」であると、インバータ回
路２ａの出力は反転されて高レベル電位「Ｈ」（正電源
電圧＋Ｖcc）となり、これがフリップフロップ回路２ｃ
のトランジスタＰ３（負荷抵抗トランジスタ）を介して
トランジスタＮ５のゲート端子に印加される。これによ
り、出力端子ＯＵＴから基板バイアス電圧ＶBBが出力さ
れる。
【００１２】ところで、このトランジスタＮ５をオフ状
態に設定するには、そのゲート電位をＶBB＋ＶTHNより
低くしなければならず、その電位は通常、０Ｖより低レ
ベルとなる。従って、接地レベルを低電圧側電源とした
ＣＭＯＳ回路の出力では実現できない。そこで、本発明
においては、フリップフロップ回路２ｃの低電圧側電源
を基準バイアス電圧ＶBBとすることによって、トランジ
スタＮ５のゲート電位をＶBBに設定することが可能にな
る訳である。
態に設定するには、そのゲート電位をＶBB＋ＶTHNより
低くしなければならず、その電位は通常、０Ｖより低レ
ベルとなる。従って、接地レベルを低電圧側電源とした
ＣＭＯＳ回路の出力では実現できない。そこで、本発明
においては、フリップフロップ回路２ｃの低電圧側電源
を基準バイアス電圧ＶBBとすることによって、トランジ
スタＮ５のゲート電位をＶBBに設定することが可能にな
る訳である。
【００１３】すなわち、制御信号Ｓｃが「Ｈ」である
と、インバータ回路２ｂの出力は「Ｈ」となり、これが
フリップフロップ回路２ｃのトランジスタＰ４（負荷抵
抗トランジスタ）を介してトランジスタＮ３のゲート端
子に印加される。この結果、当該トランジスタＮ３がオ
ン状態となって、トランジスタＮ５のゲート端子に基板
バイアス電圧ＶBBが供給されて当該トランジスタＮ５が
オフ状態（フローティング状態）に設定される。
と、インバータ回路２ｂの出力は「Ｈ」となり、これが
フリップフロップ回路２ｃのトランジスタＰ４（負荷抵
抗トランジスタ）を介してトランジスタＮ３のゲート端
子に印加される。この結果、当該トランジスタＮ３がオ
ン状態となって、トランジスタＮ５のゲート端子に基板
バイアス電圧ＶBBが供給されて当該トランジスタＮ５が
オフ状態（フローティング状態）に設定される。
【００１４】さて、上記構成による基板バイアス電圧出
力回路２では、低電圧側電源をＶBBとするが、基板バイ
アス発生回路１の電流容量は大きくないため、電流消費
しないことが望ましい。つまり、基準バイアス電圧ＶBB
に対して電流を流し込まないことが要求される。これ
は、ＩＣ全体の消費電力から見ても必然的な要求であ
る。しかして、上述した基板バイアス電圧出力回路２
は、負荷トランジスタがオフ状態のＰチャネルＭＯＳト
ランジスタＰ３，Ｐ４で構成されていることから、論理
状態によらず、電流消費しない。
力回路２では、低電圧側電源をＶBBとするが、基板バイ
アス発生回路１の電流容量は大きくないため、電流消費
しないことが望ましい。つまり、基準バイアス電圧ＶBB
に対して電流を流し込まないことが要求される。これ
は、ＩＣ全体の消費電力から見ても必然的な要求であ
る。しかして、上述した基板バイアス電圧出力回路２
は、負荷トランジスタがオフ状態のＰチャネルＭＯＳト
ランジスタＰ３，Ｐ４で構成されていることから、論理
状態によらず、電流消費しない。
【００１５】なお、上述した実施例では、フリップフロ
ップ回路２ｃをトランジスタ対Ｐ３，Ｐ４およびＰ４，
Ｎ４よりそれぞれ構成されるＣＭＯＳインバータ回路２
ｄ，２ｅの交差結合により構成した例示したが、これは
インバータに限らず他の構成で実現することも勿論可能
である。また、フリップフロップに対する高電圧側電源
の供給と、フリップフロップの論理状態の制御態様とに
ついても、上述した実施例に限定されるものではなく、
他の形式で実現することも可能である。
ップ回路２ｃをトランジスタ対Ｐ３，Ｐ４およびＰ４，
Ｎ４よりそれぞれ構成されるＣＭＯＳインバータ回路２
ｄ，２ｅの交差結合により構成した例示したが、これは
インバータに限らず他の構成で実現することも勿論可能
である。また、フリップフロップに対する高電圧側電源
の供給と、フリップフロップの論理状態の制御態様とに
ついても、上述した実施例に限定されるものではなく、
他の形式で実現することも可能である。
【００１６】
【発明の効果】本発明によれば、ゲート電圧制御手段が
外部から供給される制御信号に応じたゲート制御電圧を
発生し、スイッチング手段がゲート制御電圧に応じて出
力端子へ基板バイアス電圧をオンオフ出力する。ここ
で、ゲート電圧制御手段を構成するインバータの負荷ト
ランジスタがオフ状態のＰチャネルＭＯＳトランジスタ
で構成されているから、電流消費することなく、制御信
号に応じて基板バイアス電圧を出力端子に供給すること
ができる。
外部から供給される制御信号に応じたゲート制御電圧を
発生し、スイッチング手段がゲート制御電圧に応じて出
力端子へ基板バイアス電圧をオンオフ出力する。ここ
で、ゲート電圧制御手段を構成するインバータの負荷ト
ランジスタがオフ状態のＰチャネルＭＯＳトランジスタ
で構成されているから、電流消費することなく、制御信
号に応じて基板バイアス電圧を出力端子に供給すること
ができる。
【図１】本発明による基板バイアス電圧出力回路の一実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
１ 基板バイアス発生回路 ２ 基板バイアス電圧出力回路 ２ａ，２ｂ インバータ回路 ２ｃ フリップフロップ回路 Ｐ１〜Ｐ４ Ｐチャネルエンハンスメント型ＭＯＳトラ
ンジスタ Ｎ１〜Ｎ５ Ｎチャネルエンハンスメント型ＭＯＳトラ
ンジスタ
ンジスタ Ｎ１〜Ｎ５ Ｎチャネルエンハンスメント型ＭＯＳトラ
ンジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/407 Ｈ０３Ｋ 19/094 Ｇ１１Ｃ 11/34 ３５４ Ｆ 8839−5Ｊ Ｈ０３Ｋ 19/094 Ｄ
Claims (3)
- 【請求項１】 基板バイアス電圧を発生する基板バイア
ス発生回路と、この基板バイアス電圧が印加される出力
端子とを有する半導体集積回路において、 外部から供給される制御信号に応じたゲート制御電圧を
発生するゲート電圧制御手段と、 前記ゲート制御電圧に応じて前記出力端子へ前記基板バ
イアス電圧をオンオフ出力するスイッチング手段とを具
備することを特徴とする基板バイアス電圧出力回路。 - 【請求項２】 前記ゲート電圧制御手段は、前記基板バ
イアス電圧を低電位側電源としたインバータを備えるこ
とを特徴とする請求項１記載の基板バイアス電圧出力回
路。 - 【請求項３】 前記ゲート電圧制御手段は、出力および
入力を互いに交差結合した一組のインバータからなり、 一方のインバータ出力を前記スイッチング手段のゲート
端子に接続すると共に、他方のインバータの低電位側電
源を前記基板バイアス電圧としつつ、両インバータの電
源端子へ前記制御信号の反転信号および非反転信号をそ
れぞれ印加することを特徴とする請求項１記載の基板バ
イアス電圧出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5263005A JPH0799288A (ja) | 1993-09-27 | 1993-09-27 | 基板バイアス電圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5263005A JPH0799288A (ja) | 1993-09-27 | 1993-09-27 | 基板バイアス電圧出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799288A true JPH0799288A (ja) | 1995-04-11 |
Family
ID=17383574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5263005A Pending JPH0799288A (ja) | 1993-09-27 | 1993-09-27 | 基板バイアス電圧出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100400974C (zh) * | 1999-05-27 | 2008-07-09 | Lg电子株式会社 | 转换器热泵的启动方法 |
-
1993
- 1993-09-27 JP JP5263005A patent/JPH0799288A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100400974C (zh) * | 1999-05-27 | 2008-07-09 | Lg电子株式会社 | 转换器热泵的启动方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100228951B1 (ko) | 보디전압 제어형 반도체 집적회로 | |
| US6031778A (en) | Semiconductor integrated circuit | |
| US4886984A (en) | Prohibition circuit upon power-on event | |
| JPH0435414A (ja) | 出力回路 | |
| KR19980081521A (ko) | 낮은 항복 전압을 갖는 출력 버퍼 회로 | |
| JPH0338873A (ja) | 集積回路 | |
| JPS58215827A (ja) | 論理回路 | |
| KR970001697B1 (ko) | 레벨 변환 회로 | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| JP2769653B2 (ja) | 反転回路 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JPH0799288A (ja) | 基板バイアス電圧出力回路 | |
| JP3550954B2 (ja) | 高ヒステリシス幅入力回路 | |
| KR100261179B1 (ko) | 씨모스 전압 레벨 쉬프트 회로 | |
| JP2004289107A (ja) | 半導体集積回路装置 | |
| JP3612991B2 (ja) | 出力バッファ回路 | |
| JPH07161190A (ja) | 半導体集積回路 | |
| KR200222717Y1 (ko) | 전원 신호 공급회로 | |
| JP2000124785A (ja) | 半導体集積回路 | |
| JP2845665B2 (ja) | 出力バッファ回路 | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
| KR960005797Y1 (ko) | 반도체장치의 제어회로(control circuit of semiconductor device) | |
| JPS6182530A (ja) | Ｃｍｏｓ回路 | |
| KR100457343B1 (ko) | 저소비 전류의 더블 버퍼 회로 |