JP3705526B2

JP3705526B2 - 半導体記憶装置

Info

Publication number: JP3705526B2
Application number: JP08548998A
Authority: JP
Inventors: 正人池田; 伸二中里
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 2005-10-12
Anticipated expiration: 2018-03-31
Also published as: JPH11283374A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを構成要素に持つ半導体記憶装置に関し、特に外部クロック信号に同期して動作する半導体記憶装置、例えばスタティックラム（ＳＲＡＭ）に関するものである。
【０００２】
【従来の技術】
従来のいわゆるＳＲＡＭの回路構成については、例えば、国際出願番号ＰＣＴ／ＪＰ９７／０１１９１の第４７図に開示されるものがあり、メモリセルやドライバを高い閾値を有するＭＯＳＦＥＴで構成し、デコーダを低い閾値を有するＭＯＳＦＥＴで構成している。
【０００３】
しかし、外部から得られるクロックに同期して動作するシンクロナスSRAMの回路を、どのように構成するすれば高速動作可能なメモリが構成できるかについては示唆するものがなかった。
【０００４】
【発明が解決しようとする課題】
本願発明の課題は、外部からのクロックに従って動作する高速動作可能な半導体メモリ、例えばシンクロナスSRAMを提供することにある。
【０００５】
【課題を解決するための手段】
外部からのデータ信号を入力とする入力バッファと、入力バッファの出力を入力とする入力ラッチと、入力ラッチからのデータに基づいて記録信号を形成するワードドライバと、ワードドライバからの記録信号に基づいて情報を蓄積するメモリセルと、メモリセルから読み出されたデータを増幅するセンスアンプと、該センスアンプからの信号を外部に出力する出力バッファと、外部からのクロック信号を入力とするクロックバッファを有し、該クロックバッファを経由したクロック信号により、入力ラッチを制御する半導体記憶装置であって、クロックバッファを構成する初段以外のＭＯＳＦＥＴの閾値が、メモリセルを構成するＭＯＳＦＥＴの閾値よりも低いことを特徴とする。
【０００６】
さらに、センスアンプと出力バッファの間に出力ラッチを有し、クロックバッファを経由したクロック信号により、出力ラッチを制御する。
【０００７】
また、クロックバッファと出力ラッチの間に、クロック信号を中継する第２バッファを有し、第２バッファを構成するＭＯＳＦＥＴの少なくとも一部はメモリセルを構成するＭＯＳＦＥＴの閾値よりも低い。
【０００８】
各回路の構成の詳細は以下に述べる実施例により明らかになるであろう。
【０００９】
【発明の実施の形態】
図1に本発明のシンクロナスSRAMでの実施例を示す。シンクロナスSRAMの場合、クロックから入った信号をクロックバッファ1で受けてレベル変換回路等を介して、入力レジスタ4等に分配する。またクロックバッファ1からレイアウト上遠端にレジスタ9等が配置してある場合は、しばしば2ndバッファ2が設置される場合がある。デコーダ5からセンスアンプ8までは通常SRAMと同様の構成のため、説明は省略する。
【００１０】
本発明ではアクセス高速化を目的とし、律速する信号パスに低Vthを選択的に適用している。入力バッファ初段3はスレッショルドレベル及び静電破壊への懸念から高VthMOSを採用する。その後段のレジスタ4、デコーダ部5は前述のような懸念事項はないのですべてのMOSを低Vth化しMOSのスイッチング速度を高速化する。ワードドライバ6についてはチップ内に占める回路数が多く、リーク電流の増大が予想されるため高VthMOSで構成する。メモリセル7についても高VthMOSで構成する。センスアンプ8は低VthMOSで構成されるが、定電流源MOSは高VthMOSで構成する。出力レジスタ9はすべて低VthMOSで構成されている。出力バッファ10も最終段はリーク電流が懸念されるため、最終段を除き低VthMOSで構成する。シンクロナスSRAMの場合、クロックのエッジでデータ取り込むため、クロック信号パスの高速化が必須となる。したがってクロックバッファ1の初段を除いて低VthMOSを採用する。駆動力UP用の2ndバッファ2も低VthMOSを採用する。
【００１１】
図2にクロックバッファの具体例を示す。例えばクロック入力が小振幅で入る場合、相補信号での伝達を早くするため、例えばバイポーラを採用する場合2-5のようにECLで受けて2-6のエミッタフォロアで次段に送る。PチャネルMOS2-7とNチャネルMOS2-8で構成されるレベル変換回路を経て内部回路へ分配される。2-7と2-8はスイッチングを速くするため低VthMOSを採用する。定電流源MOS2-4は高VthMOSで構成されている。図中2-1は電源、2-2は接地、2-3は負荷抵抗である。
【００１２】
図3に2ndバッファの具体例を示す。PチャネルMOS3-3とNチャネルMOS3-4で構成されるインバータ回路を経て内部回路へ分配される。3-3と3-4はスイッチングを速くするため低VthMOSを採用する。図中3-1は電源、3-2は接地である。
【００１３】
図4に入力ラッチの具体例を示す。PチャネルMOS4-3とNチャネルMOS4-4ではスイッチングを速くするため低VthMOSを採用する。インバータ4-5及び4-6もすべて低VthMOSを採用する。図中4-1は電源、4-2は接地である。
【００１４】
図5にデコーダの具体例を示す。例えば2入力NANDのPチャネルMOS5-4とNチャネルMOS5-5ではスイッチングを速くするため低VthMOSを採用する。次段を2入力NORで構成する場合は前段と同様にPチャネルMOS5-6とNチャネルMOS5-7ではスイッチングを速くするため低VthMOSを採用する。図中5-1は電源、5-2は接地、5-3は5-4及び5-5で構成される2入力NAND回路、5-8はデコード前の信号バスである。
【００１５】
センスアンプも部分的に低VthMOSを採用しているが、出力レジスタへのデータ遅延調整用のインバータ等を用いたディレイ回路のため説明は省略する。
【００１６】
【発明の効果】
シンクロナスSRAMはクロックのスピードで性能きまるため、クロック信号パスの低VthMOS採用は高速化に非常に有効である。
【００１７】
また、本発明の半導体集積回路装置によれば、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能になり、実用的な効果が大きい。
【図面の簡単な説明】
【図１】本発明のシンクロナスSRAMのブロック図。
【図２】本発明の実施例のクロックバッファの回路図。
【図３】本発明の実施例の2ndバッファの回路図。
【図４】本発明の実施例の入力ラッチの回路図。
【図５】本発明の実施例のデコーダの回路図。
【符号の説明】
１：クロックバッファ、２：2ndバッファ、５：デコーダ、８：センスアンプ、９：レジスタ。

Claims

外部からのデータ信号を入力とする入力バッファと、該入力バッファの出力を入力とする入力ラッチと、該入力ラッチからのデータに基づいて記録信号を形成するワードドライバと、該ワードドライバからの記録信号に基づいて情報を蓄積するメモリセルと、該メモリセルから読み出されたデータを増幅するセンスアンプと、該センスアンプからの信号を外部に出力する出力バッファと、外部からのクロック信号を入力とするクロックバッファを有し、該クロックバッファを経由したクロック信号により、上記入力ラッチを制御する半導体記憶装置であって、
上記半導体記憶装置は、異なる閾値電圧を有する第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴより構成され、
上記第１のＭＯＳＦＥＴの閾値電圧は上記第２のＭＯＳＦＥＴの閾値電圧よりも高く、
上記メモリセルは上記第１のＭＯＳＦＥＴより構成され、
上記クロックバッファを構成する初段は上記第１のＭＯＳＦＥＴより構成され、上記クロックバッファを構成する初段以外は上記第２のＭＯＳＦＥＴより構成され、
上記センスアンプと出力バッファの間に出力ラッチを有し、上記クロックバッファを経由したクロック信号により、上記出力ラッチを制御し、
上記クロックバッファと出力ラッチの間に、クロック信号を中継する第２バッファを有し、該第２バッファは、上記第２のＭＯＳＦＥＴを構成要素にすることを特徴とする半導体記憶装置。
クロックから入った信号を受けるクロックバッファと、上記クロックバッファからの入力を受ける入力レジスタと、上記入力レジスタの入力を受けるデコーダと、上記デコーダの入力を受けるワードドライバと、上記ワードドライバからの記録信号に基づいて情報を蓄積するメモリセルと、上記メモリセルから読み出されたデータを増幅するセンスアンプと、上記センスアンプからの信号を受ける出力レジスタと、上記出力レジスタからの信号を外部に出力する出力バッファとを具備する半導体記憶装置において、
上記半導体記憶装置は、異なる閾値電圧を有する２種類のＭＯＳＦＥＴより構成され、
上記メモリセルと、上記ワードドライバは、上記２種類のＭＯＳＦＥＴのうち、閾値電圧の高いＭＯＳＦＥＴを構成要素にし、
上記クロックバッファと、上記入力レジスタと、上記デコーダは、上記２種類のＭＯＳＦＥＴのうち、閾値電圧の低いＭＯＳＦＥＴを構成要素にし、
上記出力レジスタにクロック信号を供給する第２バッファをさらに有し、
上記第２バッファと、上記センスアンプは、上記２種類のＭＯＳＦＥＴのうち、閾値電圧の低いＭＯＳＦＥＴを構成要素にすることを特徴とする半導体記憶装置。
外部からのデータ信号を入力する入力バッファと、上記入力バッファの出力を入力とする入力ラッチと、上記入力ラッチの出力を受けるアドレスデコーダ部と、上記アドレスデコーダ部からのデータに基づいて記録信号を形成するワードドライバと、上記ワードドライバからの記録信号に基づいて情報を蓄積するメモリセルと、上記メモリセルから読み出されたデータを増幅するセンスアンプと、上記センスアンプからの信号を受ける出力レジスタと、上記出力レジスタからの信号を外部に出力する出力バッファと、外部からのクロック信号を入力とするクロックバッファを有し、上記クロックバッファを経由したクロック信号により、上記入力ラッチを制御する半導体記憶装置において、
上記半導体記憶装置は、異なる閾値電圧を有する第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを具備し、
上記第１のＭＯＳＦＥＴの閾値電圧は上記第２のＭＯＳＦＥＴの閾値電圧よりも高く、
上記入力バッファは上記第１のＭＯＳＦＥＴを具備し、
上記入力ラッチは上記第２のＭＯＳＦＥＴを具備し、
上記アドレスデコーダ部は第２のＭＯＳＦＥＴを具備し、
上記センスアンプは上記第１のＭＯＳＦＥＴと上記第２のＭＯＳＦＥＴとを具備し、
上記出力レジスタは上記第２のＭＯＳＦＥＴを具備し、
上記出力バッファの最終段は上記第１のＭＯＳＦＥＴを具備し、
上記出力バッファの最終段以外は上記第２のＭＯＳＦＥＴを具備し、
上記クロックバッファの初段は上記第１のＭＯＳＦＥＴを具備し、
上記クロックバッファの初段以外は上記第２のＭＯＳＦＥＴを具備し、
上記クロックバッファよりクロック信号の入力を受ける第２バッファをさらに有し、
上記第２バッファは上記第２のＭＯＳＦＥＴを具備することを特徴とする半導体記憶装置。