KR20030004123A - 저 전압 디지털 ｒｏｍ 회로 및 방법 - Google Patents

저 전압 디지털 ｒｏｍ 회로 및 방법 Download PDF

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Abstract

본 발명은 상보형 논리 상태 신호 라인(BIT, nBIT) 중 하나를 액티브가 되는 번지 지정 가능 비트용 판독 신호(READOUT)에 대한 전압 기준으로 선택적으로 구동하기 위한 수단(410)을 이용하는 디지털 판독 전용 메모리(digital ROM : digital read-only memory)를 구현하는 회로 및 방법이다. 각 상보형 논리 상태 신호 라인(BIT, nBIT)은 두 논리 상태 중 하나를 나타낸다. 두 상보형 논리 상태 신호 라인(BIT, nBIT) 중 어느 것에 의해서 구동되는 지에 의해서, 번지 지정된 비트의 논리 상태가 결정된다. 이후, 두 신호 라인이 그들의 알맞은 논리 상태로 구동되도록, 각 상보형 논리 상태 신호 라인(BIT, nBIT)의 논리 레벨이 다른 신호 라인 상으로 인버팅 및 구동됨으로써, 신호 라인 중 하나가 번지 지정되는 비트의 논리 상태를 확인하는 데 사용될 수 있다.

Description

저 전압 디지털 ＲＯＭ 회로 및 방법{LOW-VOLTAGE DIGITAL ROM CIRCUIT AND METHOD}
디지털 집적 회로(IC)의 기능적 용량을 증가시키기 위해서, IC 설계자는, IC 다이 상에 단위 면적당 회로를 보다 많이 실장할 수 있도록 금속 산화물 전계 효과 트랜지스터(MOSFET 또는 FET) 및 기타 IC 장치에 대해 점차 소형화 구조를 채택할 수 밖에 없다. 그러나, 일반적으로 소형화 구조(smaller geometries) 및 고 회로 밀도에는 낮은 트랜지스터 항복 전압 및 높은 소비 전력을 야기하므로, 보다 낮은 전원 공급 전압을 사용할 필요가 있다. 불행하게도, 낮은 전원 공급 전압을 사용하게 되면, 제조 공장 상의 불가피한 편차, 공급 전압 및 동작 온도 속에서 IC가 정확히 동작할 수 있게하는 유효 전압 마진량이 일반적으로 감소된다. 그 결과, 소형화 구조를 이용하는 IC에 동일한 설계를 적용할 때, 대형화 구조 IC에 이용되는 회로 설계는 결함 허용 한계가 감소될 것이다.
그러한 설계의 일 예로 IC 판독 전용 메모리(ROM)를 들 수 있다. 일반적으로, ROM은 제어 정보 기억 장치와 같은 대형화 IC 설계의 기능부나 독립형 IC로서 매우 효과적으로 사용된다. 전형적인 종래의 IC ROM 회로 장치가 도 1에 도시되어 있다. 이 경우, n워드×m비트 ROM은 각기 데이터 비트가 저장될 개별적인 ROM 비트(110)로 이루어진다. ROM의 각 워드는, 보통 번지 디코더(도시 생략됨)에 의해서 생성되는 n개의 분리된 READOUT 신호 라인 중 하나에 의해서 판독될 수 있다. 최대 1개의 READOUT 신호 라인이 소정 시간에 액티브가 된다. 각 워드의 동일 데이터 비트와 관련된 각 ROM 비트(110)의 출력이 연결되어 OUT 신호 라인을 형성한다. 또한, 각 OUT 신호 라인은, 판독될 데이터 워드의 비트와 관련된 신호 버퍼(120)용 입력이다. 따라서, 모든 신호 버퍼(120)의 출력은 전체적으로, 일반적으로 m 비트 데이터 워드가 판독되는 DATA를 나타낸다.
도 2에는 ROM 비트(110) 및 신호 버퍼(120)가 보다 상세히 도시되어 있다. ROM 비트(110)는, 그 게이트가 READOUT 신호들 중의 하나, 즉 READOUTx에 의해서 구동되는, 1개의 N채널 FET(NFET)NR로 구현되어 있다. NFET NR의 소스는, ROM 비트(110)에 의해서 표현될 LOW 또는 HIGH의 두 논리 상태에 따라서, 접지 접속(230)을 통해서 접지 기준에 연결되거나, 전원 공급 접속(240)을 통해 전원 공급 전압 기준 VDD에 연결된다. READOUTX가 HIGH이면, NR은 ON이 되어, NR의 양단에서의 턴온 전압보다 낮은 NR의 소스에서의 전압이 OUT 신호 라인 OUTy으로 전달된다. 그 결과, OUTy상의 전압은 신호 버퍼(120)의 입력으로 전달된다. 이 경우, 표준 상보형 MOS(CMOS) 쌍은 p채널 FET(PFET) PB와 NFET NB로 구성된다. 신호 버퍼(120)의 출력은 READOUTX가 HIGH일 때 ROM 비트(110)의 논리 상태를 나타내는 데이터 신호 라인 DATAy를 구동한다. 도 2에서 1개의 NFET NR을 사용함으로써, ROM비트(110)의 요구 면적을 최소화하여, IC 다이 상에서 몇천 개의 ROM 비트(110)가 차지하는 면적을 비교적 작게 할 수 있다. 또한, ROM 비트(110)는, READOUTX가 LOW 상태일 때, 실질적으로 전원 소비를 없애, ROM에 대한 전체 소비 전력을 낮게 유지한다.
불행히도, IC 기능 용량을 증가시키기 위해서 ROM에 대해서 보다 작은 장치 구조를 사용하면, 보통 도 3에 도시된 바와 같이, 전원 공급 전압 VDD가 낮아져, 전압 마진(voltage margin) 문제를 야기한다. REDAOUTX가 액티브가 되면, 전압 레벨은 실질적으로 VOFF로부터 VDD로 상승한다. ROM 비트(110)에 (도 2의)전원 공급 접속(240)이 이용된다고 가정하면, OUTy상의 전압 레벨은 NR양단의 현저한 전압 강하나 VON보다 작은 VDD가 되어, NR의 게이트에서의 READOUTX상의 전압이 본질적으로 소스에서의 전압과 동일하므로, NR은 약한 논리 레벨 HIGH로 구동된다. 도 3에 도시된 바와 같이, VON은 신호 버퍼(120)가 OUTy상의 전압을 논리 LOW 대신에 논리 HIGH로서 인식하는 문턱 전압 VTH보다 커지지 않을 것이다. VON과 VTH의 차이는, 소형 장치 구조를 채용하는 계속적인 IC 설계 구조에 의해서, 전원 공급 전압 VDD가 낮아지는 만큼 작아지는, 최종 전압 마진 VM이다. 따라서, IC의 동작 온도 및 전원 공급 전압에서의 편차와 함께 IC 제조 공장 상에서의 편차는, VON을 VTH보다 낮게 강하시켜, ROM의 부적절한 동작을 야기시킬 수도 있다.
상술한 이유 때문에, 각 ROM 비트에 대해 요구되는 다이 면적을 최소화하고, 판독되지 않을 때 거의 전원을 손실하지 않는 반면, 비교적 낮은 전원 공급 전압에서 보다 큰 전압 마진을 얻을 수 있는 새로운 IC ROM 설계가 요구된다.
도 1은 종래 기술에 따른 ROM 구조의 블록도,
도 2는 도 1의 ROM 구조의 ROM 비트 및 신호 버퍼 회로를 보다 상세히 도시한 개략도,
도 3은 종래 ROM 구조와 관련된 전압 마진을 나타내는 파형도,
도 4는 본 발명의 일 실시예에 따른 ROM 구조의 블록도,
도 5는 ROM 비트에 대해 1개의 NFET를 사용하는, 도 3의 ROM 구조의 롬 비트 및 반전 블록 회로를 보다 상세히 도시한 개략도,
도 6은 ROM 비트에 대해 1개의 PFET를 사용하는, 도 3의 ROM 구조의 ROM비트 및 반전 블록 회로를 보다 상세히 도시한 개략도,
도 7은 본 발명의 일 실시예에 따른 디지털 ROM 데이터의 저장 방법을 도시한 흐름도.
도면의 주요 부분에 대한 부호의 설명
400 : 디지털 ROM 회로410 : 선택적 구동 수단
500 : 제 1 인버터510 : 제 2 인버터
520 : 판독 버퍼
상세히 후술할 본 발명의 일실시예는, 두 상보형 논리 상태 신호 라인 중 하나를 액티브가 되는 복수의 판독 신호 중 하나에 대한 실질적인 전압 기준으로 선택적으로 구동하여, 특정 ROM 비트를 판독하는 수단을 포함한다. 판독되는 ROM 비트의 논리 상태는 어는 상보형 논리 상태 신호 라인이 구동되는 지에 의해서 표시된다. 또한, 한쌍의 인버팅 수단이 두 논리 상태 신호 라인과 교차 연결됨으로써, 각 논리 상태 신호 라인의 각 논리 레벨이 인버팅 되어 반대 논리 상태 신호 라인 상으로 구동되어, 액티브 판독 신호의 결과로서 단지 1개의 논리 상태 신호 라인이 직접적으로 구동되더라도, 결국 두 라인 모두 그들의 바람직한 상태로 구동된다. 따라서, 판독되는 특정 ROM 비트의 바람직한 상태를 판정하기 위해서, 논리 상태 신호 라인 중 하나만 모니터링 하면 된다.
본발명의 다른 실시예는, 복수의 번지 지정 가능 비트로서 디지털 판독 전용 데이터를 저장하는 방법의 형태로 이용된다. 먼저, 복수의 판독 신호 중 하나가액티브일 때, 한쌍의 상보형 논리 상태 신호 라인 중 하나가 실질적인 전압 기준으로 선택적으로 구동된다. 구동되는 특정 상보형 논리 상태 신호 라인은, 액티브 판독 신호에 의해서 번지가 지정되는 ROM 비트의 논리 상태를 나타낸다. 각 상보형 논리 상태 신호 라인은 인버팅되어 반대 논리 상태 신호 라인 상으로 구동됨으로써, 액티브 판독 신호의 결과로서 어느 것이 직접 구동되는 지에 상관없이, 두 라인 모두 그들의 알맞은 상태로 구동되어, 다른 회로가 다른 라인으로부터 ROM 비트의 논리 상태를 판독할 수 있게 한다.
본 발명의 다른 관점 및 효과는, 첨부된 도면을 참조하여 본 발명의 원리를 예를 들어 설명하는, 상세한 후술로부터 보다 명백해질 것이다.
(실시예 1)
본 발명의 일 실시예에 따른 전체 ROM 구조가 도 4에 도시되어 있다. (도 1에서) ROM 비트(110)가 1개의 출력을 갖는 대신에, 새로운 ROM 비트(410)는 각기 두 개의 상보형 논리 상태 신호 라인, BIT 및 nBIT를 갖는다. 종래와 마찬가지로, ROM 비트(410)의 각 컬럼은 ROM으로부터 판독될 데이터 워드의 특정 비트에 대응된다. 특정 컬럼 내의 각 ROM 비트(410)는 분리된 판독 신호 READOUT에 의해서 개별적으로 번지를 지정할 수 있다. 그 결과, 특정 컬럼의 각 ROM 비트(410)의 BIT 및 nBIT는 함께 묶여, ROM으로부터 판독될 데이터 정보 DATA를 출력하는 반전 블록(420)의 입력으로서 사용된다.
도 5에는 ROM 비트(410) 및 반전 블록(420)에 대한 소정 실시예가 상세히 도시되어 있다. 이 경우, ROM 비트(410)는 1개의 NFET N로 이루어진다. NR은 nBIT 접속(530)이 이루어질 때 일 논리 상태를 나타내고, BIT 접속이 이루어질 때 반대되는 논리 상태를 나타낸다. 접속(530) 또는 접속(540) 중 하나가 이루어지며, 접속(530)과 접속(540)이 동시에 이루어지지는 않는다. NR의 게이트에 연결된 판독 신호 READOUTX는, HIGH 논리 상태에서 ROM 비트 x,y를 번지 지정함으로써, NR을 턴온한다. 따라서, READOUTX가 HIGH로 되어, BITy또는 nBITy중 하나는, 접속(530) 및 접속(540)에 의해서 NR이 나타내는 상태에 따라서, 실질적으로 NR의 소오스에 연결된 접지 기준으로 구동된다. 그러므로, BITy또는 nBITy중 하나는 실질적으로 접지 기준으로 구동되는 반면, 다른 것은 어떠한 특정 전압으로도 구동되지 않는다.
특정 컬럼으로부터의 BITy및 nBITy는, 교차 연결된 두 개의 인버터, 즉, 제 1 인버터(500) 및 제 2 인버터(510)로 구성되는 반전 블록(420)으로의 입력으로서 사용된다. 도 5의 실시예에 있어서, 인버터(500) 및 인버터(510)는 p 채널 및 n 채널 FET를 직렬로 연결한 표준 CMOS 인버터로서, 인버터(500)는 PBIT 및 NBIT로 이루어지는 반면, 인버터(510)는 PnBIT 및 NnBIT로 이루어진다. 본 명세서에서는 사용될 수도 있는 기타 인버터 회로에 대해서는 논의하지 않는다. 인버터(500, 510)는 NR에 의해서 구동되지 않는 논리 상태 신호 라인이, NR에 의해서 구동되는 논리 상태 신호 라인에 의해서 표현되는 상보형 논리 상태(complementary logicstate)로 가정할 수 있게 한다. 예를 들어, nBIT 접속(530)이 이루어질 때, nBITy는 실질적으로 접지로 구동되는 반면, BITy는 구동되지 않은 채 초기 상태로 남아 있다. 그러나, LOW 논리 상태로 되는 nBITy에 의해서, 제 2 인버터(510)는 BITy에 대해서 HIGH로 만든다. 다음에, 제 1 인버터(500)는 그 HIGH 신호를 이용하여, nBITy를 NR에 의해서 구동되는 동일한 상태인 LOW로 구동한다. 따라서, ROM 비트 x, y의 논리 상태를 나타내는 BITy는 HIGH이고 nBITy는 LOW이다. 반대로, nBIT 접속(530) 대신에 BIT 접속(540)인 경우, BITy가 실질적으로 접지로 구동되는 반면, nBITy는 초기 상태이다. 다음에, 제 1 인버터(500)는 입력으로서 BITy의 LOW 논리 상태를 이용하여 nBITy에 대해 HIGH 논리 상태로 만든다. 그 결과, 제 2 인버터(510)는 NR에 의해서 BITy에 인가되는 레벨과 양립할 수 있는 이 HIGH를 입력으로서 이용하여, BITy상에 다시 LOW로 구동한다. 따라서, 이전의 경우에 설명한 ROM 비트 x, y에 대한 반대 논리 상태, 즉, BITy는 LOW인 반면 nBITy는 HIGH인 논리 상태를 나타낸다.
본 실시예에 있어서, 부가적인 판독 버퍼는 제 3 인버터(520)의 형태로 구현된다. 이 경우, 제 3 인버터(520)에 대한 입력은 nBITy이다. 그러나, ROM에 저장된 데이터를 이용하는 회로의 필요에 따라서, 제 3 인버터(520)의 입력으로서 BITy가 쉽게 이용될 수 있다. 비반전 인버터와 같은 다른 유형의 버퍼가 제 3 인버터(520) 대신에 사용될 수도 있다. 또한, 특정한 ROM 애플리케이션에 따라서, 제 3 인버터(52)) 또는 기타 유형의 버퍼가 필요하지 않을 수도 있다. 본 실시예에서, BITy나 nBITy중 하나가 DATAy출력으로서 이용될 수 있다.
본 실시예 및 기타 실시예는, 전압 마진 문제를 방지함으로써, NFET NR을 완전히 ON으로 할 수 있는 효과가 있다. READOUTX가 HIGH일 때, nBITy접속(530)이든지 BITy접속(540)이든지 간에, NR의 드레인에 대한 전압은 NR의 게이트에 대한 READOUTX신호 전압보다 높아지지 않을 것이다. 그러므로, 어느 접속이든 상관없이, BITy또는 nBITy중 하나는 실질적으로 접지로 구동하여, 제 1 인버터(500) 또는 제 2 인버터(510) 중 하나가 충분한 전압 마진으로 구동될 수 있게 함으로써, 제조 공정에서의 변화, 동작 공급 전원, 동작 온도에 대비한 회로의 동작을 보호한다. 또한, 도 5의 실시예는, 효율적인 공간 활용을 위한 도 2의 종래 회로에서와 같이 1개의 NFET를 이용한다. 또한, 본 실시예는 READOUTX가 인액티브일 때, 종래 회로의 동작에서와 마찬가지로 NR이 OFF로 차단되므로, 전류가 현저히 손실되지는 않는다.
본 발명의 다른 실시예는, 도 6에 도시된 바와 같이, PFET PR에 기초한 ROM 비트를 수반한다. PR의 소스는 VDD로 연결되어, LOW 논리 상태에 있을 때, READOUTX가 액티브로 된다. HIGH일 때, READOUTX는 사실상 PR을 OFF로 차단한다. READOUTX가 LOW가 되면, BITy또는 nBITy는, nBIT 접속(630)인지 BIT 접속(640)인지에 따라서, 실질적으로 VDD가 된다. 그 결과, 액티브 일 때 접지 기준에 가까워지는 READOUTX가 완전히 ON이 되게 하는 PR의 드레인 또는 소스 전압보다 낮아질 것이므로, BITy또는 nBITy는 VDD에 가까운 전압을 유지할 것이다. 따라서, BITy또는 nBITy가 각기 제 1 인버터(500) 또는 제 2 인버터(510)를 구동할 때 전압 마진 문제가 발생되지 않는다. 도 5의 실시예와 마찬가지로, BITy또는 nBITy가 HIGH로 구동될 것이고, 반면에 반대 신호 라인은 초기의 구동되지 않은 상태로 유지될 것이다. 차례로, 제 2 인버터(510)가 PR에 의해서 구동되는 레벨에 따라서, BITy를 HIGH로 만들게 하는 BIT 접속(640)이 이루어지는 결과, BITy가 HIGH일 때, 제 1 인버터(500)는 nBITy를 LOW로 구동한다. 반대로, nBIT 접속(640)으로 인해 nBITy가 HIGH일 때, 제 2 인버터(510)는, nBITy를 제 1 인버터(500)가 PR에 따라서 nBITy를 HIGH로 구동하게 하는 LOW로 만든다. BITy및 nBITy가 둘다 nBIT 접속(630) 및 BIT 접속(640)에 근거한 그들의 바람직한 논리 상태로 구동되면, BITy또는 nBITy가 ROM 비트 x, y에 대한 출력 신호로서 사용될 수 있다. 또한, 제 3 인버터(520) 또는 비반전 버퍼가, ROM 데이터를 액세스하는 다른 회로로부터 BITy또는 nBITy를 버퍼링하는데 사용될 수도 있다. 대신에, 특정 애플리케이션에서 요구되지 않는 버퍼링이 제공되면 제 3 인버터(520)는 제거된다.
대부분의 IC 공정 기술에 있어서, p채널 FET을 구현하는 데에는 n채널 FET보다 큰 표면적이 필요하다. 따라서, 많은 애플리케이션에 관해서, ROM 비트(110)에 대해 n채널 FET를 이용하는 것이 바람직할 것이다.
본 발명의 다른 실시예는, 디지털 판독 전용 데이터를 저장하는 방법의 형태로 이용된다. 먼저, 두 상보형 논리 상태 신호 라인 중 하나는, 실질적으로 액티브가 되는 복수의 판독 신호 중 하나에 대한 전압 기준으로 선택적으로 구동된다(단계 700). 따라서, 액티브 판독 신호에 의해서 번지가 지정된 ROM 비트의 상태는, 상보형 논리 상태 신호 라인 중 어느 것에 의해서 예시된다. 다음에, 각 상보형 논리 상태 신호 라인의 논리 상태가 반전되어, 다른 상보형 신호 라인을 반대되는 논리 상태로 구동한다(단계 710, 720). 그 결과, 두 상보형 논리 상태 신호 라인은, 실제로 어느 것이 액티브 판독 신호의 결과로서 선택적으로 구동되는 지에 관계없이, 바람직한 논리 상태로 구동된다. 이후, 만약 필요하다면, 상보형 논리 상태 신호 라인 중 하나가 다른 회로에 의해서 사용되기 위해 버퍼링 될 수 있다(단계 730). 그러나, 특정 애플리케이션에 따라서, 그와 같은 버퍼링이 필요 없을 수도 있다.
이상, 본 발명의 실시예는, 낮은 전원 전압에서 특별히 사용될 수 있는 ROM 회로 및 방법을 제공한다고 설명하였다. 본 발명에서는 다른 특정 회로 및 방법을 채용할 수도 있다. 따라서, 본 발명은 그와 같이 설명된 특정 형태로 한정되는 것이 아니라, 오직 특허청구범위에 의해서만 한정된다.
본 발명에 따르면, 각 ROM 비트에 대해 요구되는 다이 면적을 최소화하고, 판독되지 않을 때 전원을 거의 손실하지 않으면서, 비교적 낮은 전원 공급 전압에서 보다 큰 전압 마진을 얻을 수 있는 새로운 IC ROM 설계를 이룰 수 있다.

Claims (26)

  1. 복수의 번지 지정 가능 비트를 저장할 수 있는 디지털 ROM 회로(400)에 있어서,
    복수의 판독 신호 중 하나가 액티브일 때, 제 1 상보형 논리 상태 신호 라인(BIT) 및 제 2 상보형 논리 상태 신호 라인(nBIT)―상기 제 1 상보형 논리 상태 신호 라인(BIT)은 제 1 논리 상태를 나타내고, 상기 제 2 상보형 논리 상태 신호 라인(nBIT)은 제 2 논리 회로 상태를 나타내며, 구동되는 상기 상보형 논리 상태 신호 라인은 상기 액티브 판독 신호에 의해서 번지가 지정된 ROM 회로의 비트의 상기 논리 상태를 나타냄― 중 정확히 하나를 실질적으로 전압 기준으로 선택적으로 구동하는 수단(410)과,
    상기 제 2 상보형 논리 회로 신호 라인(nBIT)을 구동하도록, 상기 제 1 상보형 논리 상태 신호 라인(BIT) 상의 논리 레벨을 인버팅하는 수단(500)과,
    상기 제 1 상보형 논리 상태 신호 라인(BIT)을 구동하도록, 상기 제 2 상보형 논리 상태 신호 라인(nBIT) 상의 논리 레벨을 반전하는 수단(510)
    을 포함하는 디지털 ROM 회로.
  2. 제 1 항에 있어서,
    상기 선택적 구동 수단은,
    각기, 게이트가 복수의 판독 신호(READOUT) 중 하나와 연결되고, 소스가 접지 기준과 연결되며, 드레인은 상보형 논리 상태 신호 라인(BIT, nBIT) 중 정확히 하나와 연결되어, 비트를 나타내는, 복수의 n채널 FET(NR)인 디지털 ROM 회로.
  3. 제 1 항에 있어서,
    상기 선택적 구동 수단은,
    각기, 게이트가 복수의 판독 신호(READOUT) 중 하나와 연결되고, 소스가 공급 전압 기준과 연결되고, 드레인이 상보형 논리 상태 신호 라인(BIT, nBIT) 중 정확히 하나와 연결되어, 비트를 나타내는, 복수의 p채널 FET(PR)인 디지털 ROM 회로.
  4. 제 1 항에 있어서,
    상기 제 1 인버팅 수단(500)은,
    COMS 쌍으로서 직렬로 연결되는 n채널 FET(NBIT)와 p채널 FET(PBIT)로 이루어지는 디지털 ROM 회로.
  5. 제 1 항에 있어서,
    상기 제 2 인버팅 수단(510)은,
    COMS 쌍으로서 직렬로 연결되는 n채널 FET(NnBIT)와 p채널 FET(PnBIT)로 이루어지는 디지털 ROM 회로.
  6. 제 1 항에 있어서,
    다른 디지털 회로에 의해서 사용하기 위한 상기 제 1 상보형 논리 상태 신호 라인(BIT) 상의 논리 레벨을 버퍼링하는 수단(520)을 더 포함하는 디지털 ROM 회로.
  7. 제 6 항에 있어서,
    상기 버퍼링 수단은,
    COMS 쌍으로서 직렬로 연결되는 n채널 FET(NB)와 p채널 FET(PB)로 이루어지는 디지털 ROM 회로.
  8. 제 1 항에 있어서,
    다른 디지털 회로에 의해서 사용하기 위한 상기 제 2 상보형 논리 상태 신호라인(nBIT) 상의 논리 레벨을 버퍼링하는 수단(520)을 더 포함하는 디지털 ROM 회로.
  9. 제 8 항에 있어서,
    상기 버퍼링 수단(520)은,
    COMS 쌍으로서 직렬로 연결되는 n채널 FET(NB)와 p채널 FET(PB)로 이루어지는 디지털 ROM 회로.
  10. 복수의 번지 지정 가능 비트를 저장할 수 있는 디지털 ROM 회로(400)에 있어서,
    각기, 게이트는 복수의 판독 신호(READOUT) 중 하나와 연결되고, 소스는 접지 기준과 연결되고, 드레인은 제 1 상보형 논리 상태 신호 라인(BIT) 및 제 2 상보형 논리 상태 신호 라인(nBIT)―상기 제 1 상보형 신호 라인(BIT)은 제 1 논리 상태를 나타내고, 상기 제 2 상보형 신호 라인(nBIT)은 제 2 상태를 나타냄― 중 정확히 하나와 연결되어, 비트를 나타내는, 복수의 n 채널 FET(NR)와,
    입력이 상기 제 1 상보형 논리 상태 신호 라인(BIT)과 연결되는 제 1 인버터(500)와,
    입력이 상기 제 2 상보형 논리 상태 신호 라인(nBIT) 및 상기 제 1 인버터(500)의 출력과 연결되고, 출력이 상기 제 1 인버터(500)의 입력에 연결되는 제 2 인버터(510)
    를 구비하는 디지털 ROM 회로.
  11. 제 10 항에 있어서,
    상기 제 1 인버터(500)는,
    상보형 MOS 쌍으로서 직렬로 연결된 n 채널 FET(NBIT) 및 p 채널 FET(PBIT)로 이루어지는 디지털 ROM 회로.
  12. 제 10 항에 있어서,
    상기 제 2 인버터(510)는,
    상보형 MOS 쌍으로서 직렬로 연결된 n 채널 FET(NnBIT) 및 p 채널 FET(PnBIT)로 이루어지는 디지털 ROM 회로.
  13. 제 10 항에 있어서,
    판독 버퍼(520)를 더 구비하되, 상기 판독 버퍼(520)의 입력은 상기 제 1 인버터(500)의 출력에 의해서 구동되는 디지털 ROM 회로.
  14. 제 13 항에 있어서,
    상기 판독 버퍼(520)는,
    상보형 MOS 쌍으로서 직렬로 연결된 n 채널 FET(NB) 및 p 채널 FET(PB)로 이루어지는 디지털 ROM 회로.
  15. 제 10 항에 있어서,
    판독 버퍼(520)를 더 구비하되, 상기 판독 버퍼(520)의 입력은 상기 제 2 인버터(510)의 출력에 의해서 구동되는 디지털 ROM 회로.
  16. 제 15 항에 있어서,
    상기 판독 버퍼(520)는,
    상보형 MOS 쌍으로서 직렬로 연결된 n 채널 FET(NB) 및 p 채널 FET(PB)로 이루어지는 디지털 ROM 회로.
  17. 복수의 번지 지정 가능 비트를 저장할 수 있는 디지털 ROM 회로(400)에 있어서,
    각기, 게이트는 복수의 판독 신호(READOUT) 중 하나와 연결되고, 소스는 공급 전압 기준과 연결되고, 드레인은 제 1 상보형 논리 상태 신호 라인(BIT) 및 제 2 상보형 논리 상태 신호 라인(nBIT)―상기 제 1 상보형 신호 라인(BIT)은 제 1 논리 상태를 나타내고, 상기 제 2 상보형 신호 라인(nBIT)은 제 2 상태를 나타냄― 중 정확히 하나와 연결되어, 비트를 나타내는, 복수의 p 채널 FET(PR)와,
    입력이 상기 제 1 상보형 논리 상태 신호 라인(BIT)과 연결되는 제 1 인버터(500)와,
    입력이 상기 제 2 상보형 논리 상태 신호 라인(nBIT) 및 상기 제 1 인버터(500)의 출력과 연결되고, 출력이 상기 제 1 인버터(500)의 입력에 연결되는 제 2 인버터(510)
    를 구비하는 디지털 ROM 회로.
  18. 제 17 항에 있어서,
    제 1 인버터(500)는,
    상보형 MOS 쌍으로서 직렬로 연결된 n 채널 FET(NBIT) 및 p 채널 FET(PBIT)로이루어지는 디지털 ROM 회로.
  19. 제 17 항에 있어서,
    상기 제 2 인버터(510)는,
    상보형 MOS 쌍으로서 직렬로 연결된 n 채널 FET(NnBIT) 및 p 채널 FET(PnBIT)로 이루어지는 디지털 ROM 회로.
  20. 제 17 항에 있어서,
    판독 버퍼(520)를 더 포함하되, 상기 판독 버퍼(520)의 입력은 상기 제 1 인버터(500)의 출력에 의해서 구동되는 디지털 ROM 회로.
  21. 제 20 항에 있어서,
    상기 판독 버퍼(520)는,
    상보형 MOS 쌍으로서 직렬로 연결된 n 채널 FET(NB) 및 p 채널 FET(PB)로 이루어지는 디지털 ROM 회로.
  22. 제 17 항에 있어서,
    판독 버퍼(520)를 더 포함하되, 상기 판독 버퍼(520)의 입력은 상기 제 2 인버터(510)의 출력에 의해서 구동되는 디지털 ROM 회로.
  23. 제 22 항에 있어서,
    상보형 MOS 쌍으로서 직렬로 연결된 n 채널 FET(NB) 및 p 채널 FET(PB)로 이루어지는 디지털 ROM 회로.
  24. 복수의 번지 지정 가능 비트로서 디지털 판독 전용 데이터를 저장하는 방법에 있어서,
    복수의 판독 신호 중 하나가 액티브일 때, 제 1 및 제 2 상보형 논리 상태 신호 라인―상기 제 1 상보형 논리 상태 신호 라인은 제 1 논리 상태를 나타내고, 상기 제 2 상보형 논리 상태 신호 라인은 제 2 논리 상태를 나타내며, 구동되는 상기 상보형 논리 상태 신호 라인은 액티브 판독 신호에 의해서 번지가 지정된 ROM 회로의 비트의 상태를 나타냄― 중 정확히 하나를 실질적으로 전압 기준으로 선택적으로 구동하는 단계(700)와,
    상기 제 2 상보형 논리 상태 신호 라인을 구동하도록, 상기 제 1 상보형 논리 상태 신호 라인 상의 상기 논리 레벨을 인버팅하는 단계(710)와,
    상기 제 1 상보형 논리 상태 신호 라인을 구동하도록, 상기 제 2 상보형 논리 상태 신호 라인 상의 논리 레벨을 인버팅하는 단계(720)
    를 포함하는 디지털 판독 전용 데이터의 저장 방법.
  25. 제 24 항에 있어서,
    다른 디지털 회로에 이해서 사용되기 위한 제 1 상보형 논리 상태 신호 라인 상의 논리 레벨을 버퍼링 하는 단계(730)를 더 포함하는 디지털 판독 전용 데이터의 저장 방법.
  26. 제 25 항에 있어서,
    다른 디지털 회로에 의해서 사용되기 위한 제 2 상보형 논리 상태 신호 라인 상의 논리 레벨을 버퍼링 하는 단계(730)를 더 포함하는 디지털 판독 전용 데이터의 저장 방법.
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