KR970004415B1 - 반도체 기억 소자의 워드 라인 드라이버 회로 - Google Patents
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Abstract
내용없음
Description
제 1 도는 일반적인 에스램 소자의 단위 셀을 도시한 회로도.
제 2 도는 에스램 셀을 구동시키기 위한 종래의 워드 라인 드라이버 회로도.
제 3 도는 본 발명의 일실시예에 의한 워드 라인 드라이버 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
MP1MP4 : PMOS 트랜지스터MN1MN7 : NMOS 트랜지스터
INV1 : 인버터
본 발명은 반도체 기억 소자의 워드 라인 드라이버(Word Line Driver) 회로에 관한 것으로, 특히 에스램 셀(SRAM Cell)의 셀 래시오(dell ration)를 셀 내 트랜지스터 크기의 조작없이 워드 라인 구동 전압만을 조절함으로써 증가시킨 워드 라인 드라이버 회로에 관한 것이다.
제 1 도는 일반적인 에스램 소자의 단위 셀을 도시한 회로도로서, 전위의 비트 라인(BL)과 노드 N1 사이에 접속되며 게이트가 워드 라인(WL)에 연결된 억세스 트랜지스터 MN3와, 보수의 비트 라인(/BL)과 노드 N2 사이에 접속되며 게이트가 워드 라인(WL)에 연결된 억세스 트랜지스터 MN4와, 전원전위(Vcc)와 노드 N1사이에 접속되며 게이트가 노드 N2에 연결된 PMOS 트랜지스터 MP1과, 노드 N1과 접지전압(Vss) 사이에 접속되며 게이트가 노드 N2에 연결된 NMOS 트랜지스터 MN1과, 전원전압(Vcc)과 노드 N2 사이에 접속되며 게이트가 노드 N1 연결된 PMOS 트랜지스터 MP1과, 노드 N2와 접지전압(Vss) 사이에 접속되며 게이트가 노드 N1에 연결된 NMOS 트랜지스터 MN2로 구성되어 있다.
상기 구성에 의한 동작을 살펴보면, 먼저 데이타를 저장하는 경우에서 진위의 비트 라인(BL)에 '하이' 데이타가, 보수의 비트 라인(/BL)에 '로우'데이타가 입력될 경우 로우 어드레스에 의해 워드 라인(WL)이 인에이블(Enable)되게 된다.
이때, 억세스 트랜지스터 MN3, MN4가 턴-온되고, 이에 비트 라인의 전압이 노드 N1, N2에 전달되면 트랜지스터 MN2 및 MP2는 턴-온되고, 트랜지스터 MN1 및 MP1은 턴-오프되어 노드 N1은 '하이', 노드 N2는 '로우' 전압레벨을 유지하게 된다.
데이타를 리드할 경우에는 워드 라인(WL)이 인에이블되어 노드 N1, N2에 저장된 데이타를 비트라인 (BL, /BL)에 전달함으로써 그 동작이 이루어진다.
제 2 도는 에스램 셀을 구동시키기 위한 종래의 워드 라인 드라이버 회로도로서, 전원전압(Vcc)과 노드 N3사이에 접속되며 게이트가 접지전압(Vss)에 연결된 PMOS 트랜지스터 MP3와, 노드 N3과 접지전압(Vss)사이에 접속되며 게이트로 로우 디코더 출력신호(D1)가 인가되는 NMOS 트랜지스터 MN5와, 노드 N3과 워드 라인 사이에 접속된 인버터 INV1으로 구성되어 있다.
로우 디코더(Row Decoder)로부터의 출력 신호(D1)의 상태에 따라 제 1 도에 도시된 에스램 셀의 동작을 제어하게 된다. PMOS 트랜지스터 MP3은 항상 턴-온된 상태이기 때문에 초기에 노드 N3의 전위는 '하이'상태를 유지하게 된다. 상기 로우 디코더의 출력 신호 D1이 '하이'로 인에이블될 경우 '하이' 상태를 유지하던 노드 N3의 전위 레벨은 턴-온된 NMOS 트랜지스터 MN5에 의해 '로우'로 전이되고, 인버터 INV1에 의해 워드 라인(WL)으로 '하이'상태로 전이시킴으로써 에스램 셀의 억세스 트랜지스터 MN3, MN4를 턴-온시켜 셀을 동작시키게 된다. 이때, 인버터 INV1의 출력은 하이상태에서 전원전압(Vcc)과 동일한 전압 레벨을 갖게 된다.
상기와 같은 구성을 갖는 종래의 에스램 셀의 래시오(ratio)는 그 값이 높을 때에 소프트 에러(Soft Error)가 발생할 가능성이 줄어들어 셀에 저장된 전하가 소실되지 않게 되므로 셀이 더욱 안정적으로 동작하게 되는데, 반도체 소자가 집적화되고 외부 동작전원의 전압레벨이 낮아짐에 따라 에스램 셀에 저장된 전하가 상실될 가능성이 증가하므로 높은 값을 갖는 셀 래시오가 더욱 요구되어 왔다.
에스램 셀의 셀 래시오는 셀 내부의 드라이버 트랜지스터의 [폭/길이]에서 억세스 트랜지스터의 [폭/길이]를 나눈 값에 비례하게 되므로, 현재의 공정으로 셀 래시오를 증가시키려면, 첫째로, 셀 내의 억세스 트랜지스터의 길이나 드라이버 트랜지스터의 폭이 커져야 하는데, 이는 셀의 크기를 증가시키므로 효율성이 없는 문제점이 있었고, 둘째로, 셀 내의 억세스 트랜지스터의 폭이나 드라이버 트랜지스터의 길이를 줄여야 하는데, 이는 반도체 소자가 고집적화됨에 따라 공전한계에 직면하게 되는 문제점이 있었다.
따라서 본 발명에서는 에스램 셀의 셀 래시오를 셀 내 트랜지스터 크기의 조작없이 워드 라인 구동 전압만을 조절함으로써 증가시킨 반도체 기억 소자의 워드 라인 드라이버 회로를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 기억 소자의 워드 라인 드라이버 회로는 전원전압과 제 1 노드 사이에 접속되며 게이트가 접지전압에 연결된 제 1 트랜지스터와, 로우 디코더의 출력신호가 인에이블 될때 상기 제 1 노드의 전위를 제 1 전위로 디스차아지시키는 제 2 트랜지스터와, 드레인과 게이트가 전원전압에 공통 접속된 다이오드 구조로 소오스에 전원전압 레벨보다 강하된 전위를 전달하는 제 3 트랜지스터와, 상기 제 1 노드가 제 1 전위를 가질때 상기 제 3 트랜지스터로부터의 전위를 워드 라인으로 전송하는 제 4 트랜지스터와, 상기 제 1 노드가 제 2 전위를 가질때 상기 워드 라인을 접지전위로 디스차아지시키는 제5트랜지스터를 구비하였다.
제 3 도는 본 발명의 일실시예에 의한 워드 라인 드라이버 회로도로서, 전원전압(Vcc)과 노드 N3 사이에 접속되며 게이트가 접지전압(Vss)에 연결된 PMOS 트랜지스터 MP3과, 로우 디코더의 출력 신호(D1)가 인에이블될 때 노드 N3의 전위를 '로우'로 디스차아지시키는 NMOS 트랜지스터 MN5와, 드레인과 게이트가 전원전압에 공통 접속된 다이오드 구조로 소오스에 전원전압 레벨보다 강하된 전위를 전달하는 NMOS 트랜지스터 MN7과, 상기 노드 N3이 '로우' 전위를 가질때 상기 트랜지스터 MN7로부터의 전위를 워드 라인(WL)으로 전송하는 PMOS 트랜지스터 MP4와, 상기 노드 N3이 '하이' 전위를 가질때 상기 워드 라인(WL)을 접지전위로 디스차이지시키는 NMOS 트랜지스터 MN6으로 구성된다.
본 발명은 리드 동작시의 에스램 셀의 셀 래시오를 크게하여 셀이 안정되게 동작할 수 있도록 하기 위하여, 셀 래시오가 드라이버 트랜지스터의 전류량에서 억세스 트랜지스터 MN3, MN4의 전류량을 나눈 값에 비례한다는 것에 착안해서, 리드 동작시의 워드 라인의 전압 레벨을 Vcc 이하로 조절하여 억세스 트랜지스터의 전류량을 줄임으로써, 셀 래시오를 증가시킬 수 있도록 워드 라인 드라이버를 구성하였다.
제 3 도의 워드 라인 드라이버 회로는 제 2 도에 도시된 종래의 워드 라인 드라이버에서 인버터 INV1의 PMOS 트랜지스터(MP4)의 소오스 부분에 다이오드 구조를 NMOS 트랜지스터 MN7을 추가로 접속하여, 인버터 INV1의 PMOS 트랜지스터의 소오스인 노드 4의 전압레벨을 Vcc-Vt(트랜지스터 MN7의 문턱전압)로 전이시켜 인에이블된 워드 라인(WL)의 전압 레벨이 종래의 Vcc에서 전압 레벨이 Vt만큼 강하된 Vcc-Vt값을 유지하도록 하였다.
상기 구성에 의한 동작을 살펴보면, 로우 어드레스에 의해 로우 디코더 출력신호 D1가 '하이'로 인에이블 되면 노드 N3은 '로우'로 전이되어 PMOS 트랜지스터 MP4를 턴-온시키게 된다. 이때, 트랜지스터 MP4의 소오스로 전달되는 노드 N4의 전위는 Vcc-Vtn(트랜지스터 MN7의 문턱전위)의 전위를 갖게 되어 전원전위(Vcc)보다 낮은 전위로 워드 라인(WL)을 구동하게 된다. 이때 워드 라인으로 전송된 Vcc-Vtn 전위는 제 1 도에 도시된 억세스 트랜지스터 MN3 및 MN4를 턴-온시킴으로써 에스램의 셀을 구동시키게 된다.
결국, SRAM 셀 내에 억세스 트랜지스터 MN3, MN4의 게이트 전압은 낮추고, 워드 라인 드라이버 회로의 출력 전압은 '하이' 상태로 일정하게 유지시킴으로써, 전체적인 SRAM 셀 래시오를 증가시켰다.
참고로, 셀 래시오=드라이버 트랜지스터에 흐르는 전류의 크기/억세스 트랜지스터에 흐르는 전류의 크기이므로, 억세스 트랜지스터의 게이트 전압을 낮추면 억세스 트랜지스터의 전류의 크기는 감소하고, 셀 내의 트랜지스터 MN1, MN2의 게이트 전압은 이 트랜지스터가 동작이 될 정도의 '하이' 전압만 유지시켜 주면 여기에 흐르는 전류의 크기는 변함이 없으므로, 전체적인 셀 래시오는 증가하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 워드 라인 구동 회로는 셀의 억세스 트랜지스터 MN3, MN4의 게이트로 인가되는 워드 라인의 구동 전압 레벨을 Vcc 이하로 강하시키고, 셀 내의 드라이버 트랜지스터의 전압레벨을 '하이' 상태로 일정하게 유지시키면 전체적인 에스램 셀의 셀 래시오가 증가하여 에스램 셀이 더욱 안정되게 동작하게 되면, 셀 사이즈의 증가없이 셀 래시오를 증가시키게 되므로 공정 마진을 확보하기가 용이하고, 셀 래시오를 증가시키기 위하여 다른 공전 단계를 추가할 필요도 없는 등의 효과를 얻게 된다.
Claims (2)
- 반도체 기억 소자에 있어서, 전원전압과 제 1 노드 사이에 접속되며 게이트가 접지전압에 연결된 제 1 트랜지스터와, 상기 제 1 노드와 접지전압 사이에 접속되며 게이트로 인가되는 로우 디코더 출력신호에 의해 상기 제 1 노드의 전위를 접지전압으로 디스차아지 시키기 위한 제 2 트랜지스터와, 상기 전원 전압에 드레인과 게이트가 공통 접속되며 소오스에 접속된 제 2 노드로 전원전압 레벨보다 강하된 전위를 전달하는 제 3 트랜지스터와, 상기 제 2 노드와 워드 라인 사이에 접속되며 게이트로 인가되는 상기 제 1 노드의 전위에 의해 상기 워드라인을 구동시키기 위한 제 4 트랜지스터와, 상기 워드 라인과 접지전압 사이에 접속되며 게이트로 인가되는 상기 제 1 노드의 전위에 의해 상기 워드 라인을 디스에이블 시키기 위한 제 5 트랜지스터를 구비하는 것을 특징으로 하는 반도체 기억 소자의 워드 라인 드라이버 회로.
- 제 1 항에 있어서, 상기 제 1, 제 3 및 제 4 트랜지스터는 PMOS이고, 상기 제 2, 제 5 트랜지스터는 NMOS인 것을 특징으로 하는 반도체 기억 소자의 워드 라인 드라이버 회로.
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| KR1019930012400A KR970004415B1 (ko) | 1993-07-02 | 1993-07-02 | 반도체 기억 소자의 워드 라인 드라이버 회로 |
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| KR950004555A (ko) | 1995-02-18 |
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