JP6535120B2 - 半導体装置 - Google Patents

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この発明は、ロジック回路とスタティックメモリ(SRAM)回路が混載された半導体装置に関する。

特開平７−８６９１６号公報（特許文献１）では論理回路に電源スイッチを設け、論理回路を構成するＭＯＳトランジスタにバックゲートバイアスをかける構成が開示されている。また、特開２０００−２０７８８４号公報（特許文献２）においてはスタティックメモリを含んだ低電圧動作対応のシステムＬＳＩに対する基板バイアス制御技術が開示されている。特開２００１−９３２７５号公報（特許文献３）ではロジック回路にロジック電源を、メモリ回路にメモリ電源を設けた構成が開示されている。

特開平７−８６９１６号公報 特開２０００−２０７８８４号公報 特開２００１−９３２７５号公報

現在、ＳＲＡＭ回路とロジック回路を同一半導体チップ上に集積したシステムＬＳＩ(Large Scale Integrated Circuit: 大規模集積回路)と呼ばれる半導体集積回路が広く製造されている。ここで、ＳＲＡＭ回路とは、アレイ状に並んだＳＲＡＭのメモリセルおよびそのメモリセルにアクセスするための周辺回路を含んだ、その回路のみでメモリとして機能する回路のことを指す。また、ロジック回路とは、ＳＲＡＭやダイナミックメモリ（ＤＲＡＭ）および不揮発性メモリなどのアレイ状に並んだメモリセルおよびメモリセルにアクセスするための回路を含んだメモリ回路以外の、入力された信号に特定の処理を施し出力する回路のことを指す。よって、ロジック回路中にフリップフロップなどのデータを保持する回路があってもこれはロジック回路の一部と考える。

システムＬＳＩの低消費電力への要求およびＬＳＩ中のトランジスタが微細化されていることから、ＬＳＩの電源電圧が低下している。たとえば、０．１３μｍプロセスでは、電源電圧１．２Ｖで動作するＬＳＩが製造される。電源電圧が下がるとＭＯＳトランジスタの電流が下がり回路性能が劣化する。この性能の劣化を抑えるためにＭＯＳトランジスタのしきい値電圧を下げたＬＳＩが製造される。

ＭＯＳトランジスタのしきい値を下げるとＭＯＳトランジスタのサブスレショルド電流と呼ばれるリーク電流が増加する。リーク電流は回路の動作時、非動作時に関わらず流れ続ける。スタンバイ状態では、ＳＲＡＭでは、書き込み読み出し動作は行われていないが、データは保持し続ける。よって、システムＬＳＩのスタンバイ状態での消費電力は回路中のＭＯＳトランジスタのリーク電流であり、ＭＯＳトランジスタのしきい値電圧を下げると、スタンバイ状態の消費電力が増加する。ここで、システムＬＳＩにおいて、ロジック回路が動作せず、ＳＲＡＭ回路がデータを保持している状態をスタンバイ状態と呼ぶ。

スタンバイ時には、ロジック回路は動作していないため、ロジック回路についてはスイッチを用いて電源を遮断することによりリーク電流を減らすことできた。また、ＳＲＡＭのメモリセルはフリップフロップ構造をしているため比較的リーク電流が少なく、また、従来のシステムＬＳＩでは、搭載されるＳＲＡＭ回路の容量が大きくなかったりしきい値の高いＭＯＳトランジスタでＳＲＡＭのメモリセルを作っていたため、ＳＲＡＭ回路でのリーク電流は問題にはなっていなかった。しかし、ＭＯＳトランジスタの微細化がすすみ、システムＬＳＩに大容量のＳＲＡＭが搭載され、ＳＲＡＭのメモリセルを構成するＭＯＳトランジスタのしきい値電圧が下げられると、ＳＲＡＭのメモリセルにおけるリーク電流が無視できなくなる。ロジック回路では、電源をスイッチで遮断すればスタンバイ時のリーク電流を減らすことができるが、ＳＲＡＭ回路ではスタンバイ状態にデータを保持しておく必要があるため、電源を遮断することができず、リーク電流を低減することができない。また、低電圧化が進みＭＯＳトランジスタのしきい値電圧が下がるとＳＲＡＭ回路の中でメモリセルにアクセスするために付属している回路でのリーク電流が大きくなる。

本願において開示される発明のうち、代表的なものの概要を説明すれば、以下の通りである。
（１）ロジック回路とＳＲＡＭ回路が混載されているＬＳＩにおいて、スタンバイ時に、ロジック回路の電源はスイッチで遮断し、ＳＲＡＭ回路はリーク電流を低減できるようＭＯＳトランジスタの基板電位を制御する。
（２）ＳＲＡＭ回路内のメモリセルにアクセスするための制御回路の電源を分割して遮断し消費電力を低減する。
（３）ＳＲＡＭ回路を分割して一部のＳＲＡＭでスタンバイ時にデータを保持し、データを保持しないＳＲＡＭは電源を遮断し、リーク電流を減らす。

本発明によれば、ロジック回路とＳＲＡＭ回路が混載されたＬＳＩでスタンバイ時の消費電力を低減することが可能となる。

本発明が適用されたシステムＬＳＩのロジック回路およびＳＲＡＭ回路とその電源の関係の概略を表した図である。 図１のシステムＬＳＩのレイアウトの模式図である。 図１に示した回路中の各ノードの電位の変化を示した図である。 図１中の制御回路ＣＮＴＳの回路の例を表した図である。 図１の回路の状態を変化させるための信号の波形図である。 図５に示した信号を発生させる回路の例を示した図である。 本発明が適用されたＳＲＡＭ回路の内部の構成とその電源の関係を表した図である。 本発明が適用されたロジック回路の構成を示した図である。 本発明が適用されたシステムＬＳＩのトランジスタの構造を示した図である。 ロジック回路のスイッチの第１の変形例を表した図である。 図１０に示した回路中の各ノードの電位の変化を示した図である。 ロジック回路のスイッチの第２の変形例を表した図である。 ロジック回路のスイッチの第３の変形例を表した図である。 図１３の応用例の図である。 ＳＲＡＭ回路に降圧回路を適用した図である。 図１５に示した回路中の各ノードの電位の変化を示した図である。 図１６中のスイッチ回路ＣＮＴＶ１の回路図である。 図７のＳＲＡＭ回路の第１の変形例である。 図７のＳＲＡＭ回路の第２の変形例である。 ロジック回路に基板バイアス制御を適用した図である。 ＳＲＡＭ回路部を分割した第１の変形例を表した図である。 図２１において複数あるＳＲＡＭ回路を構成するトランジスタの構造を示した図である。 図２１の発明のシステムの応用例を表した図である。 ＳＲＡＭ回路を分割した第２の変形例を表した図である。 ＳＲＡＭ回路を分割した第３の変形例を表した図である。 図２４中の電源制御回路ＣＮＶＴ２の回路構成例を示した図である。

＜実施例１＞
図１に、本発明を用いたロジック回路とＳＲＡＭ回路を混載したＬＳＩの全体の構成を概略的に示す。図１において、混載ＬＳＩであるＣＨＩＰは、外部からの電源電位線ＶｓｓＱとＶｄｄＱを動作電位とする入出力回路ＩＯ（ＩＯ回路）と、データに所定の処理を実行するロジック回路ＬＯＧＩＣと、データを記憶するスタティックメモリ回路ＳＲＡＭと、接地電位線Ｖｓｓとロジック回路の低電位側の動作電位供給線Ｖｓｓｌの間でスイッチとなるｎＭＯＳトランジスタＮ１と、スタンバイ状態の間入力される信号ｓｔｂｙが入力されＮ１のゲート電極に接続されてＮ１を制御する信号ｃｎｔｎを出力する制御回路ＣＮＴＳと、ｓｔｂｙが入力されるとＳＲＡＭの基板電位ＶｂｎおよびＶｂｐを制御する基板バイアス制御回路ＶＢＢＣを含む。以下、特に断らない場合には、Ｖｄｄから始まる記号のついた電源は、高い電位（ハイ電位）を供給する電源、Ｖｓｓから始まる記号のついた電源は低い電位（ロウ電位）を供給する電源とする。尚、ＩＯ回路に供給される動作電位差（ＶｓｓＱ−ＶｄｄＱ）は一般に規格により定まりロジック回路やＳＲＡＭ回路の動作電位差（Ｖｓｓ−Ｖｄｄ）よりも大きい。一例としてＶｄｄＱに３．３Ｖ、Ｖｄｄに１．２Ｖ、ＶｓｓとＶｓｓＱに０Ｖを供給することが挙げられる。制御回路ＣＮＴＳに用いられる信号ｓｔｂｙはＩＯ回路を介して用いられる。図１の回路の半導体チップ上のレイアウトを図２にしめす。入出力回路ＩＯ（ＩＯ回路）に囲まれた中にコア回路（ロジック回路やＳＲＡＭ回路等）が配置されている。ＩＯ回路は入出力パッドに接続されている。ＩＯ回路には、コア回路で使用されているＭＯＳトランジスタよりゲート絶縁膜厚の厚いＭＯＳトランジスタが使用される。一般にＩＯ回路ではコア回路より高い電源電圧が印加されるため、耐圧が要求されるためである。図１中の電源制御系ＰＯＷに含まれた電源スイッチ、基板バイアス制御回路ＶＢＢＣ、電源スイッチ制御回路ＣＮＴＳは纏めて配置することによって集積度を上げることができる。トランジスタサイズ（チャネル長、チャネル幅）がロジック回路やＳＲＡＭ回路と異なるときに有利となる。尚、基板バイアス制御回路は制御スイッチ、チャージポンプ回路等で構成される。

図１中のＮ１は、ＩＯ回路に用いられる絶縁膜厚の厚いｎＭＯＳトランジスタを用いている。電源スイッチＮ１の基板電位はソース側に接続されている。以下、電源と接続されたスイッチを構成するＭＯＳトランジスタの基板電位は特に記載がない限りＮチャネル型及びＰチャネル型ＭＯＳトランジスタとも該トランジスタのソース電位に接続されているものとする。厚膜のＭＯＳトランジスタを使用することによって、ゲートのトンネルリーク電流対策に有効となる。また耐圧が優れるためスイッチＮ１のゲートに印加される電圧を動作電圧よりも大きすることができ、ｎＭＯＳを非導通にした場合のリーク電流を抑えることができる。ＬＳＩを構成するトランジスタの膜厚が１種類しかない場合や、設計上ＩＯ回路に用いられるＭＯＳトランジスタをコア部分で使用できない場合などには絶縁膜厚の薄いＭＯＳトランジスタをスイッチとして用いることができる。その場合には、スイッチＮ１で完全にリーク電流を切ることはできない。よって、このリーク電流が許容範囲内である場合にはＭＯＳスイッチを薄膜のＭＯＳトランジスタで作るだけでよいが、リーク電流が許容値を超えていた場合には、ロジック回路およびスイッチＮ１または、スイッチＮ１のみの基板電位を制御してリーク電流を低減するなどの方法をとる必要がある。

また電源を遮断するスイッチとしてｎＭＯＳトランジスタを用いているのは、ｎＭＯＳはｐＭＯＳと比較して流れる電流が大きくなるため同じ電流を流そうとした場合に、スイッチのサイズを小さくできるからである。よって、面積に余裕がある場合などスイッチの大きさを考慮しなければ、接地電源Ｖｓｓを遮断するｎＭＯＳのスイッチを入れるかわりに、電源Ｖｄｄを遮断するｐＭＯＳのスイッチを入れることが可能である。回路各部のアクティブ状態ＡＣＴおよびスタンバイ状態ＳＴＢの電位の例を図３に示す。ここで、アクティブ状態ＡＣＴとはロジック回路及びＳＲＡＭ回路が動作している状態を表す。図１中のＶｄｄおよびＶｓｓは、ＳＲＡＭ回路・ロジック回路を含むコアの電源でＶｄｄの電圧は１．２Ｖ、Ｖｓｓの電圧は０．０Ｖである。アクティブ状態では、スタンバイ信号ｓｔｂｙがロウなため、スイッチのコントロール信号がハイでｎＭＯＳスイッチはオンとなっている。またＳＲＡＭ回路のｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの基板電位であるＶｂｎおよびＶｂｐはそれぞれ０Ｖと１．２Ｖとなっており、ＳＲＡＭ回路中のＭＯＳトランジスタにかかる基板バイアスＶｂｓは０Ｖとなっている。よって、ＳＲＡＭ回路を構成するＭＯＳトランジスタのしきい値電圧はトランジスタの構造（ゲート幅・ゲート長・インプラ量）より決定される値より変化していない。

スタンバイ状態では、スタンバイ信号ｓｔｂｙがハイになる。それにしたがってｎＭＯＳスイッチを制御する信号ｃｎｔｎがロウとなりｎＭＯＳスイッチが非導通状態となる。同時に、ＳＲＡＭ回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの基板電位であるＶｂｎとＶｂｐが−１．２Ｖおよび２．４Ｖとなる。これによって、ＳＲＡＭ回路中のＭＯＳトランジスタに１．２Ｖの基板バイアスが印加され、ＭＯＳトランジスタのしきい値電圧が上昇し、ＭＯＳトランジスタのリーク電流が減少する。

入力されたスタンバイ信号ｓｔｂｙを用いてスイッチをコントロールする信号ｃｎｔｎを生成する回路は例えば、図４のような簡単な回路で実現することができる。

また図４の回路を用いる場合には図３のようにスタンバイ状態ＳＴＢで常にスタンバイ信号ｓｔｂｙとしてハイが入力されている必要がある。ここで、例えば、スタンバイ状態ＳＴＢになる時にのみスタンバイ信号ｓｔｂｙが入力され、スタンバイ状態ＳＴＢからアクティブ状態ＡＣＴに変化する時にアクティブ信号ａｃｋが入力される場合が考えられる。その際のスタンバイ信号ｓｔｂｙおよびアクティブ信号ａｃｋおよびコントロール信号ｃｎｔｎの電位変化を図５に示す。スタンバイ信号ｓｔｂｙが入るとコントロール信号ｃｎｔｎがロウになって電源スイッチが切れてリーク電流を減少させることが可能となる。またアクティブ信号ａｃｋが入力されるとコントロール信号ｃｎｔｎがハイとなり電源スイッチが導通しロジック回路に電源が供給される。

図５の波形の信号を出力するための回路ＣＮＴＳを図６に示す。スタンバイ状態ＳＴＢであることを回路中で記憶しておくためにフリップフロップを用いている。この際には、アクティブ状態ＡＣＴに戻るための信号を用意する。図７は、図１中のＳＲＡＭ回路ＳＲＡＭの構成例を示している。ＳＲＡＭ回路は、メモリセルアレイＭＡＲと、メモリセルにアクセスするための周辺回路ＰＥＲＩ１とＰＥＲＩ２、およびＰＥＲＩ１またはＰＥＲＩ２の電源線ＶｓｓおよびＶｄｄを遮断するためのスイッチとなるＭＯＳトランジスタｓ＿ｓｗ２およびｓ＿ｓｗ１およびｓ＿ｓｗ２ｍのゲートにスタンバイ状態を伝達する信号ｓｔｂｙの反転信号を入力させるためにインバータを含む。ＳＲＡＭ＿ＣＩＲに含まれるＰチャネル型ＭＯＳトランジスタの基板電位はＶｂｐに接続され、Ｎチャネル型ＭＯＳトランジスタの基板電位はＶｂｎに接続することによって基板バイアス電位を制御できる。ＭＡＲは、ＳＲＡＭのメモリセルがアレイ上に並んだ回路である。メモリセルは一対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（第１と第２のＰチャネル型負荷ＭＯＳトランジスタ、第１と第２のＮチャネル型駆動ＭＯＳトランジスタで構成される）と、前記フリップ・フロップの２つの記憶ノードとビット線（ＢＬ，／ＢＬ）との間に接続された第１と第２Ｎチャネル型転送ＭＯＳトランジスタとで構成される。Ｎチャネル型転送ＭＯＳトランジスタのゲート電極にはワード線ＷＬが接続される。メモリセルの動作電位はＶｄｄｍａとＶｓｓｍａにより与えられる。周辺回路ＰＥＲＩ１は、ワードドライバＷＤＲおよびロウデコーダＲＤＥＣ、メモリコントローラＭＣＮＴを含めたメモリセルのワード線ＷＬを制御するための回路を含んでいる。ＰＥＲＩ１に含まれる回路の動作電位はＶｄｄｐｅｒとＶｓｓｐｅｒにより与えられる。周辺回路ＰＥＲＩ２は、プリチャージ回路ＰＲＥ、ビット線に接続された読み出し・書き込み制御回路であるリードアンプ・ライトアンプＲＷＡＭＰおよびカラムデコーダＣＤＥＣを含むメモリセルのビット線ＢＬを制御するための回路を含んでいる。リード・ライトアンプＲＷＡＭＰはセンスアンプの出力バッファであるＯＢＵＦ、ライトアンプの制御回路ＷＣＮＴを含んでいる。ＰＥＲＩ２に含まれる回路の動作電位はＶｄｄａｍｐとＶｓｓａｍｐにより与えられる。図中の／ｓｔｂｙは、スタンバイ時ＳＴＢにはロウの信号が入力される。これにより、スタンバイ時には、ＰＥＲＩ１へ入力される電源線Ｖｄｄが遮断され、同時にＰＥＲＩ２に入力される電源線Ｖｓｓが遮断される。また同時にＭＡＲ、ＰＥＲＩ１およびＰＥＲＩ２を構成するＭＯＳトランジスタの基板電位を供給するＶｂｎおよびＶｂｐは、ＭＯＳトランジスタのしきい値電圧の絶対値を上昇させるように制御される。このように、ＳＲＡＭのメモリセルには基板バイアスを印加し、周辺回路には基板バイアスをかけた上で電源にスイッチを設けてリーク電流を低減することにより、スタンバイ時のＳＲＡＭでの消費電力を低減することができる。

図７中で、周辺回路を２つにわけ、それぞれＶｓｓおよびＶｄｄを遮断していることには次に説明する理由がある。スタンバイ状態ではワード線はロウとなっている上、動作状態においても選択されたワード線を除けば、ロウとなっている。従って、ワード線をドライブする回路はハイの電位である電源Ｖｄｄを遮断することによって、ロウの電位である電源Ｖｓｓを遮断するよりリーク電流が低減でき、スタンバイ状態からの復帰にかかる時間が短くなる。つまり、Ｖｄｄ側にスイッチを入れる場合、Ｖｓｓ側にスイッチを入れるよりも小さなスイッチですむ。逆に、ＳＲＡＭではビット線は通常Ｖｄｄにチャージされるため、アンプ等は、Ｖｄｄにチャージした状態が安定となる構成になっている場合が多い。したがって、スタンバイ時にビット線をＶｄｄにチャージし、リードアンプおよびライトアンプの電源Ｖｓｓをスイッチで遮断するとリーク電流が低減でき、スタンバイ状態からアクティブ状態への復帰時間が短くなる。ビット線をＶｄｄにプリチャージする回路では、ビット線を駆動する回路のＶｓｓを遮断する方がリーク電流および復帰時間の点で有利であるが、ビット線をＶｓｓにプリチャージする回路では、当然Ｖｄｄ側のスイッチを遮断する方が有利であり、その構成をとることも可能である。

図７の回路は、図１のようなシステムＬＳＩ中のＳＲＡＭを想定しているが、システムＬＳＩに限らずメモリＬＳＩに適用することが可能である。さらに、図７はＳＲＡＭ回路の基板バイアスを制御する図となっているが、周辺回路のリークを抑えることによって十分にスタンバイ状態の消費電力を低減することが可能であるならば、必ずしも基板バイアスを印加する必要はない。とくに、今後ＭＯＳトランジスタの特性が変化し、ＭＯＳトランジスタのサブスレショルドと呼ばれるリーク電流よりもＭＯＳトランジスタの接合リークと呼ばれるリーク電流が増加した場合、基板電位を制御する方式では、リーク電流を低減できない可能性がある。その場合には、システムＬＳＩ内のロジック回路およびＳＲＡＭの周辺回路の電源をスイッチで遮断する構成はとくに重要な技術となると考えられる。図８には図１中のロジック回路ＯＧＩＣの構成例を示している。ロジック回路ＬＯＧＩＣ＿ＣＩＲはＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとで構成されるインバータ、ＮＡＮＤ、ＮＯＲ等の論理ゲートが組み合わせられ、多段接続されている。ロジック回路内のトランジスタには基板電位は印加されていないため、Ｐチャネル型ＭＯＳトランジスタの基板電位は動作電位の高電位側Ｖｄｄに接続され、Ｎチャネル型ＭＯＳトランジスタの基板電位は動作電位の低電位側Ｖｓｓｌに接続されている。図９には、ＬＳＩ中のロジック回路やＳＲＡＭ回路（ＣＯＲＥ）に用いられるＭＯＳトランジスタと、ＬＳＩの入出力回路ＩＯに用いられるＭＯＳトランジスタと、図１で示したロジック回路の電源を遮断するスイッチｌｏｇｉｃ ｓｗに用いられるＭＯＳトランジスタと、図７で示したＳＲＡＭの周辺回路の電源を遮断するスイッチＳ＿ＳＷに用いられるＭＯＳトランジスタの種類の構造を表す。Ｐチャネル型ＭＯＳとＮチャネル型ＭＯＳトランジスタではしきい値電圧は異なるが、一般に極性を反転させて同じ値に設計されるため図１６においてはその絶対値を示す。一般的にＬＳＩの入出力回路部分には絶縁膜厚の厚い厚膜トランジスタが、内部のロジック回路等には絶縁膜厚の薄いトランジスタが用いられる。この図では、絶縁膜厚の厚いＭＯＳトランジスタの例として絶縁膜厚が６．７ｎｍのもの、絶縁膜厚の薄いＭＯＳトランジスタの例として絶縁膜厚が２．０ｎｍのものを用いた。また、膜厚の薄いＭＯＳトランジスタとして、不純物量の違いにより２種類かそれ以上のしきい値電圧をもつＭＯＳトランジスタが使われることが多い。図９では、しきい値電圧Ｖｔｈが０．４０Ｖと０．２５Ｖの２種類のＭＯＳトランジスタが使われる場合を例としてあげた。しきい値電圧の低いＭＯＳトランジスタの方が、動作時の電流が大きいが、待機時のリーク電流も大きくなる。すべての組合せで、制御スイッチを除いたロジック回路ＬＯＧＩＣ＿ＣＩＲとＳＲＡＭ回路ＳＲＡＭ＿ＣＩＲにはゲート絶縁膜が薄膜の２種類のＶｔｈのＭＯＳトランジスタを、ＩＯにはゲート絶縁膜が厚膜でＶｔｈの高いＭＯＳトランジスタを用いている。ＬＯＧＩＣ＿ＣＩＲにおいて、クリティカルパスには低しきい値、残りの回路には高しきい値のトランジスタを用いる。ＳＲＡＭ＿ＣＩＲにおいて、リーク電流の削減及びスタティックノイズマージン（ＳＮＢ）の維持のためメモリセルアレイＭＡＲには高しきい値のトランジスタを用いる。プリチャージ回路、センスアンプ、ワードドライバ、デコーダを含めた周辺回路ＰＥＲＩには高速性が要求されるため低しきい値のＭＯＳトランジスタを用いる。

Ｐａｔｔｅｒｎ１の組合せでは、ロジック回路の電源スイッチには厚膜でＶｔｈの高いＭＯＳトランジスタを、ＳＲＡＭ回路内の周辺回路の電源スイッチには薄膜でＶｔｈの高いＭＯＳトランジスタを使用する。ロジック回路の電源スイッチには厚膜のＭＯＳトランジスタを用いて、規模の大きい回路のリーク電流を抑える。ＳＲＡＭでは、基板バイアスを制御してリーク電流を抑えているため、電源スイッチに多少リークの大きい薄膜のＭＯＳトランジスタを用いているため全体のリーク電流が抑えられる。また、ＳＲＡＭ回路にしめる周辺回路の回路規模が大きくない時には、周辺回路のリーク電流は大きくないと考えられるため、Ｐａｔｔｅｒｎ１の構成が有効である。さらに、ＳＲＡＭ回路を再利用しやすい形のモジュールとして設計する場合には、ＳＲＡＭ回路を設計する場合に薄膜のＭＯＳトランジスタのみの特性について考慮して設計できるため、スイッチを薄膜のＭＯＳトランジスタで作る方が設計効率がよくなる。このようにＰａｔｔｅｒｎ１の構成では、ＳＲＡＭ回路自体の規模が大きくない場合、ＳＲＡＭ回路中の周辺回路の規模が大きくない場合、基板バイアスを制御することによるリーク電流の低減が大きく見込める場合、またはＳＲＡＭの設計効率を考えた場合に有効な構成である。

Ｐａｔｔｅｒｎ２の組合せでは、ロジック回路の電源スイッチおよびＳＲＡＭ回路内の周辺回路の電源スイッチともに厚膜でＶｔｈの高いＭＯＳトランジスタを使用する。これによって、ＬＳＩ中のＳＲＡＭメモリセル以外の回路のリーク電流を低減することができ、Ｐａｔｔｅｒｎ１と比較してスタンバイ時の消費電力が小さくなる。しかし、ＳＲＡＭ回路を設計する際に、厚膜のＭＯＳトランジスタの特性を考慮する必要があるため、設計効率は下がる。Ｐａｔｔｅｒｎ２の組合せは、ＳＲＡＭ回路の規模が大きい場合、ＳＲＡＭの周辺回路の規模が大きい場合、または基板バイアスを制御することによるリーク電流の低減効果が大きく見込めない場合に有効な組合せである。

Ｐａｔｔｅｒｎ３の組合せでは、ロジック回路の電源スイッチおよびＳＲＡＭ回路内の周辺回路の電源スイッチともに薄膜でＶｔｈの高いＭＯＳトランジスタを使用する。この場合、薄膜のＭＯＳトランジスタを用いているため、Ｐａｔｔｅｒｎ２と比較してリーク電流を低減する効果が下がる。しかし厚膜のＭＯＳトランジスタの特性を考慮する必要がないため、設計効率は上がる。Ｐａｔｔｅｒｎ３の組合せは、ＬＳＩのリーク電流の低減効果がそれほど大きくなく、設計効率が必要な場合等に有効である。

以上のように、スタンバイ状態ではロジック回路の電源をスイッチで遮断し、ＳＲＡＭ回路には基板バイアスを印加することによって、システムＬＳＩのリーク電流を下げて、スタンバイ状態の消費電力を低減することができる。
＜実施例２＞
本実施例ではロジック回路に用いられる電源スイッチの変形例を示す。図１０には、図１の回路でロジック回路部分の電源Ｖｓｓにのみ搭載していた電源スイッチを電源ＶｄｄおよびＶｓｓにつけた場合の回路ブロック図を示す。ロジック回路の２つの電源であるＶｄｄおよびＶｓｓにスイッチを設けて電源を遮断することによって、電源スイッチを設けることによる面積の増加は大きくなるが、より確実にスタンバイ時のリーク電流を遮断することが可能となる。尚、図１にはＩＯ回路が図示されているが、図１０では省略している。以下、他の図でもＣＨＩＰ内のＩＯ回路を省略して記載する。

図１０の回路を用いた時の、回路各部の電位を図１１に示す。この図は、図３の電位にロジック部分のＶｄｄを遮断するためのスイッチであるｐＭＯＳのＰ１を制御する信号ｃｎｔｐが加わった図となっている。ｃｎｔｐは、アクティブ状態ＡＣＴでロウとなり、スタンバイ状態ＳＴＢでハイとなる。よって、図７中の制御信号を出力する回路ＣＮＴＳ２の内部回路を特には記述しないが、図４または図６の回路に逆位相の信号を出力する回路が付加された回路を取ることも可能である。図１および図１０では、図１中のロジック回路が１つにまとまっている場合の回路について説明した。図１２には、ロジック回路が２つ以上のブロックに分割されているＬＳＩに、本発明を適用した場合の回路のブロック図を示す。図１２では、ロジック回路が２つのブロックに分割されている場合の例を示すが、３つ以上のブロックに分割されている場合でも、同様の構成が適用できる。図１２に示すメモリ混載ＬＳＩは、ロジック回路ＬＯＧＩＣ１およびＬＯＧＩＣ２、ＬＯＧＩＣ１およびＬＯＧＩＣ２それぞれの接地電位電源線Ｖｓｓｌ１およびＶｓｓｌ２、Ｖｓｓｌ１およびＶｓｓｌ２をＬＳＩ全体の電源線Ｖｓｓに接続するスイッチＮ２およびＮ３、スタティックメモリ回路ＳＲＡＭ、スイッチの制御回路ＣＮＴＳおよびＳＲＡＭの基板電位を制御する回路ＶＢＢＣで構成されている。ロジック回路が複数あることを除いては図１の回路と同等の構成であり、動作は図１の回路と同等の動作となる。ロジック回路を複数のブロックに分割して、それぞれに電源を遮断するスイッチを設けることによって、それぞれのブロックに最適のスイッチを付加することができる。たとえば、一部のロジックブロックにはＶｓｓを遮断するｎＭＯＳのスイッチを付加し、別のブロックにはＶｄｄを遮断するｐＭＯＳのスイッチを付加し、あるいはブロックによってはＶｄｄとＶｓｓの２つの電源を遮断するスイッチを設けることが可能である。

図１３に示すメモリ混載ＬＳＩは、各ロジック回路のブロックがそれぞれに電源スイッチを付加され、その電源スイッチがそれぞれ別の信号ｃｎｔｎ１およびｃｎｔｎ２で制御されていること、および、制御信号ｃｎｔｎ１およびｃｎｔｎ２を別々に制御可能な制御回路ＣＮＴＳ３で構成されていることが図１２と異なっている。ＣＮＴＳ３は、電源スイッチの制御信号ｃｎｔｎ１およびｃｎｔｎ２を制御可能な回路となっており、回路の動作状態によって、スイッチＮ２を遮断してスイッチＮ３は導通するといった制御が可能である。これによって、スタンバイ状態で動作させておく必要のあるロジック回路のブロックを動作させ、動作を止めることができるロジック回路のブロックとＳＲＡＭ回路をスタンバイ状態にして、リーク電流を低減することが可能となる。

図１３において、図１２の場合と同様、３つ以上のロジックブロックがある場合や、ブロックごとにＶｓｓ側の電源またはＶｄｄ側の電源またはその両者を遮断するといった組合せを作ることは可能である。図１３の構成では、ブロックごとの電源を供給を制御してスタンバイ状態つまり低リーク状態にすることが可能であるため、スタンバイ状態に限らずアクティブ状態においても、動作する必要のないロジック回路およびＳＲＡＭ回路をスタンバイ状態となるよう電源スイッチを制御して、リーク電流を最小限に抑えることも可能である。
図１４に図１３の実施例を中央演算処理装置を搭載したシステム（マイコン）に適用した例を上げる。システムＬＳＩは、中央演算処理装置ＣＰＵと呼ばれるさまざまな演算が可能なロジック回路ブロックＣＰＵとデジタル信号演算専用のロジック回路ブロックＤＳＰとスタティックメモリブロックＳＲＡＭ回路とそのブロックを接続しデータをやりとりするバスＢＵＳとそのバスを制御する回路ＢＳＣＮＴおよび外部とデータをやりとりする回路ＩＯで構成される。それぞれのブロックはアクティブ状態ではバスを通じてデータがやりとりされるため、バスの動作状態をモニターすることによって、そのブロックが動作しているかがわかる。例えば、回路全体が動作していない場合には、バスをコントロールする回路ＢＳＣＮＴからｓｔａｔ１という信号ですべてのブロックがスタンバイ状態にあることをスイッチの制御回路ＣＮＴＳ３に伝達すれば、ＣＮＴＳ３がｃｎｔｎ１およびｃｎｔｎ２をロウとしスイッチＮ２およびＮ３が遮断されロジック回路のリーク電流が低減できる。同時に、ＶＢＢＣがＳＲＡＭの基板電位であるＶｂｎおよびＶｂｐを制御してＳＲＡＭのリーク電流を下げれば回路全体のリーク電流を低減できる。また例えば、ＣＰＵのみ動作していてＤＳＰおよびＳＲＡＭへのバスを通じたアクセスがない場合には、ＢＳＣＮＴがその情報をｓｔａｔ１を通じて出力し、ＳＲＡＭの基板電位をスタンバイ状態に、ＤＳＰの電源スイッチＮ３を遮断してＤＳＰをスタンバイ状態に、ＣＰＵのみをアクティブ状態にする、という状態を作ることが可能となる。
＜実施例３＞
図１５には、本発明を用いたロジック回路とＳＲＡＭ回路を混載したＬＳＩの全体の構成を概略的に示す。混載ＬＳＩであるＣＨＩＰは、ロジック回路ＬＯＧＩＣと、スタティックメモリ回路ＳＲＡＭと、外部からの接地電位線Ｖｓｓとロジック回路の接地電位線Ｖｓｓｌの間でスイッチとなるｎＭＯＳトランジスタＮ１と、スタンバイ状態の間入力される信号ｓｔｂｙが入力されＮ１のゲート電極に接続されてＮ１を制御する信号ｃｎｔｎを出力する制御回路ＣＮＴＳと、ｓｔｂｙが入力されるとＳＲＡＭの基板電位ＶｂｎおよびＶｂｐを制御する基板バイアス制御回路ＶＢＢＣと、ｓｔｂｙ信号によってＳＲＡＭの電源線Ｖｄｄｍを制御する回路ＣＮＴＶ１を含む。

図１５の構成はＣＮＴＶ１を除くと図１の回路と同様の構成をとり、ＣＮＴＶ１以外は図１と同等の動作をする。ＣＮＴＶ１は、スタンバイ状態になってｓｔｂｙ信号が入力されると、ＳＲＡＭの電源電圧をＶｄｄからデータを保持することが可能なＶｄｄより低い電圧に下げる。これによって、スタンバイ状態では、ＳＲＡＭの基板電位が制御されてリーク電流が減り、電源電圧が下がるためさらにリーク電流が低減でき、図１の回路よりさらにスタンバイ時の消費電力を低減することができる。

図１５の回路各部のアクティブ時ＡＣＴおよびスタンバイ時ＳＴＢの電位を図１６に示す。回路の電源Ｖｄｄの電圧は１．２Ｖの場合の電位を示す。ｓｔｂｙ、ｃｎｔｎ、Ｖｂｎ、Ｖｂｐは図１の動作電位である図３と同じである。ＳＲＡＭの電源電圧Ｖｄｄｍは、アクティブ時ＡＣＴは電源電圧と同じ１．２Ｖであり、スタンバイ時ＳＴＢには、０．６Ｖとなっている。これによって、ＳＲＡＭでのリーク電流を低減することができる。

図１５中の電源制御回路ＣＮＴＶ１は、例えば図１６の回路で実現できる。ＣＮＴＶ１は、降圧回路ＰＤＣと切替えスイッチで構成される。ＳＲＡＭ回路がアクティブ状態ＡＣＴの時は、切替えスイッチによってＳＲＡＭ回路内のメモリセルに動作電位を供給する電源線Ｖｄｄｍが外部から供給される電源Ｖｄｄに接続されて、ＳＲＡＭ回路の電源電圧はＶｄｄと等しくなる。スタンバイ状態ＳＴＢでは、信号ｓｔｂｙによって切替えスイッチが切替えられ、降圧回路によって発生したＶｄｄより低くＳＲＡＭのメモリセル内のデータが保持できる電位以上になっているＶｄｄｌｏｗとＳＲＡＭ回路の電源Ｖｄｄｍが接続され、ＳＲＡＭ回路の電源電圧がＶｄｄより低くなる。尚、図１５では高電位側で降圧したが、電源制御回路ＣＮＴＶ１をＶｓｓｍとＶｓｓとの間に接続し、ＣＮＴＶ１を昇圧回路とすることも可能である。低電位側を昇圧、又は昇圧降圧の組み合わせにより同じ効果を得ることができる。
＜実施例４＞
図１８に、図７の回路の変形例を示す。図７では、メモリセルアレイの電源はＶｄｄｍａおよびＶｓｓｍａ、ビット線をドライブする回路を含んだ回路ＲＷＡＭＰの電源はＶｄｄａｍｐおよびＶｓｓａｍｐ、それ以外の回路の電源はＶｄｄｐｅｒおよびＶｓｓｐｅｒで、ＳＲＡＭ回路内の電源を３系統にわけ、ビット線の制御に用いられる周辺回路ＰＥＲＩ２と低電位側の電源との間にＮチャネル型ＭＯＳトランジスタからなるスイッチを、ワード線の制御に用いられる周辺回路ＰＥＲＩ１と高電位側の電源との間にＰチャネル型ＭＯＳトランジスタからなるスイッチを挿入したが、ここでは３系統にわけた電源の高電位側と低電位側それぞれにスイッチを入れて各電源をスタンバイ時に遮断できる構成としたものである。この回路では、すべての電源にＭＯＳトランジスタで構成されたスイッチが入っており、スタンバイ時に、制御信号ｃｎｔｍｐ１および制御信号ｃｎｔｍｐ２をロウに、制御信号ｃｎｔｍｐ３をハイに、制御信号ｃｎｔｍｎ１および制御信号ｃｎｔｍｎ３をハイに、制御信号ｃｎｔｍｎ２をロウにすることによって、スイッチＰ６、Ｐ７、Ｎ６およびＮ８を導通させ、スイッチＰ８およびＮ７を遮断することによって、図７の構成を実現できる。また、Ｐ６とＮ６はＳＲＡＭメモリセルの情報保持のためにスタンバイ時でも導通しておく必要があるが、後に述べるＳＲＡＭ回路をブロック分割した場合に、情報を保持する必要のないブロックにおいてはＰ６とＮ６を遮断する構成を採用することも低電力化において有効になる。スタンバイ時にＶｓｓａｍｐを制御するスイッチに印加される信号ｃｎｔｍｎ２をロウとする代わりに、ｃｎｔｍｐ２をハイにすれば、ビット線をロウにプリチャージする回路で使用されると考えられるリード・ライトアンプのＶｄｄ側の電源を遮断する回路が実現できる。このように、図１８に示す回路では、制御信号の制御の仕方によって、いくつかの種類の回路を実現できる。

図１９には、図７の回路を一部変更した回路を示す。カラムデコーダＣＤＥＣの電源はＶｄｄｐｅｒおよびＶｓｓｐｅｒに接続されている。図７ではカラムデコーダＣＤＥＣは、Ｖｓｓ側の電源を遮断するようになっているが、これはカラムデコーダがアンプの近くに配置されているため、アンプと同じスイッチで電源を遮断すると回路設計が容易になると考えられるためである。しかし、カラムデコーダをワード線を制御する回路と電源を共通にし、Ｖｄｄ側の電源を遮断することによって、電源の配置等の設計が複雑にならなければ、Ｖｄｄ側を遮断する構成をとることができる。カラムデコーダは、ビット線を制御するがワードドライバＷＤＲと同様に動作時に低電位を取るノードが多い（選択線が非選択線よりも多い）ため、高電位側にスイッチを用いるメモリコントローラＭＮＣＴと同じ動作電位ＶｄｄｐｅｒとＶｓｓｐｅｒを取る方が有利となる。尚同様の理由で、図上示されていないが、ライトアンプの制御回路ＷＣＮＴもＶｄｄｐｅｒとＶｓｓｐｅｒに接続する方が望ましい。図１９では図１８の３電源に対するスイッチ（ＶｄｄとＶｄｄｍａ、ＶｄｄａｍｐとＶｄｄｐｅｒとの間にそれぞれ設けられたＰチャネル型ＭＯＳトランジスタによるスイッチ及び、ＶｓｓとＶｓｓｍａ、ＶｓｓａｍｐとＶｓｓｐｅｒとの間にそれぞれ設けられたＮチャネル型ＭＯＳトランジスタによるスイッチ）とスイッチを介さない電源線とを用意したが、構成上低電位側、高電位側のどちらに遮断するスイッチを設けた方がよいかによってＳＲＡＭ回路内をブロック化することにより、Ｖｄｄａｍｐと接続されたＰチャネル型ＭＯＳトランジスタ及び、Ｖｓｓｐｅｒと接続されたＮチャネル型ＭＯＳトランジスタを省略することができる。この回路では、図７と異なりロウデコーダＲＤＥＣにつながる電源がＳＲＡＭ回路内の遮断可能な電源ではなくＳＲＡＭ回路外の電源ＶｄｄとＶｓｓと直接接続されており、スタンバイ時にロウデコーダには電源が供給されている。これは、スタンバイ状態からの復帰時の電源の供給される時間差等からワード線にノイズがのって、メモリセル内の転送ＭＯＳが導通状態になってしまうのを防ぐためである。このノイズが発生するのは、ワードドライバの電源がその前段の回路の電源が早く立ち上がってしまい、ワードドライバにロウの信号が入力された状態となり、ワードドライバがハイを出力してしまうためである。ロウデコーダにスタンバイ時に電源を供給しておくことで、ワードドライバにロウの信号が入力されることがなくなり、ワード線にノイズがのることがなくなる。図１９では、ロウデコーダ全体の電源を外部から供給される電源ＶｄｄおよびＶｓｓに直接接続したが、この回路構成ではロウデコーダのリーク電流は低減できないことになる。よって、特には図示しないが、ロウデコーダ全体の電源をＶｄｄおよびＶｓｓに接続するのではなく、ワードドライバの前段の回路たとえばＮＡＮＤ回路にのみ電源ＶｄｄおよびＶｓｓを接続し、それ以外のロウデコーダの回路にはスイッチで遮断する電源を接続するという回路構成が考えられる。この回路構成だと、リーク電流は低減できるが、ロウデコーダ内での電源の配置が複雑になり、設計が困難になる。よって、ＳＲＡＭ回路中のロウデコーダの規模が比較的大きく、ロウデコーダのリーク電流を抑える必要がある場合には、ワードドライバの前段の回路にのみ外部から供給されている電源ＶｄｄおよびＶｓｓを接続し、それ以外のロウデコーダの回路には電源スイッチによってスタンバイ時に電源を遮断することが可能な電源を接続する回路構成とし、ロウデコーダの規模が大きくなくロウデコーダのリーク電流の影響が少ない場合には、ロウデコーダの電源をすべてＶｄｄおよびＶｓｓに接続する本構成が有効であると考えられる。図１９のようにＳＲＡＭの周辺回路の電源を機能によって分割して制御することによって、ＳＲＡＭの周辺回路のリーク電流を低減することが可能となる。
＜実施例５＞
図２０に、図１のロジック回路とＳＲＡＭ回路を混載したＬＳＩにおいてＳＲＡＭ回路だけでなくロジック回路にも基板バイアス制御を行った構成図を示す。混載ＬＳＩであるＣＨＩＰは、ロジック回路ＬＯＧＩＣとスタティックメモリ回路ＳＲＡＭと、ロジック回路の接地電位線Ｖｓｓｌの間でスイッチとなるｎＭＯＳトランジスタＮ１と、ロジック回路およびＳＲＡＭ回路を構成するＭＯＳトランジスタの基板電位線Ｖｂｎｌ、Ｖｂｐｌ、ＶｂｎｍおよびＶｂｐｍが、ＶｄｄおよびＶｓｓとＶｂｎおよびＶｂｐのどちらに接続されるかを選択するスイッチＳＷ１と、Ｎ１を制御する信号ｃｎｔｎとスイッチＳＷ１を制御する信号ｃｎｔｖｂｂ１およびｃｎｔｖｂｂ２を出力する制御回路ＣＮＴＳ４と、基板バイアスＶｂｎおよびＶｂｐを発生する基板バイアス制御回路ＶＢＢＣ２を含む。

アクティブ時およびスタンバイ時の各部の電圧は図３に示されている電圧となる。スタンバイ時には、ロジック回路の電源が遮断されるとともに、ロジック回路の基板電位が制御されロジック回路のリーク電流が低減される。

この回路は、図９のＰａｔｔｅｒｎ３で示したようにロジック回路の電源スイッチを低しきい値のＭＯＳトランジスタで作った場合に、電源スイッチでのリーク電流がある場合に、基板バイアスを印加することによって、ロジック回路のリーク電流が低減されるため、有効となる。この回路では、ロジック回路とＳＲＡＭ回路の基板電位を独立に制御することができる。ＳＲＡＭ回路のみスタンバイ状態にしてロジック回路をアクティブ状態にすることによって、ロジック回路のみが動作している時にＳＲＡＭ回路でのリーク電流を低減することが可能である。また、ロジック回路に基板バイアスを印加して、ＳＲＡＭ回路を動作させてロジック回路のリーク電流を低減することも可能である。このように、ロジック回路およびＳＲＡＭ回路に基板バイアスを印加するかどうか選択可能なスイッチを持たせることによって、動作状態に応じてリーク電流を減らすという動作が可能となる。さらに、基板電位を制御するブロックを細かく制御することで、基板バイアスを印加して電圧を変化させる負荷の量を変化させることができる。つまり、スイッチを設けて不必要な部分に基板バイアスを印加しなければ、電位を変化させる必要のある負荷が減るため電位の変化にかかる時間を短くできる。
＜実施例６＞
図２１に、図１のＳＲＡＭ回路をブロックに分割した第１の変形例を示す。図２４において、混載ＬＳＩであるＣＨＩＰは、ロジック回路ＬＯＧＩＣと、スタティックメモリ回路ＳＲＡＭ１およびＳＲＡＭ２と、電源Ｖｓｓとロジック回路の接地電位線Ｖｓｓｌとの間でスイッチとなるｎＭＯＳトランジスタＮ９と、電源ＶｓｓとＳＲＡＭ１の接地電位線Ｖｓｓｍ１との間でスイッチとなるｎＭＯＳトランジスタＮ１０と、Ｎ９およびＮ１０を制御する信号ｃｎｔｎを出力する制御回路ＣＮＴＳと、基板バイアスＶｂｎおよびＶｂｐを発生する基板バイアス制御回路ＶＢＢＣを含む。ＳＲＡＭ回路ＳＲＡＭ１とＳＲＡＭ２は図７及び既に上げた図７の変形例と同様の構成をとることができる。

この回路では、図１のＳＲＡＭ回路をＳＲＡＭ１とＳＲＡＭ２の２つのブロックに分割し、スタンバイ時には、ロジック回路およびＳＲＡＭ１の電源を遮断し、ＳＲＡＭ２には基板バイアスを印加して全体のリーク電流を低減し、スタンバイ時の消費電力を低減する。よって、図１の回路と比較するとＳＲＡＭ１の回路のリーク電流を低減することができる。ただし、この構造では、スタンバイ時にはＳＲＡＭ１に記憶されていたデータは消えてしまうため、スタンバイ時に記憶しておく必要のあるデータはＳＲＡＭ２に記憶させる必要がある。システムＬＳＩでは、いくつかのＳＲＡＭブロックが混載されて、スタンバイ時にデータを保持しておく必要のあるブロックとないブロックが混在している構成も多く考えられるため、そのような回路ではこの回路構成を用いることによって、リーク電流を低減する効果が大きい。

図２２に、ＳＲＡＭ回路を２つに分割した場合のそれぞれのＳＲＡＭのメモリセル回路に用いるＭＯＳトランジスタの組合せを示す。この図では、図９と同様に、絶縁膜厚の厚いＭＯＳトランジスタの例として絶縁膜厚が６．７ｎｍのも、絶縁膜厚の薄いＭＯＳトランジスタの例として絶縁膜厚が２．０ｎｍのものを用いる。また、膜厚の薄いＭＯＳトランジスタが２種類のしきい値電圧をもつ例として、しきい値電圧Ｖｔｈが０．４０Ｖと０．２５Ｖの２種類のＭＯＳトランジスタが使われる場合を例としてあげた。ＭＡＲ１が電源を遮断できるＳＲＡＭ１のメモリセルのＭＯＳトランジスタ、ＭＡＲ２が電源を遮断しないＳＲＡＭ２のメモリセルのＭＯＳトランジスタを表している。ロジック回路ＬＯＧＩＣ＿ＣＩＲには、図９の表で挙げたとおり、２種類のしきい値のＭＯＳトランジスタを用いる。ロジック回路内の約１０％に低しきい値のＭＯＳトランジスタを用い、それらはクリティカルパス経路内のトランジスタに割り当てられる。ＳＲＡＭのメモリセルを除いた周辺回路のＭＯＳトランジスタは図示していないが、ロジック回路の低しきい値０．２５Ｖと同じしきい値のＭＯＳトランジスタを用いる。いずれも薄膜のＭＯＳトランジスタが用いられる。ＩＯは入出力回路に用いられるＭＯＳトランジスタを表しており、いずれの組み合わせても厚膜でしきい値電圧の高いＭＯＳトランジスタが用いられる。

Ｐａｔｔｅｒｎ１では、すべてのＳＲＡＭ回路ブロック内のメモリセルに薄膜でしきい値電圧の高いＭＯＳトランジスタを用いている。この構成では、メモリセルの面積が小さくなり、またＳＲＡＭの動作安定性にも優れていると考えられる。

Ｐａｔｔｅｒｎ２では、電源スイッチが付加していないＳＲＡＭメモリセルを厚膜でリーク電流の少ないＭＯＳトランジスタで作り、リーク電流を下げる組合せである。この組合せでは、電源スイッチが入っているＳＲＡＭ１内のメモリセルを構成するトランジスタは薄膜のＭＯＳトランジスタで作っているため面積が小さく動作も早い。さらにリーク電流は電源スイッチで抑えることができる。また、電源スイッチの入っていないＳＲＡＭ２内のメモリセルを構成するトランジスタを厚膜のＭＯＳトランジスタで作ることによって、スタンバイ時のリーク電流を下げることができる。ただし、ＳＲＡＭ２のメモリセルの面積は大きくなると考えられるため、回路面積がそれほど気にならない回路や、リーク電流を確実に減らす必要のある回路で使用すると、この回路の利点がもっとも得られる。また、ＳＲＡＭ２の回路規模が小さい場合にもこの組合せは有効である。

Ｐａｔｔｅｒｎ３は、ＳＲＡＭ１のメモリセルを薄膜でしきい値電圧が低いＭＯＳトランジスタで作り、ＳＲＡＭ２のメモリセルは薄膜でしきい値電圧が高いＭＯＳトランジスタで作る。ＳＲＡＭのメモリセルを構成するＭＯＳトランジスタのしきい値を下げた場合、リーク電流が大きくなってスタンバイ時の消費電力が大きくなる問題と、ＳＲＡＭ自体の動作マージンがなくなりメモリセル自体が動作しなくなるという問題がある。前者の問題は、電源スイッチを設けることで回避できる。よって、後者の問題が顕著に現れないような特性のＭＯＳトランジスタを用いる時にのみこの組合せが実現できる。

Ｐａｔｔｅｒｎ４は、Ｐａｔｔｅｒｎ３の組合せのうちＳＲＡＭ２のメモリセルを構成するＭＯＳトランジスタとして厚膜のＭＯＳトランジスタを用いたものである。これにより、Ｐａｔｔｅｒｎ３よりも回路面積は大きくなるが、リーク電流は低減できる。

図２３に、図２１の応用例を示す。混載ＬＳＩであるＣＨＩＰは、ロジック回路ＬＯＧＩＣと、スタティックメモリ回路ＳＲＡＭ１およびＳＲＡＭ２と、ロジック回路とＳＲＡＭ回路間でデータを転送するバスであるＢＵＳと、電源Ｖｓｓとロジック回路の接地電位線Ｖｓｓｌとの間でスイッチとなるｎＭＯＳトランジスタＮ９と、電源ＶｓｓとＳＲＡＭ１の接地電位線Ｖｓｓｍ１との間でスイッチとなるｎＭＯＳトランジスタＮ１０と、スタンバイ状態での制御信号ｃｎｔｎおよびｄｔｒａｎを出力する制御回路ＣＮＴＳ５と、基板バイアスＶｂｎおよびＶｂｐを発生する基板バイアス制御回路ＶＢＢＣを含む。

通常、システムＬＳＩでは、バスを通してロジック回路とＳＲＡＭ回路間でデータのやりとりが行われるため、図２１のシステムＬＳＩの回路にもバスが存在すると考えられる。よって、図２３の回路と図２１の回路とで異なるのは、スタンバイ状態の制御回路であるＣＮＴＳ５のみであり、この回路の動作およびバスの動作について説明する。ＬＳＩをスタンバイ状態にする場合に、制御回路ＣＮＴＳ５から制御信号ｄｔｒａｎを用いてロジック回路を制御して、ＳＲＡＭ１中のスタンバイ時に記憶しておく必要のあるデータをバスを介してＳＲＡＭ２に退避させる。退避させ終るとｄｔｒａｎを通じて退避が終了したことを制御回路ＣＮＴＳ５に伝える。これによって、制御回路ＣＮＴＳ５からスタンバイ状態に遷移する信号が出力され、ロジック回路およびＳＲＡＭ１の電源がスイッチによって遮断され、またＳＲＡＭ２にリーク電流が下がるような基板バイアスが印加される。逆に、スタンバイ状態からアクティブ状態に復帰する場合には、制御回路ＣＮＴＳ５から信号が出力され、ロジック回路およびＳＲＡＭ１に電源が供給されるとともにＳＲＡＭ２のスタンバイ状態の基板バイアスがアクティブ状態のバイアスに切替えられる。ロジック回路およびＳＲＡＭ１の電源電圧およびＳＲＡＭ２の基板電位が安定すると、制御信号ｄｔｒａｎを通してバスを制御する回路が制御され、ＳＲＡＭ２に退避させていたＳＲＡＭ１のデータをもとに戻す。この回路では、スタンバイ時に保持しておく必要のあるデータは保持することができ、かつ、保持しておく必要のないデータ分のメモリセルのリーク電流を低減することができる。図２４に、ＳＲＡＭ回路をブロックに分割した第２の変形例のＳＲＡＭ回路とその電源制御回路部分を示す。図１５においてはＳＲＡＭ回路は一つの降圧回路でＣＮＴＶ１でＳＲＡＭ回路の高電位側の電位が制御されているが、分割することにより各ブロック毎に最適な制御（ＳＲＡＭ１は降圧するが、ＳＲＡＭ２は読み出し・書き込み動作を行うために降圧しない）を行うことができる。図１５の場合と同様、高電位側で降圧するのでなく、低電位側を昇圧、又は昇圧降圧の組み合わせにより同じ効果を得ることができる。ＣＮＴＶ２は各々図１７に示された回路を用いればよい。降圧電圧はＳＲＡＭの記憶保持ができる最低限の電圧以上にする必要がある。図２５には、ＳＲＡＭ回路をブロックに分割した第３の変形例のＳＲＡＭ回路とその電源制御回路部分を示す。４つのＳＲＡＭブロックＳＲＡＭ１、ＳＲＡＭ２、ＳＲＡＭ３およびＳＲＡＭ４と、それぞれのブロックの電源を遮断するＰチャネル型ＭＯＳトランジスタで構成されたスイッチＰ９、Ｐ１０、Ｐ１１およびＰ１２と、その電源スイッチを制御する制御回路ＣＮＴＳ６で構成されている。スタンバイ時には、データを保持する必要のあるブロックの電源は遮断せず、データを保持する必要のないブロックの電源は遮断する。この回路構成によって、ＳＲＡＭ回路のリーク電流をデータ保持が必要なブロック分のみとすることができる。Ｐチャネル型ＭＯＳトランジスタの例を図示したが、面積効率の上からはＮチャネル型のトランジスタに置き換えた構成の方が有利である点は既に述べたとおりである。図２１では電源を遮断しないブロックを設け、情報保持を必要とするが電源がスタンバイ時に遮断される他のブロックの情報を転送する構成をとるが、本構成によれば、データを転送する処理を行う必要はなくなる。但し、情報保持を必要とするか否かを検出する手段を付加し、その手段によって情報保持が必要のないブロックの電源スイッチのみが遮断されることになる。そこで、制御回路ＣＮＴＳ６の制御方式としては、例えば、必要なデータが格納されているブロックを記憶しておき、スタンバイ状態に遷移する際には、データが格納されていないブロックの電源を遮断する制御方式が考えられる。また、回路作成時に、電源を遮断するブロックと遮断しないブロックをプログラムしておき、そのプログラムにしたがって、電源を遮断する制御方式も考えられる。また、動作中にどのブロックの電源を遮断するかをプログラムしておき、電源遮断が必要なブロックのみ電源を遮断する制御方法も考えられる。このように、制御回路ＣＮＴＳ６の制御方式を変更すれば、さまざまな電源遮断パターンが実現できる。

図２６には、図２４のＣＮＴＶ２を３つの電源状態のいずれかに接続するスイッチとしたものである。３つの電源状態とは外部から供給されている電源電圧Ｖｄｄと接続される状態、ＳＲＡＭでデータを保持することが可能なＶｄｄよりも低い電圧の電源と接続される状態、および電源が遮断される状態である。３つの電源状態に接続できる場合には、アクティブ状態ではすべてのブロックの電源をＶｄｄと接続し、スタンバイ状態にはデータを保持する必要があるブロックの電源はＶｄｄよりも低い電圧の電源に接続し、データを保持する必要のないブロックの電源は遮断する。これによって、データを保持する必要のあるブロックのリーク電流も低減することができる。図中のＰＤＣは降圧回路であり電源Ｖｄｄよりも低い電圧で、ＳＲＡＭのメモリセルがデータを保持できる電圧を出力する。この回路では、入力された制御信号ｃｎｔｐ１の値にしたがって、スイッチが切り替わり、メモリの電源ＶｄｄｍをＶｄｄか、Ｖｄｄを降圧した回路、または何も接続されていない状態につなぎかえる。図２５の回路を使用するとスタンバイ状態のリーク電流を低減できるが、例えば、アクティブ状態でアクセスしているＳＲＡＭブロックの電源はＶｄｄに接続し、アクセスされていないブロックの電源はＶｄｄよりも低い電圧の電源に接続する。これによって、アクティブ時の不要なＳＲＡＭブロックのリーク電流を低減することも可能である。ＣＮＴＶ２を降圧回路から昇圧回路に変え、メモリセルの低電位側の電源との間に挿入することも可能である。尚、図２４、図２５では、とくにＳＲＡＭ回路を４つのブロックに分割しているが、回路構成としては、１つ以上のブロックがある場合に適用できる。以上、ＭＯＳ（ＭｅｔａｌーＯｘｉｄｅーＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと記載したが、酸化膜を用いないＭＩＳ（Ｍｅｔａｌ−ＩｎｓｕｌａｔｅｄーＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに置き換えても、本発明の効果に相違はない。

ＣＨＩＰ…チップ、ＬＯＧＩＣ・ＬＯＧＩＣ１・ＬＯＧＩＣ２…ロジック回路、ＳＲＡＭ・ＳＲＡＭ１・ＳＲＡＭ２…スタティックメモリ回路、ＰＯＷ…電源制御系、ＶｓｓＱ…外部から供給される高電位側電源線、ＶｄｄＱ…外部から供給される低電位側電源線、Ｖｓｓ…内部回路の低電位側（接地）電位線、Ｖｄｄ…内部回路の高電位側電位線、ｓｔｂｙ…スタンバイ信号、Ｖｂｎ…ｎＭＯＳ基板電位線、Ｖｂｐ…ｐＭＯＳ基板電位線、Ｎ１〜Ｎ１０…ｎＭＯＳ電源スイッチ、Ｐ１〜Ｐ１２…ｐＭＯＳ電源スイッチ、ｃｎｔｎ・ｃｎｔｐ・ｃｎｔｎ１・ｃｎｔｎ２・ｃｎｔｍｎ１・ｃｎｔｍｎ２・ｃｎｔｍｎ３・ｃｎｔｐ１・ｃｎｔｐ２・ｃｎｔｐ３・ｃｎｔｐ４・ｃｎｔｍｐ１・ｃｎｔｍｐ２・ｃｎｔｍｐ３…電源スイッチ制御信号ＣＮＴＳ・ＣＮＴＳ２〜ＣＮＴＳ５…電源スイッチ制御回路、ＶＢＢＣ・ＶＢＢＣ２…基板バイアス制御回路、Ｖｄｄｌ・Ｖｓｓｌ・Ｖｓｓｌ１・Ｖｓｓｌ２…ロジック回路電源線、ＩＯ…入出力回路、ａｃｋ…アクティブ状態遷移信号、ＦＦ…フリップフロップ、ＢＵＳ…バス、ＢＳＣＮＴ…バス制御回路、ＰＤＣ…降圧回路、ＭＡＲ…メモリセルアレイ、ＰＥＲＩ１・ＰＥＲＩ２…ＳＲＡＭ周辺回路、ＣＯＲＥ…ロジック回路およびＳＲＡＭ回路、ＷＬ…ワード線、ＢＬ・／ＢＬ…ビット線、ＷＤＲ…ワードドライバ、ＲＷＡＭＰ…リードライトアンプ、ＰＲＥ…プリチャージ回路、ＣＤＥＣ…カラムデコーダ、ＲＤＥＣ…ロウデコーダ、ＭＣＮＴ…メモリ制御回路、Ｖｄｄｍａ・Ｖｓｓｍａ・Ｖｄｄａｍｐ・Ｖｓｓａｍｐ・Ｖｄｄｐｅｒｉ・Ｖｓｓｐｅｒｉ…メモリ各部の電源、ＯＢＵＦ…リードアンプ出力バッファ、ｃｎｔｖｂｂ１・ｃｎｔｖｂｂ２…基板バイアス制御信号、ＳＷ１…切替えスイッチ、Ｖｂｐｌ・Ｖｂｎｌ…ロジック回路基板電位線、Ｖｂｐｍ・Ｖｂｎｍ…ＳＲＡＭ回路基板電位線、ＭＥＭ１・ＭＥＭ２…ＳＲＡＭメモリセル、ＢＬＫ１〜ＢＬＫ２…ＳＲＡＭブロック、ＣＮＴＶ１・ＣＮＴＶ２…電源電圧制御回路、ｔｏｘ…ゲート絶縁膜厚。

Claims (17)

1. 第１電圧を供給する第１電源線と、
   前記第１電圧より低い第２電圧を供給する第２電源線と、
   ソースードレイン経路と、第１制御信号が供給されるゲートとを有する第１Ｐチャネル型ＭＯＳトランジスタと、
   ソースードレイン経路と、前記第１制御信号とは異なる第２制御信号が供給されるゲートとを有する第２Ｐチャネル型ＭＯＳトランジスタと、
   複数のスタティックメモリセルと、
   前記複数のスタティックメモリセルに接続された複数のワード線と、
   前記複数のワード線に接続された複数のワードドライバと、
   前記複数のスタティックメモリセルに接続された複数のビット線と、を有し、
   前記複数のスタティックメモリセルは、前記第１Ｐチャネル型ＭＯＳトランジスタの前記ソースードレイン経路を介して前記第１電源線に接続された第１動作電位供給ノードを有し、
   前記複数のワードドライバは、前記第２Ｐチャネル型ＭＯＳトランジスタの前記ソースードレイン経路を介して前記第１電源線に接続された第２動作電位供給ノードを有することを特徴とする半導体装置。
2. 前記複数のスタティックメモリセルの各々は、
   第１記憶ノードと、第２記憶ノードと、前記第１記憶ノードに接続された出力と前記第２記憶ノードに接続された入力とを有する第１ＣＭＯＳインバータと、前記第２記憶ノードに接続された出力と前記第１記憶ノードに接続された入力とを有する第２ＣＭＯＳインバータとを有するフリップフロップと、
   前記複数のビット線内の対応するビット線と前記第１記憶ノードとの間に接続されたソースードレイン経路と、前記複数のワード線内の対応するワード線に接続されたゲートとを有する第１ｎチャネル型ＭＯＳトランジスタと、
   前記複数のビット線内の対応するビット線と前記第２記憶ノードとの間に接続されたソースードレイン経路と、前記対応するワード線に接続されたゲートとを有する第２ｎチャネル型ＭＯＳトランジスタと、を有し、
   前記第１ＣＭＯＳインバータは、第１Ｐチャネル型負荷ＭＯＳトランジスタと第１Ｎチャネル型駆動ＭＯＳトランジスタとを有し、
   前記第２ＣＭＯＳインバータは、第２Ｐチャネル型負荷ＭＯＳトランジスタと第２Ｎチャネル型駆動ＭＯＳトランジスタとを有し、
   前記第１Ｐチャネル型負荷ＭＯＳトランジスタと前記第２Ｐチャネル型負荷ＭＯＳトランジスタは、前記第１動作電位供給ノードに接続されたソースを有することを特徴とする請求項１に記載の半導体装置。
3. ソースードレイン経路と、第３制御信号が供給されるゲートとを有する第３Ｐチャネル型ＭＯＳトランジスタと、
   前記第３Ｐチャネル型ＭＯＳトランジスタの前記ソースードレイン経路を介して前記第１電源線に接続された第３動作電位供給ノードを有し、かつ前記複数のビット線に接続された読み出し又は書き込み制御回路と、を更に有することを特徴とする請求項２に記載の半導体装置。
4. ソースードレイン経路と、第３制御信号が供給されるゲートとを有する第３Ｐチャネル型ＭＯＳトランジスタと、
   プリチャージ回路と、を更に有し、
   前記プリチャージ回路は、
   前記複数のビット線の各々に接続されたドレインと、前記第３Ｐチャネル型ＭＯＳトランジスタの前記ソースードレイン経路を介して前記第１電源線に接続されたソースとを有する第４及び第５Ｐチャネル型ＭＯＳトランジスタと、
   前記第４及び第５Ｐチャネル型ＭＯＳトランジスタの前記ドレインの間に接続されたソースードレイン経路を有する第６Ｐチャネル型ＭＯＳトランジスタと、を有することを特徴とする請求項２に記載の半導体装置。
5. ソースードレイン経路と、第３制御信号が供給されるゲートとを有する第３Ｐチャネル型ＭＯＳトランジスタと、
   Ｐチャネル型ＭＩＳトランジスタと、Ｎチャネル型ＭＩＳトランジスタと、電源供給電圧が前記第３Ｐチャネル型ＭＯＳトランジスタの前記ソースードレイン経路を介して供給される第３動作電位供給ノードとを有するロジック回路と、を更に有することを特徴とする請求項１に記載の半導体装置。
6. スタティックメモリ回路は、前記複数のスタティックメモリセルと、前記複数のワード線と、前記複数のビット線及び前記複数のワードドライバとを有し、
   前記第１Ｐチャネル型ＭＯＳトランジスタと前記第２Ｐチャネル型ＭＯＳトランジスタは、前記スタティックメモリ回路の片側に配置されていることを特徴とする請求項２に記載の半導体装置。
7. 前記複数のビット線に接続された読み出し又は書き込み制御回路と、
   前記読み出し又は書き込み制御回路に接続されたカラムデコーダと、を更に有し、
   前記カラムデコーダは、前記第２動作電位供給ノードを有することを特徴とする請求項５に記載の半導体装置。
8. 前記複数のワードドライバに接続されたロウデコーダを更に有し、
   前記ロウデコーダは、前記第１及び第２動作電位供給ノードとは異なる第３動作電位供給ノードを有することを特徴とする請求項６に記載の半導体装置。
9. 前記複数のメモリセルは、前記第２電源線に接続された第４動作電位供給ノードを有し、
   前記複数のワードドライバは、前記第２電源線に接続された第５動作電位供給ノードを有することを特徴とする請求項８に記載の半導体装置。
10. 前記複数のメモリセルは、前記第２電源線に接続された第４動作電位供給ポイントを有し、
    前記ロウデコーダは、前記第２電源線に直接的に接続された第５動作電位供給ポイントを有することを特徴とする請求項８に記載の半導体装置。
11. ソースードレイン経路と、第１制御信号が供給されるゲートとを有する第１Ｐチャネル型ＭＯＳ電源スイッチと、
    ソースードレイン経路と、前記第１制御信号とは異なる第２制御信号が供給されるゲートとを有する第２Ｐチャネル型ＭＯＳ電源スイッチと、
    ソースードレイン経路と、第３制御信号が供給されるゲートとを有する第３Ｐチャネル型ＭＯＳ電源スイッチと、
    Ｐチャネル型ＭＩＳトランジスタと、Ｎチャネル型ＭＩＳトランジスタと、第１電源供給電圧が前記第１Ｐチャネル型ＭＯＳ電源スイッチの前記ソースードレイン経路を介して供給される第１動作電位供給ノードとを有するロジック回路と、
    複数のスタティックメモリセルと、前記複数のスタティックメモリセルに接続された複数のワード線と、前記複数のワード線に接続された複数のワードドライバと、前記複数のスタティックメモリセルに接続された複数のビット線とを有するスタティックメモリ回路と、を有し、
    前記複数のワードドライバは、第２電源供給電圧が前記第２Ｐチャネル型ＭＯＳ電源スイッチの前記ソースードレイン経路を介して供給される第２動作電位供給ノードを有し、
    前記複数のスタティックメモリセルは、第３電源供給電圧が前記第３Ｐチャネル型ＭＯＳ電源スイッチの前記ソースードレイン経路を介して供給される第３動作電位供給ノードを有し、
    前記複数のスタティックメモリセルの各々は、第１Ｐチャネル型駆動ＭＯＳトランジスタと第２Ｐチャネル型駆動ＭＯＳトランジスタを有し、
    前記第１Ｐチャネル型駆動ＭＯＳトランジスタと前記第２Ｐチャネル型駆動ＭＯＳトランジスタは、第３動作電位供給ノードに接続されたソースを有し、
    前記複数のワードドライバに接続されたロウデコーダを更に有し、
    前記ロウデコーダは、前記第２及び第３動作電位供給ノードとは異なる第４動作電位供給ノードを有することを特徴とする半導体装置。
12. 前記第２Ｐチャネル型ＭＯＳ電源スイッチのゲート絶縁膜の厚さは、前記ロジック回路内の前記Ｐチャネル型ＭＩＳトランジスタのゲート絶縁膜の厚さより厚いことを特徴とする請求項１１に記載の半導体装置。
13. 前記第２Ｐチャネル型ＭＯＳ電源スイッチのゲート絶縁膜の厚さは、前記ロジック回路内の前記Ｐチャネル型ＭＩＳトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする請求項１１に記載の半導体装置。
14. ソースードレイン経路と、第４制御信号が供給されるゲートとを有する第４Ｐチャネル型ＭＯＳ電源スイッチと、
    第４電源供給電圧が前記第４Ｐチャネル型ＭＯＳトランジスタの前記ソースードレイン経路を介して供給される第４動作電位供給ノードを有し、かつ前記複数のビット線に接続された読み出し又は書き込み制御回路と、を更に有することを特徴とする請求項１１に記載の半導体装置。
15. ソースードレイン経路と、第４制御信号が供給されるゲートとを有する第４Ｐチャネル型ＭＯＳ電源スイッチと、
    第４電源供給電圧が前記第４Ｐチャネル型ＭＯＳトランジスタの前記ソースードレイン経路を介して供給される第４動作電位供給ノードを有し、かつ前記複数のビット線に接続されたプリチャージ回路と、を更に有することを特徴とする請求項１１に記載の半導体装置。
16. 前記第２Ｐチャネル型ＭＯＳ電源スイッチと前記第３Ｐチャネル型ＭＯＳ電源スイッチは、前記スタティックメモリ回路の片側に配置されていることを特徴とする請求項１１に記載の半導体装置。
17. 前記複数のビット線に接続された読み出し又は書き込み制御回路と、
    前記読み出し及び書き込み制御回路に接続されたカラムデコーダと、を更に有し、
    前記カラムデコーダは、前記第２動作電位供給ノードを有することを特徴とする請求項１６に記載の半導体装置。

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