JP3159314B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3159314B2 JP3159314B2 JP14308990A JP14308990A JP3159314B2 JP 3159314 B2 JP3159314 B2 JP 3159314B2 JP 14308990 A JP14308990 A JP 14308990A JP 14308990 A JP14308990 A JP 14308990A JP 3159314 B2 JP3159314 B2 JP 3159314B2
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- Japan
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- memory
- cell blocks
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特に、スタティック
RAMに適用して好適なものである。
RAMに適用して好適なものである。
〔発明の概要〕 本発明は、複数のメモリセルから成る複数のメモリセ
ルブロックを有する半導体メモリにおいて、複数のメモ
リセルブロックと電源との間に所定の制御信号により制
御されるスイッチ手段をそれぞれ設け、スイッチ手段に
よりメモリセルブロックへの電源の供給をオン／オフす
るようにすることによって、半導体メモリの待機時消費
電力の低減を図ることができるようにしたものである。
ルブロックを有する半導体メモリにおいて、複数のメモ
リセルブロックと電源との間に所定の制御信号により制
御されるスイッチ手段をそれぞれ設け、スイッチ手段に
よりメモリセルブロックへの電源の供給をオン／オフす
るようにすることによって、半導体メモリの待機時消費
電力の低減を図ることができるようにしたものである。
スタティックRAMは、比較的低消費電力であり、バッ
テリー電源での使用が可能であるため、メモリカードな
どへの使用に注目が集められている。
テリー電源での使用が可能であるため、メモリカードな
どへの使用に注目が集められている。
ところで、スタティックRAMの消費電力の大半を占め
る動作時消費電力を低減する技術としては、従来より、
ワード線パルス駆動方式、可変インピーダンス・ビット
線負荷方式、メモリセルアレイの分割、センスアンプの
パルス駆動などが知られている。そして、これらの技術
により、動作時消費電力はかなり低く抑えられている。
る動作時消費電力を低減する技術としては、従来より、
ワード線パルス駆動方式、可変インピーダンス・ビット
線負荷方式、メモリセルアレイの分割、センスアンプの
パルス駆動などが知られている。そして、これらの技術
により、動作時消費電力はかなり低く抑えられている。
しかし、スタティックRAMが1Mビット、4Mビット、16M
ビットと大容量化するのに伴い、待機時消費電力も無視
することができなくなってくる。従来、この待機時消費
電力の低減に関しては、例えば高抵抗負荷型メモリセル
を用いたスタティックRAMでは負荷としての多結晶シリ
コン抵抗の抵抗値を大きくしたり、または特開昭62−10
2498号公報で提案されているように待機時に電源電圧を
低くしたりする技術がある。しかし、これらの技術は、
いずれもデータ保持特性の点で有利な方法とは言えなか
った。
ビットと大容量化するのに伴い、待機時消費電力も無視
することができなくなってくる。従来、この待機時消費
電力の低減に関しては、例えば高抵抗負荷型メモリセル
を用いたスタティックRAMでは負荷としての多結晶シリ
コン抵抗の抵抗値を大きくしたり、または特開昭62−10
2498号公報で提案されているように待機時に電源電圧を
低くしたりする技術がある。しかし、これらの技術は、
いずれもデータ保持特性の点で有利な方法とは言えなか
った。
本発明の目的は、待機時消費電力の低減を図ることが
できる半導体メモリを提供することにある。
できる半導体メモリを提供することにある。
例えばスタティックRAMにおいては、容量が1Mビッ
ト、4Mビット、16Mビットと大きくなっても、メモリセ
ルブロックの全てのメモリセルに情報が書き込まれるこ
とはまれである。また、メモリカードなどでは、情報容
量を検出してあとどれだけの情報を書き込むことができ
るかをユーザーに知らせる機能が設けられているものが
ある。本発明は、これらの点に着目して案出されたもの
である。
ト、4Mビット、16Mビットと大きくなっても、メモリセ
ルブロックの全てのメモリセルに情報が書き込まれるこ
とはまれである。また、メモリカードなどでは、情報容
量を検出してあとどれだけの情報を書き込むことができ
るかをユーザーに知らせる機能が設けられているものが
ある。本発明は、これらの点に着目して案出されたもの
である。
すなわち、上記目的を達成するために、本発明は、複
数のメモリセルから成る複数のメモリセルブロック（BL
K0〜BLKK）を有する半導体メモリにおいて、複数のメモ
リセルブロック（BLK0〜BLKK）と電源（Vcc）との間に
複数のメモリセルブロック（BLK0〜BLKK）の情報容量検
出手段（３）の検出結果に応じて出力される所定の制御
信号により制御され、複数のメモリセルブロック（BLK0
〜BLKK）への電源（Vcc）の供給をオン／オフするスイ
ッチ手段（SW）をそれぞれ設け、情報容量検出手段
（３）は複数のメモリセルブロック（BLK0〜BLKK）の使
用／不使用を少なくとも検出し、スイッチ手段（SW）に
より複数のメモリセルブロック（BLK0〜BLKK）のうち不
使用のメモリセルブロックへの電源の供給をオフするよ
うにしている。
数のメモリセルから成る複数のメモリセルブロック（BL
K0〜BLKK）を有する半導体メモリにおいて、複数のメモ
リセルブロック（BLK0〜BLKK）と電源（Vcc）との間に
複数のメモリセルブロック（BLK0〜BLKK）の情報容量検
出手段（３）の検出結果に応じて出力される所定の制御
信号により制御され、複数のメモリセルブロック（BLK0
〜BLKK）への電源（Vcc）の供給をオン／オフするスイ
ッチ手段（SW）をそれぞれ設け、情報容量検出手段
（３）は複数のメモリセルブロック（BLK0〜BLKK）の使
用／不使用を少なくとも検出し、スイッチ手段（SW）に
より複数のメモリセルブロック（BLK0〜BLKK）のうち不
使用のメモリセルブロックへの電源の供給をオフするよ
うにしている。
上述のように構成された本発明の半導体メモリによれ
ば、複数のメモリセルブロック（BLK0〜BLKK）の情報容
量を検出することにより、情報が書き込まれていないメ
モリセルブロックを検出し、この情報が書き込まれてい
ないメモリセルブロックへの電源（Vcc）の供給をスイ
ッチ手段（SW）によりオフすることができる。このた
め、その分だけ半導体メモリの待機時消費電力の低減を
図ることができる。
ば、複数のメモリセルブロック（BLK0〜BLKK）の情報容
量を検出することにより、情報が書き込まれていないメ
モリセルブロックを検出し、この情報が書き込まれてい
ないメモリセルブロックへの電源（Vcc）の供給をスイ
ッチ手段（SW）によりオフすることができる。このた
め、その分だけ半導体メモリの待機時消費電力の低減を
図ることができる。
以下、本発明の実施例について図面を参照しながら説
明する。以下の実施例は、いずれも本発明をスタティッ
クRAMに適用した実施例である。なお、実施例の全図に
おいて、同一の部分には同一の符号を付ける。
明する。以下の実施例は、いずれも本発明をスタティッ
クRAMに適用した実施例である。なお、実施例の全図に
おいて、同一の部分には同一の符号を付ける。
第１図は本発明の原理図を示す。
第１図において、BLK0〜BLKKはメモリセルブロックを
示し、これらのメモリセルブロックBLK0〜BLKKによりメ
モリセルアレイが構成されている。これらのメモリセル
ブロックBLK0〜BLKKは、いずれも複数のメモリセルによ
り構成されている。各メモリセルブロックBLK0〜BLKKと
電源Vccとの間には、スイッチSWがそれぞれ設けられて
いる。そして、このスイッチSWにより、各メモリセルブ
ロックBLK0〜BLKKへの電源Vccの供給をオン／オフする
ことができるようになっている。
示し、これらのメモリセルブロックBLK0〜BLKKによりメ
モリセルアレイが構成されている。これらのメモリセル
ブロックBLK0〜BLKKは、いずれも複数のメモリセルによ
り構成されている。各メモリセルブロックBLK0〜BLKKと
電源Vccとの間には、スイッチSWがそれぞれ設けられて
いる。そして、このスイッチSWにより、各メモリセルブ
ロックBLK0〜BLKKへの電源Vccの供給をオン／オフする
ことができるようになっている。
メモリセルとしては、例えば高抵抗負荷型メモリセル
を用いることができる。第２図に示すように、この高抵
抗負荷型メモリセルは、一対のドライバトランジスタ
Q1,Q1′と一対の抵抗R,R′と一対のアクセストランジス
タQ2,Q2′とにより構成されている。BL,BLはビット線、
WLはワード線を示す。また、Q3,Q3′は選択トランジス
タを示す。φＥはこれらの選択トランジスタQ3,Q3′の
制御信号である。
を用いることができる。第２図に示すように、この高抵
抗負荷型メモリセルは、一対のドライバトランジスタ
Q1,Q1′と一対の抵抗R,R′と一対のアクセストランジス
タQ2,Q2′とにより構成されている。BL,BLはビット線、
WLはワード線を示す。また、Q3,Q3′は選択トランジス
タを示す。φＥはこれらの選択トランジスタQ3,Q3′の
制御信号である。
上述のスイッチSWは、信号▲▼により制御さ
れる。この信号▲▼は、例えばチップイネーブ
ル信号▲▼，▲▼から形成することができ
る。すなわち、第３図に示すように、例えば２入力AND
ゲートに▲▼，▲▼を入力し、その出力を
▲▼ とする。この場合の真理値表を第４図に示す。この場合
には、スタティックRAMが待機状態か動作状態かの判断
は従来と同様に▲▼で行われる。そして、▲
▼がＨ（待機状態）である場合に▲▼がＨとな
ったときに▲▼がＨとなり、スイッチSWがオフ
状態となる。なお、この例では▲▼は２値レベ
ルであるが、３値レベルにしてもよい。
れる。この信号▲▼は、例えばチップイネーブ
ル信号▲▼，▲▼から形成することができ
る。すなわち、第３図に示すように、例えば２入力AND
ゲートに▲▼，▲▼を入力し、その出力を
▲▼ とする。この場合の真理値表を第４図に示す。この場合
には、スタティックRAMが待機状態か動作状態かの判断
は従来と同様に▲▼で行われる。そして、▲
▼がＨ（待機状態）である場合に▲▼がＨとな
ったときに▲▼がＨとなり、スイッチSWがオフ
状態となる。なお、この例では▲▼は２値レベ
ルであるが、３値レベルにしてもよい。
以上のように、情報が書き込まれていないメモリセル
ブロックに接続されたスイッチSWをオフすることによ
り、この情報が書き込まれていないメモリセルブロック
への電源Vccの供給をオフすることができる。
ブロックに接続されたスイッチSWをオフすることによ
り、この情報が書き込まれていないメモリセルブロック
への電源Vccの供給をオフすることができる。
第５図は本発明の第１実施例を示す。
第５図において、符号１はメモリ装置を示す。このメ
モリ装置１は、メモリ本体（スタティックRAMチップ）
２と情報容量検出手段３とスイッチ制御手段４とにより
構成されている。
モリ装置１は、メモリ本体（スタティックRAMチップ）
２と情報容量検出手段３とスイッチ制御手段４とにより
構成されている。
この第１実施例においては、メモリ本体２は、４個の
メモリセルブロックBLK0〜BLK3を有する。そして、これ
らのメモリセルブロックBLK0〜BLK3と電源Vccとの間に
スイッチSWがそれぞれ設けられている。符号5,6はデコ
ーダを示す。
メモリセルブロックBLK0〜BLK3を有する。そして、これ
らのメモリセルブロックBLK0〜BLK3と電源Vccとの間に
スイッチSWがそれぞれ設けられている。符号5,6はデコ
ーダを示す。
この第１実施例においては、各メモリセルブロックBL
K0〜BLK3の情報容量が情報容量検出手段３により検出さ
れ、この検出結果に応じた信号がスイッチ制御手段４に
供給される。そして、このスイッチ制御手段４から、こ
の検出結果に応じた▲▼がメモリ本体２に供給さ
れる。一方、このメモリ本体２には、この▲▼と
は別に▲▼が供給される。そして、これらの▲
▼，▲▼から形成された▲▼を制御
信号としてスイッチSWが制御される。なお、各メモリセ
ルブロックBLK0〜BLK3の情報容量を検出する際には、各
メモリセルブロックBLK0〜BLK3につけられる所定のイン
デックスを用いることができる。
K0〜BLK3の情報容量が情報容量検出手段３により検出さ
れ、この検出結果に応じた信号がスイッチ制御手段４に
供給される。そして、このスイッチ制御手段４から、こ
の検出結果に応じた▲▼がメモリ本体２に供給さ
れる。一方、このメモリ本体２には、この▲▼と
は別に▲▼が供給される。そして、これらの▲
▼，▲▼から形成された▲▼を制御
信号としてスイッチSWが制御される。なお、各メモリセ
ルブロックBLK0〜BLK3の情報容量を検出する際には、各
メモリセルブロックBLK0〜BLK3につけられる所定のイン
デックスを用いることができる。
この第１実施例によれば、メモリセルブロックBLK0〜
BLK3のうち、情報が書き込まれていない、すなわち使用
されていないメモリセルブロックへの電源Vccの供給を
スイッチSWによりオフすることができるので、その分だ
け待機時消費電力の低減を図ることができる。
BLK3のうち、情報が書き込まれていない、すなわち使用
されていないメモリセルブロックへの電源Vccの供給を
スイッチSWによりオフすることができるので、その分だ
け待機時消費電力の低減を図ることができる。
第６図は本発明の第２実施例を示す。
第６図に示すように、この第２実施例においては、情
報容量検出手段３とスイッチ制御手段４とはメモリ本体
２に設けられている。ＧはANDゲートを示す。そして、
▲▼とスイッチ制御手段４からの▲▼とを
このANDゲートＧに入力し、その出力▲▼をス
イッチSWの制御信号として用いる。
報容量検出手段３とスイッチ制御手段４とはメモリ本体
２に設けられている。ＧはANDゲートを示す。そして、
▲▼とスイッチ制御手段４からの▲▼とを
このANDゲートＧに入力し、その出力▲▼をス
イッチSWの制御信号として用いる。
この第２実施例によれば、第１実施例と同様に、情報
容量検出手段３により情報が書き込まれていないことが
検出されたメモリセルブロックへの電源Vccの供給をス
イッチSWによりオフすることができるので、その分だけ
待機時消費電力の低減を図ることができる。さらに、情
報容量検出手段３とスイッチ制御手段４とをメモリ本体
２に設けているので、メモリ装置の小型化を図ることも
できる。
容量検出手段３により情報が書き込まれていないことが
検出されたメモリセルブロックへの電源Vccの供給をス
イッチSWによりオフすることができるので、その分だけ
待機時消費電力の低減を図ることができる。さらに、情
報容量検出手段３とスイッチ制御手段４とをメモリ本体
２に設けているので、メモリ装置の小型化を図ることも
できる。
第７図は本発明の第３実施例を示す。
第７図に示すように、この第３実施例においては、第
１実施例と同様な構成のメモリ本体２と情報容量検出手
段３とスイッチ制御手段４とに加えて、情報置換用メモ
リ７と置換制御手段８とが設けられている。
１実施例と同様な構成のメモリ本体２と情報容量検出手
段３とスイッチ制御手段４とに加えて、情報置換用メモ
リ７と置換制御手段８とが設けられている。
この第３実施例においては、メモリ本体２のメモリセ
ルブロックBLK0〜BLK3のうち、情報が書き込まれていな
いメモリセルブロックへの電源Vccの供給をスイッチSW
によりオフすることができることは第１実施例及び第２
実施例と同様であるが、情報置換用メモリ７を用いるこ
とにより、メモリセルブロックBLK0〜BLK3の情報の総量
に対して最も多くのメモリセルブロックへの電源Vccの
供給のオフすることができるようになっている。すなわ
ち、この第３実施例においては、情報容量検出手段３に
より、メモリ本体２のメモリセルブロックBLK0〜BLK3の
うちから情報容量に余裕のあるものを検出する。今、メ
モリセルブロックBLK1,BLK2,BLK3の情報容量に余裕があ
り、例えばメモリセルブロックBUK1,BLK2全体の情報を
メモリセルブロックBLK3に移しても容量オーバーとなら
ない場合を考える。この場合、例えばまずメモリセルブ
ロックBLK1の情報を置換制御手段８の制御のもとで情報
置換用メモリ７に移す。次に、この情報置換用メモリ７
に移された情報をメモリセルブロックBLK3に移す。次
に、同様にして、メモリセルブロックBLK2の情報をメモ
リセルブロックBLK3に移す。これによって、メモリセル
ブロックBLK1,BLK2の情報はメモリセルブロックBLK3に
まとめられ、メモリセルブロックBLK1,BLK2は情報が書
き込まれていない状態となる。従って、これらの情報が
書き込まれていないメモリセルブロックBLK1,BLK2への
電源Vccの供給をスイッチSWによりオフすることができ
ることになる。
ルブロックBLK0〜BLK3のうち、情報が書き込まれていな
いメモリセルブロックへの電源Vccの供給をスイッチSW
によりオフすることができることは第１実施例及び第２
実施例と同様であるが、情報置換用メモリ７を用いるこ
とにより、メモリセルブロックBLK0〜BLK3の情報の総量
に対して最も多くのメモリセルブロックへの電源Vccの
供給のオフすることができるようになっている。すなわ
ち、この第３実施例においては、情報容量検出手段３に
より、メモリ本体２のメモリセルブロックBLK0〜BLK3の
うちから情報容量に余裕のあるものを検出する。今、メ
モリセルブロックBLK1,BLK2,BLK3の情報容量に余裕があ
り、例えばメモリセルブロックBUK1,BLK2全体の情報を
メモリセルブロックBLK3に移しても容量オーバーとなら
ない場合を考える。この場合、例えばまずメモリセルブ
ロックBLK1の情報を置換制御手段８の制御のもとで情報
置換用メモリ７に移す。次に、この情報置換用メモリ７
に移された情報をメモリセルブロックBLK3に移す。次
に、同様にして、メモリセルブロックBLK2の情報をメモ
リセルブロックBLK3に移す。これによって、メモリセル
ブロックBLK1,BLK2の情報はメモリセルブロックBLK3に
まとめられ、メモリセルブロックBLK1,BLK2は情報が書
き込まれていない状態となる。従って、これらの情報が
書き込まれていないメモリセルブロックBLK1,BLK2への
電源Vccの供給をスイッチSWによりオフすることができ
ることになる。
この第３実施例によれば、メモリセルブロックBLK0〜
BLK3の情報の総量に対して、電源Vccの供給をオフする
ことができるメモリセルブロックの数を最も多くするこ
とができる。このため、待機時消費電力のより一層の低
減を図ることができる。
BLK3の情報の総量に対して、電源Vccの供給をオフする
ことができるメモリセルブロックの数を最も多くするこ
とができる。このため、待機時消費電力のより一層の低
減を図ることができる。
なお、上述の第１実施例〜第３実施例においては、電
源は動作時、待機時ともVccに固定されていたが、例え
ば、動作時には電源電圧としてVcc（例えば、5V）を用
い、情報を有する場合における待機時には電源電圧とし
てVccよりも低いVcc′（例えば、3.5V）を用い、情報が
ない場合における待機時には電源電圧を０、すなわち電
源をオフするようにすれば、待機時消費電力をさらに低
減することができる。
源は動作時、待機時ともVccに固定されていたが、例え
ば、動作時には電源電圧としてVcc（例えば、5V）を用
い、情報を有する場合における待機時には電源電圧とし
てVccよりも低いVcc′（例えば、3.5V）を用い、情報が
ない場合における待機時には電源電圧を０、すなわち電
源をオフするようにすれば、待機時消費電力をさらに低
減することができる。
すなわち、この場合には、第８図に示すように、例え
ば各メモリセルブロックBLK0〜BLK3を、スイッチSWを介
して２系統の電源Vcc,Vcc′（＜Vcc）にそれぞれ接続す
る。そして、スイッチSWに供給される▲▼，▲
▼によりこのスイッチSWを制御し、各メモリセル
ブロックBLK0〜BLK3に供給する電源をVccまたはVcc′と
する。
ば各メモリセルブロックBLK0〜BLK3を、スイッチSWを介
して２系統の電源Vcc,Vcc′（＜Vcc）にそれぞれ接続す
る。そして、スイッチSWに供給される▲▼，▲
▼によりこのスイッチSWを制御し、各メモリセル
ブロックBLK0〜BLK3に供給する電源をVccまたはVcc′と
する。
第９図はこの場合に用いられるスイッチSWの回路構成
例を示す。第９図において、T1,T2,T3はｐチャネルMOSF
ET、T4はｎチャネルMOSFET、Ｉはインバータを示す。こ
の場合、▲▼がｐチャネルMOSFETT1のゲートに供
給され、ｐチャネルMOSFETT2のゲートには▲▼の
反転信号が供給される。また、ｐチャネルMOSFETT3及び
ｎチャネルMOSFETT4のゲートには、▲▼が供給
される。
例を示す。第９図において、T1,T2,T3はｐチャネルMOSF
ET、T4はｎチャネルMOSFET、Ｉはインバータを示す。こ
の場合、▲▼がｐチャネルMOSFETT1のゲートに供
給され、ｐチャネルMOSFETT2のゲートには▲▼の
反転信号が供給される。また、ｐチャネルMOSFETT3及び
ｎチャネルMOSFETT4のゲートには、▲▼が供給
される。
第10図に示すように、▲▼及び▲▼が
いずれもＬのときには、ｐチャネルMOSFETT1はオン、ｐ
チャネルMOSFETT2はオフ、ｐチャネルMOSFETT3はオン、
ｎチャネルMOSFETT4はオフとなり、この場合のスイッチ
SWの出力はVccとなる。これが動作時に用いられる電源
である。さらに、▲▼がＨ、▲▼がＬの
ときには、ｐチャネルMOSFETT1はオフ、ｐチャネルMOSF
ETT2はオン、ｐチャネルMOSFETT3はオン、ｎチャネルMO
SFETT4はオフとなり、この場合のスイッチSWの出力はV
cc′となる。これが情報を有する場合における待機時に
用いられる電源である。また、▲▼及び▲
▼がいずれもＨのときには、ｐチャネルMOSFETT1はオ
フ、ｐチャネルMOSFETT2はオン、ｐチャネルMOSFETT3は
オン、ｎチャネルMOSFETT4はオフとなり、この場合のス
イッチSWの出力は０となる。これがオフ時に対応する。
いずれもＬのときには、ｐチャネルMOSFETT1はオン、ｐ
チャネルMOSFETT2はオフ、ｐチャネルMOSFETT3はオン、
ｎチャネルMOSFETT4はオフとなり、この場合のスイッチ
SWの出力はVccとなる。これが動作時に用いられる電源
である。さらに、▲▼がＨ、▲▼がＬの
ときには、ｐチャネルMOSFETT1はオフ、ｐチャネルMOSF
ETT2はオン、ｐチャネルMOSFETT3はオン、ｎチャネルMO
SFETT4はオフとなり、この場合のスイッチSWの出力はV
cc′となる。これが情報を有する場合における待機時に
用いられる電源である。また、▲▼及び▲
▼がいずれもＨのときには、ｐチャネルMOSFETT1はオ
フ、ｐチャネルMOSFETT2はオン、ｐチャネルMOSFETT3は
オン、ｎチャネルMOSFETT4はオフとなり、この場合のス
イッチSWの出力は０となる。これがオフ時に対応する。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
本発明は、以上説明したように構成されているので、
待機時に、情報が書き込まれていないメモリセルブロッ
クへの電源の供給のオフすることができ、これによって
待機時消費電力の低減を図ることができる。
待機時に、情報が書き込まれていないメモリセルブロッ
クへの電源の供給のオフすることができ、これによって
待機時消費電力の低減を図ることができる。
第１図は本発明の原理を説明するためのブロック図、第
２図はメモリセルの構成図、第３図はスイッチの制御信
号の形成方法の説明図、第４図は真理値表、第５図は本
発明の第１実施例を示すブロック図、第６図は本発明の
第２実施例を示すブロック図、第７図は本発明の第３実
施例を示すブロック図、第８図は本発明の変形例を示す
ブロック図、第９図は本発明の変形例において用いられ
るスイッチの回路構成例を示す回路図、第10図は本発明
の変形例において用いられるスイッチの動作の説明図で
ある。 図面における主要な符号の説明 1:メモリ装置、2:メモリ本体、3:情報容量検出手段、4:
スイッチ制御手段、 SW:スイッチ、BLK0〜BLKK:メモリセルブロック。
２図はメモリセルの構成図、第３図はスイッチの制御信
号の形成方法の説明図、第４図は真理値表、第５図は本
発明の第１実施例を示すブロック図、第６図は本発明の
第２実施例を示すブロック図、第７図は本発明の第３実
施例を示すブロック図、第８図は本発明の変形例を示す
ブロック図、第９図は本発明の変形例において用いられ
るスイッチの回路構成例を示す回路図、第10図は本発明
の変形例において用いられるスイッチの動作の説明図で
ある。 図面における主要な符号の説明 1:メモリ装置、2:メモリ本体、3:情報容量検出手段、4:
スイッチ制御手段、 SW:スイッチ、BLK0〜BLKK:メモリセルブロック。
Claims (3)
- 【請求項１】複数のメモリセルから成る複数のメモリセ
ルブロックを有する半導体メモリにおいて、 上記複数のメモリセルブロックと電源との間に上記複数
のメモリセルブロックの情報容量検出手段の検出結果に
応じて出力される所定の制御信号により制御され、上記
複数のメモリセルブロックへの電源の供給をオン／オフ
するスイッチ手段をそれぞれ設け、 上記情報容量検出手段は上記複数のメモリセルブロック
の使用／不使用を少なくとも検出し、 上記スイッチ手段により上記複数のメモリセルブロック
のうち不使用の上記メモリセルブロックへの電源の供給
をオフするようにしたことを特徴とする半導体メモリ。 - 【請求項２】上記情報容量検出手段により複数のメモリ
セルブロックの情報容量を検出し、第１のメモリセルブ
ロックの情報を置換するための情報置換用メモリに一時
記憶し、さらに一時記憶した情報を第２のメモリセルブ
ロックの空き領域に移して、第１のメモリセルブロック
を未使用にすることを特徴とする請求項１記載の半導体
メモリ。 - 【請求項３】待機時に、情報を有する使用状態の上記メ
モリセルブロックには上記電源よりも低電圧の電源を供
給し、情報がない未使用状態の上記メモリセルブロック
は電源の供給をオフするようにしたことを特徴とする請
求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14308990A JP3159314B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14308990A JP3159314B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438698A JPH0438698A (ja) | 1992-02-07 |
| JP3159314B2 true JP3159314B2 (ja) | 2001-04-23 |
Family
ID=15330657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14308990A Expired - Lifetime JP3159314B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159314B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901103A (en) * | 1997-04-07 | 1999-05-04 | Motorola, Inc. | Integrated circuit having standby control for memory and method thereof |
| JP5317900B2 (ja) | 2009-09-14 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびその動作方法 |
| JP2018156657A (ja) * | 2018-03-29 | 2018-10-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6535120B2 (ja) * | 2018-03-29 | 2019-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1990
- 1990-05-31 JP JP14308990A patent/JP3159314B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH0438698A (ja) | 1992-02-07 |
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