JPS5945689A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPS5945689A JPS5945689A JP57157218A JP15721882A JPS5945689A JP S5945689 A JPS5945689 A JP S5945689A JP 57157218 A JP57157218 A JP 57157218A JP 15721882 A JP15721882 A JP 15721882A JP S5945689 A JPS5945689 A JP S5945689A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- blocks
- memory cell
- cell array
- capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体集積回路（ＩＣ）によるメモリに関する
。
。
（ｂｌ 技術の背景
近年半導体技術特に集積化技術の発達に伴いＩＣメモリ
の記憶容量が飛躍的に増大し大容量のＩＣメモリが廉価
に供給でれるようになった。
の記憶容量が飛躍的に増大し大容量のＩＣメモリが廉価
に供給でれるようになった。
ｔｅｌ 従来技術と問題点
従来よりＩＣメモｌｉｔ年業追って大容量北見低価格化
δれつ＼ゐる。その市場価格は要需供給のバランスの上
に形成される力Ｓ１製造側の要因として量産効果が大き
いので容量のみ？異にする同−系列品においては製造の
中心となる比較的大容量の品種にのみ生産か限定されて
、旧開発の小容量品種は採算割れのため製造中止となり
入手出来ない場合がτ々存在する。
δれつ＼ゐる。その市場価格は要需供給のバランスの上
に形成される力Ｓ１製造側の要因として量産効果が大き
いので容量のみ？異にする同−系列品においては製造の
中心となる比較的大容量の品種にのみ生産か限定されて
、旧開発の小容量品種は採算割れのため製造中止となり
入手出来ない場合がτ々存在する。
ブー
一万、情報処理システム全始めとする多くの産業分野で
例えば装置の制御機能等力３小形且高信頼化されイ・こ
と全特徴として電子化特にＩＣの導入が普及するように
なった。多くの小規模システムにおいて、必要とするＩ
Ｃメモリについては従来の小容量品種によるＩＣメモリ
でも容量的には光合とされる例が多いが、前述における
理由から入手の困難な小容量品種全採用することなく標
準品種と嘔れる大容量ＩＣメモリを用いることが避けら
れない。従ってこの大容ｉＩＵメモリの小規模システム
における使用に際してはその必要度に応じ全容量の一部
だけ音便用するため結果的に該ＩＣメモｌＩＩ’ｃおけ
る電力消費が無駄となる欠点があったり （ｄｌ 発明の目的 本発明の目的は上記の欠点全除去する１こめ、アクセス
する可能性のない不要記憶領域における無駄な電力消費
？無くシ、出来るだけ小容量のＩＣメモリにおける電力
消費に匹敵する適用が出来る電力消費低減機能付きのＩ
Ｃメモリ全提供しようとするものである。
例えば装置の制御機能等力３小形且高信頼化されイ・こ
と全特徴として電子化特にＩＣの導入が普及するように
なった。多くの小規模システムにおいて、必要とするＩ
Ｃメモリについては従来の小容量品種によるＩＣメモリ
でも容量的には光合とされる例が多いが、前述における
理由から入手の困難な小容量品種全採用することなく標
準品種と嘔れる大容量ＩＣメモリを用いることが避けら
れない。従ってこの大容ｉＩＵメモリの小規模システム
における使用に際してはその必要度に応じ全容量の一部
だけ音便用するため結果的に該ＩＣメモｌＩＩ’ｃおけ
る電力消費が無駄となる欠点があったり （ｄｌ 発明の目的 本発明の目的は上記の欠点全除去する１こめ、アクセス
する可能性のない不要記憶領域における無駄な電力消費
？無くシ、出来るだけ小容量のＩＣメモリにおける電力
消費に匹敵する適用が出来る電力消費低減機能付きのＩ
Ｃメモリ全提供しようとするものである。
（Ｌシ）発明の構成
この目的はメモリセルアレイ部およびロウアドレスデコ
ーダ部１，２ｎ個のブロックに分割し１該ブロック；と
ロウアドトスデ：］−グの」二位ヒ゛クトに対応しｖ−
１１’＋数ま１．−は複数のブロック単位毎に電源つ ｔμ酎耐Ｊ１する手段、該分割ブロックヶ選択１°る１
゛Ｊ〃アドレスデコ一ダ部上位ビットの入力端子におけ
るハイインピーダンスの無接続状感覧検出する手段１ｒ
（ｉｉｉλ７斤り、該電源開閉手段？介してメモリウ セルアレイ部課５よひロＩｆアトトスデコーダ部に電源
？但給すると共にロウアドレスデニ］−／７都−の入力
端子における接れ状態を＠８ｔシて、該検１ｉｊ手段に
対応するｉｊｔ ６：、（開閉手段を制御し、メモリセ
ルウ アレイ部ｊ）ｅｒひロチアドレスデコーダ部への電源供
給を０１１記矛数ま１こは世故のブロック単位毎に開閉
１”ること？特徴とするＩＣメモリ全提供することによ
って」に成することが出来る。
ーダ部１，２ｎ個のブロックに分割し１該ブロック；と
ロウアドトスデ：］−グの」二位ヒ゛クトに対応しｖ−
１１’＋数ま１．−は複数のブロック単位毎に電源つ ｔμ酎耐Ｊ１する手段、該分割ブロックヶ選択１°る１
゛Ｊ〃アドレスデコ一ダ部上位ビットの入力端子におけ
るハイインピーダンスの無接続状感覧検出する手段１ｒ
（ｉｉｉλ７斤り、該電源開閉手段？介してメモリウ セルアレイ部課５よひロＩｆアトトスデコーダ部に電源
？但給すると共にロウアドレスデニ］−／７都−の入力
端子における接れ状態を＠８ｔシて、該検１ｉｊ手段に
対応するｉｊｔ ６：、（開閉手段を制御し、メモリセ
ルウ アレイ部ｊ）ｅｒひロチアドレスデコーダ部への電源供
給を０１１記矛数ま１こは世故のブロック単位毎に開閉
１”ること？特徴とするＩＣメモリ全提供することによ
って」に成することが出来る。
（ｆｌ 発明の実施例
以下本発明の一実施例について図面？１照しつ＼説１明
丁７．。
丁７．。
図は不発明の一実施例におけるＩ（２メモリのブロック
図欠示す。図において１はメモリセルアレイ部、２（・
１０Ｎドレスデコ一タ部、３に： Ｉ ／ ０ゲートオ
よびカラムアドレスデコーダ部、４け出つ カバ、ファ部、５はロ１１アドレスバッファ部、６はカ
ラムアドレスバッファ部、７け入出力制御信号ハ２７７
ｍ、ＩＮＶ、 、 ＩＮＶ、＆’ｊ：４ ンハーク、
Ｑｌ １Ｑ３にディブリジョン形のＭ ＯＳ Ｆ’ Ｂ
’ｌ’ 、 Ｑ、ｔ 、Ｑ４ 。
図欠示す。図において１はメモリセルアレイ部、２（・
１０Ｎドレスデコ一タ部、３に： Ｉ ／ ０ゲートオ
よびカラムアドレスデコーダ部、４け出つ カバ、ファ部、５はロ１１アドレスバッファ部、６はカ
ラムアドレスバッファ部、７け入出力制御信号ハ２７７
ｍ、ＩＮＶ、 、 ＩＮＶ、＆’ｊ：４ ンハーク、
Ｑｌ １Ｑ３にディブリジョン形のＭ ＯＳ Ｆ’ Ｂ
’ｌ’ 、 Ｑ、ｔ 、Ｑ４ 。
Ｑ、、Ｑ、、Ｑテ、Ｑ＠はエンハンスメント形のＭＯＳ
ＦＥ’ｌｌ’および抵抗である。
ＦＥ’ｌｌ’および抵抗である。
こへでメモリセルアレイ部ｌは図示省略したがラウ
ノ千形のメモリセルユニットによって１２８０斤×１２
８コラム×１ビット−１６，３８４ピントいわゆる１６
にビットに構成嘔れる８ １（、ＡＭとする。
８コラム×１ビット−１６，３８４ピントいわゆる１６
にビットに構成嘔れる８ １（、ＡＭとする。
つ
従ってロｆ／−デコーダ部２８よひカラムデコーダ部３
は２０〜２７によるアドレスデー４Ａｏ、Ａ、およびＡ
フ〜ＡＩ３によってそれぞれ１２８のワード線および１
２８対の真補ピッ１１け還択して１１０よりデー４孕入
出力する。尚ＯＥけアウトイネーブル、 Ｗ Ｉ（ｌｄ
”ｙイトイイ、−プルおよびＵＳに千ノブセレクトで
ある。尚Ｑ３および（石のゲートから引１．）ｌされて
いるＡ１２およびＡ Ｉ３にバッファ部５Ｉｃおける同
一符号の入力端子にそれぞれ並列接続式れ゛でいる（、
Ｏ）とする。こ＼で例えばメモリセルアレイ’ｆｌＶ＋
１ ＆Ｊ、’ブロックＯ〜３の４ブロツクに分割され
て、その各ブロックはそれぞれＱ ｖ ＝＠に介しつ て電源に接続されている。ロチデコーダ部２もメモリセ
ルアレイ部１に対応して４ブロツクに分割され同様に電
源もメモリセルアレイ部ｌのそれぞれブロックＯ〜３に
従う、−万Ｑ＋ ＋ Ｑｓ ｋ！しきい値電圧Ｖ’ｒｈ
として約−〇、５Ｖ’ｉイ１する力Ｓその各ゲートはＲ
？介しＶｒｈｙ上廻る負電位を有するバックケートバイ
アス電圧ＶＩＩＢに接続式れ、そのドレインはＱｔ 、
Ｑｉ’ｃ負荷として電源′電圧Ｖｃｃ、、接続されてい
る。このためＱ、、Ｑ、の入力Ａ １３ 、 Ａｌｇが
無接続状態のハイインピーダンスＶＣオいてはゲ−トＩ
ｃ Ｖｎ Ｂカ印加すレＱ＋ 、Ｑｌ ｉｆ オフ （
！： ＆ り Ｉ”＋。
は２０〜２７によるアドレスデー４Ａｏ、Ａ、およびＡ
フ〜ＡＩ３によってそれぞれ１２８のワード線および１
２８対の真補ピッ１１け還択して１１０よりデー４孕入
出力する。尚ＯＥけアウトイネーブル、 Ｗ Ｉ（ｌｄ
”ｙイトイイ、−プルおよびＵＳに千ノブセレクトで
ある。尚Ｑ３および（石のゲートから引１．）ｌされて
いるＡ１２およびＡ Ｉ３にバッファ部５Ｉｃおける同
一符号の入力端子にそれぞれ並列接続式れ゛でいる（、
Ｏ）とする。こ＼で例えばメモリセルアレイ’ｆｌＶ＋
１ ＆Ｊ、’ブロックＯ〜３の４ブロツクに分割され
て、その各ブロックはそれぞれＱ ｖ ＝＠に介しつ て電源に接続されている。ロチデコーダ部２もメモリセ
ルアレイ部１に対応して４ブロツクに分割され同様に電
源もメモリセルアレイ部ｌのそれぞれブロックＯ〜３に
従う、−万Ｑ＋ ＋ Ｑｓ ｋ！しきい値電圧Ｖ’ｒｈ
として約−〇、５Ｖ’ｉイ１する力Ｓその各ゲートはＲ
？介しＶｒｈｙ上廻る負電位を有するバックケートバイ
アス電圧ＶＩＩＢに接続式れ、そのドレインはＱｔ 、
Ｑｉ’ｃ負荷として電源′電圧Ｖｃｃ、、接続されてい
る。このためＱ、、Ｑ、の入力Ａ １３ 、 Ａｌｇが
無接続状態のハイインピーダンスＶＣオいてはゲ−トＩ
ｃ Ｖｎ Ｂカ印加すレＱ＋ 、Ｑｌ ｉｆ オフ （
！： ＆ り Ｉ”＋。
ＩＮＶ、の出力には反転されて低レベルか送出され、Ｑ
ｌ 、Ｑ、の入力Ａ１３ 、 Ａ、、力月または０の論
理レベルに接続された状態ではＱｌ、Ｑ３はオンとなり
ＩＮＶ、、ＩＮＶ、の出力には尚レベルか送出される。
ｌ 、Ｑ、の入力Ａ１３ 、 Ａ、、力月または０の論
理レベルに接続された状態ではＱｌ、Ｑ３はオンとなり
ＩＮＶ、、ＩＮＶ、の出力には尚レベルか送出される。
従ってＡ口、Ａ□の無接続状態が検出された時ｔｉｔ
Ｑｓ 、Ｑ、ｙ Ｐ；よひＱｆｉけそれぞれオフとなっ
て電源電圧Ｖ ｃ ｃへの接続は遜断芒れるが、凄続状
態の検出て若ｒ時けＱ８．Ｑ７および（ｂはそれぞれオ
ンａなって電源力ｊ援続でむ（〆モリセルアレイウ 部ｌＥ、！：ひロ４テコーダ部のブ「鳳ツク３ 、２ｂ
ＡびｌにＶｃ ｔ： １ｒｓ供給芒すしる。こ’＞’？
’Ａ、８よびＡ１゜に分割４グロヅクＩＩ′Ｃ対応して
分−１１ブ（ＪツクのアトＸ′） レス４領域＝２２ｙ：ｆ：選択するＬ７ｆ −７−１’
Ｌ／スデータにおける上位２ビツトでＩ）るっ尚プロ
、り（ｌｉｊ：Ｑ。
Ｑｓ 、Ｑ、ｙ Ｐ；よひＱｆｉけそれぞれオフとなっ
て電源電圧Ｖ ｃ ｃへの接続は遜断芒れるが、凄続状
態の検出て若ｒ時けＱ８．Ｑ７および（ｂはそれぞれオ
ンａなって電源力ｊ援続でむ（〆モリセルアレイウ 部ｌＥ、！：ひロ４テコーダ部のブ「鳳ツク３ 、２ｂ
ＡびｌにＶｃ ｔ： １ｒｓ供給芒すしる。こ’＞’？
’Ａ、８よびＡ１゜に分割４グロヅクＩＩ′Ｃ対応して
分−１１ブ（ＪツクのアトＸ′） レス４領域＝２２ｙ：ｆ：選択するＬ７ｆ −７−１’
Ｌ／スデータにおける上位２ビツトでＩ）るっ尚プロ
、り（ｌｉｊ：Ｑ。
のケートに晶レベルが供給づ第１．常用°１ぢンξ在っ
でいるっ従ってこの摂取にＳけＪ’ｗ ］ Ｃメモ＋１
０．１総容量１ ａ Ｋビットを４ Ｋビシ］・づつの
４ブロツクに分離してアドレスＡ、３および人、２によ
りＩり１択する。
でいるっ従ってこの摂取にＳけＪ’ｗ ］ Ｃメモ＋１
０．１総容量１ ａ Ｋビットを４ Ｋビシ］・づつの
４ブロツクに分離してアドレスＡ、３および人、２によ
りＩり１択する。
例オーば４にビットに２いて１ｃτＡ、、 ｌ Ａ、１
２か無接続状態となってＱ６〜６にンフとしメモリー！
ル都１２よびロウデコーダ部２σＩプロ、り１，２．３
ｉよ電源が遮断される。ＡＩ８ ＋ Ａ ＋２が入カシ
れフコい口ウ ウテｊ−ダ部２でに２７，２ｔｉのロー＋Ｐ７”ドトス
ビッ！・が共に低レベルとみなさコシ、この場イ膏、「
Δ、・−１１つ に入力される口かアドレスデータ５ビｙｌ−カラムアド
レスデータＡｏ〜６の７ビツトでアクセスさビットの記
憶容Ｊｉｔｙｃ−持つＩＣメモリとみなされ、消費電力
は約１／２に減少する。
２か無接続状態となってＱ６〜６にンフとしメモリー！
ル都１２よびロウデコーダ部２σＩプロ、り１，２．３
ｉよ電源が遮断される。ＡＩ８ ＋ Ａ ＋２が入カシ
れフコい口ウ ウテｊ−ダ部２でに２７，２ｔｉのロー＋Ｐ７”ドトス
ビッ！・が共に低レベルとみなさコシ、この場イ膏、「
Δ、・−１１つ に入力される口かアドレスデータ５ビｙｌ−カラムアド
レスデータＡｏ〜６の７ビツトでアクセスさビットの記
憶容Ｊｉｔｙｃ−持つＩＣメモリとみなされ、消費電力
は約１／２に減少する。
また別の例で８にビットにおいてはＡＩ３が無接続状態
とし’ Ｑ ？ ｌ Ｑ ａ ｑオフとしメモリセルア
レ・ゝ２ ・１部１およびロナデコーダ部２のブロック２，３は電
源がｉへ断≧１１．る。Ａ１．が入力爆れないときはウ
りＬＪ ｆ／
−ノート１／スデータに６ビツトとなって６４０−×１
２８カラー・×１ビット＝８，１９２ビットの記憶容柘
治持つＩＣメモリとみな嘔れ消費電力は約２Ａに減少°
［るっこのようにＡＩ ３ ｒ ＡＩ ２全選択的に無
接続状態としてオープンにずれば自動的に電源接続力Ｓ
Ｓ断嘔れ不要の記憶領域における電源供給全零とする手
段が電源消費低減機能業有するＩＣメモリによって達成
すること２〕５出来る。尚小容量のＩＣメモＩＩ ＩＣ
で充足する小規模システムにおいては複数の記憶部ヶバ
スに接続制御してアドレス人カー瑞子７１１開放になる
ことはないので実用上問題ない。また以上の例はロウ方
向葡４分割として説明しｌ−が他の２分割や８分割につ
いても同様に対応するロウアドレスの上位ビットから順
に対応さぜれば容易に実現出来る。まにロウ方向に代え
てカラム方向でも同様に実現出来る他、上記説明例のＭ
ＯＢ形に限らずバイポーラ形の素子による構成におい
ても容易に実現出来るこさばいう迄もない。
とし’ Ｑ ？ ｌ Ｑ ａ ｑオフとしメモリセルア
レ・ゝ２ ・１部１およびロナデコーダ部２のブロック２，３は電
源がｉへ断≧１１．る。Ａ１．が入力爆れないときはウ
りＬＪ ｆ／
−ノート１／スデータに６ビツトとなって６４０−×１
２８カラー・×１ビット＝８，１９２ビットの記憶容柘
治持つＩＣメモリとみな嘔れ消費電力は約２Ａに減少°
［るっこのようにＡＩ ３ ｒ ＡＩ ２全選択的に無
接続状態としてオープンにずれば自動的に電源接続力Ｓ
Ｓ断嘔れ不要の記憶領域における電源供給全零とする手
段が電源消費低減機能業有するＩＣメモリによって達成
すること２〕５出来る。尚小容量のＩＣメモＩＩ ＩＣ
で充足する小規模システムにおいては複数の記憶部ヶバ
スに接続制御してアドレス人カー瑞子７１１開放になる
ことはないので実用上問題ない。また以上の例はロウ方
向葡４分割として説明しｌ−が他の２分割や８分割につ
いても同様に対応するロウアドレスの上位ビットから順
に対応さぜれば容易に実現出来る。まにロウ方向に代え
てカラム方向でも同様に実現出来る他、上記説明例のＭ
ＯＢ形に限らずバイポーラ形の素子による構成におい
ても容易に実現出来るこさばいう迄もない。
ｆｇｌ 発明の詳細
な説明しｋように本発明によれば分割するブロックに対
応するアドレステータ入力端子金無接続状態として電源
供給手段？制御し、大容ｆｉｌ ｌ Ｃメモリ全期待て
る小容量ＩＣ７士りとして使用し且その使用しない部分
のブロックに３ける電力消費で低減することか可能であ
り、実装イ茨システム仕様の変更に対しても対応するｙ
′ドレスデータ入力端子に追加配置１’に行うだけで使
用しない部分は破壊されることなく保持ケれに状態から
容易に２゜による分割ブロック３９位での迫力０若６を
増設が可能なので有用である。
応するアドレステータ入力端子金無接続状態として電源
供給手段？制御し、大容ｆｉｌ ｌ Ｃメモリ全期待て
る小容量ＩＣ７士りとして使用し且その使用しない部分
のブロックに３ける電力消費で低減することか可能であ
り、実装イ茨システム仕様の変更に対しても対応するｙ
′ドレスデータ入力端子に追加配置１’に行うだけで使
用しない部分は破壊されることなく保持ケれに状態から
容易に２゜による分割ブロック３９位での迫力０若６を
増設が可能なので有用である。
図は本発明の一実施例ＫｇけるｌＣメモリのブロック図
である。 １、Ａ ＩＣ：＋３いて１１−ｔメモ１胸ル丁し、イ部
、２Ｑよロレアドレスデコータ部、ｆＮＶ、、ＢＪν、
はインバータＨ，，Ｊ−ひＱ＋ 〜ｎ １．ＮＪ、 （
Ｊ ８ Ｆ １ｊＴｃ、Ｆ、、２＊。
である。 １、Ａ ＩＣ：＋３いて１１−ｔメモ１胸ル丁し、イ部
、２Ｑよロレアドレスデコータ部、ｆＮＶ、、ＢＪν、
はインバータＨ，，Ｊ−ひＱ＋ 〜ｎ １．ＮＪ、 （
Ｊ ８ Ｆ １ｊＴｃ、Ｆ、、２＊。
Claims (1)
- 【特許請求の範囲】 メモリセルフレイ部およＯ・ロウアドレスデコータ都７
２°個のブロックに分割し、該ブロック奮ロウアドレス
テコータの上位ヒツトに対応しｒ単コ・−夕部上位ビッ
１−の入力端子におけるハイインピータンスの無接続状
態音検出１−る手段を俯えてなり、該電源開閉手段を介
してメモリセルアレイ→ 部おまひロザアドレスデコーダ部に電源葡供給すふと共
にロウアドレステコータ郡への入力端子における接続状
態？検出して、該検出手段に対応すｈ 電ＫＲ閉手段全
制御し、メモリセルアレイ部お＼り よび口かアドレスデコーダ部への電源供給孕前記単数ま
ｋは複数のブロック単位毎に開閉すること全特徴とする
ＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157218A JPS5945689A (ja) | 1982-09-07 | 1982-09-07 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157218A JPS5945689A (ja) | 1982-09-07 | 1982-09-07 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945689A true JPS5945689A (ja) | 1984-03-14 |
Family
ID=15644796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157218A Pending JPS5945689A (ja) | 1982-09-07 | 1982-09-07 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945689A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018137033A (ja) * | 2018-03-29 | 2018-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10229732B2 (en) | 2001-10-23 | 2019-03-12 | Renesas Electronics Corporation | Semiconductor device |
-
1982
- 1982-09-07 JP JP57157218A patent/JPS5945689A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10229732B2 (en) | 2001-10-23 | 2019-03-12 | Renesas Electronics Corporation | Semiconductor device |
| US10573376B2 (en) | 2001-10-23 | 2020-02-25 | Renesas Electronics Corporation | Lower-power semiconductor memory device |
| JP2018137033A (ja) * | 2018-03-29 | 2018-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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