JPH0191526A - プログラマブル論理素子 - Google Patents
プログラマブル論理素子Info
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- JPH0191526A JPH0191526A JP62249184A JP24918487A JPH0191526A JP H0191526 A JPH0191526 A JP H0191526A JP 62249184 A JP62249184 A JP 62249184A JP 24918487 A JP24918487 A JP 24918487A JP H0191526 A JPH0191526 A JP H0191526A
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- JP
- Japan
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- memory
- programmable logic
- circuit
- programmable
- array
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- 238000003491 array Methods 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 4
- 230000006386 memory function Effects 0.000 description 3
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、プログラマブル・ロジック・アレイとして機
能するプログラマブル論理要素を複数備え、前記プログ
ラマブル論理要素をプログラマブル・ロジック・アレイ
として使用しないときは、メモリユニットとして使用可
能にしたプログラマブル論理素子に関するものである。
能するプログラマブル論理要素を複数備え、前記プログ
ラマブル論理要素をプログラマブル・ロジック・アレイ
として使用しないときは、メモリユニットとして使用可
能にしたプログラマブル論理素子に関するものである。
［従来の技術］
従来より、ユーザがアプリケーション対応の論理機能を
得る集積回路（ＩＣ）の１つとして、ＰＬＡ（プログラ
マブル・ロジック・アレイ）が知られている。
得る集積回路（ＩＣ）の１つとして、ＰＬＡ（プログラ
マブル・ロジック・アレイ）が知られている。
ＰＬＡには、例えばメモリ機能を有するトランジスタセ
ルをマトリックス状に結合（アレイ構造）し、入力によ
り一つの行を選択して、その、メモリの内容を列（積項
線）に出力し、その積項線のＯＲをとって出力する構成
のものがある。
ルをマトリックス状に結合（アレイ構造）し、入力によ
り一つの行を選択して、その、メモリの内容を列（積項
線）に出力し、その積項線のＯＲをとって出力する構成
のものがある。
近年ではＩＣの集積技術が向上し、ＰＬＡ等のプログラ
マブル論理要素をプログラマブル配線とともに複数搭載
したプログラマブル論理素子ら実現している。
マブル論理要素をプログラマブル配線とともに複数搭載
したプログラマブル論理素子ら実現している。
〔発明が解決しようとする問題点］
しかしながら、上記従来の技術におけるプログラマブル
論理素子では、素子の使用効率が問題点になっていた。
論理素子では、素子の使用効率が問題点になっていた。
即ち、プログラマブル素子において、プログラムされず
に論理機能を構成しないプログラマブル論理要素がある
場合、このプログラマブル論理素子の使用効率は落ちて
しまう。
に論理機能を構成しないプログラマブル論理要素がある
場合、このプログラマブル論理素子の使用効率は落ちて
しまう。
本発明は、上記問題点を解決するために創案されたもの
で、複数のプログラマブル論理素子を備えるプログラマ
ブル論理素子において、論理を構成せず使用されないプ
ログラマブル論理素子をメモリとして使用できるように
し、その使用効率を高めることを可能したプログラマブ
ル論理素子を提供することを目的とする。
で、複数のプログラマブル論理素子を備えるプログラマ
ブル論理素子において、論理を構成せず使用されないプ
ログラマブル論理素子をメモリとして使用できるように
し、その使用効率を高めることを可能したプログラマブ
ル論理素子を提供することを目的とする。
［問題点を解決するための手段］
上記の目的を達成するための本発明のプログラマブル論
理素子の構成は、 トランジスタアレイと、 このトランジスタアレイを選択によりプログラマブル・
ロジック・アレイとする第１の入力回路および第１の出
力回路と、 前記トランジスタアレイを選択によりメモリとする第２
の入力回路および第２の出力回路とを備えたプログラマ
ブル論理要素を複数備え、かつ、前記プログラマブル論
理要素間を任意に結線するプログラマブル配線を備えた
ことを特徴とする。
理素子の構成は、 トランジスタアレイと、 このトランジスタアレイを選択によりプログラマブル・
ロジック・アレイとする第１の入力回路および第１の出
力回路と、 前記トランジスタアレイを選択によりメモリとする第２
の入力回路および第２の出力回路とを備えたプログラマ
ブル論理要素を複数備え、かつ、前記プログラマブル論
理要素間を任意に結線するプログラマブル配線を備えた
ことを特徴とする。
［作用］
本発明は、記憶機能を有しているトランジスタアレイを
ＰＬＡとして構成する第１の入力回路および第１の出力
回路と、そのトランジスタアレイをメモリとして構成す
る第２の入力回路および第２の出力回路とを選択により
切り換えて、上記で構成されるプログラマブル論理要素
をＰＬＡあるいはメモリのいずれにも利用可能にする。
ＰＬＡとして構成する第１の入力回路および第１の出力
回路と、そのトランジスタアレイをメモリとして構成す
る第２の入力回路および第２の出力回路とを選択により
切り換えて、上記で構成されるプログラマブル論理要素
をＰＬＡあるいはメモリのいずれにも利用可能にする。
これらＰＬＡあるいはメモリ（記憶回路）としてプログ
ラムされた複数のプログラマブル論理要素は、それらの
間をプログラマブル配線で自由に結線されて所望の任意
の論理機能を実現する。
ラムされた複数のプログラマブル論理要素は、それらの
間をプログラマブル配線で自由に結線されて所望の任意
の論理機能を実現する。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は、本発明をプログラマブル論理素子に適用した
場合の一つのプログラマブル論理要素の一実施例の構成
を示すブロック図である。トランジスタアレイｌは、記
憶機能を有するトランジスタセルをマトリックス状に配
列しアレイ構造としたもので、行方向の接続線１ａはＰ
ＬＡの論理アドレス入力線またはメモリの行アドレス入
力線となり、列方向の接続線ｔｂはＰＬＡの積項線また
はメモリの出力線となる。
場合の一つのプログラマブル論理要素の一実施例の構成
を示すブロック図である。トランジスタアレイｌは、記
憶機能を有するトランジスタセルをマトリックス状に配
列しアレイ構造としたもので、行方向の接続線１ａはＰ
ＬＡの論理アドレス入力線またはメモリの行アドレス入
力線となり、列方向の接続線ｔｂはＰＬＡの積項線また
はメモリの出力線となる。
トランジスタアレイ１の行方向の接続線１ａには、ＰＬ
Ａ入力回路２とメモリ入力回路３とが選択的に接続され
る。その選択は、コントロール信号によって行われ、コ
ントロール信号はプログラマブルにユーザが設定可能に
する。ＰＬＡ入力回路２は第１の人力回路であり、プロ
グラマブル配線４から人力される論理入力により、正負
の論理アドレス入力を作成してトランジスタアレイｌの
行方向接続線１ａに送出可能にする。メモリ入力回路３
は第２の入力回路であり、プログラマブル配線４から入
力されるメモリアドレスをデコードして行アドレス入力
を作成しトランジスタアレイｌの行方向接続線１ａに送
出可能にする。
Ａ入力回路２とメモリ入力回路３とが選択的に接続され
る。その選択は、コントロール信号によって行われ、コ
ントロール信号はプログラマブルにユーザが設定可能に
する。ＰＬＡ入力回路２は第１の人力回路であり、プロ
グラマブル配線４から人力される論理入力により、正負
の論理アドレス入力を作成してトランジスタアレイｌの
行方向接続線１ａに送出可能にする。メモリ入力回路３
は第２の入力回路であり、プログラマブル配線４から入
力されるメモリアドレスをデコードして行アドレス入力
を作成しトランジスタアレイｌの行方向接続線１ａに送
出可能にする。
トランジスタアレイＩの列方向接続線には、ＰＬＡ出力
回路５とメモリ出力回路６とが接続され、そのいずれか
の出力が前述のコントロール信号によって選択的にプロ
グラマブル配線４に出力される。ＰＬＡ出力回路５は第
１の出力回路であり、上記列方向の接続線１ｂを積項線
として例えばその論理和または論理積などの論理出力を
作成し出力する、メモリ出力回路６は第２の出力回路で
あり、上記列方向の接続線ｔｂをメモリのデータの出力
線とし、例えばデコーダを備えてプログラマブル配線４
から入力される列アドレス人力により、行アドレス人力
で選択された行の１ビツトまたは８ビツトなど複数のト
ランジスタセルを選択し、センスアンプでリードして出
力する。
回路５とメモリ出力回路６とが接続され、そのいずれか
の出力が前述のコントロール信号によって選択的にプロ
グラマブル配線４に出力される。ＰＬＡ出力回路５は第
１の出力回路であり、上記列方向の接続線１ｂを積項線
として例えばその論理和または論理積などの論理出力を
作成し出力する、メモリ出力回路６は第２の出力回路で
あり、上記列方向の接続線ｔｂをメモリのデータの出力
線とし、例えばデコーダを備えてプログラマブル配線４
から入力される列アドレス人力により、行アドレス人力
で選択された行の１ビツトまたは８ビツトなど複数のト
ランジスタセルを選択し、センスアンプでリードして出
力する。
第２図は第１図の構成のプログラマブル論理要素で構成
したプログラマブル論理素子の構成図である。７はチッ
プを示し、このチップ７上に複数のプログラマブル論理
要素８．８′を配置する。
したプログラマブル論理素子の構成図である。７はチッ
プを示し、このチップ７上に複数のプログラマブル論理
要素８．８′を配置する。
プログラマブル論理要素８も８′ もともに同じもので
あるが、一方の８はＰＬＡにセットし、他方の８′はメ
モリとしてセットする。これらの各ＰＬ Ａ ８および
メモリ８′入出力線はプログラマブル配線４によってユ
ーザが手元で自在に結線することができるように構成さ
れ、所望の任意の論理機能を実現する。
あるが、一方の８はＰＬＡにセットし、他方の８′はメ
モリとしてセットする。これらの各ＰＬ Ａ ８および
メモリ８′入出力線はプログラマブル配線４によってユ
ーザが手元で自在に結線することができるように構成さ
れ、所望の任意の論理機能を実現する。
第３図は第１図のプログラマブル論理要素のより具体的
な実施例を示す回路構成図である。トランジスタアレイ
１は１６Ｘ１６セルから成り、列方向接続線１ａおよび
行方向の接続線１ｂはそれぞれ１６本から成る。ＰＬＡ
入力回路２は、８個のバッファ ２ ａ＋、 ２ ａｙ
、 −、２ａｓを有し、各バッファ２ａ８．・・・はそ
の人力Ｉ、、Ｉ、、・・・、■。
な実施例を示す回路構成図である。トランジスタアレイ
１は１６Ｘ１６セルから成り、列方向接続線１ａおよび
行方向の接続線１ｂはそれぞれ１６本から成る。ＰＬＡ
入力回路２は、８個のバッファ ２ ａ＋、 ２ ａｙ
、 −、２ａｓを有し、各バッファ２ａ８．・・・はそ
の人力Ｉ、、Ｉ、、・・・、■。
により８本の非反転（正）出力と８本の反転（負）出力
をＰＬＡの論理アドレス入力としてＰＬＡ人力・メモリ
行アドレス選択回路９の一方の入力に送出される。一方
、バッファ２ａ＋、・・・はメモリ入力回路およびメモ
リ出力回路のバッファとしても共用され、そのうち４組
８本の非反転出力と反転出力がメモリ入力回路であるメ
モリ４→１６行デコーダ３にメモリの行アドレス人力と
して人力される。デコーダ３では、４→！６ラインにデ
コードされた１６本の行アドレスが上記選択回路９
′の他方の人力に送出される。選択回路９は、コン
トロール信号（切り換え信号）Ｃによって’ＰＬＡの論
理アドレス人力またはメモリの行アドレス人力のいずれ
かを選択し、トランジスタアレイ１の１６本の行方向接
続線！ａに送出する。
をＰＬＡの論理アドレス入力としてＰＬＡ人力・メモリ
行アドレス選択回路９の一方の入力に送出される。一方
、バッファ２ａ＋、・・・はメモリ入力回路およびメモ
リ出力回路のバッファとしても共用され、そのうち４組
８本の非反転出力と反転出力がメモリ入力回路であるメ
モリ４→１６行デコーダ３にメモリの行アドレス人力と
して人力される。デコーダ３では、４→！６ラインにデ
コードされた１６本の行アドレスが上記選択回路９
′の他方の人力に送出される。選択回路９は、コン
トロール信号（切り換え信号）Ｃによって’ＰＬＡの論
理アドレス人力またはメモリの行アドレス人力のいずれ
かを選択し、トランジスタアレイ１の１６本の行方向接
続線！ａに送出する。
ＰＬＡ出力回路５は、列方向の接続線１ｂをトランジス
タアレイをＡＮＤ面とした積項線として、それらの論理
和をＰＬＡ・メモリ選択回路１０の一方へ入力する。こ
の論理和は、すべての積項線ｌｂの総和であっても良い
し、適宜に分割してグループ毎に行ったものでも良い。
タアレイをＡＮＤ面とした積項線として、それらの論理
和をＰＬＡ・メモリ選択回路１０の一方へ入力する。こ
の論理和は、すべての積項線ｌｂの総和であっても良い
し、適宜に分割してグループ毎に行ったものでも良い。
メモリ出力回路６は、列方向接続線（メモリ出力線）Ｉ
ｂのそれぞれに接続された１６個のセンスアンプから成
る。
ｂのそれぞれに接続された１６個のセンスアンプから成
る。
各センスアンプはメモリ用列アドレスデコーダｌｌから
の１６本のデコード出力の１つで選択されてメモリ出力
線ｔｂの−っをセンスして、ＰＬＡ・メモリ選択回路Ｉ
Ｏの他方に入力する。このＰＬＡ・メモリ選択回路１０
は前記したコントロール信号Ｃにより、上記入力のいず
れかを選択して出力する。その出力は、プログラマブル
配線で他の論理要素と任意に接続可能である。このとき
のメモリ用列デコーダ１１の人力には、バッファ２ａ５
〜２ａｅの８本（４ビツト）の非反転出力と反転出力が
入力される。以上のメモリ出力回路の構成によって、ト
ランジスタアレイ１は２５６ｘｌｂｉｔのメモリとして
機能することができる。なお、メモリ出力回路６のセン
スアンプをメモリ出力線２本毎に８個のグループに分け
、列アドレス１ビツトによってその各２本のいずれかを
センスして出力するように構成すれば、トランジスタア
レイｌは３２Ｘ８ｂｉｔのメモリとして機能させること
もできる。その他６４ Ｘ ４ ｂｉｔなど任意に構成
できることは言うまでもない。トランジスタアレイ１へ
の書き込みは、書き込み回路１２により行われる。書き
込み回路１２は列方向接続線ｔｂ毎に設けられ、外部か
ら書き込みが指示されるとデコーダ１１の出力によりそ
の１つがイネーブルとなって行アドレスと列アドレスの
交点のセルに１ビツトを記憶させる。トランジスタアレ
イ１は、ＥＰＲＯＭや不揮発性ＲＡＭまたは通常のＲＡ
Ｍなどいずれの型式で形成しても良い。
の１６本のデコード出力の１つで選択されてメモリ出力
線ｔｂの−っをセンスして、ＰＬＡ・メモリ選択回路Ｉ
Ｏの他方に入力する。このＰＬＡ・メモリ選択回路１０
は前記したコントロール信号Ｃにより、上記入力のいず
れかを選択して出力する。その出力は、プログラマブル
配線で他の論理要素と任意に接続可能である。このとき
のメモリ用列デコーダ１１の人力には、バッファ２ａ５
〜２ａｅの８本（４ビツト）の非反転出力と反転出力が
入力される。以上のメモリ出力回路の構成によって、ト
ランジスタアレイ１は２５６ｘｌｂｉｔのメモリとして
機能することができる。なお、メモリ出力回路６のセン
スアンプをメモリ出力線２本毎に８個のグループに分け
、列アドレス１ビツトによってその各２本のいずれかを
センスして出力するように構成すれば、トランジスタア
レイｌは３２Ｘ８ｂｉｔのメモリとして機能させること
もできる。その他６４ Ｘ ４ ｂｉｔなど任意に構成
できることは言うまでもない。トランジスタアレイ１へ
の書き込みは、書き込み回路１２により行われる。書き
込み回路１２は列方向接続線ｔｂ毎に設けられ、外部か
ら書き込みが指示されるとデコーダ１１の出力によりそ
の１つがイネーブルとなって行アドレスと列アドレスの
交点のセルに１ビツトを記憶させる。トランジスタアレ
イ１は、ＥＰＲＯＭや不揮発性ＲＡＭまたは通常のＲＡ
Ｍなどいずれの型式で形成しても良い。
第４図（ａ）、（ｂ）は、１つのプリント基板に論理機
能を実現するためにプログラマブル論理素子を含むＩＣ
を実装した場合において、本実施例（ａ）と従来例（ｂ
）とを比較したものである。
能を実現するためにプログラマブル論理素子を含むＩＣ
を実装した場合において、本実施例（ａ）と従来例（ｂ
）とを比較したものである。
１３はプリント基板、１４はＣＰＵ （プロセッサ）−
ＩＣ１１５は本実施例のプログラマブル素子（ＰＬＤ）
、１００は従来のＰＬＡだけを含むプログラマブル素子
（ＰＬＤ）、１０１はＣＰＵ−Ｉ ＣＩ４用のメモリで
ある。（ａ）、（ｂ）を比較してわかるように、従来の
ＰＬＤ １００を使用する場合はＣＰＵ−ＩＣ１４用の
メモリ１０１が必要であったが、本実施例（ａ）によれ
ば、ＰＬＤＩ５の中にＣＰＵ−Ｉ Ｃ用のメモリを形成
することができる。従って、ＰＬＤ１５に論理を構成せ
ず使用しない部分があれば、メモリを構成して、（ｂ）
におけるメモリ１０１を省略することができる。
ＩＣ１１５は本実施例のプログラマブル素子（ＰＬＤ）
、１００は従来のＰＬＡだけを含むプログラマブル素子
（ＰＬＤ）、１０１はＣＰＵ−Ｉ ＣＩ４用のメモリで
ある。（ａ）、（ｂ）を比較してわかるように、従来の
ＰＬＤ １００を使用する場合はＣＰＵ−ＩＣ１４用の
メモリ１０１が必要であったが、本実施例（ａ）によれ
ば、ＰＬＤＩ５の中にＣＰＵ−Ｉ Ｃ用のメモリを形成
することができる。従って、ＰＬＤ１５に論理を構成せ
ず使用しない部分があれば、メモリを構成して、（ｂ）
におけるメモリ１０１を省略することができる。
その結果、プリント基板１３への実装数を減らすことが
でき、装置の小型化が図れる。このことはまた、ＰＬＤ
ｌ ５の使用効率を高めることにもなっている。
でき、装置の小型化が図れる。このことはまた、ＰＬＤ
ｌ ５の使用効率を高めることにもなっている。
なお、以上の実施例の中で述べたように、本発明はその
主旨に沿って種々に応用され、種々の実施態様を取り得
ることは当然である。
主旨に沿って種々に応用され、種々の実施態様を取り得
ることは当然である。
［発明の効果］
以上の説明で明らかなように、本発明のプログラマブル
論理素子によれば、以下のような効果を奏する。
論理素子によれば、以下のような効果を奏する。
（１）従来のプログラマブル論理素子では論理を構成せ
ずムダになっていたプログラマブル論理要素をメモリと
して利用できるため、素子としての使用効率を実質的に
向上することができる。
ずムダになっていたプログラマブル論理要素をメモリと
して利用できるため、素子としての使用効率を実質的に
向上することができる。
（２）メモリを用いる論理回路をワンチップで構成する
ことが可能となり、従来必要であった外付けのメモリ素
子を省略でき、実装効率を向上させることができる。
ことが可能となり、従来必要であった外付けのメモリ素
子を省略でき、実装効率を向上させることができる。
第１図は本発明のプログラマブル論理要素の一実施例を
示すブロック図、第２図はプログラマブル論理素子の構
成図、第３図はプログラマブル論理要素の呉体的な回路
構成図、第４図（ａ）、（ｂ）は本実施例（ａ）と従来
例（ｂ）とを比較したプログラマブル論理素子を含むＩ
Ｃの実装図である。 ｌ・・・トランジスタアレイ、２・・・ＰＬＡ入力回路
（第１の入力回路）、３・・・メモリ入力回路（第２の
入力回路）、４・・・プログラマブル配線、５・・・Ｐ
ＬＡ出力回路（第１の出力回路）、６・・・メモリ出力
回路（第２の出力回路）、８・・・プログラマブル論理
要素。 第２図 （ａ） ＋０１ （ｂ） 第４関
示すブロック図、第２図はプログラマブル論理素子の構
成図、第３図はプログラマブル論理要素の呉体的な回路
構成図、第４図（ａ）、（ｂ）は本実施例（ａ）と従来
例（ｂ）とを比較したプログラマブル論理素子を含むＩ
Ｃの実装図である。 ｌ・・・トランジスタアレイ、２・・・ＰＬＡ入力回路
（第１の入力回路）、３・・・メモリ入力回路（第２の
入力回路）、４・・・プログラマブル配線、５・・・Ｐ
ＬＡ出力回路（第１の出力回路）、６・・・メモリ出力
回路（第２の出力回路）、８・・・プログラマブル論理
要素。 第２図 （ａ） ＋０１ （ｂ） 第４関
Claims (1)
- 【特許請求の範囲】 トランジスタアレイと、 このトランジスタアレイを選択によりプログラマブル・
ロジック・アレイとする第１の入力回路および第１の出
力回路と、 前記トランジスタアレイを選択によりメモリとする第２
の入力回路および第２の出力回路とを備えたプログラマ
ブル論理要素を複数備え、 かつ、前記プログラマブル論理要素間を任意に結線する
プログラマブル配線を備えたことを特徴とするプログラ
マブル論理素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249184A JPH0191526A (ja) | 1987-10-02 | 1987-10-02 | プログラマブル論理素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249184A JPH0191526A (ja) | 1987-10-02 | 1987-10-02 | プログラマブル論理素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0191526A true JPH0191526A (ja) | 1989-04-11 |
Family
ID=17189151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249184A Pending JPH0191526A (ja) | 1987-10-02 | 1987-10-02 | プログラマブル論理素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191526A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6897679B2 (en) | 1991-09-03 | 2005-05-24 | Altera Corporation | Programmable logic array integrated circuits |
-
1987
- 1987-10-02 JP JP62249184A patent/JPH0191526A/ja active Pending
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