JPS6349812A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 この発明は、大容量のメモリ装置の消費電力が大きいの
を解決するために、複数のメモリでメモリ装置を構成し
、各メモリの電源線にスイッチ回路を付設し、所要メモ
リのスイッチ回路を接状態とし、低消費電力化を可能と
する。

〔産業上の利用分野〕

この発明は、大記憶容量を有するメモリ装置の制御方式
に関するものである。

最近、情報処理の分野で大記憶容量のメモリ装置が数多
く用いられている。特に、画像を処理する場合に、その
データ量が大きい関係から大容量のメモリ装置が用いら
れている。このメモリ装置は大型であるために、消費電
力が大きい。

〔従来の技術〕

従来、画像処理装置に用いられるような大容量のメモリ
装置は、電力の消費量を減少するために低電力型である
ＣＭＯ５のｉＣメモリを用いてこれに対処するという方
法が採用されている。

〔発明が解決しよう≧する問題点〕

一方、メモリ装置の高速性と信頼性とを要求することか
ら、バイポーラメモリを使用しようとすると、外部回路
も大型化し消費電力が大きくなるという問題と、画像デ
ータを格納したメモリ装置等は、読み／Ｗきの行われる
領域が限定され、他の領域はその場合不要であると云う
不都合があった。

この発明は、以上のような従来の状況から、消費電力が
少なく、しかも高速性の得られるメモリ制御方式の提供
を目的とするものである。

〔問題点を解決するための手段〕

この発明では、複数のメモリでメモリ装置を構成し、こ
の各メモリに電力を供給する電源線にスイッチ回路を付
設し、所要のメモリのスイッチ回路を接状態にする。

〔作用〕

メモリ装置内の作動するメモリのみに電力が供給され、
例え高速性、大電力を消費するメモリを用いても、消費
電力は削減される。

〔実施例〕

第１図は本発明を通用したメモリ制御方式を示すブロッ
ク図であり、メモリ装置１はメモリ１−１〜１−ｎの簗
合体で構成されている。この各メモリ１−１〜１−ｎは
所要単位の領域データをそれぞれ格納している。この各
メモリ１−１〜１−ｎに電力を供給する電源３と、電源
３と各メモリ１−１〜１−ｎの電源線３−１〜３−ｎ間
に接続されたスイッチ回路２−１〜２−ｎがそれぞれ設
けである。

さらに、メモリ装置１がアクセスされると、そのアクセ
スによって、スイッチ制御部４は、アドレスバス５を介
してアドレスを受けて、このアドレスを領域に持ってい
るメモリ、例えばメモリ１−２のスイッチ回路２−２を
接状態にし、他のスイッチ回路２−１．２−３〜２−ｎ
を断状態にする。

例えば、メモリ装置１をアクセスしたアドレスがメモリ
１−Ｌｉ２の境界にあると、スイッチ制御部４は、スイ
ッチ回路２−１　と２−２とを接状態とし、次のアドレ
スによって一方の使用されないメモリのスイッチ回路を
断状態とする。したがって、消費電力は使用されている
メモリのみであり、消費電力はメモリ装置を構成したメ
モリ数をｎとすると１／ｎとなる。

なお、使用するメモリは電源が断状態であっても記憶が
消去しないＥＦＲＯＭ　、不揮発性ＲＡＭ等であるか、
バッテリーバックアップされたメモリである。

〔効果〕

以上の説明から明らかなように、この発明によれば、高
速であるが消費電力の大きいメモリを複数使用して、容
易に低電力化の図れるものとなり、高速大容量のメモリ
装置を作製する上できわめて有効な効果を奏する。

【図面の簡単な説明】

第１図は本発明を適用したメモリ制御方式を示すブロッ
ク図である。 図において、１はメモリ装置、１−１〜１−ｎはメモリ
、２−１〜２−ｎはスイッチ回路、３は電源、３−１〜
３−ｎは電源線、４はスイッチ制御部を示す。 ４≧谷ぞＪ４ｔＪ用は７１巳ソｔ４漕７方珪叡ネ７フ−
Ｄ　ツ７＠第１図

Claims (1)

【特許請求の範囲】
1. 　複数のメモリ（１−１〜１−ｎ）で大記憶容量のメモ
   リ装置（１）を構成し、前記複数の各メモリの電源線に
   スイッチ回路（２−１〜２−ｎ）を付設し、前記メモリ
   装置（１）をアクセスする際に、前記スイッチ回路のう
   ち所要アドレスに該当するメモリのみのスイッチ回路を
   接状態として電源を供給するようにしたことを特徴とす
   るメモリ制御方式。