JPH0412859B2 - - Google Patents
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- JPH0412859B2 JPH0412859B2 JP60177786A JP17778685A JPH0412859B2 JP H0412859 B2 JPH0412859 B2 JP H0412859B2 JP 60177786 A JP60177786 A JP 60177786A JP 17778685 A JP17778685 A JP 17778685A JP H0412859 B2 JPH0412859 B2 JP H0412859B2
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- memory
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- memory chip
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- 230000015654 memory Effects 0.000 claims description 119
- 238000012546 transfer Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 3
- 238000012827 research and development Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
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- 230000001186 cumulative effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0884—Parallel mode, e.g. in parallel with main memory or CPU
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は一般に計算機のメモリに関し、具体的
には階層メモリ・システムに関する。
には階層メモリ・システムに関する。
Ｂ 従来技術
ほとんどすべての計算機システムは或る型のメ
モリを含でいる。計算機の応用に主として使用さ
れる型のメモリはランダム・アクセス・メモリ
（RAM）である。さらに大型のシステムでは追
加の直列メモリ、通常磁気テープもしくはデイス
クの形の大量のメモリを必要とする。簡単な計算
機システムでは、一乃至それ以上もメモリがプロ
セツサに直接接続され、プロセツサは選択された
メモリ装置に直接読取り及び書込みを行つてい
る。
モリを含でいる。計算機の応用に主として使用さ
れる型のメモリはランダム・アクセス・メモリ
（RAM）である。さらに大型のシステムでは追
加の直列メモリ、通常磁気テープもしくはデイス
クの形の大量のメモリを必要とする。簡単な計算
機システムでは、一乃至それ以上もメモリがプロ
セツサに直接接続され、プロセツサは選択された
メモリ装置に直接読取り及び書込みを行つてい
る。
しかしながら、階層メモリを使用する傾向が生
じた。階層メモリでは大きな上位レベルのメモリ
は直接プロセツサに接続されず、下位のレベルの
メモリにデータを転送し、これからデータを受取
つている。下位のレベルのメモリは上位レベルの
メモリだけでなく計算機に対してデータの授受を
行う。キヤツシユ・メモリは下位レベルのメモリ
の一例である。多重レベルのメモリの概念は、３
レベル以上のメモリに拡張出来る。
じた。階層メモリでは大きな上位レベルのメモリ
は直接プロセツサに接続されず、下位のレベルの
メモリにデータを転送し、これからデータを受取
つている。下位のレベルのメモリは上位レベルの
メモリだけでなく計算機に対してデータの授受を
行う。キヤツシユ・メモリは下位レベルのメモリ
の一例である。多重レベルのメモリの概念は、３
レベル以上のメモリに拡張出来る。
階層メモリの例は第２図に示されている。図で
２つのメモリ・カード１０及び１２は夫々下位レ
ベル・メモリ及び高位レベル・メモリを含んでい
る。各カード１０もしくは１２はメモリ・チツプ
装置１４及び１６を含んでいる。代表的には、下
位レベルのメモリ１０のメモリ・チツプ１４は上
位レベルのメモリ１２のメモリ・チツプ１６より
も高速であるが容量が小さい。従つて上位レベル
のメモリ１２は大量記憶に使用され、下位レベ
ル・メモリ１０はその高速アクセス性及びバツフ
ア能力が使用される。下位レベルのメモリ１０は
メモリ・チツプ１４から主ポート１８及び高速デ
ータチヤンネル２０を介してデータを計算機シス
テムに与える。下位レベル・メモリ１０は又上位
レベルのメモリ１２のＩ／Ｏポート２２に接続さ
れた副ポート２１を介して上位レベルのメモリ１
２にデータを与える。副ポート２１とＩ／Ｏポー
ト２２はレベル間チヤンネル２４によつて接続さ
れている。２つのチヤンネル２０及び２４上のデ
ータ転送は両方向に行われる。代表的な設計で
は、下位レベル・メモリ１０は一時にそのポート
１８及び２１の一方だけを動作出来る。即ち下位
レベル・メモリ１０はデータ・チヤンネル２０に
よつて計算機システムをアクセスするための主ポ
ート１８を選択するか、もしくはレベル間チヤン
ネル２４によつて上位レベルのメモリ１２にアク
セスするための副ポート２１を選択する。デー
タ・チヤンネル２０は通常計算機システムに整合
した高速度チヤンネルで、並列バスである。これ
に対して、レベル間チヤンネル２４は異なるチヤ
ンネルの容量を有する。下位レベル・メモリ１０
は２つのチヤンネル２０及び２４上の異なるデー
タ率間の緩衝域を与える。
２つのメモリ・カード１０及び１２は夫々下位レ
ベル・メモリ及び高位レベル・メモリを含んでい
る。各カード１０もしくは１２はメモリ・チツプ
装置１４及び１６を含んでいる。代表的には、下
位レベルのメモリ１０のメモリ・チツプ１４は上
位レベルのメモリ１２のメモリ・チツプ１６より
も高速であるが容量が小さい。従つて上位レベル
のメモリ１２は大量記憶に使用され、下位レベ
ル・メモリ１０はその高速アクセス性及びバツフ
ア能力が使用される。下位レベルのメモリ１０は
メモリ・チツプ１４から主ポート１８及び高速デ
ータチヤンネル２０を介してデータを計算機シス
テムに与える。下位レベル・メモリ１０は又上位
レベルのメモリ１２のＩ／Ｏポート２２に接続さ
れた副ポート２１を介して上位レベルのメモリ１
２にデータを与える。副ポート２１とＩ／Ｏポー
ト２２はレベル間チヤンネル２４によつて接続さ
れている。２つのチヤンネル２０及び２４上のデ
ータ転送は両方向に行われる。代表的な設計で
は、下位レベル・メモリ１０は一時にそのポート
１８及び２１の一方だけを動作出来る。即ち下位
レベル・メモリ１０はデータ・チヤンネル２０に
よつて計算機システムをアクセスするための主ポ
ート１８を選択するか、もしくはレベル間チヤン
ネル２４によつて上位レベルのメモリ１２にアク
セスするための副ポート２１を選択する。デー
タ・チヤンネル２０は通常計算機システムに整合
した高速度チヤンネルで、並列バスである。これ
に対して、レベル間チヤンネル２４は異なるチヤ
ンネルの容量を有する。下位レベル・メモリ１０
は２つのチヤンネル２０及び２４上の異なるデー
タ率間の緩衝域を与える。
第２図のメモリ・システムの欠点は２つのポー
ト１８及び２１が同時にメモリ・チツプ１４にア
クセス出来ない点にある。データが読取りもしく
は書込みモードのいずれであれ副ポート２１を介
してアクセスされている間には、メモリ・チツプ
１４はデータ・チヤンネル２０によつてアクセス
出来ず、従つて高速度計算機システムの動作に影
響を与える。他の欠点は第２のポート２１を介し
て直列にアクセスしている間に、チツプの固有の
サイクル時間、指定されたレベルの電力をメモ
リ・チツプ１４及びその支援回路の全体に、換言
すると、第２のポートからのアクセスに関係ない
部分も含めた全体に供給しなければならない点に
ある。その結果、第２図のメモリ・システムは動
作が遅く、また余分の電力供給を必要とする。
ト１８及び２１が同時にメモリ・チツプ１４にア
クセス出来ない点にある。データが読取りもしく
は書込みモードのいずれであれ副ポート２１を介
してアクセスされている間には、メモリ・チツプ
１４はデータ・チヤンネル２０によつてアクセス
出来ず、従つて高速度計算機システムの動作に影
響を与える。他の欠点は第２のポート２１を介し
て直列にアクセスしている間に、チツプの固有の
サイクル時間、指定されたレベルの電力をメモ
リ・チツプ１４及びその支援回路の全体に、換言
すると、第２のポートからのアクセスに関係ない
部分も含めた全体に供給しなければならない点に
ある。その結果、第２図のメモリ・システムは動
作が遅く、また余分の電力供給を必要とする。
なお、本願と出願人を同じくする米国特許出願
第405812号（1982年８月６日出願）米国特許出願
第626564号（1984年６月29日出願）は階層メモ
リ・システムでの２ポート・メモリ・チツプの使
用を開示している。
第405812号（1982年８月６日出願）米国特許出願
第626564号（1984年６月29日出願）は階層メモ
リ・システムでの２ポート・メモリ・チツプの使
用を開示している。
Ｃ 発明が解決しようとする課題
本発明の目的は階層メモリ・システムにおい
て、下位レベルのメモリへの同時多重アクセスを
与える事にある。
て、下位レベルのメモリへの同時多重アクセスを
与える事にある。
すなわち、下位レベルのメモリに対し、外部か
ら独立に、例えば異なるデータ率で直列もしくは
並列に、しかも同時にアクセスできるようにし、
それによつて階層メモリ・システムの全体的性能
を高めることを目的とする。
ら独立に、例えば異なるデータ率で直列もしくは
並列に、しかも同時にアクセスできるようにし、
それによつて階層メモリ・システムの全体的性能
を高めることを目的とする。
Ｄ 課題を解決するための手段
本発明は、次のような構成に特徴を有する。
上位レベルのメモリである第１のメモリ・チツ
プと、下位レベルでかつ上記上位レベルのメモリ
よりも高速のメモリである第２のメモリ・チツプ
と該第２のメモリ・チツプを上記第１のメモリ・
チツプに接続する第１のチヤンネルと、該第１の
チヤンネルとは異なるデータ率を有し該第２のメ
モリ・チツプを外部に接続する第２のチヤンネル
とを含む、少なくとも２レベルの階層メモリ・シ
ステムであつて、 上記第２のメモリ・チツプは、 第１のバツフア・メモリを備えたメモリ・アレ
イと、第２のバツフア・メモリとしてのマスタ・
レジスタ及びスレーブ・レジスタとを有し、 上記第２のバツフア・メモリは上記第１のバツ
フア・メモリに接続され、 上記スレーブ・レジスタは上記マスタ・レジス
タ及び上記第１のメモリ・チツプにデータを双方
向に転送可能に接続されており、 上記階層メモリ・システムは更に、 メモリ情報の全行を上記第１のメモリ・チツプ
と上記第２のメモリ・チツプの上記スレーブ・レ
ジスタ間で選択された方向に直列に転送するため
の手段と、 上記メモリアレイと上記第１のバツフア・メモ
リの間でメモリ情報の全行をランダムにアクセス
して同時に選択された方向に転送するための手段
と、 上記マスタ・レジスタと上記スレーブ・レジス
タ間で情報を転送するための手段と、 上記第１のバツフア・メモリと上記第２のバツ
フア・メモリを上記第２のメモリ・チツプの外部
からアクセスするための手段、 とを有している階層メモリ・システム。
プと、下位レベルでかつ上記上位レベルのメモリ
よりも高速のメモリである第２のメモリ・チツプ
と該第２のメモリ・チツプを上記第１のメモリ・
チツプに接続する第１のチヤンネルと、該第１の
チヤンネルとは異なるデータ率を有し該第２のメ
モリ・チツプを外部に接続する第２のチヤンネル
とを含む、少なくとも２レベルの階層メモリ・シ
ステムであつて、 上記第２のメモリ・チツプは、 第１のバツフア・メモリを備えたメモリ・アレ
イと、第２のバツフア・メモリとしてのマスタ・
レジスタ及びスレーブ・レジスタとを有し、 上記第２のバツフア・メモリは上記第１のバツ
フア・メモリに接続され、 上記スレーブ・レジスタは上記マスタ・レジス
タ及び上記第１のメモリ・チツプにデータを双方
向に転送可能に接続されており、 上記階層メモリ・システムは更に、 メモリ情報の全行を上記第１のメモリ・チツプ
と上記第２のメモリ・チツプの上記スレーブ・レ
ジスタ間で選択された方向に直列に転送するため
の手段と、 上記メモリアレイと上記第１のバツフア・メモ
リの間でメモリ情報の全行をランダムにアクセス
して同時に選択された方向に転送するための手段
と、 上記マスタ・レジスタと上記スレーブ・レジス
タ間で情報を転送するための手段と、 上記第１のバツフア・メモリと上記第２のバツ
フア・メモリを上記第２のメモリ・チツプの外部
からアクセスするための手段、 とを有している階層メモリ・システム。
本発明によれば、下位レベルのメモリ・チツプ
が２ポート・メモリ・チツプである階層メモリ・
システムが与えられる。データは下位レベルのメ
モリ・チツプ内の第１のバツフア・メモリと第２
のバツフア・メモリ間で転送出来る。第１のバツ
フア・メモリ及び第２のバツフア・メモリはチツ
プの外部から、各々独立に時分割多重にアクセス
される。第１のバツフア・メモリへの並列アクセ
スは高速の計算機システムもしくはさらに下位レ
ベルの高速メモリへのアクセスに使用される。第
２のバツフア・メモリへのアクセスは直列に行わ
れ、低速上位レベルのメモリに対して使用され
る。このようにチヤンネルのデータ率に応じて直
列アクセスと並列アクセスを使い分けることによ
り、データの転送効率を高めることが出来る。
が２ポート・メモリ・チツプである階層メモリ・
システムが与えられる。データは下位レベルのメ
モリ・チツプ内の第１のバツフア・メモリと第２
のバツフア・メモリ間で転送出来る。第１のバツ
フア・メモリ及び第２のバツフア・メモリはチツ
プの外部から、各々独立に時分割多重にアクセス
される。第１のバツフア・メモリへの並列アクセ
スは高速の計算機システムもしくはさらに下位レ
ベルの高速メモリへのアクセスに使用される。第
２のバツフア・メモリへのアクセスは直列に行わ
れ、低速上位レベルのメモリに対して使用され
る。このようにチヤンネルのデータ率に応じて直
列アクセスと並列アクセスを使い分けることによ
り、データの転送効率を高めることが出来る。
Ｅ 実施例
本発明は階層メモリに２ポート・メモリ・チツ
プを使用する。
プを使用する。
本発明に特に使用される２ポート・メモリ・シ
ステム２５が第１図に示されている。この型のチ
ツプは1984年７月刊アイ・ビー・エム・ジヤーナ
ル・オブ・リサーチ・アンド・デベロツプメント
第28巻、第４号の第379頁乃至第392頁のアール・
マトリツクス等の技術論文「全点アドレス可能な
ラスタ表示メモリ」（R.Matrick et al.“All
point Addressable Raster Display Memory”
IBM Journal of Research and Development，
Vol.28，No.４，July 1984，pp 379−392）に開
示されている。データは128ビツトの長語として
メモリ装置２６中に記憶されている。各128ビツ
ト語は行アドレスによつてランダムにアクセスさ
れる。個々の語はメモリ装置２６に対するバツフ
アとして働く感知増幅器兼ラツチ２８を介してア
クセスされる。ラツチ２８中の128ビツトの語は
さらに代表的には２ビツト乃至４ビツトの小さな
バイトに分割される。ラツチ２８中の各々のバイ
トは列アドレスによつてアクセスされ、４ビツト
幅の主ポートへの転送もしくはこれからの転送が
行われる。128ビツト語のデータ又はラツチ２８
及びマスタ・レジスタ３０間で並列に転送出来
る。ラツチ２８からの転送語を切離すためスレー
ブ・レジスタ３２によつてアクセスされたマス
タ・レジスタ３０は、128ビツト語を並列に転送
する。選択回路がスレーブ・レジスタ３２を制御
し、スレーブ・レジスタ３２が副ポートによつて
直列にアクセスされる。これ迄に説明された転送
はすべて両方向に行われる。
ステム２５が第１図に示されている。この型のチ
ツプは1984年７月刊アイ・ビー・エム・ジヤーナ
ル・オブ・リサーチ・アンド・デベロツプメント
第28巻、第４号の第379頁乃至第392頁のアール・
マトリツクス等の技術論文「全点アドレス可能な
ラスタ表示メモリ」（R.Matrick et al.“All
point Addressable Raster Display Memory”
IBM Journal of Research and Development，
Vol.28，No.４，July 1984，pp 379−392）に開
示されている。データは128ビツトの長語として
メモリ装置２６中に記憶されている。各128ビツ
ト語は行アドレスによつてランダムにアクセスさ
れる。個々の語はメモリ装置２６に対するバツフ
アとして働く感知増幅器兼ラツチ２８を介してア
クセスされる。ラツチ２８中の128ビツトの語は
さらに代表的には２ビツト乃至４ビツトの小さな
バイトに分割される。ラツチ２８中の各々のバイ
トは列アドレスによつてアクセスされ、４ビツト
幅の主ポートへの転送もしくはこれからの転送が
行われる。128ビツト語のデータ又はラツチ２８
及びマスタ・レジスタ３０間で並列に転送出来
る。ラツチ２８からの転送語を切離すためスレー
ブ・レジスタ３２によつてアクセスされたマス
タ・レジスタ３０は、128ビツト語を並列に転送
する。選択回路がスレーブ・レジスタ３２を制御
し、スレーブ・レジスタ３２が副ポートによつて
直列にアクセスされる。これ迄に説明された転送
はすべて両方向に行われる。
２ポート・メモリ・チツプ２５では、スレー
ブ・レジスタ３２は副ポートを介して、主ポート
によるラツチ２８のアクセスとは独立してアクセ
スされる。例えば、語はメモリ装置２６からラツ
チ２８に読取られ、次にマスタ・レジスタ３０か
らスレーブ・レジスタ３２に転送される。その
後、この語はスレーブ・レジスタ３２から副ポー
トによつて直列に読出される。副ポートによる直
列アクセスと同時にラツチ２８は主ポートによつ
てアクセス出来る。追加の語はメモリ装置２６か
らラツチ２８に読取られ、次に主ポートから出力
されるが、この動作はすべてスレーブ・レジスタ
３２中の単一の語が副ポートから読取られる間に
行われる。さらに多くの語が主ポートからメモリ
装置２６に読込まれ、この間に副ポートは書込み
を行う事が出来る。かなり高速なチツプの場合に
は、主ポートによる並列アクセスは一語当り80−
150n秒のサイクル率で動作するが副ポートによ
る直列アクセスはピツト当り20n秒のサイクル率
を越える事はない。128ビツト語の場合には、副
ポートは一語当り1.56μ秒でサイクル動作を行う。
この様にして副ポートを介して一つの完全な語が
アクセスされるのと同時に主ポートから高データ
率のデータのアクセスが可能である。
ブ・レジスタ３２は副ポートを介して、主ポート
によるラツチ２８のアクセスとは独立してアクセ
スされる。例えば、語はメモリ装置２６からラツ
チ２８に読取られ、次にマスタ・レジスタ３０か
らスレーブ・レジスタ３２に転送される。その
後、この語はスレーブ・レジスタ３２から副ポー
トによつて直列に読出される。副ポートによる直
列アクセスと同時にラツチ２８は主ポートによつ
てアクセス出来る。追加の語はメモリ装置２６か
らラツチ２８に読取られ、次に主ポートから出力
されるが、この動作はすべてスレーブ・レジスタ
３２中の単一の語が副ポートから読取られる間に
行われる。さらに多くの語が主ポートからメモリ
装置２６に読込まれ、この間に副ポートは書込み
を行う事が出来る。かなり高速なチツプの場合に
は、主ポートによる並列アクセスは一語当り80−
150n秒のサイクル率で動作するが副ポートによ
る直列アクセスはピツト当り20n秒のサイクル率
を越える事はない。128ビツト語の場合には、副
ポートは一語当り1.56μ秒でサイクル動作を行う。
この様にして副ポートを介して一つの完全な語が
アクセスされるのと同時に主ポートから高データ
率のデータのアクセスが可能である。
本発明の一つの実施例は第３図に示された様に
階層メモリ・システムに２ポート・メモリ・チツ
プ２５を使用する。第１図の素子と類似の素子は
同一の参照が付されており、詳細な説明は省略す
る。２ポート・メモリ・システム２５は下位レベ
ルのメモリ・カード４０に含まれている。マス
タ・レジスタ３０及びアドレス線及び選択線も第
１図と同じ構成である。（第３図にはあからさま
には示されていない）。メモリ・チツプ２５の主
ポートは第１のＩ／Ｏポート４２を介して計算機
システムに接続されたデータ・チヤンネル２０に
接続されている。このＩ／Ｏポート４２は説明さ
れたメモリ・チツプ２５の場合、現在の技術では
４ビツト幅迄である。メモリ・チツプ２５の副ポ
ートは第２のＩ／Ｏポート４４を介してレベル間
チヤンネル２４、次に上位レベル・メモリ１２に
接続されている。
階層メモリ・システムに２ポート・メモリ・チツ
プ２５を使用する。第１図の素子と類似の素子は
同一の参照が付されており、詳細な説明は省略す
る。２ポート・メモリ・システム２５は下位レベ
ルのメモリ・カード４０に含まれている。マス
タ・レジスタ３０及びアドレス線及び選択線も第
１図と同じ構成である。（第３図にはあからさま
には示されていない）。メモリ・チツプ２５の主
ポートは第１のＩ／Ｏポート４２を介して計算機
システムに接続されたデータ・チヤンネル２０に
接続されている。このＩ／Ｏポート４２は説明さ
れたメモリ・チツプ２５の場合、現在の技術では
４ビツト幅迄である。メモリ・チツプ２５の副ポ
ートは第２のＩ／Ｏポート４４を介してレベル間
チヤンネル２４、次に上位レベル・メモリ１２に
接続されている。
上位レベルのメモリ１２がレベル間チヤンネル
２４を介してスレーブ・レジスタ３２をアクセス
するのと同時に、計算機システムがチヤンネル２
０を介してラツチ２８にアクセスできる。従つて
メモリ装置２６と計算機システム間でいくつかの
語がアクセスされている間に、スレーブ・レジス
タ３２と上位レベル・メモリ１２間では、レベル
間チヤネンネル２４を介して、一つの語が直列
に、比較低速にアクセスされる。アクセスは読取
り及び書込みの任意の組合せでよい。勿論、スレ
ーブ・レジスタ３２へのアクセスが完了すると、
スレーブ・レジスタ３２へのその後のアクセス
は、メモリ・アレイ２６からの読取りもしくはこ
れへ書込みになる。
２４を介してスレーブ・レジスタ３２をアクセス
するのと同時に、計算機システムがチヤンネル２
０を介してラツチ２８にアクセスできる。従つて
メモリ装置２６と計算機システム間でいくつかの
語がアクセスされている間に、スレーブ・レジス
タ３２と上位レベル・メモリ１２間では、レベル
間チヤネンネル２４を介して、一つの語が直列
に、比較低速にアクセスされる。アクセスは読取
り及び書込みの任意の組合せでよい。勿論、スレ
ーブ・レジスタ３２へのアクセスが完了すると、
スレーブ・レジスタ３２へのその後のアクセス
は、メモリ・アレイ２６からの読取りもしくはこ
れへ書込みになる。
この場合のアクセスは必然的にラツチ２８を含
み従つて主ポートを介する計算機システムへのア
クセスは必然的に中断される。しかしながら、こ
の主ポートの中断は副ポートによるメモリ・チツ
プ２５への全アクセス時間のわずかな部分にすぎ
ない。すなわち、前述したように主ポートによる
並列アクセスと副ポートを介した直列アクセスの
各サイクル率の比はきわめて大きく、従つて主ポ
ートのアクセスを中断してマスタ・レジスタ３０
がラツチ２８をアクセスするための時間は相対的
に短いものをなる。この主ポート及び副ポートの
多重動作は２レベル間のデータ転送によつて生ず
るかなりの待ち時間をなくし、階層メモリ・シス
テムの全体的性能を著しく改善する。
み従つて主ポートを介する計算機システムへのア
クセスは必然的に中断される。しかしながら、こ
の主ポートの中断は副ポートによるメモリ・チツ
プ２５への全アクセス時間のわずかな部分にすぎ
ない。すなわち、前述したように主ポートによる
並列アクセスと副ポートを介した直列アクセスの
各サイクル率の比はきわめて大きく、従つて主ポ
ートのアクセスを中断してマスタ・レジスタ３０
がラツチ２８をアクセスするための時間は相対的
に短いものをなる。この主ポート及び副ポートの
多重動作は２レベル間のデータ転送によつて生ず
るかなりの待ち時間をなくし、階層メモリ・シス
テムの全体的性能を著しく改善する。
第２図に示す従来の階層メモリ・システムと比
較して、本発明はいくつかの利点を与える。先づ
メモリ・チツプ２５の主副２つのポートへの同時
アクセスが上記したようにメモリ・システムの性
能を著しく改善する。
較して、本発明はいくつかの利点を与える。先づ
メモリ・チツプ２５の主副２つのポートへの同時
アクセスが上記したようにメモリ・システムの性
能を著しく改善する。
また、副ポートだけがアクセスされスレーブ・
レジスタ３２とメモリ装置２６間にデータが転送
されない時には、主ポートに関連する回路（Ｉ／
Ｏポート４２及び感知増幅器兼ラツチ２８）の電
力は遮断される。この電力遮断によつて下位レベ
ルのメモリ・カード４０の平均及びピーク電力レ
ベルの両方が減少する。この電力の削減は通常の
方法の場合よりも動作温度を減少させる。この温
度の減少は約10℃であると予想される。電力の遮
断のため、下位レベルのメモリ４０は信頼性が改
善され、累積故障が役20％減少する事が予想され
る。上位レベルのメモリ１２のメモリ・チツプ１
６に直列メモリを使用する事によつてコストの減
少が与えられる。それは直列アクセス・メモリが
RAMよりも低コストで製造されるからである。
なお、第３図の下位レベル・メモリ４０は単一の
メモリ・チツプ２５を含むものとして説明された
が、本発明は夫々Ｉ／Ｏポート４２及び４４に接
続される２つのポートを有する複数のメモリ・チ
ツプより成る下位レベル・メモリ４０にも適用出
来る。これ等の複数のメモリ・チツプはアドレス
によつて個別にアドレス出来るか、もしくは１つ
のアドレスされた語について異なるビツトを与え
るように並列に動作できる。
レジスタ３２とメモリ装置２６間にデータが転送
されない時には、主ポートに関連する回路（Ｉ／
Ｏポート４２及び感知増幅器兼ラツチ２８）の電
力は遮断される。この電力遮断によつて下位レベ
ルのメモリ・カード４０の平均及びピーク電力レ
ベルの両方が減少する。この電力の削減は通常の
方法の場合よりも動作温度を減少させる。この温
度の減少は約10℃であると予想される。電力の遮
断のため、下位レベルのメモリ４０は信頼性が改
善され、累積故障が役20％減少する事が予想され
る。上位レベルのメモリ１２のメモリ・チツプ１
６に直列メモリを使用する事によつてコストの減
少が与えられる。それは直列アクセス・メモリが
RAMよりも低コストで製造されるからである。
なお、第３図の下位レベル・メモリ４０は単一の
メモリ・チツプ２５を含むものとして説明された
が、本発明は夫々Ｉ／Ｏポート４２及び４４に接
続される２つのポートを有する複数のメモリ・チ
ツプより成る下位レベル・メモリ４０にも適用出
来る。これ等の複数のメモリ・チツプはアドレス
によつて個別にアドレス出来るか、もしくは１つ
のアドレスされた語について異なるビツトを与え
るように並列に動作できる。
第３図の下位レベルのメモリ４０のメモリ組織
はスレーブ・レジスタ３２がメモリ装置２６と同
じメモリ・チツプ上に存在しない時には適切でな
い事に注意されたい。この様なオフ・チツプのス
レーブ・レジスタはメモリ・カードとオフ・チツ
プ・スレーブ・レジスタを接続するのに過度に多
くのＩ／Ｏピンを必要とする。さらにチツプの境
界を横切つてデータの多くのビツトを同時に転送
するので電力が急増する。
はスレーブ・レジスタ３２がメモリ装置２６と同
じメモリ・チツプ上に存在しない時には適切でな
い事に注意されたい。この様なオフ・チツプのス
レーブ・レジスタはメモリ・カードとオフ・チツ
プ・スレーブ・レジスタを接続するのに過度に多
くのＩ／Ｏピンを必要とする。さらにチツプの境
界を横切つてデータの多くのビツトを同時に転送
するので電力が急増する。
上述の実施例はラツチ２８及びスレーブ・レジ
スタ３２間でデータの制御された転送を仮定して
いる。しかしながらデータの流れが予想される或
る応用では、主ポートによるメモリ装置２６のア
クセスを指定して、データの自動転送を行い、ス
レーブ・レジスタ３２が副ポートを介して対応す
るアクセスを行う事が出来る。
スタ３２間でデータの制御された転送を仮定して
いる。しかしながらデータの流れが予想される或
る応用では、主ポートによるメモリ装置２６のア
クセスを指定して、データの自動転送を行い、ス
レーブ・レジスタ３２が副ポートを介して対応す
るアクセスを行う事が出来る。
Ｆ 発明の効果
本発明によれば、階層メモリ・システムにおい
て、下位レベルのメモリに対する第１、第２のバ
ツフア・メモリを設け時分割多重、とし、データ
率に応じて直列並列アクセスを採用することによ
り、２レベル間のデータ転送のための待ち時間を
大幅に減少させ、メモリ・システムの全体的な性
能を著しく改善することができる。
て、下位レベルのメモリに対する第１、第２のバ
ツフア・メモリを設け時分割多重、とし、データ
率に応じて直列並列アクセスを採用することによ
り、２レベル間のデータ転送のための待ち時間を
大幅に減少させ、メモリ・システムの全体的な性
能を著しく改善することができる。
第１図は本発明に使用される２ポート・メモ
リ・チツプの概略図である。第２図は従来の階層
メモリ・システムのブロツク図である。第３図は
本発明の階層メモリの一実施例のブロツク図であ
る。 １０……下位レベル・メモリ、１２……上位レ
ベル・メモリ、１４……メモリ・チツプ、１６…
…メモリ・チツプ、１８……主ポート、２０……
データ・チヤネル、２１……副ポート、２２……
Ｉ／Ｏポート、２４……レベル間チヤンネル、２
５……２ポート・メモリ・チツプ、２６……メモ
リ装置、２８……感知増幅器兼ラツチ、３０……
マスタ・レジスタ、３２……スレーブ・レジス
タ、４０……下位レベル・メモリ・ガート、４２
……第１のＩ／Ｏポート、４４……第２のＩ／Ｏ
ポート。
リ・チツプの概略図である。第２図は従来の階層
メモリ・システムのブロツク図である。第３図は
本発明の階層メモリの一実施例のブロツク図であ
る。 １０……下位レベル・メモリ、１２……上位レ
ベル・メモリ、１４……メモリ・チツプ、１６…
…メモリ・チツプ、１８……主ポート、２０……
データ・チヤネル、２１……副ポート、２２……
Ｉ／Ｏポート、２４……レベル間チヤンネル、２
５……２ポート・メモリ・チツプ、２６……メモ
リ装置、２８……感知増幅器兼ラツチ、３０……
マスタ・レジスタ、３２……スレーブ・レジス
タ、４０……下位レベル・メモリ・ガート、４２
……第１のＩ／Ｏポート、４４……第２のＩ／Ｏ
ポート。
Claims (1)
- 【特許請求の範囲】 １ 上位レベルのメモリである第１のメモリ・チ
ツプと、下位レベルでかつ上記上位レベルのメモ
リより高速のメモリである第２のメモリ・チツプ
と、該第２のメモリ・チツプを上記第１のメモ
リ・チツプに接続する第１のチヤンネルと、該第
１のチヤンネルとは異なるデータ率を有し該第２
のメモリ・チツプを外部に接続する第２のチヤン
ネルとを含む、少なくとも２レベルの階層メモ
リ・システムであつて、 上記第２のメモリ・チツプは、 第１のバツフア・メモリを備えたメモリ・アレ
イと、第２のバツフア・メモリとしてのマスタ・
レジスタ及びスレーブ・レジスタとを有し、 上記第２のバツフア・メモリは上記第１のバツ
フア・メモリに接続され、 上記スレーブ・レジスタは上記マスタ・レジス
タ及び上記第１のメモリ・チツプにデータを双方
向に転送可能に接続されており、 上記階層メモリ・システムは更に、 メモリ情報の全行を上記第１のメモリ・チツプ
と上記第２のメモリ・チツプの上記スレーブ・レ
ジスタ間で選択された方向に直列に転送するため
の手段と、 上記メモリアレイと上記第１のバツフア・メモ
リの間でメモリ情報の全行をランダムにアクセス
して同時に選択された方向に転送するための手段
と、 上記マスタ・レジスタと上記スレーブ・レジス
タ間で情報を転送するための手段と、 上記第１のバツフア・メモリと上記第２のバツ
フア・メモリを上記第２のメモリ・チツプの外部
からアクセスするための手段、 とを有していることを特徴とする階層メモリ・シ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/687,807 US4633440A (en) | 1984-12-31 | 1984-12-31 | Multi-port memory chip in a hierarchical memory |
| US687807 | 1991-04-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161562A JPS61161562A (ja) | 1986-07-22 |
| JPH0412859B2 true JPH0412859B2 (ja) | 1992-03-05 |
Family
ID=24761934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177786A Granted JPS61161562A (ja) | 1984-12-31 | 1985-08-14 | 階層メモリ・システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4633440A (ja) |
| EP (1) | EP0187289A3 (ja) |
| JP (1) | JPS61161562A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
| US4813015A (en) * | 1986-03-12 | 1989-03-14 | Advanced Micro Devices, Inc. | Fracturable x-y storage array using a ram cell with bidirectional shift |
| US6112287A (en) | 1993-03-01 | 2000-08-29 | Busless Computers Sarl | Shared memory multiprocessor system using a set of serial links as processors-memory switch |
| FR2624631B1 (fr) * | 1987-12-14 | 1990-05-04 | Centre Nat Rech Scient | Systeme multiprocesseur, procede d'echange d'informations mis en oeuvre et composant memoire multiport serie susceptible d'equiper ledit systeme |
| FR2626692B1 (fr) * | 1988-02-01 | 1995-01-13 | Busby George | Architecture parallele multiprocesseur |
| US5329489A (en) * | 1988-03-31 | 1994-07-12 | Texas Instruments Incorporated | DRAM having exclusively enabled column buffer blocks |
| US4937781A (en) * | 1988-05-13 | 1990-06-26 | Dallas Semiconductor Corporation | Dual port ram with arbitration status register |
| US5093809A (en) * | 1989-04-21 | 1992-03-03 | Siemens Aktiengesellschaft | Static memory having pipeline registers |
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| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
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| US6161167A (en) * | 1997-06-27 | 2000-12-12 | Advanced Micro Devices, Inc. | Fully associate cache employing LRU groups for cache replacement and mechanism for selecting an LRU group |
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| US6748492B1 (en) * | 2000-08-07 | 2004-06-08 | Broadcom Corporation | Deterministic setting of replacement policy in a cache through way selection |
| US6848024B1 (en) * | 2000-08-07 | 2005-01-25 | Broadcom Corporation | Programmably disabling one or more cache entries |
| US6748495B2 (en) | 2001-05-15 | 2004-06-08 | Broadcom Corporation | Random generator |
| US7266587B2 (en) * | 2002-05-15 | 2007-09-04 | Broadcom Corporation | System having interfaces, switch, and memory bridge for CC-NUMA operation |
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| US10649680B2 (en) | 2015-04-30 | 2020-05-12 | Hewlett Packard Enterprise Development Lp | Dual-port non-volatile dual in-line memory modules |
| US10157017B2 (en) | 2015-04-30 | 2018-12-18 | Hewlett Packard Enterprise Development Lp | Replicating data using dual-port non-volatile dual in-line memory modules |
| WO2017192759A1 (en) * | 2016-05-03 | 2017-11-09 | Rambus Inc. | Memory component with efficient write operations |
| US11416422B2 (en) | 2019-09-17 | 2022-08-16 | Micron Technology, Inc. | Memory chip having an integrated data mover |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586571A (ja) * | 1981-07-03 | 1983-01-14 | Nec Corp | デ−タ処理装置 |
| JPS589273A (ja) * | 1981-07-07 | 1983-01-19 | Nec Corp | デ−タ処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4402067A (en) * | 1978-02-21 | 1983-08-30 | Moss William E | Bidirectional dual port serially controlled programmable read-only memory |
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| US4541075A (en) * | 1982-06-30 | 1985-09-10 | International Business Machines Corporation | Random access memory having a second input/output port |
| US4489381A (en) * | 1982-08-06 | 1984-12-18 | International Business Machines Corporation | Hierarchical memories having two ports at each subordinate memory level |
-
1984
- 1984-12-31 US US06/687,807 patent/US4633440A/en not_active Expired - Lifetime
-
1985
- 1985-08-14 JP JP60177786A patent/JPS61161562A/ja active Granted
- 1985-12-10 EP EP85115711A patent/EP0187289A3/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586571A (ja) * | 1981-07-03 | 1983-01-14 | Nec Corp | デ−タ処理装置 |
| JPS589273A (ja) * | 1981-07-07 | 1983-01-19 | Nec Corp | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0187289A3 (en) | 1989-05-03 |
| US4633440A (en) | 1986-12-30 |
| EP0187289A2 (en) | 1986-07-16 |
| JPS61161562A (ja) | 1986-07-22 |
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