JPS61161562A - 階層メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般に計算機のメモリに関し、具体的には階層
メモリ・システムに関する。

Ｂ、開示の概要 本発明の階層メモリ・システムは下位レベルのメモリか
らデータが直列に上位レベルのメモリに転送され、並列
にさらに下位レベルのメモＩＪ　Ｋ転送される。下位レ
ベルのメモリはメモリ装置（メモリ・アレ身）、さらに
下位のレベルのメモリ及び直列バッファに並列にアクセ
スするための広いバッファを有する２ポート・メモリ・
チップを含む。直列バッファは上位レベルのメモリに直
列にアクセスし、同時に広いバッファにアクセスする。

Ｃ９従来技術 はとんどすべての計算機システムは成る型のメモリを含
んでいる。計算機の応用に主として使用される型のメモ
リはランダム・アクセス・メモリ（ＲＡＭ）である。さ
らに大型のシステムでは追加の直列メモ１ハ通常磁気テ
ープもしくはディスクの形の大量のメモリを必要とする
。簡単な計算機システムでは、−乃至それ以上のメモリ
がプロセッサに直接接続され、プロセッサは選択された
メモリ装置に直接読取、シ及び書込みを行っている。

しかしながら、階層メモリを使用する傾向が生じた。階
層メモリでは大きな上位レベルのメモリは直接プロセッ
サに接続されず、下位のレベルのメモリにデータを転送
し、これからデータを受取っている。下位のレベルのメ
モリは上位レベルのメモリだけでなく計算機に対してデ
ータの授受を行う。キャッシュ・メモリは下位レベルの
メモリの一例である。多重レベルのメモリの概念は、３
レベル以上のメモリに拡張出来る。

階層メモリの例は第２図に示されている。図で２つのメ
モリ・カード１０及び１２は夫々下位レベル・メモリ及
び高位レベル・メモリを含んでいる。各カード１０もし
くは１２はメモリ・チップ装置１４及び１６を含んでい
る。代表的には、下位レベルのメモリド０のメモリ・チ
ップ１４は上位レベルのメモリ１２のメモリ・チップ１
６よシも高速であるが容量が小さい。従って上位レベル
のメモリ１２は大量記憶に使用され、下位レベル書メモ
リ１０はその高速アクセス性成ヒバッファ能力が使用さ
れる。下位レベルのメモリ１ｏはメモリ・チップ１４か
ら主ポート１８及び高速データチャンネル２０を介して
データを計算機システムに与える。下位レベル・メモＩ
Ｊ　１０は又上位レベルのメモリ１２のＩ１０ポート２
２に接続された副ポート２１を介して上位レベルのメモ
リ１２にデータを与える。副ボート２１とＩ１０ポート
２２はレベル間チャンネル２４によって接続されている
。２つのチャンネル２０及び２４上のデータ転送は両方
向に行われる。代表的な設計では、下位レベル・メモリ
１０は一時にそのポート１８及び２１の一方だけを動作
出来る。即ち下位レベル・メモリ１０はデータ・チャン
ネル２０によって計算機システムをアクセスするための
主ボート１８を選択するか、もしくはレベル間チャンネ
ル２４によって上位レベルのメモリ１２にアクセスする
ための副ポート２１を選択する。データ・チャンネル２
０は通常計算機システムに整合した高速度チャンネルで
、並列バスである。これに対して、レベル間チャンネル
２４は異なるチャンネルの容量を有する。下位レベル・
メモリ１０は−２つのチャンネル２０及び２４上の異な
るデータ串間の緩衝域を与える。

第２図のメモリーシステムの欠点は２つのポート１８及
び２１が同時にメモリ・チップ１４にアクセス出来ない
点にある。データが読取シもしくは書込みモードのいず
れであれ副ポート２１を介してアクセスされている間に
は、メモリ［株］チップ１４はデータ・チャネル２０に
よってはアクセス出来ず、従って高速度計算機システム
の動作に影響を与える。他の欠点は第２のポート２１を
介して直列にアクセスしている間に、メモリ拳チップ１
４及びその支援回路はチップの固有のサイクル時間によ
って指示される電力レベルの電力を完全に供給しなけれ
ばならない点にある。この結果第２図のメモリ・システ
ムは各アクセスが遅く完全な電力を要求する。

米国特許出願第４０５”８１２号（１９８２年８月６日
出願）米国特許出願第６２６５６４号（１９８４年６月
２９日出願）は階層メモリ・システムでの２ポート・メ
モリ・チップの使用を開示している。

Ｄ０発明が解決しようとする問題点 本発明の目的は階層メモリ・システムの下位レベルのメ
モリへの同時多重アクセスを与える事にある。

本発明に従えば異なるデータ率でメモリ・チップへのア
クセスが与えられる。

本発明に従えば、メモリへの直列及び並列アクセスの両
方が与えられる。

本発明に従えば、各アクセスに完全な電力の供給を必要
としないメモリ・チップへのアクセスが与えられる。

Ｅ６問題点を解決するだめの手段 本発明に従い下位レベルのメモリ・チップが２ボートΦ
メモリ・チップである階層メモリーシステムが与えられ
る。データはメモリ・チップ内の主バッファ及び副バツ
フア間で転送出来る。主ノくソファ及び副バッファはチ
ップの外部から、独立に且つ同時にアクセスされる。主
バッファへの並列アクセスは計算機システムもしくはさ
らに下位レベルのメモリへのアクセスに使用される。副
ノ（ソファへのアクセスは直列に行われ、上位レベルの
メモＩＪ　Ｋ対して使用される。

Ｆ、実施例 本発明は階層メモリに２ポート・メモリ・チップを使用
する。いくつかの種類の多ポート・チップが最近開発さ
れている。例えば、米国特許第４４１０９６４号は各多
ビットの２つのボートを有するメモリ装置を開示してい
る。米国特許第４３４７５８７号は並列及び直列ボート
を有するメモリ・チップを開示している。しかしながら
、このチップでは直列ボートは直列ボートに専用される
メモリの部分だけに関連している。米国特許第４４１２
５１３号は、シフト・レジスタが並列出力線に接続され
、高速直列出力を与える事が出来る２ポート・チップを
開示している。米国特許第４１５０３６４号は２つのメ
モリ・チップが同時にアクセス出来る若干具なるメモリ
・システムを開示している。

本発明に特に使用される２ボート・メモリ・システム２
５は第１図に示されている。この型のチップは１９８４
年７月刊アイ・ビー・エム・ジャーナル・オプ争リサー
チ・アンド争デベロップメント第２８巻、第４号の第３
７９頁乃至第３９２頁のアールΦマトリック等の技術論
文「全点アドレス可能なラスタ表示メモリＪ　（Ｒ，Ｍ
ａｔｒｉｃｋａｔ　　ａｌ、”Ａ１１　　ｐｏｉｎｔ　
　ＡｄｄｒｅｓｓａｂｌｅＲａｓｔｅｒ　　Ｄｉｓｐｌ
ａｙ　Ｍｅｍｏｒｙ”ＩＢＭＪｏｕｒｎａｌ　　ｏｆ　
　Ｒ５５ｅａｒｃｈ　　ａｎｄ　Ｄｅｖｒｌｏｐｍ＊ｎ
ｔ。

Ｖｏｌ、２８．Ｎｏ、４．Ｊｕｌｙ　　１９８４．ｐｐ
３７９−５９２）に開示されている。データは１２８ビ
ツトの長語としてメモリ装置２６中に記憶されている。

各１２８ビツト語は行アドレスによってランダムにアク
セスされる。個々の語はメモリ装置２６に対するバッフ
ァとして働く感知増幅器兼ランチ２８を介してアクセス
される。ランチ２８中の１２８ビツトの語はさらに代表
的には２ビツト乃至４ビツトの小さなバイトに分割され
る。

ランチ２８中の各々のバイトは列アドレスによってアク
セスされ、４ビツト幅の主ポートへの転送もしくはこれ
からの転送が行われる。１２８ビツト語のデータは又ラ
ッチ２８及びマスタ・レジスタ３０間で並列に転送出来
る。ランチ２８からの転送語を切離すため１２８ビツト
語を並列に転送する事によってスレーブ・レジスタ３２
によってアクセス出来る。選択回路がスレーブ・レジス
タ３２を制御し、スレーブ・レジスタ３２が副ポートに
よって直列にアクセスされる。これ迄に説明された転送
はすべて両方向に行われる。

２ボート・メモリ・チップ２５では、スレーブ・レジス
タ３２は副ボートを介して、主ポートによるランチ２８
のアクセスとは独立してアクセスされる。例えば、語は
メモリ装置２６からラッチ２８に読取られ、次にマスク
・レジスタ３０からスレーブ・レジスタ５２１１Ｃ転送
される。その後、この語はスレーブ・レジスタ３２から
副ポートによって直列に読出される。副ボートによる直
列アクセスと同時にランチ２８は主ポートによってアク
セス出来る。追加の語はメモリ装置２６からラッチ２８
に読取られ、次に主ポートから出力されるが、この動作
はすべてスレーブ・レジスタ３２中の単一の語が副ボー
トから読取られる間に行われる。さらに、多くの語が主
ポートからメモリ装置２６に読込まれ、この間に副ボー
トは書込みを行う事が出来る。かなシ高速なチップの場
合には、主ポートによる並列アクセスは一語当、９８０
−１５０ｎ秒のサイクル率で動作するが副ボートによる
直列アクセスはビット当り２Ｏｎ秒のサイクル率を越え
る事はない。１２８ビット語の場合には、副ポートは一
語当り１．５６μ秒でサイクル動作を行う。この様にし
て副ボートを介して一つの完全な語がアクセスされるの
と同時に主ポートから多くのデータのアクセスが可能で
ある。

本発明の一つの実施例は第３図に示された様に階層メモ
リ＋１システムに２ポート・メモリ・チップ２５を使用
する。第１図の素子と類似の素子は同一の参照が付され
ており、さらに詳細には説明されない。２ポート・メモ
リ・チップ２５は下位レベルのメモリ・カード４０に含
まれている。マスク・レジスタ３０及びアドレス線及び
選択線は第３図にはあからさまには示されていない。メ
モリ・チップ２５の主ポートは第１のＩ１０ボート４２
を介して計算機システムに接続されたデータ・チャンネ
ル２０に接続されている。このＩ１０ポート４２は説明
されたメモリ・チップ２５の場合、現在の技術では４ピ
ット幅迄である。メモリ・チップ２５の副ポートは第２
のＩ１０ボート４４を介してレベル間チャンネル２４、
次に上位レベル・メモＩＪ１２に接続されている。

計算機システムはランチ２８にアクセスするのと同時に
、上位レベルのメモリ１２はスレーブ・レジスタ３２を
アクセスする。従って、スレーブ・レジスタ３２は一つ
の語を直列に、レベル間チャンネル２４を介して比較的
低速にアクセスするが、この間にメモリ装置２６及び計
算機システム間ではランチ２８を介していくつかの語が
アクセスされる。アクセスは読取り及び書込みの任意の
組合せでよい。勿論、スレーブ・レジスタ３２へのアク
セスが完了すると、スターブ・レジスタ３２へのその後
のアクセスはメモリ装置２６からの読取シもしくはこれ
への書込みになる。このその後のアクセスは必然的にラ
ッチ２８を含み従って主ポートを介する計算機システム
へのアクセスは必然的に中断される。しかしながら、こ
の主ポートの中断は副ポートによる全アクセス時間のわ
ずかな部分にすぎない。この主ポート及び副ポートの同
時動作はレベル間のデータ転送によって生ずるかなシの
待ち時間をなくシ、階層メモリ・システム、の全体的性
能を著しく改善する。

第２図の階層メモリーシステムと比較して、本発明はい
くつかの利点を与える。先づ２つのボートへの同時アク
セスが性能を改善する。副ボートだけがアクセスされス
レーブ会レジスタ３２及びメモリ装置２６間にデータが
転送されない時には、主ポートに関連するＩ１０ボート
４２及び感知増幅器兼ランチ２８の電力は遮断される。

この電力遮断によって下位レベルのメモリ・カード４０
の平均及びピーク電力レベルの両方が減少する。この電
力の削減は通常の方法の場合よシも動作温度が低い。温
度の減少は約１０℃であると予想される。電力の遮断の
ため、下位レベルのメモリ４０は信頼性が改善され、累
積故障が約２０チ減少する事が予想される。上位レベル
のメモリ１２のメモリ・チップ１６に直列メモリを使用
する事によってコストの減少が与えられる。それは直列
アクセス・メモリがＲＡＭよシも低コストで製造される
からである。第３図の下位レベル・メモリ４０は単一の
メモリ・チップ２５を含むものとして説明されたが、本
発明は夫々Ｉ１０ボート４２及び４４に接続される２つ
のポートを有する多くのメモリ・チップよシ成る下位レ
ベル・メモリ４０にも適用出来る。これ等の異なるメモ
リ・チップはアドレスによって個別にアドレス出来るか
、もしくは並列に動作してアドレス語の異なるビットを
与える事が出来る。

第３図の下位レベルのメモリ４０のメモリ組織はスレー
ブ・メモリ３２がメモリ装置２６と同じメモリ・チップ
上に存在しない時には適切でない事に注意されたい。こ
の様なオフ・チップのスレーブ・タジスタはメモリ中カ
ードとオフ・チップ・スレーブ・レジスタを接続するの
に過度に多くのＩ１０ビンを必要とする。さらにチップ
の境界を横切ってデータの多くのビットを同時に転送す
るので電力が急増する。

上述の実施例はランチ２８及びスレーブ・レジスタ３２
間でデータの制御された転送を仮定している。しかしな
がらデータの流れが予想される成る応用では、主ボート
によるメモリ装置２６のアクセスを指定して、データの
自動転送を行い、スレーブ・レジスタ３２が副ポートを
介して対応するアクセスを行う事が出来る。

Ｇ８発明の効果 本発明に従い、１）下位レベルのメモリへの同時多重ア
クセス、異なるデータ率のアクセス、直列、並列アクセ
スが可能で　２）完全な電力の供給を必要としない、階
層メモリの多重ボート・メモリ・チップが与えられる。

【図面の簡単な説明】

第１図は本発明に使用される２ポート・メモリ・チップ
の概略図である。第２図は従来の階層メモリ・システム
のブロック図である。第３図は本発明の階層メモリの一
実施例のブロック図である。 １０・・・・下位レベル・メモ１ハ　１２・・・・上位
ジベル・メモ１ハ　１４−−−−メモリ・チップ、１６
・・　　・・・メモリ・チップ、１８・・・・主ポート
、２０・・・・データ・チャンネル、２１・・・・副ボ
ート、２２・・・・Ｉ１０ボート、２４・・・・レベル
間チャンネル、２５・・・・２ボート・メモリ・チップ
、２６・・・・メモリ装置、２８・・・・感知増幅器兼
ラッチ（３０・・・・マスタ・レジスタ、３２・・・・
スレーブ・レジスタ、４０・・・・下位レベル・メモリ
・ガート、４２・・・・第１のＩ１０ポート、４４・・
・・第２のＩ１０ボート。 第１図 第３図

Claims (1)

1. 【特許請求の範囲】 上位レベルのメモリである第１のメモリ・チップ及び下
   位レベルのメモリである第２のメモリ・チップを含む少
   なく共２レベルの階層メモリ・システムであって、 （ａ）上記第２のメモリ・チップは、 メモリ装置並びに第１及び第２のバッファ・メモリを有
   し、上記第２のバッファ・メモリは上記第１のバッファ
   ・メモリ及び上記第１のメモリ・チップに接続されてお
   り、 （ｂ）上記階層メモリ・システムはさらに、（イ）メモ
   リ情報の全行を上記第１のメモリ・チップ及び上記第２
   のメモリ・チップ上の上記第２のバッファ・メモリ間で
   直列に転送するための装置と、 （ロ）上記メモリ装置及び上記第１のバッファ・メモリ
   間でメモリ情報の全行をランダムにアクセスして同時に
   転送するための装置と、 （ハ）上記第１のバッファ・メモリ及び第２のバッファ
   ・メモリ間で情報を転送する装置と、（ニ）上記第１の
   バッファ・メモリを上記第２のメモリ・チップの外部か
   らアクセスする装置とを有している事を特徴する階層メ
   モリ・システム。